JP2000057697A - Magnetic disk storage - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、位相同期回路に係り、
特に、内外周に応じて、書き込みデータの転送速度が変
化する磁気ディスク装置、および、該磁気ディスク装置
を有する情報処理システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit,
In particular, the present invention relates to a magnetic disk device in which the transfer speed of write data changes according to the inner and outer circumferences, and an information processing system having the magnetic disk device.
【０００２】[0002]
【従来の技術】従来、同期クロックを生成する位相同期
回路は、通常、ＰＬＬ(Phase-Locked-Loop）で構成され
ている。ＰＬＬの応答性を示す定数として特性周波数ｗ
n、及び減衰率ξがあるが、これらの定数は初期位相差
φ、位相引き込み時間Ｔaq等の条件により決定される。2. Description of the Related Art Conventionally, a phase synchronization circuit for generating a synchronization clock is usually constituted by a PLL (Phase-Locked-Loop). The characteristic frequency w as a constant indicating the response of the PLL
There are n and attenuation rate 、, and these constants are determined by conditions such as the initial phase difference φ and the phase pull-in time Taq.
【０００３】ここで位相引き込み時間Ｔaqは、位相同期
パターン内で位相引き込みを行わなければならないた
め、パターン長が一定とするとデータの転送速度によっ
て変化する。周波数位相比較器＋チャージポンプのゲイ
ンをＫd、ＶＣＯのゲインをＫcとし、第５図に示すフィ
ルタを用いてＰＬＬを構成した場合、特性周波数ｗn及
び減衰率ξはそれぞれ、Here, since the phase pull-in time Taq must be performed in the phase synchronization pattern, if the pattern length is constant, it changes depending on the data transfer speed. Frequency phase comparator + the gain of the charge pump Kd, the gain of the VCO and Kc, case where the PLL using the filter shown in FIG. 5, each characteristic frequency w n and damping factor xi],
【０００４】[0004]
【数１】 (Equation 1)
【０００５】と表される。[0005]
【０００６】従来のシステム用の位相同期回路では、一
つのシステムに対して、データ転送速度が一義的に定ま
るので、システムの転送速度が定まれば、最適のＰＬＬ
定数を算出し、その定数を固定値として設定することが
可能であった。In a conventional phase locked loop for a system, the data transfer rate is uniquely determined for one system. Therefore, if the transfer rate of the system is determined, the optimum PLL is used.
It was possible to calculate a constant and set the constant as a fixed value.
【０００７】一方、情報処理システムにおける磁気ディ
スク装置は、一般的に書き込みデータ速度が一定であっ
たが、この場合、線記録密度の限界は最内周で決定され
てしまい、外周に行くほど線記録密度は小さくなってい
た。On the other hand, a magnetic disk device in an information processing system generally has a constant write data speed. In this case, however, the limit of the linear recording density is determined at the innermost circumference, and the linear recording density is limited toward the outer circumference. The recording density was decreasing.
【０００８】[0008]
【発明が解決しようとする課題】しかし、近年、磁気デ
ィスク全体の記録容量を向上させるため、一定の線記録
密度でデータを書き込む技術が考案されるようになっ
た。However, in recent years, techniques for writing data at a fixed linear recording density have been devised in order to improve the recording capacity of the entire magnetic disk.
【０００９】すなわち、これらの技術においては、書き
込みクロックを内外周で変化させ、転送速度を可変とす
ることにより、線密度を一定に記録している。That is, in these techniques, the recording density is kept constant by changing the write clock on the inner and outer circumferences and making the transfer speed variable.
【００１０】このような磁気ディスクの読み出しは、デ
ィスクの回転速度を一定に行われるため、読み出しデー
タ速度が異なる。したがって、この場合、読み出しデー
タ速度に同期し、かつ、可変なクロックを生成すること
が必要となる。[0010] Since reading of such a magnetic disk is performed at a constant rotational speed of the disk, the read data speed differs. Therefore, in this case, it is necessary to generate a variable clock synchronized with the read data rate.
【００１１】ところが、前記従来技術に係るＰＬＬは、
一つのシステムで複数のデータ速度を有する場合につい
て考慮されておらず、ＰＬＬの特性を、データ速度に応
じて、切換ることができなかった。したがって、すべて
のデータ速度に対して安定動作を得ることができないと
いう問題があった。However, the PLL according to the prior art is
No consideration is given to the case where one system has a plurality of data rates, and the characteristics of the PLL cannot be switched according to the data rate. Therefore, there is a problem that stable operation cannot be obtained for all data rates.
【００１２】本発明は、位相同期回路の特性を、データ
転送速度に応じて、最適に切り替えることができ、デー
タ転送速度に対して安定に動作できる位相同期回路を提
供することにある。An object of the present invention is to provide a phase locked loop circuit capable of switching the characteristics of the phase locked loop circuit optimally in accordance with the data transfer rate and operating stably with respect to the data transfer rate.
【００１３】なお、後述する実施例において、切り替え
る位相同期回路の各特性は、広義に応答特性として捕ら
えることができる。そこで、本明細書中において、応答
特性というときは、この広義の意味で用いることとす
る。In embodiments described later, each characteristic of the phase-locked loop circuit to be switched can be regarded as a response characteristic in a broad sense. Therefore, in this specification, the term "response characteristics" is used in a broad sense.
【００１４】[0014]
【課題を解決するための手段】前記目的を達成するため
に、本発明は、応答特性の変更の指示を格納する格納手
段と、該格納手段に格納された指示に基づいて、応答特
性を変更する手段を有することを特徴とする位相同期回
路を提供する。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a storage means for storing an instruction for changing a response characteristic, and a method for changing a response characteristic based on the instruction stored in the storage means. The present invention provides a phase-locked loop characterized by having means for performing the following.
【００１５】また、前記目的達成のために、位相比較部
とチャージポンプ部とフィルタ部と電圧制御発振部と、
応答特性の変更の指示を格納する格納手段と、該格納手
段に格納された指示に基づいて、チャージポンプ部のゲ
イン量またはフィルタ部のフィルタ定数または電圧制御
発振部の中心周波数のうち、少なくとも１つを変更する
手段とを備えたことを特徴とする位相同期回路を提供す
る。In order to achieve the above object, a phase comparison unit, a charge pump unit, a filter unit, a voltage controlled oscillation unit,
Storage means for storing an instruction to change the response characteristic, and at least one of a gain amount of the charge pump section, a filter constant of the filter section, or a center frequency of the voltage-controlled oscillation section, based on the instruction stored in the storage section. And a means for changing one of them.
【００１６】また、本発明は、被同期信号周期の変化に
応じて、応答特性の変更を指示する手段と、該指示を格
納する格納手段および該格納手段に格納された指示に基
づいて応答特性を変更する手段を有する位相同期回路と
を備えたことを特徴とするクロック発生回路をも提供す
る。Further, the present invention provides a means for instructing a change in response characteristics in response to a change in the period of a synchronized signal, a storage means for storing the instruction, and a response characteristic based on the instruction stored in the storage means. And a phase synchronizing circuit having means for changing the clock.
【００１７】また、あわせて、本発明は、ディスク型記
憶媒体を備えた記憶装置であって、ディスク型記憶媒体
のリードアクセス時、そのディスク型記憶媒体上におけ
るアクセス位置に応じて、リードデータを取り扱う基準
クロックを発生する位相同期回路の応答特性の変更を指
示する手段と、該指示を格納する格納手段および該格納
手段に格納された指示に基づいて応答特性を変更する手
段を有する前記位相同期回路とを有することを特徴とす
る第１の記憶装置を提供する。According to another aspect of the present invention, there is provided a storage device provided with a disk-type storage medium, wherein at the time of read access to the disk-type storage medium, read data is read according to an access position on the disk-type storage medium. Means for instructing a change in response characteristics of a phase locked loop circuit for generating a reference clock to be handled, storage means for storing the instructions, and means for changing the response characteristics based on the instructions stored in the storage means And a first storage device having a circuit.
【００１８】なお、前記第１の記憶装置が、磁気ディス
ク装置である場合には、磁気ディスクのリードアクセス
時、その磁気ディスク上におけるアクセス位置に応じ
て、リードデータを取り扱う基準クロックを発生する位
相同期回路の応答特性の変更を、記憶データ位置のピー
クシフトによる符号間干渉に起因する誤動作が発生しな
いよう指示する手段と、該指示を格納する格納手段およ
び該格納手段に格納された指示に基づいて応答特性を変
更する手段を有する前記位相同期回路とを備えることが
望ましい。When the first storage device is a magnetic disk device, a phase for generating a reference clock for handling read data at the time of read access to the magnetic disk in accordance with an access position on the magnetic disk. Means for instructing the change of the response characteristic of the synchronous circuit so as not to cause a malfunction due to intersymbol interference due to the peak shift of the storage data position, storage means for storing the instruction, and instruction based on the instruction stored in the storage means And a phase synchronization circuit having means for changing a response characteristic.
【００１９】また、本発明は、ディスク型記憶媒体を備
えた記憶装置であって、ディスク型記憶媒体のリードア
クセス時、リードデータに同期したリ−ドクロックを発
生する位相同期回路と、リ−ドクロックを用いてリード
データを復号する復号化回路と、リ−ドデ−タを遅延さ
せ、位相同期回路が被同期対象とするリ−ドデ−タと復
号化回路が復号化対象とするリ−ドデ−タとの間に位相
差を与える遅延手段と、リ−ド動作を制御する制御手段
とを備え、前記制御手段は、ディスク型記憶媒体におけ
るリードアクセス位置に応じて、遅延手段における遅延
量を変化させることを特徴とする第２の記憶装置を提供
する。The present invention also relates to a storage device provided with a disk-type storage medium, wherein at the time of read access to the disk-type storage medium, a phase synchronization circuit for generating a read clock synchronized with the read data; And a decoding circuit for decoding read data by using the read clock, and delaying the read data, so that the phase synchronization circuit performs synchronization with the read data and the decoding circuit performs decoding. Delay means for providing a phase difference between the read data and control means for controlling the read operation, wherein the control means delays the read means in accordance with the read access position in the disk type storage medium. The second storage device is characterized in that the delay amount is changed.
【００２０】また、さらに、本発明は、ディスク型記憶
媒体を備えた記憶装置であって、ディスク型記憶媒体の
ライトアクセス時、基準クロックを発生する発振器と、
ディスク型記憶媒体におけるライトアクセス位置に応じ
て、基準クロックに同期したライトクロックを発生する
位相同期回路と、ライトクロックを用いて書き込みデー
タを符号化する符号化回路と、符号化したライトデ−タ
をディスク型記憶媒体に記憶する書き込み手段と、位相
同期回路の同期が外れたことを検出する同期外れ検出手
段と、同期外れ検出回路が同期外れを検出した場合に、
ディスク型記憶媒体へのライトデ−タの書き込みを抑止
する手段とを有することを特徴とする第３の記憶装置を
提供する。Further, the present invention relates to a storage device having a disk-type storage medium, wherein the oscillator generates a reference clock at the time of write access to the disk-type storage medium;
A phase synchronization circuit for generating a write clock synchronized with a reference clock in accordance with a write access position in a disk-type storage medium, an encoding circuit for encoding write data using the write clock, and encoded write data. Writing means for storing in the disk type storage medium, out-of-synchronization detecting means for detecting that the phase synchronization circuit is out of synchronization, and when the out-of-synchronization detection circuit detects the out-of-synchronization,
Means for suppressing writing of write data to a disk-type storage medium.
【００２１】また、さらに本発明は、前記記憶装置と、
該記憶装置と接続する情報処理装置とを有することを特
徴とする情報処理システムを提供する。Further, according to the present invention, there is provided the storage device,
An information processing system comprising an information processing device connected to the storage device is provided.
【００２２】また、本発明は、位相同期回路と、位相同
期回路の応答性を設定するレジスタを有することを特徴
とする１チップＬＳＩを提供する。Further, the present invention provides a one-chip LSI having a phase locked loop circuit and a register for setting the response of the phase locked loop circuit.
【００２３】なお、前記各位相同期回路およびックロッ
ク発生回路は、ＬＳＩ内に構成することが望ましい。It is desirable that each of the phase synchronization circuits and the clock generation circuit be configured in an LSI.
【００２４】また、前記位相同期回路、または、前記ク
ロック発生回路、または、前記１チップＬＳＩを備えた
ことを特徴とする情報処理装置を提供する。Further, the present invention provides an information processing apparatus comprising the phase synchronization circuit, the clock generation circuit, or the one-chip LSI.
【００２５】[0025]
【作用】本発明に係る位相同期回路によれば、応答特性
の変更の指示を格納する格納手段に、格納された指示に
基づいて、応答特性を変更する。According to the phase locked loop circuit of the present invention, the response characteristic is changed in the storage means for storing the response characteristic change instruction based on the stored instruction.
【００２６】また、本発明に係る他の位相同期回路によ
れば、応答特性の変更の指示を格納する格納手段に格納
された指示に基づいて、チャージポンプ部のゲイン量ま
たはフィルタ部のフィルタ定数または電圧制御発振部の
中心周波数のうち、少なくとも１つを変更する。According to another phase locked loop circuit of the present invention, the gain amount of the charge pump unit or the filter constant of the filter unit is determined based on the instruction stored in the storage means for storing the instruction to change the response characteristic. Alternatively, at least one of the center frequencies of the voltage controlled oscillator is changed.
【００２７】また、本発明に係るクロック発生回路によ
れば、同期信号周期の変化に応じて、応答特性の変更の
指示が格納手段に設定され、また、該格納手段に格納さ
れた指示に基づいて、位相同期回路は応答特性を変更す
る。According to the clock generation circuit of the present invention, an instruction to change the response characteristic is set in the storage means in accordance with a change in the synchronization signal period, and based on the instruction stored in the storage means. Thus, the phase locked loop changes the response characteristics.
【００２８】また、本発明に係る第１の記憶装置によれ
ば、ディスク型記憶媒体のリードアクセス時、そのディ
スク型記憶媒体上におけるアクセス位置に応じて、リー
ドデータを取り扱う基準クロックを発生する位相同期回
路の応答特性の変更の指示が格納手段に格納され、位相
同期回路は格納手段に格納された指示に基づいて応答特
性を変更する。Further, according to the first storage device of the present invention, at the time of read access to the disk-type storage medium, the phase for generating the reference clock for handling the read data in accordance with the access position on the disk-type storage medium An instruction to change the response characteristic of the synchronization circuit is stored in the storage unit, and the phase synchronization circuit changes the response characteristic based on the instruction stored in the storage unit.
【００２９】また、本発明に係る磁気ディスク装置によ
れば、磁気ディスクのリードアクセス時、その磁気ディ
スク上におけるアクセス位置に応じて、リードデータを
取り扱う基準クロックを発生する位相同期回路の、応答
特性の記憶データ位置のピークシフトによる符号間干渉
に起因する誤動作が発生しないような変更の指示が、格
納手段に格納される。また、位相同期回路は、該格納手
段に格納された指示に基づいて応答特性を変更する。Further, according to the magnetic disk drive of the present invention, at the time of read access to the magnetic disk, the response characteristic of the phase synchronization circuit for generating a reference clock for handling read data in accordance with the access position on the magnetic disk Is stored in the storage means so that a malfunction does not occur due to the intersymbol interference due to the peak shift of the storage data position. Further, the phase synchronization circuit changes the response characteristic based on the instruction stored in the storage unit.
【００３０】以上のように本発明によれば、たとえば、
一つのシステムで複数の転送速度を有するシステムに対
して、すべてのデータ速度に応じて、最適な応答特性を
設定することが可能となり、常に安定したクロックを供
給できる位相同期回路を実現することができる。According to the present invention as described above, for example,
For a system with multiple transfer rates in one system, it is possible to set optimal response characteristics according to all data rates, and to realize a phase-locked loop circuit that can always supply a stable clock. it can.
【００３１】特に、磁気ディスク装置においては、磁気
ディスク上の記録データのピークシフトによる符号間干
渉に起因する誤同期やデッドロックや過度追従等が発生
しないよう、ＰＬＬの特性を、データ速度に応じて、精
度良く切り替える必要があるが、本発明によれば、その
要求に応えることができる。 また、本発明に係る第２
の記憶装置によれば、ディスク型記憶媒体のリードアク
セス時、リードアクセス位置に応じてリ−ドデ−タを遅
延させ、位相同期回路が被同期対象とするリ−ドデ−タ
と復号化回路が復号化対象とするリ−ドデ−タとの間に
所定の位相差を与え、リ−ドデータの転送速度によら
ず、安定な復号化動作を実現する。In particular, in a magnetic disk device, the characteristics of the PLL are adjusted in accordance with the data speed so as to prevent erroneous synchronization, deadlock, excessive tracking, and the like due to intersymbol interference due to peak shift of recording data on the magnetic disk. Therefore, it is necessary to switch with high accuracy, but according to the present invention, the demand can be met. In addition, the second aspect of the present invention
According to the storage device of the above, at the time of read access to the disk type storage medium, the read data is delayed according to the read access position, and the read data to be synchronized by the phase synchronization circuit is decoded. A predetermined phase difference is provided between the circuit and the read data to be decoded, and a stable decoding operation is realized irrespective of the transfer speed of the read data.
【００３２】また、本発明に係る第３の記憶装置によれ
ば、ライトデ−タの転送速度が変化するため、位相同期
回路の同期が外れる場合が有りえるが、位相同期回路の
同期が外れた場合に、ディスク型記憶媒体へのライトデ
−タの書き込みを抑止し、記憶媒体の記憶データの破壊
等を防止する。Further, according to the third storage device of the present invention, the transfer speed of the write data changes, so that the phase synchronization circuit may be out of synchronization. In this case, writing of write data to the disk-type storage medium is suppressed, and destruction of storage data of the storage medium is prevented.
【００３３】[0033]
【実施例】以下、本発明に係るＰＬＬの実施例を、磁気
ディスク装置への適用を例に取り説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a PLL according to the present invention will be described below taking an application to a magnetic disk drive as an example.
【００３４】まず、第１の実施例について説明する。First, a first embodiment will be described.
【００３５】第１図は本実施例に係る磁気デイスク装置
のＰＬＬ（位相同期回路）周辺の構成を示すブロック図
である。FIG. 1 is a block diagram showing a configuration around a PLL (phase locked loop) of a magnetic disk device according to the present embodiment.
【００３６】本構成は、Code Data１の周波数及び位相
比較を行う位相比較器２、前記位相比較器２の比較した
位相差に応じた期間一定電流を出力するチャージポンプ
３、前記チャージポンプ３の電流出力を電圧に変換する
フィルタ４、前記フィルタ４の電圧に応じた周波数のク
ロックであるSync Clock６を発生するＶＣＯ（電圧制御
発信器）５からなるＰＬＬおよびこれらの各ブロックに
対してゲインや定数等の切換情報を蓄えるレジスタ７、
前記レジスタ７の書き込みを行うためのマイコンバス
８、全体の演算処理を行うＣＰＵ９、全体の制御を行う
ＨＤＣ（ハードディスクコントローラ）１０、およびＣ
ＰＵのプログラムおよび最適定数などのデータが記憶さ
れているＲＯＭまたはＲＡＭ１１より成る。This configuration comprises a phase comparator 2 for comparing the frequency and phase of Code Data 1, a charge pump 3 for outputting a constant current for a period corresponding to the phase difference compared by the phase comparator 2, and a current for the charge pump 3. A PLL comprising a filter 4 for converting an output into a voltage, a VCO (Voltage Controlled Oscillator) 5 for generating a Sync Clock 6 which is a clock having a frequency corresponding to the voltage of the filter 4, and gains and constants for each of these blocks. Register 7 for storing the switching information of
A microcomputer bus 8 for writing to the register 7, a CPU 9 for performing overall arithmetic processing, an HDC (hard disk controller) 10 for performing overall control, and C
It comprises a ROM or RAM 11 in which a PU program and data such as optimum constants are stored.
【００３７】第２図は前記レジスタ７の内部信号を示し
たもので、前記マイコンバス８は、双方向のデータバス
Ｄo〜Ｄn１２、アドレスバスＡo〜Ａn１３、および制御
信号１４からなり、また、出力信号ｎo〜ｎn１５が各ブ
ロックへ接続される。FIG. 2 shows the internal signals of the register 7. The microcomputer bus 8 includes two-way data buses D o to D n 12, address buses A o to An 13 and a control signal 14. made, also, the output signal n o ~n n 15 is connected to each block.
【００３８】本実施例における磁気ディスク装置は、デ
ィスクの記録容量向上のため、各シリンダごと、あるい
は全シリンダをいくつかのゾーンに分割し、そのゾーン
ごとに書き込み速度を変化させ、線密度の変化を減少さ
せるシステムとする。In the magnetic disk drive of this embodiment, in order to improve the recording capacity of the disk, each cylinder or all cylinders are divided into several zones, the writing speed is changed for each zone, and the linear density is changed. System to reduce the
【００３９】この場合、読み出しデータの周期も各シリ
ンダあるいは各ゾーンごとに変化するため、位相同期回
路のＰＬＬの特性を、それぞれのデータ周期の示す転送
速度に合せて最適化する必要がある。In this case, since the cycle of the read data also changes for each cylinder or each zone, it is necessary to optimize the PLL characteristics of the phase locked loop in accordance with the transfer speed indicated by each data cycle.
【００４０】いま、あるトラックに書き込まれたデータ
を読み出す場合の動作を具体的に説明すると、ホストコ
ンピュータ等の読み出し命令に対して前記ＣＰＵ９は、
目的のデータが書かれたセクタのあるトラックがどのシ
リンダあるいはどのゾーンに含まれるかを判断し、前記
ＲＯＭまたはＲＡＭ１１の中からそのシリンダあるいは
ゾーンに対応したＰＬＬの定数をもつ情報を選択し、前
記マイコンバス８を通して、前記レジスタ７に書き込
む。Now, the operation for reading data written in a certain track will be specifically described. In response to a read command from a host computer or the like, the CPU 9
It is determined which cylinder or zone includes a track having a sector in which the target data is written, and information having a PLL constant corresponding to the cylinder or zone is selected from the ROM or RAM 11, and The data is written into the register 7 through the microcomputer bus 8.
【００４１】前記レジスタ７は、その情報をＰＬＬの各
ブロックに送り、各ブロックはその情報をもとにゲイ
ン、モード等を切換え、目的のデータの書かれた転送速
度に最適な特性をもつＰＬＬを構成する。The register 7 sends the information to each block of the PLL, and each block switches a gain, a mode, and the like based on the information, and a PLL having characteristics optimal for a transfer speed at which target data is written. Is configured.
【００４２】前記ＲＯＭまたはＲＡＭ１１には、各シリ
ンダあるいはゾーンでの転送速度に対して最適なＰＬＬ
を構成する定数を理論より、あるいは、実験的に求め、
その情報をあらかじめ蓄えておく、前記レジスタ７への
情報の書き込みは、一般的な外部ＲＡＭへの書き込みと
同様に、前記データバス１２上のデータが、前記アドレ
スバス１３で指定されたレジスタに、前記制御信号１４
の中の／ＣＳおよび／ＷＥ信号によって行われ、その情
報は前記出力信号１５として各ＰＬＬブロックへ出力さ
れている。The ROM or RAM 11 has a PLL which is optimal for the transfer speed in each cylinder or zone.
Is obtained by theory or experimentally,
The writing of the information to the register 7 in which the information is stored in advance is performed by writing the data on the data bus 12 to the register designated by the address bus 13 in the same manner as writing to a general external RAM. The control signal 14
The information is output to each PLL block as the output signal 15 by the / CS and / WE signals.
【００４３】また前記レジスタ７の書き換えは、ヘッド
のシーク動作と同時期または直前に行われるため、ヘッ
ドの位置決めが完了するまでの時間（十数ｍｓ）には、
前記レジスタ７の書き換え、および、各ブロックのゲイ
ン、定数等の切換は完了し、十分安定な状態になってお
り、読み出し動作に対する問題は生じない。Since the rewriting of the register 7 is performed at the same time as or immediately before the seek operation of the head, the time until the positioning of the head is completed (several ten ms) is required.
The rewriting of the register 7 and the switching of the gain, constant, and the like of each block are completed, and the state is sufficiently stable, so that no problem occurs in the read operation.
【００４４】次に、第３図〜第６図を用いて各ＰＬＬブ
ロックのゲイン切換の例を説明する。Next, an example of gain switching of each PLL block will be described with reference to FIGS.
【００４５】第３図は、前記チャージポンプ３の出力す
る一定電流の値を切り替える、ゲイン切換回路を示した
もので、カレントミラー１６、レベルシフトトランジス
タＡ１７、アナログスイッチＡ１８、抵抗Ｒ1〜Ｒn１９
からなる。なお、チャージポンプのゲインは、ゲイン切
換回路より供給される基準電流をＩa２１とすると、Ｉa
／８πで表わされる。[0045] Figure 3 switches the value of the constant current output of the charge pump 3, shows a gain switching circuit, a current mirror 16, the level shift transistor A17, analog switches A18, resistors R 1 to R n 19
Consists of The gain of the charge pump is represented by Ia21 where Ia21 is the reference current supplied from the gain switching circuit.
/ 8π.
【００４６】基準電圧Ｖrefa２０から、前記トランジス
タＡ１７を介し、前記アナログスイッチＡ１８で選択さ
れた前記抵抗１９の中の１つで決定される電流が、前記
カレントミラー１６で折り返されて前記基準電流Ｉa２
１となる。したがって前記抵抗１９にｎ通りの抵抗値を
用意し、前記レジスタ７から送られる制御信号Ａ２２で
前記アナログスイッチＡを切換えることにより、ｎ通り
の前記基準電流Ｉaが得られ、ｎ通りのゲイン切換がで
きる。The current determined by one of the resistors 19 selected by the analog switch A18 from the reference voltage Vrefa20 through the transistor A17 is turned back by the current mirror 16 to produce the reference current Ia2.
It becomes 1. Therefore, n kinds of resistance values are prepared for the resistor 19, and the analog switch A is switched by the control signal A22 sent from the register 7, so that the n kinds of reference currents Ia are obtained, and the n kinds of gains can be switched. it can.
【００４７】第４図は、前記チャージポンプ３のゲイン
切換回路の別の例を示したもので、トランジスタＴr1〜
Ｔrnよりなるカレントミラー２９、トランジスタＣ３
０、抵抗Ｒ31３１、およびアナログスイッチＣ３２から
なり、第３図の例と同様に、基準電圧Ｖrefc３３から前
記トランジスタＣ３０、前記抵抗Ｒ31３１で決定される
電流を前記カレントミラー２９で折り返して基準電流Ｉ
ｃ３４を生成するが、前記カレントミラー２９の受け側
にｎ個のトランジスタを並列に接続し、前記レジスタ７
からの制御信号Ｃ３５により前記アナログスイッチＣ３
２で接続個数を切換え、折り返し電流の比率を変化させ
ることで前記基準電流Ｉｃ３４を変化させる。[0047] Figure 4 is an illustration of another example of the gain switching circuit of the charge pump 3, the transistors T r1 ~
A current mirror 29 composed of T rn and a transistor C3
0, a resistor R 31 31 and the analog switch C32,, as in the example of FIG. 3, from said reference voltage Vrefc33 transistor C30, a current determined by the resistor R 31 31 turned back at the current mirror 29 reference Current I
c34, n transistors are connected in parallel on the receiving side of the current mirror 29,
The analog switch C3
The reference current Ic34 is changed by switching the number of connections at 2 and changing the ratio of the return current.
【００４８】なお、Ｖrefa２０を切り替えることによ
り、ゲイン切換回路の出力電流Ｉaを切り替えることも
可能であるが、この方式は、外乱による影響が大きく動
作が不安定となる欠点を有している。Although it is possible to switch the output current Ia of the gain switching circuit by switching Vrefa 20, this method has a disadvantage that the operation is unstable due to the large influence of disturbance.
【００４９】第５図は、前記フィルタの切換回路を示し
たもので、コンデンサＣ1２３、コンデンサＣ2２４、抵
抗Ｒ11〜Ｒ1n２５およびアナログスイッチＢ２６からな
る。第４図に示す構成のフィルタの場合、減衰率ξは、
特性周波数Ｗｎを用いて、 ξ＝(Ｃ1＋Ｃ2)・Ｒ・Ｗｎ／２ で表される。ここでＲは前記抵抗Ｒ11〜Ｒ1n２５の中の
１つを示す。したがって、前記抵抗２５にｎ通りの抵抗
値を用意し、前記レジスタ７から送られる制御信号Ｂ２
８で前記アナログスイッチＢ２８を切換えることによ
り、ｎ通りの減衰率ξを設定することができる。[0049] Figure 5 is shows a switching circuit of the filter, the capacitor C 1 23, a capacitor C 2 24, and a resistor R 11 to R 1n 25 and the analog switch B26. In the case of the filter having the configuration shown in FIG.
Using the characteristic frequency Wn, ξ = (C 1 + C 2 ) · R · Wn / 2. Wherein R represents one of a said resistor R 11 to R 1n 25. Therefore, n kinds of resistance values are prepared for the resistor 25, and the control signal B2 sent from the register 7 is used.
By switching the analog switch B28 at 8, it is possible to set n different attenuation factors ξ.
【００５０】第６図は前記ＶＣＯ５のゲイン切換回路を
示したもので、２ｎ個の入力トランジスタＴrr1〜
Ｔrrn，Ｔrl1〜Ｔrln３６、基準電流源３７、負荷トラ
ンジスタ３８よりなる差動増幅回路およびアナログスイ
ッチＤ３９で構成される。FIG. 6 shows a gain switching circuit of the VCO 5, in which 2n input transistors T rr1 .
T rrn, composed of T rl1 through T RLN 36, the reference current source 37, differential amplifier circuit and an analog switch D39 consisting load transistor 38.
【００５１】前記ＶＣＯ５のゲインは第６図に示す様
に、入力段の差動増幅回路のゲインで決定され、前記入
力トランジスタ３６のサイズの１／２乗に比例すること
が知られている。したがって前記入力トランジスタ３６
にｎ個のトランジスタを２対並列に接続し、前記レジス
タ７からの制御信号Ｄ４０により前記アナログスイッチ
Ｄ３９で接続個数を切換え、等化的にサイズをｎ通りに
変化させ、ゲインを切換える。As shown in FIG. 6, the gain of the VCO 5 is determined by the gain of the differential amplifier circuit at the input stage, and is known to be proportional to the half power of the size of the input transistor 36. Therefore, the input transistor 36
, Two pairs of n transistors are connected in parallel, the number of connections is switched by the analog switch D39 according to the control signal D40 from the register 7, the size is changed in an equal manner to n ways, and the gain is switched.
【００５２】前記ＶＣＯ５は引き込み時間の短縮とキャ
プチャレンジの拡大のため、引き込み動作に入る直前は
転送速度で決まる中心周波数に固定しておく必要があ
る。前記ＶＣＯ５の中心周波数ｆcは、タイミングコン
デンサＣ、トランジスタのベースエミッタ間電圧ＶBE、
および基準電流Ｉｃを用いて、The VCO 5 needs to be fixed at a center frequency determined by the transfer speed immediately before the pull-in operation, in order to shorten the pull-in time and expand the capture range. Center frequency f c of the VCO5 the timing capacitor C, the base-emitter voltage V BE of the transistor,
And the reference current Ic,
【００５３】[0053]
【数２】 (Equation 2)
【００５４】で表わされる。## EQU5 ##
【００５５】転送速度可変のシステムにおいては、それ
ぞれの転送速度に対して前記基準電流Ｉｃを変化させ、
中心周波数を設定する必要がある。この基準電流Ｉｃの
変化は第４図に示す前記チャージポンプのゲイン変換回
路と同様の回路を用いれば、基準電流Ｉｃを任意に設定
でき、中心周波数を変化させることができる。In a variable transfer rate system, the reference current Ic is changed for each transfer rate,
It is necessary to set the center frequency. By using a circuit similar to the gain conversion circuit of the charge pump shown in FIG. 4, the reference current Ic can be arbitrarily set and the center frequency can be changed.
【００５６】次に、第７図を用いて、本実施例に係るＰ
ＬＬを備えた磁気ディスクデータ制御回路７０の例を説
明する。Next, referring to FIG. 7, the P
An example of the magnetic disk data control circuit 70 having the LL will be described.
【００５７】第７図に示す例は、本実施例の位相同期回
路に周辺機能ブロックを統合したものであり、ＰＬＬ４
３、レジスタ７に加えて、記録符号への変換、逆変換を
行うエンコーダ４７、デコーダ４５、Code Read Data５
０の位相調整を行うウィンドウ調整４４、システムクロ
ックとデータ転送クロックの変換を行うクロック調整４
６、参照クロック５１を基準に書き込み用の任意の周波
数のクロックを生成する書き込みクロック生成４９、ピ
ークシフト等の影響を書き込み時に補償する書き込み補
償４８、および前記マイコンバス８を備えている。FIG. 7 shows an example in which peripheral function blocks are integrated with the phase synchronization circuit of this embodiment.
3. In addition to the register 7, an encoder 47 for performing conversion to a recording code and an inverse conversion, a decoder 45, and Code Read Data 5
Window adjustment 44 for performing phase adjustment of 0, clock adjustment 4 for converting between system clock and data transfer clock
6, a write clock generator 49 for generating a clock of an arbitrary frequency for writing based on a reference clock 51, a write compensation 48 for compensating for the influence of a peak shift or the like at the time of writing, and the microcomputer bus 8.
【００５８】本制御回路７０において、前記レジスタ７
は、前記ＰＬＬ４３の最適値の他に、他ブロックの調整
用切換信号等の情報も蓄えることにより、システム全体
を、常に最適な状態に保つ。In the control circuit 70, the register 7
Stores the information such as the switching signal for adjustment of another block in addition to the optimum value of the PLL 43, so that the entire system is always kept in an optimum state.
【００５９】なお、本制御回路７０は、ＬＳＩとして磁
気ディスクに備えることが望ましい。この場合、ＰＬＬ
に使用される、特性切り替え用の抵抗ＲやコンデンサＣ
はＬＳＩの外付け素子としても良い。ＬＳＩ中に、高精
度の抵抗やコンデンサを設けることは困難と考えられる
からである。The control circuit 70 is desirably provided on a magnetic disk as an LSI. In this case, the PLL
Resistor R and capacitor C for switching characteristics
May be an external element of the LSI. This is because it is considered difficult to provide high-precision resistors and capacitors in the LSI.
【００６０】第８図は、ＲＡＭ１１を、ＰＬＬ４３設定
用の情報を蓄えるための専用として独立させて設けた例
で、この場合は、制御回路７０への前記マイコンバス８
を使ったデータ転送が不要となり、切換に要する時間の
短縮になる。FIG. 8 shows an example in which the RAM 11 is provided independently for exclusive use for storing information for setting the PLL 43. In this case, the microcomputer bus 8 is connected to the control circuit 70.
This eliminates the need for data transfer using, and reduces the time required for switching.
【００６１】第９図に、本実施例に係る情報処理システ
ムの構成を示す。FIG. 9 shows the configuration of the information processing system according to this embodiment.
【００６２】本システムは、ホストコンピュータ９１と
磁気ディスク装置９２よりなり、磁気ディスク装置９２
は、磁気ディスク９３、磁気ディスクを制御するコント
ローラ９８、磁気ヘッド９４、磁気ヘッドで感知したデ
ータの電気信号を増幅するヘッドアンプ９５、増幅した
データの電気的波形を整形する波形整形部９６、前記デ
ータ制御回路７０、コード変換部９７、および、装置全
体を制御するＣＰＵ９を備えている。This system comprises a host computer 91 and a magnetic disk drive 92.
A magnetic disk 93, a controller 98 for controlling the magnetic disk, a magnetic head 94, a head amplifier 95 for amplifying an electric signal of data sensed by the magnetic head, a waveform shaping section 96 for shaping an electric waveform of the amplified data, A data control circuit 70, a code conversion section 97, and a CPU 9 for controlling the entire apparatus are provided.
【００６３】以下、本発明に係る第２の実施例を説明す
る。Hereinafter, a second embodiment according to the present invention will be described.
【００６４】第１０図に、本実施例に係るＰＬＬの構成
を示す。FIG. 10 shows the configuration of a PLL according to this embodiment.
【００６５】ＰＬＬは位相比較器１１０、フィルタ１２
０、ＶＣＯ１３０で構成される。本実施例に係るＰＬＬ
においては、前記第１実施例に係るＰＬＬのチャ−ジポ
ンプ３は、位相比較器１１０内に備えられているものと
して説明する。The PLL comprises a phase comparator 110 and a filter 12
0, VCO 130. PLL according to the present embodiment
In the description, the charge pump 3 of the PLL according to the first embodiment will be described as being provided in the phase comparator 110.
【００６６】第２図に、本実施例に係るＰＬＬの動作タ
イミングを示す。FIG. 2 shows the operation timing of the PLL according to this embodiment.
【００６７】位相比較器１１０は、入力パルス信号１０
００とＶＣＯ１３０の出力クロック１０４０の位相を比
較し、入力パルス信号１０００の位相が出力クロック１
０４０の位相より進んでいた場合は、その位相差に相当
する時間だけ電流ＩOをフィルタ１２０に流し出す。逆
に、入力パルス信号１０００の位相が出力クロック１０
４０の位相より遅れていた場合は、その位相差に相当す
る時間だけ電流ＩOをフィルタ１２０から引き出す。The phase comparator 110 receives the input pulse signal 10
00 is compared with the phase of the output clock 1040 of the VCO 130, and the phase of the input pulse signal 1000 is
When the phase has advanced from the phase of 040, the current I O flows out to the filter 120 for a time corresponding to the phase difference. Conversely, the phase of the input pulse signal 1000 is
If the phase is behind the phase of 40, the current I O is drawn from the filter 120 for a time corresponding to the phase difference.
【００６８】また、入力パルス信号１０００の位相と出
力クロック１０４０の位相が一致していた場合には、フ
ィルタ１２０に対して作用しない。When the phase of the input pulse signal 1000 and the phase of the output clock 1040 match, the filter 120 does not operate.
【００６９】ＰＬＬを構成する位相比較器１１０、フィ
ルタ１２０、ＶＣＯ１３０は、それぞれに制御バス１０
５０が接続され、これにより、各ブロックの定数が設定
される。The phase comparator 110, the filter 120, and the VCO 130 constituting the PLL are respectively connected to the control bus 10
50 are connected, whereby the constant of each block is set.
【００７０】第１２図に、本第２実施例に係るＶＣＯ１
３０の内部構成を示す。FIG. 12 shows the VCO 1 according to the second embodiment.
FIG.
【００７１】図示するように、ＶＣＯ１３０は、電圧電
流変換器２１０、電流制御発振器２２０、デジタル・ア
ナログ変換器２３０より構成される。As shown, the VCO 130 includes a voltage / current converter 210, a current control oscillator 220, and a digital / analog converter 230.
【００７２】図中、制御電圧１０３０は、電圧電流変換
器２１０に入力され、制御電流２０００に変換される。In the figure, a control voltage 1030 is input to a voltage / current converter 210 and converted into a control current 2000.
【００７３】この制御電流２０００は、電流制御発振器
２２０に入力され、出力クロック１０４０の周波数を制
御する。The control current 2000 is input to the current control oscillator 220 and controls the frequency of the output clock 1040.
【００７４】一方、デジタル・アナログ変換器２３０
は、基準抵抗ＲEXで生成される電流を基準に制御バスに
よる指示１０５０に従い自走周波数を設定する基準電流
２０１０を生成し、電流制御発振器２２０へ入力する。On the other hand, the digital / analog converter 230
Generates a reference current 2010 for setting the free-running frequency in accordance with an instruction 1050 by the control bus based on the current generated by the reference resistor R EX and inputs the reference current 2010 to the current control oscillator 220.
【００７５】第１４図に、この、本第２実施例に係るＶ
ＣＯ１３０の具体的な回路構成を示す。FIG. 14 shows the V according to the second embodiment.
2 shows a specific circuit configuration of the CO 130.
【００７６】図中、２１０が電圧電流変換器、２２０が
電流制御発振器、２３０がデジタル・アナログ変換器で
ある。In the figure, 210 is a voltage-to-current converter, 220 is a current control oscillator, and 230 is a digital / analog converter.
【００７７】図示するように、電流制御発振器２２０
は、既知のエミッタ結合型非安定マルチバイブレータで
あり、図中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
５が制御電流２０００と基準電流２０１０の和電流Ｉｃ
を折り返すためのカレントミラーを構成している。As shown, the current control oscillator 220
Is a known emitter-coupled astable multivibrator, and transistors Q1, Q2, Q3, Q4, Q
5 is the sum current Ic of the control current 2000 and the reference current 2010
Constitutes a current mirror for folding back.
【００７８】前記第１実施例で述べたように、このと
き、出力クロック１０４０の周波数ｆoはAt this time, as described in the first embodiment, the frequency f o of the output clock 1040 is
【００７９】[0079]
【数３】 (Equation 3)
【００８０】ただし、ＶBEはトランジスタのベース・エ
ミッタ間電圧で与えられる。Here, V BE is given by the voltage between the base and the emitter of the transistor.
【００８１】次に電圧電流変換器２１０は、トランジス
タＱ６、Ｑ７、抵抗Ｒ１、Ｒ２、電流源Ｉaで構成され
る差動増幅器と、差動増幅器の差電流を取出すＱ８、Ｑ
９とから成る。Next, the voltage-to-current converter 210 includes a differential amplifier composed of transistors Q6 and Q7, resistors R1 and R2, and a current source Ia, and Q8 and Q8 for extracting a differential current of the differential amplifier.
9
【００８２】さらにデジタル・アナログ変換器２３０
は、電流出力型であり、制御バスのビット数に相当する
数の差動スイッチ、ビット数に相当する重みづけをした
電流源で構成される。そして制御バス１０５０の各ビッ
トに相当する電流の総和を基準電流２０１０として出力
する。Further, the digital / analog converter 230
Is a current output type, and is composed of differential switches of the number corresponding to the number of bits of the control bus and current sources weighted corresponding to the number of bits. Then, the sum of the currents corresponding to the respective bits of the control bus 1050 is output as the reference current 2010.
【００８３】ここで、第１３図に、制御バス１０５０か
ら入力されるｎビットのデジタル制御値に対する基準電
流２０１０および自走周波数の関係を示す。FIG. 13 shows the relationship between the reference current 2010 and the free-running frequency with respect to an n-bit digital control value input from the control bus 1050.
【００８４】図示するように、基準電流２０１０および
自走周波数は制御バス１０５０の制御値によって線形的
に変化する。As shown, the reference current 2010 and the free-running frequency linearly change according to the control value of the control bus 1050.
【００８５】また、第１５図に、デジタル・アナログ変
換器２３０の他の構成を示す。FIG. 15 shows another configuration of the digital-to-analog converter 230.
【００８６】図中、トランジスタＭbは、バイアス電圧
を生成し、トランジスタＭ１、Ｍ２、…Ｍnは制御バス
のｎビットにそれぞれ対応しており、ゲート幅Ｗが倍々
に大きくなるよう構成している。In the figure, a transistor Mb generates a bias voltage, and transistors M1, M2,... Mn correspond to n bits of the control bus, respectively, and are configured so that the gate width W is doubled.
【００８７】つまりトランジスタＭnのゲート幅Ｗはト
ランジスタＭ１のゲート幅の２n-1倍となる。That is, the gate width W of the transistor Mn is 2 n -1 times the gate width of the transistor M1.
【００８８】Ｍで示す以外の残りの（２×ｎ）個のトラ
ンジスタはスイッチとして使用され、トランジスタＭｂ
で生成したバイアス電圧を各Ｍ１からＭｎのトランジス
タのゲートに印加するかしないかを、制御バス１０５０
の、対応する各ビットに従い決定する。The remaining (2 × n) transistors other than those indicated by M are used as switches, and the transistors Mb
The control bus 1050 determines whether or not to apply the bias voltage generated in the above to the gates of the transistors M1 to Mn.
Is determined according to each corresponding bit.
【００８９】なお、デジタル・アナログ変換器は、電流
出力型であれば他の回路方式でも使用可能である。The digital-to-analog converter can be used in another circuit system as long as it is a current output type.
【００９０】次に、第１６図に、位相比較器１１０の構
成を示す。Next, FIG. 16 shows the configuration of the phase comparator 110.
【００９１】図示するように、位相比較器１１０は、フ
リップ・フロップＦＦ１、ＦＦ２、ＮＡＮＤゲートＮＡ
１、トランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ
１４、Ｍs1、Ｍs2、Ｍs3、Ｍs4、およびデジタル・アナ
ログ変換器２３０で構成される。As shown, the phase comparator 110 includes flip-flops FF1, FF2, and a NAND gate NA.
1, transistors Q10, Q11, Q12, Q13, Q
14, M s1 , M s2 , M s3 , M s4 , and a digital / analog converter 230.
【００９２】フリップ・フロップＦＦ１、ＦＦ２、およ
びＮＡＮＤゲートＮＡ１は、入力パルス信号１０００と
出力クロック１０４０の位相差を検出する。そして、入
力パルス信号１０００の位相が出力クロック１０４０の
位相より進んでいるときは、その位相差に相当する時間
だけＦＦ１のＱ出力が“Ｈ”になり、逆に入力パルス信
号１００の位相が出力クロック１０４０の位相より遅れ
ているときは、その位相差に相当する時間だけＦＦ２の
Ｑ出力が“Ｈ”になる。The flip-flops FF1 and FF2 and the NAND gate NA1 detect a phase difference between the input pulse signal 1000 and the output clock 1040. When the phase of the input pulse signal 1000 is ahead of the phase of the output clock 1040, the Q output of the FF1 becomes "H" for a time corresponding to the phase difference, and conversely, the phase of the input pulse signal 100 is output. When the phase is behind the phase of the clock 1040, the Q output of the FF2 becomes “H” for a time corresponding to the phase difference.
【００９３】トランジスタＭs1とＭs2、およびＭs3とＭ
s4は、それぞれ差動スイッチを構成しており、ＦＦ１の
Ｑ出力が“Ｈ”の時間だけ電流を流し出す。逆に、ＦＦ
２のＱ出力が“Ｈ”の時間だけ電流を引き込む。Transistors M s1 and M s2 , and M s3 and M s
Each of s4 constitutes a differential switch, and a current flows out only when the Q output of the FF1 is "H". Conversely, FF
2 draws current only during the time when the Q output is "H".
【００９４】トランジスタＱ１０、Ｑ１１、Ｑ１２およ
びＱ１３、Ｑ１４はそれぞれ折り返しカレントミラーを
構成しており、デジタル・アナログ変換器２３０で生成
された基準電流を、差動スイッチに供給している。The transistors Q10, Q11, Q12 and Q13, Q14 each constitute a folded current mirror, and supply the reference current generated by the digital-to-analog converter 230 to the differential switch.
【００９５】デジタル・アナログ変換器２３０の内部構
成は、先に述べた電圧制御発信器１３０に用いた（第１
４図、第１５図参照）ものを用いれば良い。The internal configuration of the digital-to-analog converter 230 was used for the voltage control transmitter 130 described above (first
(See FIGS. 4 and 15).
【００９６】ただしＶＣＯ１３０とは独立に定数が設定
できるように、ＶＣＯ１３０に使用した制御バス１０５
０のビットとは、別のｍ個のビットを使用し、かつ基準
抵抗ＲOXは独立に設ける。However, the control bus 105 used for the VCO 130 is used so that a constant can be set independently of the VCO 130.
A different m bits from the 0 bit are used, and the reference resistor R OX is provided independently.
【００９７】もちろん制御バスを共用し、同一制御信号
で切替えることも可能である。Of course, it is also possible to share the control bus and switch with the same control signal.
【００９８】なお、前記第１の実施例で示したように、
ＰＬＬの各部の制御は、第１７図に示すように、レジス
タを介して行うようにしても良い。As shown in the first embodiment,
The control of each part of the PLL may be performed via a register as shown in FIG.
【００９９】第１７図中において、ＰＬＬは、位相比較
器１１０、フィルタ１２０、ＶＣＯ１３０、レジスタ１
５０で構成され、レジスタ１５０は、マイクロプロセッ
サ１６０により情報が書き込まれ、レジスタ１５０の出
力が制御バス１０５０となり、これを介して、位相比較
器１１０、フィルタ１２０、ＶＣＯ１３０の回路定数を
設定する。In FIG. 17, the PLL comprises a phase comparator 110, a filter 120, a VCO 130, a register 1
The register 150 is written with information by the microprocessor 160, and the output of the register 150 becomes a control bus 1050, through which circuit constants of the phase comparator 110, the filter 120, and the VCO 130 are set.
【０１００】以上示したように、本第２実施例に係るＰ
ＬＬは、前記第１実施例に係るＰＬＬの効果に加え、主
として半導体素子により構成した為、前記第１実施例で
示したＰＬＬよりも集積化し易いというメリットがあ
る。As described above, according to the second embodiment, P
The LL has a merit that it is easier to integrate than the PLL shown in the first embodiment, in addition to the effect of the PLL according to the first embodiment, since the LL is mainly configured by a semiconductor element.
【０１０１】なお、ＰＬＬを、前記第１実施例で示した
ＶＣＯ、位相比較器等の構成部と、本第２実施例で示し
た構成部とを組み合わせて構成するようにしても良い。The PLL may be configured by combining the components such as the VCO and the phase comparator shown in the first embodiment and the components shown in the second embodiment.
【０１０２】また、前記磁気ディスクデータ制御回路７
０（第７図参照）または情報処理システム（第９図参
照）において、第１実施例に係るＰＬＬに代えて、本第
２実施例に係るＰＬＬを備えるようにしても良い。The magnetic disk data control circuit 7
0 (see FIG. 7) or the information processing system (see FIG. 9) may include the PLL according to the second embodiment in place of the PLL according to the first embodiment.
【０１０３】次に、本発明の第３の実施例として各シリ
ンダごと、あるいは全シリンダをいくつかのゾーンに分
割し、そのゾーンごとに書き込み速度を変化させ、線密
度の変化を減少させる磁気ディス装置に適した、磁気デ
ィスクシステム回路について説明する。磁気ディスクシ
ステム回路は、前記情報処理システム（第９図参照）に
おける磁気ディスク装置９２の、磁気ディスク９３、コ
ントローラ９８、磁気ヘッド９４、ヘッドアンプ９５、
波形整形部９６、データ制御回路７０、コード変換部９
７、装置全体を制御するＣＰＵ９の、読み出し、書き込
みに関した部分に相当するものである。第１８図に、本
実施例に係る磁気ディスクシステム回路のリ−ド側の構
成を示す。Next, as a third embodiment of the present invention, a magnetic disk which divides each cylinder or all cylinders into several zones, changes the writing speed for each zone, and reduces the change in linear density. A magnetic disk system circuit suitable for the device will be described. The magnetic disk system circuit includes a magnetic disk 93, a controller 98, a magnetic head 94, a head amplifier 95, and a magnetic disk 93 of the magnetic disk device 92 in the information processing system (see FIG. 9).
Waveform shaping section 96, data control circuit 70, code conversion section 9
7. It corresponds to a portion related to reading and writing of the CPU 9 for controlling the entire apparatus. FIG. 18 shows the configuration of the lead side of the magnetic disk system circuit according to this embodiment.
【０１０４】図示するように、磁気ディスクシステム回
路は、マイクロプロセッサ１６０、不揮発性記憶素子１
７０、ディスクコントローラ１９０、デコーダ２００、
セレクタ３１０、遅延線３２０、前記第１または第２実
施例に係るＰＬＬ３３０で構成される。As shown in the figure, the magnetic disk system circuit includes a microprocessor 160 and a non-volatile storage element 1.
70, a disk controller 190, a decoder 200,
It comprises a selector 310, a delay line 320, and a PLL 330 according to the first or second embodiment.
【０１０５】図中において、磁気媒体１８０から読み出
された符号化信号４０００は、タップ付き遅延線３２０
に入力される。In the figure, the encoded signal 4000 read from the magnetic medium 180 is applied to a tapped delay line 320.
Is input to
【０１０６】タップ付き遅延線３２０の各タップはセレ
クタ３１０に入力される。Each tap of the tapped delay line 320 is input to the selector 310.
【０１０７】一方、遅延線３２０の最大遅延の約半分の
遅延量を有するセンタタップから取り出した符号化信号
４０１０をＰＬＬ３３０へ入力する。On the other hand, the coded signal 4010 extracted from the center tap having a delay amount of about half of the maximum delay of the delay line 320 is input to the PLL 330.
【０１０８】そして、ＰＬＬ３３０で生成された出力ク
ロック１０４０を、デコーダ２００のデータ取り込みの
タイミングクロックとしてデコーダ２００に入力する。Then, the output clock 1040 generated by the PLL 330 is input to the decoder 200 as a timing clock for taking in data of the decoder 200.
【０１０９】不揮発性記憶素子１７０には、出力クロッ
ク１０４０に対して最適な位相関係になるタップを選択
するためのセレクタ制御情報が書かれており、この情報
をマイクロプロセッサ１６０が読み出してセレクタ３１
０に入力する。In the nonvolatile memory element 170, selector control information for selecting a tap having an optimum phase relationship with respect to the output clock 1040 is written.
Enter 0.
【０１１０】これにより、符号化信号４０００の転送速
度が変わった場合であっても、ＰＬＬ３３の回路定数を
制御バスにより切り換えると共にマイクロプロセッサ１
６がセレクタ３１の制御情報を切換えることにより、常
に符号化信号４０２０と出力クロック１０４０は、最適
な位相関係を保つことができる。Thus, even if the transfer rate of the encoded signal 4000 changes, the circuit constant of the PLL 33 is switched by the control bus and the microprocessor 1
6 switches the control information of the selector 31, so that the encoded signal 4020 and the output clock 1040 can always maintain the optimal phase relationship.
【０１１１】これにより、デコーダ２００は安定した復
号化処理を行ない、ディスクコントローラ１９０に復号
化信号４０３０とリードクロック４０４０を供給するこ
とができる。As a result, the decoder 200 can perform a stable decoding process and supply the disk controller 190 with the decoded signal 4030 and the read clock 4040.
【０１１２】次に、本第３実施例に係る磁気ディスクシ
ステム回路において、前記第１または第２実施例に係る
ＰＬＬを磁気媒体への書き込みクロック発生用に用いた
場合について説明する。Next, the case where the PLL according to the first or second embodiment is used for generating a write clock to a magnetic medium in the magnetic disk system circuit according to the third embodiment will be described.
【０１１３】第１９図に、この磁気ディスクシステム回
路のライト側の構成を示す。FIG. 19 shows the write-side configuration of this magnetic disk system circuit.
【０１１４】磁気ディスクシステム回路は、ディスクコ
ントローラ１９０、リード・ライト・アンプ４１０、Ａ
ＮＤゲート４２０、エンコーダ４３０、Ｄ−タイプフリ
ップフロップ４４０、インバータ４７０、同期外れ検出
回路４５０およびＰＬＬ４６０とから構成される。The magnetic disk system circuit includes a disk controller 190, a read / write amplifier 410, A
It comprises an ND gate 420, an encoder 430, a D-type flip-flop 440, an inverter 470, an out-of-sync detection circuit 450, and a PLL 460.
【０１１５】ＰＬＬ４６０は、基準クロック信号５００
０をもとにして必要な周波数の書き込みクロック５０２
０を生成する。本実施例においては、基準クロック信号
５０００は、装置の簡略化等のため固定値とし、ＰＬＬ
４６０にて周波数を変化させ、書き込み転送速度に応じ
たクロックを生成する。The PLL 460 receives the reference clock signal 500
Write clock 502 of required frequency based on 0
Generate 0. In this embodiment, the reference clock signal 5000 is a fixed value for simplification of the device, etc.
At 460, the frequency is changed to generate a clock corresponding to the write transfer speed.
【０１１６】エンコーダ４３０は、この書き込みクロッ
ク５０２０を用い、ディスクコントローラ１９０から入
力される書き込み信号５０１０を符号化し、符号化信号
５０３０を生成する。Using the write clock 5020, the encoder 430 encodes the write signal 5010 input from the disk controller 190, and generates an encoded signal 5030.
【０１１７】書き込みクロック５０２０が基準クロック
信号５０００と同期しているときは、符号化信号５０３
０はＡＮＤゲートをそのまま通過して、リード・ライト
・アンプ４１に入力され、磁気媒体上に信号が記録され
る。しかし、書き込みクロック５０２０と基準クロック
信号５０００の同期が外れると、同期外れ検出回路４５
０が、同期外れを検出し、同期外れ信号５０４０を出力
してディスクコントローラへ知らせると同時に、インバ
ータ４７０およびＤ−タイプフリップフロップ４４０を
用いて直ちにＡＮＤゲート４２の出力を“Ｌ”固定にす
る。これにより、磁気媒体への記録が抑止される。When the write clock 5020 is synchronized with the reference clock signal 5000, the encoded signal 503
0 passes through the AND gate as it is and is input to the read / write amplifier 41, where a signal is recorded on the magnetic medium. However, when the write clock 5020 and the reference clock signal 5000 are out of synchronization, the out-of-sync detection circuit 45
0 detects an out-of-sync signal and outputs an out-of-sync signal 5040 to notify the disk controller, and at the same time, immediately fixes the output of the AND gate 42 to "L" using the inverter 470 and the D-type flip-flop 440. Thereby, recording on the magnetic medium is suppressed.
【０１１８】その後、同期外れ信号５０４０が出力され
なくなったことを確認して、ディスクコントローラ１９
０は、フリップフロップ４４０をクリアし、上位装置の
制御下において書き込み動作を再開する。Thereafter, it is confirmed that the out-of-sync signal 5040 is no longer output, and the disk controller 19
0 clears the flip-flop 440 and restarts the write operation under the control of the host device.
【０１１９】ここで、第２０図に、書き込み用ＰＬＬ４
６０と、同期外れ検出回路４５０の内部構成図を示す。Here, FIG. 20 shows a PLL 4 for writing.
60 and an internal configuration diagram of an out-of-synchronization detection circuit 450.
【０１２０】ＰＬＬ４６０は、基準クロック信号をＭ分
周するＭ分周器５００と、ＶＣＯ１３０と、ＶＣＯ１３
０の出力クロック１０４０をＮ分周するＮ分周器１４０
と、位相比較器１１０と、フィルタ１２０とで構成され
る。このＰＬＬ４６０においては、前記第１、第２実施
例と同様に、ＶＣＯ等の各部の設定を変えることによる
他、Ｍ分周器、Ｎ分周器の分周率を変えることにより所
定の周波数の出力を得る。The PLL 460 includes an M frequency divider 500 for dividing the reference clock signal by M, a VCO 130, and a VCO 13
N divider 140 that divides output clock 1040 of 0 by N
, A phase comparator 110 and a filter 120. In this PLL 460, similarly to the first and second embodiments, by changing the setting of each part such as the VCO, and by changing the frequency dividing ratio of the M frequency divider and the N frequency divider, the predetermined frequency is controlled. Get output.
【０１２１】また、同期外れ検出回路４５０は、判定用
ウインド生成回路５１０と、判定回路５２０で構成され
る。The out-of-synchronization detection circuit 450 includes a determination window generation circuit 510 and a determination circuit 520.
【０１２２】判定用ウインド生成回路５１０は、基準ク
ロック信号５０００をＭ分周するＭ分周器５００から信
号を受けとり、位相比較器１１０で比較されるエッジの
前後にある幅を持ったウインドを生成する。The determination window generation circuit 510 receives a signal from the M frequency divider 500 that divides the reference clock signal 5000 by M, and generates a window having a width before and after the edge to be compared by the phase comparator 110. I do.
【０１２３】判定回路５２０は、Ｎ分周器１４０の出力
である分周クロック１０１０のエッジがウインド内にあ
るかどうかを判定し、ウインド内にあれば同期してい
る。ウインド内になければ同期が外れていると判定す
る。The determination circuit 520 determines whether or not the edge of the frequency-divided clock 1010 output from the N frequency divider 140 is within the window. If the edge is within the window, the circuit is synchronized. If it is not within the window, it is determined that synchronization has been lost.
【０１２４】第２１図に、以上のＭ分周器５００、判定
用ウインド生成回路５１０、判定回路５２０の構成を示
す。具体的な実施例を示す。FIG. 21 shows the configurations of the M frequency divider 500, the determination window generation circuit 510, and the determination circuit 520. A specific example will be described.
【０１２５】以下その動作を基準クロック信号５０００
を２k分周する場合について説明する。Hereinafter, the operation is referred to as a reference clock signal 5000.
Is divided by 2 k .
【０１２６】２k分周であるため、Ｄ−フリップフロッ
プを用いた２分周回路をｋ個接続する。これがＭ分周器
５００に相当する。Since the frequency division is 2 k, k frequency-dividing circuits using D flip-flops are connected. This corresponds to the M frequency divider 500.
【０１２７】判定用ウインド生成回路５１０は、ｋ入力
ＮＡＮＤ７０００、インバータ７０１０、フリップ・フ
ロップ７０２０で構成される。The determination window generation circuit 510 includes a k-input NAND 7000, an inverter 7010, and a flip-flop 7020.
【０１２８】判定回路はフリップ・フロップ７０３０で
構成されている。The judgment circuit is constituted by flip-flop 7030.
【０１２９】第２２図に、その動作タイミングチャート
を示す。FIG. 22 shows an operation timing chart thereof.
【０１３０】判定用ウインド生成回路５１０は、Ｍ分周
器５００の出力であるＭ分周信号６０００の立ち上がり
エッジの前後に、それぞれ基準クロック信号５０００の
半周期に相当する時間幅を持ったウインド信号６０１０
を生成する。もちろん、ｋ入力ＮＡＮＤ７０００に入力
する信号本数を減らせば、ウインド幅は広くなり、同期
判定基準は、ゆるくなる。The determination window generation circuit 510 outputs a window signal having a time width corresponding to a half cycle of the reference clock signal 5000 before and after the rising edge of the M-divided signal 6000 output from the M-divider 500. 6010
Generate Of course, if the number of signals input to the k-input NAND 7000 is reduced, the window width is widened and the synchronization criterion is loosened.
【０１３１】このウインド信号６０１０を、判定回路５
２０のフリップフロップ７０３０のＤ入力に接続し、Ｎ
分周器１４０の出力である分周クロック１０１０をフリ
ップフロップ７０３０のクロック入力に接続する。The window signal 6010 is supplied to the judgment circuit 5
Connected to the D input of 20 flip-flops 7030, N
The frequency-divided clock 1010 output from the frequency divider 140 is connected to the clock input of the flip-flop 7030.
【０１３２】タイミングチャートに示す如く、分周クロ
ック１０１０の立ち上がりエッジがウインド内に存在す
れば、同期外れ信号５０４０は“Ｈ”、逆に、ウインド
外に存在するときは“Ｌ”を出力する。As shown in the timing chart, the out-of-sync signal 5040 outputs "H" when the rising edge of the divided clock 1010 exists in the window, and outputs "L" when it exists outside the window.
【０１３３】以上のように、本第３実施例に係る磁気デ
ィスクシステム回路を備えた磁気ディスク装置によれ
ば、磁気媒体から読み出したデータとタイミングクロッ
クの位相関係を最適に設定できるため、信頼性の高い復
号化が可能になる。As described above, according to the magnetic disk drive provided with the magnetic disk system circuit according to the third embodiment, the phase relationship between the data read from the magnetic medium and the timing clock can be set optimally, so that the reliability is improved. Is possible.
【０１３４】また、磁気媒体にデータを書き込む際に、
書き込みクロックの同期が外れると直ちに書き込み動作
を禁止できるため、媒体上のデータ破壊を防止できる。When writing data to a magnetic medium,
As soon as the write clock is out of synchronization, the write operation can be prohibited, thereby preventing data destruction on the medium.
【０１３５】以上、本発明に係るＰＬＬの実施例を、磁
気ディスク装置への適用を例に取り説明した。The embodiment of the PLL according to the present invention has been described above by taking an example of application to a magnetic disk drive.
【０１３６】なお、以上の実施例に係るＰＬＬは、他の
ディスク型記憶媒体を用いる光ディスク記憶装置や光磁
気ディスク記憶装置等の記憶装置においても同様に適用
できる。The PLL according to the above embodiment can be similarly applied to a storage device such as an optical disk storage device or a magneto-optical disk storage device using another disk-type storage medium.
【０１３７】また、データ速度が可変である情報処理装
置においても、各実施例に係るＰＬＬは、同様に実現で
き、有効に作用する。Further, even in an information processing apparatus in which the data rate is variable, the PLL according to each embodiment can be similarly realized and operates effectively.
【０１３８】[0138]
【発明の効果】以上のように、本発明によれば、その特
性を、データ転送速度に応じて最適に切り替えることが
でき、転送速度に対して安定に動作できる位相同期回路
を提供することができる。As described above, according to the present invention, it is possible to provide a phase locked loop circuit whose characteristics can be optimally switched according to the data transfer rate and which can operate stably with respect to the transfer rate. it can.
【図１】本実施例に係るＰＬＬとその周辺部の構成を示
すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a PLL according to an embodiment and a peripheral portion thereof.
【図２】レジスタ回路の構成を示すシンボル図である。FIG. 2 is a symbol diagram showing a configuration of a register circuit.
【図３】チャージポンプのゲイン切換回路を示す回路図
である。FIG. 3 is a circuit diagram showing a gain switching circuit of a charge pump.
【図４】他のチャージポンプのゲイン切換回路を示す回
路図である。FIG. 4 is a circuit diagram showing a gain switching circuit of another charge pump.
【図５】フィルタの定数切換回路を示す回路図である。FIG. 5 is a circuit diagram showing a constant switching circuit of the filter.
【図６】ＶＣＯのゲイン切換回路を示す回路図である。FIG. 6 is a circuit diagram showing a gain switching circuit of the VCO.
【図７】データ制御回路の構成を示すブロック図であ
る。FIG. 7 is a block diagram illustrating a configuration of a data control circuit.
【図８】他のデータ制御回路の構成を示すブロック図で
ある。FIG. 8 is a block diagram showing a configuration of another data control circuit.
【図９】情報処理システムの構成を示すブロック図であ
る。FIG. 9 is a block diagram illustrating a configuration of an information processing system.
【図１０】本発明の第２実施例に係るＰＬＬの構成を示
すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a PLL according to a second embodiment of the present invention.
【図１１】ＰＬＬの動作を示すタイミングチャートであ
る。FIG. 11 is a timing chart showing the operation of the PLL.
【図１２】ＶＣＯの構成を示すブロック図である。FIG. 12 is a block diagram illustrating a configuration of a VCO.
【図１３】ＶＣＯの特性を示す特性図である。FIG. 13 is a characteristic diagram showing characteristics of a VCO.
【図１４】ＶＣＯの構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a VCO.
【図１５】デジタル・アナログ変換器の構成を示す回路
図である。FIG. 15 is a circuit diagram showing a configuration of a digital-to-analog converter.
【図１６】位相比較器の構成を示す回路図である。FIG. 16 is a circuit diagram showing a configuration of a phase comparator.
【図１７】ＰＬＬの他の構成を示すブロック図である。FIG. 17 is a block diagram showing another configuration of the PLL.
【図１８】第３実施例に係る磁気ディスクシステム回路
のリ−ド側の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration on a lead side of a magnetic disk system circuit according to a third embodiment.
【図１９】磁気ディスクシステム回路のライト側の構成
を示すブロック図である。FIG. 19 is a block diagram showing a write-side configuration of a magnetic disk system circuit.
【図２０】同期外れ検出回路の構成を示すブロック図で
ある。FIG. 20 is a block diagram illustrating a configuration of an out-of-sync detection circuit.
【図２１】同期外れ検出回路の構成を示す回路図であ
る。FIG. 21 is a circuit diagram showing a configuration of an out-of-sync detection circuit.
【図２２】同期外れ検出回路の動作を示すタイミングチ
ャートである。FIG. 22 is a timing chart showing the operation of the out-of-sync detection circuit.
１…Codo Data信号、２…周波数位相比較、３…チャー
ジポンプ、４…フィルタ、５…ＶＣＯ、６…Sync Clock
信号、７…レジスタ、８…マイコンバス、９…ＣＰＵ、
１０…ＨＤＣ（ハードディスクコントローラ）、１１…
ＲＡＭ、４３…ＰＬＬ、１１０…位相比較器、１２０…
フィルタ、１３０…ＶＣＯ、１６０…マイクロプロセッ
サ、１７０…不揮発性記憶素子、１９０…ディスクコン
トローラ、２００…デコーダ、３１０…セレクタ、３２
０…遅延線、３３０…ＰＬＬ、４１０…リード・ライト
・アンプ、４２０…ＡＮＤ、４３０…エンコーダ、４５
０…同期外れ検出回路、４６０…ＰＬＬ。1 ... Codo Data signal, 2 ... Frequency phase comparison, 3 ... Charge pump, 4 ... Filter, 5 ... VCO, 6 ... Sync Clock
Signal, 7: register, 8: microcomputer bus, 9: CPU,
10 ... HDC (hard disk controller), 11 ...
RAM, 43 PLL, 110 phase comparator, 120
VCO, 160 microprocessor, 170 non-volatile storage element, 190 disk controller, 200 decoder, 310 selector, 32
0: delay line, 330: PLL, 410: read / write amplifier, 420: AND, 430: encoder, 45
0: loss of synchronization detection circuit, 460: PLL.
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年９月２１日（１９９９．９．２
１）[Submission date] September 21, 1999 (September 9, 1999
1)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Correction target item name] Name of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【発明の名称】 磁気ディスク記憶装置[Title of the Invention] Magnetic disk storage device
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００１】[0001]
【産業上の利用分野】本発明は、位相同期回路に係り、
特に、内外周に応じて、書き込みデータの転送速度が変
化する磁気ディスク装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit,
In particular, the present invention relates to a magnetic disk device in which the transfer speed of write data changes according to the inner and outer circumferences.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００４】[0004]
【数１】 (Equation 1)
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１２】本発明の目的は、位相同期回路の応答特性
を、ヘッドのアクセス位置に合わせて制御することによ
り、磁気ディスクからの読み出し信号に対して、より適
切な応答特性を与えることが可能な磁気ディスク記憶装
置を提供することにある。 An object of the present invention is to provide a response characteristic of a phase locked loop.
Control according to the access position of the head.
To read signals from magnetic disks.
Disk storage device capable of giving sharp response characteristics
To provide a location .
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１４】[0014]
【課題を解決するための手段】前記目的を達成するため
に、本発明は、磁気ディスク型記憶媒体上のデータを読
み込むためのヘッドと、プロセッサと、制御可能な応答
特性を有し、前記磁気ディスク型記憶媒体上から読み込
まれるデータを取り扱うためのクロック信号を出力する
位相同期回路と、前記磁気ディスク型記憶媒体上のアク
セス位置に応じて予め設定される前記位相同期回路の応
答特性を制御するための情報を記憶するメモリとを備
え、前記プロセッサは、前記磁気ディスク型記憶媒体上
のアクセス位置、および前記メモリに保持された前記情
報に基づいて前記位相同期回路の応答特性の制御を指示
するためのデータを生成し、前記磁気ディスク型記憶媒
体上のアクセス位置への前記ヘッドのシーク動作と同時
期、または、前記ヘッドのシーク動作の前に、前記指示
するためのデータによる前記応答特性の制御を指示し、
前記位相同期回路は、前記指示に基づいて前記応答特性
が制御されることを特徴とする磁気ディスク記憶装置を
提供する。In order to achieve the above object, the present invention provides a method for reading data on a magnetic disk type storage medium.
Head, processor and controllable response
Read from the magnetic disk type storage medium
Output clock signal to handle data
A phase-locked loop, and an access point on the magnetic disk type storage medium.
Response of the phase locked loop previously set according to the access position.
Memory for storing information for controlling response characteristics.
The processor is provided on the magnetic disk type storage medium.
Access position and the information held in the memory.
Command the control of the response characteristics of the phase locked loop based on the
To generate data for the magnetic disk type storage medium.
Simultaneous with seek operation of the head to the access position on the body
Before the head or seek operation of the head,
Command the control of the response characteristics by the data for
The phase synchronization circuit may be configured to determine the response characteristic based on the instruction.
Is controlled, a magnetic disk storage device is provided.
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Correction target item name] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１５】本発明が用いる位相同 期回路としては、例
えば、位相比較部とチャージポンプ部とフィルタ部と電
圧制御発振部と、応答特性の変更の指示を格納する格納
手段と、該格納手段に格納された指示に基づいて、チャ
ージポンプ部のゲイン量またはフィルタ部のフィルタ定
数または電圧制御発振部の中心周波数のうち、少なくと
も１つを変更する手段とを備えるものが 挙げられる。 [0015] As the phase synchronization circuit to which the present invention is employed, examples
For example, a phase comparison unit, a charge pump unit, a filter unit, a voltage controlled oscillation unit, storage means for storing an instruction to change a response characteristic, and a gain amount of the charge pump unit based on the instruction stored in the storage means. Alternatively, a device including means for changing at least one of a filter constant of the filter unit and a center frequency of the voltage controlled oscillation unit may be used.
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】削除[Correction method] Deleted
【手続補正９】[Procedure amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】削除[Correction method] Deleted
【手続補正１０】[Procedure amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】削除[Correction method] Deleted
【手続補正１１】[Procedure amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Correction target item name] 0019
【補正方法】削除[Correction method] Deleted
【手続補正１２】[Procedure amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】削除[Correction method] Deleted
【手続補正１３】[Procedure amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】削除[Correction method] Deleted
【手続補正１４】[Procedure amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Correction target item name] 0022
【補正方法】削除[Correction method] Deleted
【手続補正１５】[Procedure amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Correction target item name] 0023
【補正方法】削除[Correction method] Deleted
【手続補正１６】[Procedure amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Correction target item name] 0024
【補正方法】削除[Correction method] Deleted
【手続補正１７】[Procedure amendment 17]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２５[Correction target item name] 0025
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２５】[0025]
【作用】本発明によれば、磁気ディスク型記 憶媒体上の
アクセス位置に 応じて予め設定される前記位相同期回路
の応答特性を制御するための情報が、メモリに記憶され
る。そして、プロセッサは、前記磁気ディスク型記憶媒
体上のアクセス位置、および前記メモリに保持された前
記情報に基づいて前記位相同期回路の応答特性の制御を
指示するためのデータを生成し、前記磁気ディスク型記
憶媒体上のアクセス位置への前記ヘッドのシーク動作と
同時期、または、前記ヘッドのシーク動作の前に、前記
指示するためのデータによる前記応答特性の制御を指示
する。この指示に基づいて、位相同期回路は、その応答
特性が制御される。 According to the present invention, a magnetic disk type SL 憶媒on body
The phase synchronization circuit preset according to an access position
Information for controlling the response characteristics of the
You. Then, the processor includes the magnetic disk type storage medium.
Access position on the body, and before held in the memory
Control of the response characteristic of the phase locked loop based on the information.
Generates data for instructing,
Seek operation of the head to an access position on the storage medium and
At the same time or before the seek operation of the head,
Instructs the control of the response characteristics by the instruction data
I do. Based on this instruction, the phase locked loop
Characteristics are controlled.
【手続補正１８】[Procedure amendment 18]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２６[Correction target item name] 0026
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２６】また、本発明によれば、メ モリに記憶され
た情報に基 づいて、プロセッサが行う指示により、チャ
ージポンプ部のゲイン量またはフィルタ部のフィルタ定
数または電圧制御発振部の中心周波数のうち、少なくと
も１つが変更される。Further, according to the present invention, stored in the memory
Was based on the information, an instruction executed by a processor, of the center frequency of the filter constant or the voltage controlled oscillator gain weight or filter section of the charge pump, less the
One is also changed .
【手続補正１９】[Procedure amendment 19]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Correction target item name] 0027
【補正方法】削除[Correction method] Deleted
【手続補正２０】[Procedure amendment 20]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２８[Correction target item name] 0028
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２８】また、本発明に係る磁気ディスク記憶装置
によれば、ディスク型記憶媒体のリードアクセス時、そ
のディスク型記憶媒体上におけるアクセス位置に応じ
て、リードデータを取り扱う基準クロックを発生する位
相同期回路の応答特性の変更の指示が格納手段に格納さ
れ、位相同期回路は格納手段に格納された指示に基づい
て応答特性を変更する。According to the magnetic disk storage device of the present invention, at the time of read access to a disk-type storage medium, a phase synchronization for generating a reference clock for handling read data in accordance with an access position on the disk-type storage medium. An instruction to change the response characteristic of the circuit is stored in the storage means, and the phase synchronization circuit changes the response characteristic based on the instruction stored in the storage means.
【手続補正２１】[Procedure amendment 21]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Correction target item name] 0029
【補正方法】削除[Correction method] Deleted
【手続補正２２】[Procedure amendment 22]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３０[Correction target item name] 0030
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３０】以上のように本発明によれば、たとえば、
一つのシステムで複数の転送速度を有するシステムに対
して、すべてのデータ速度に応じて、最適な応答特性を
設定することが可能な位相同期回路を有する磁気ディス
ク装置を実現することができる。According to the present invention as described above, for example,
For a system having a plurality of transfer rates in one system, a magnetic disk having a phase synchronization circuit capable of setting an optimum response characteristic according to all data rates.
A lock device can be realized.
【手続補正２３】[Procedure amendment 23]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３１[Correction target item name] 0031
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３１】また、磁気ディスク装置においては、磁気
ディスク上の記録データのピークシフトによる符号間干
渉に起因する誤同期やデッドロックや過度追従等が発生
しないよう、ＰＬＬの特性を、データ速度に応じて、精
度良く切り替える必要があるが、本発明によれば、その
要求に応えることができる。 Further , in the magnetic disk device, the characteristics of the PLL are adjusted in accordance with the data speed so as to prevent erroneous synchronization, deadlock, excessive follow-up, etc. due to intersymbol interference due to peak shift of data recorded on the magnetic disk. Therefore, it is necessary to switch with high accuracy, but according to the present invention, the demand can be met .
【手続補正２４】[Procedure amendment 24]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３２[Correction target item name] 0032
【補正方法】削除[Correction method] Deleted
【手続補正２５】[Procedure amendment 25]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３３[Correction target item name] 0033
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３３】[0033]
【実施例】以下、本発明に係る磁気ディスク装置の一実
施例について説明する。EXAMPLES The following Kazumi of the magnetic disk device according to the present invention
An example will be described.
【手続補正２６】[Procedure amendment 26]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３６[Correction target item name] 0036
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００３６】本構成は、Code Data１の周波数及び位相
比較を行う位相比較器２、前記位相比較器２の比較した
位相差に応じた期間一定電流を出力するチャージポンプ
３、前記チャージポンプ３の電流出力を電圧に変換する
フィルタ４、前記フィルタ４の電圧に応じた周波数のク
ロックであるSync Clock６を発生するＶＣＯ（電圧制御
発振器）５からなるＰＬＬおよびこれらの各ブロックに
対してゲインや定数等の切換情報を蓄えるレジスタ７、
前記レジスタ７の書き込みを行うためのマイコンバス
８、全体の演算処理を行うＣＰＵ９、全体の制御を行う
ＨＤＣ（ハードディスクコントローラ）１０、およびＣ
ＰＵのプログラムおよび最適定数などのデータが記憶さ
れているＲＯＭまたはＲＡＭ１１より成る。This configuration comprises a phase comparator 2 for comparing the frequency and phase of Code Data 1, a charge pump 3 for outputting a constant current for a period corresponding to the phase difference compared by the phase comparator 2, and a current for the charge pump 3. A filter 4 for converting an output into a voltage, and a VCO (voltage control) for generating a Sync Clock 6 which is a clock having a frequency corresponding to the voltage of the filter 4
An oscillator ) 5 and a register 7 for storing switching information such as gain and constant for each of these blocks;
A microcomputer bus 8 for writing to the register 7, a CPU 9 for performing overall arithmetic processing, an HDC (hard disk controller) 10 for performing overall control, and C
It comprises a ROM or RAM 11 in which a PU program and data such as optimum constants are stored.
【手続補正２７】[Procedure amendment 27]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４９[Correction target item name] 0049
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４９】第５図は、前記フィルタの切換回路を示し
たもので、コンデンサＣ1２３、コンデンサＣ2２４、抵
抗Ｒ11〜Ｒ1n２５およびアナログスイッチＢ２６からな
る。第５図に示す構成のフィルタの場合、減衰率ξは、
特性周波数Ｗｎを用いて、 ξ＝(Ｃ1＋Ｃ2)・Ｒ・Ｗｎ／２ で表される。ここでＲは前記抵抗Ｒ11〜Ｒ1n２５の中の
１つを示す。したがって、前記抵抗２５にｎ通りの抵抗
値を用意し、前記レジスタ７から送られる制御信号Ｂ２
８で前記アナログスイッチＢ２８を切換えることによ
り、ｎ通りの減衰率ξを設定することができる。[0049] Figure 5 is shows a switching circuit of the filter, the capacitor C 1 23, a capacitor C 2 24, and a resistor R 11 to R 1n 25 and the analog switch B26. In the case of the filter having the configuration shown in FIG.
Using the characteristic frequency Wn, ξ = (C 1 + C 2 ) · R · Wn / 2. Wherein R represents one of a said resistor R 11 to R 1n 25. Therefore, n kinds of resistance values are prepared for the resistor 25, and the control signal B2 sent from the register 7 is used.
By switching the analog switch B28 at 8, it is possible to set n different attenuation factors ξ.
【手続補正２８】[Procedure amendment 28]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０１３８[Correction target item name]
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０１３８】[0138]
【発明の効果】以上のように、本発明によれば、位相同
期回路について、ヘッドの位置に応じた応答特性の制御
を行うことができる。 As described above, according to the present invention, the phase
Of response characteristics according to head position
It can be performed.
【手続補正２９】[Procedure amendment 29]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of the drawings]
【図１】本実施例に係るＰＬＬとその周辺部の構成を示
すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a PLL according to an embodiment and a peripheral portion thereof.
【図２】レジスタ回路の構成を示すシンボル図である。FIG. 2 is a symbol diagram showing a configuration of a register circuit.
【図３】チャージポンプのゲイン切換回路を示す回路図
である。FIG. 3 is a circuit diagram showing a gain switching circuit of a charge pump.
【図４】他のチャージポンプのゲイン切換回路を示す回
路図である。FIG. 4 is a circuit diagram showing a gain switching circuit of another charge pump.
【図５】フィルタの定数切換回路を示す回路図である。FIG. 5 is a circuit diagram showing a constant switching circuit of the filter.
【図６】ＶＣＯのゲイン切換回路を示す回路図である。FIG. 6 is a circuit diagram showing a gain switching circuit of the VCO.
【図７】データ制御回路の構成を示すブロック図であ
る。FIG. 7 is a block diagram illustrating a configuration of a data control circuit.
【図８】他のデータ制御回路の構成を示すブロック図で
ある。FIG. 8 is a block diagram showing a configuration of another data control circuit.
【図９】情報処理システムの構成を示すブロック図であ
る。FIG. 9 is a block diagram illustrating a configuration of an information processing system.
【図１０】本発明の第２実施例に係るＰＬＬの構成を示
すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a PLL according to a second embodiment of the present invention.
【図１１】ＰＬＬの動作を示すタイミングチャートであ
る。FIG. 11 is a timing chart showing the operation of the PLL.
【図１２】ＶＣＯの構成を示すブロック図である。FIG. 12 is a block diagram illustrating a configuration of a VCO.
【図１３】ＶＣＯの特性を示す特性図である。FIG. 13 is a characteristic diagram showing characteristics of a VCO.
【図１４】ＶＣＯの構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a VCO.
【図１５】デジタル・アナログ変換器の構成を示す回路
図である。FIG. 15 is a circuit diagram showing a configuration of a digital-to-analog converter.
【図１６】位相比較器の構成を示す回路図である。FIG. 16 is a circuit diagram showing a configuration of a phase comparator.
【図１７】ＰＬＬの他の構成を示すブロック図である。FIG. 17 is a block diagram showing another configuration of the PLL.
【図１８】第３実施例に係る磁気ディスクシステム回路
のリ−ド側の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration on a lead side of a magnetic disk system circuit according to a third embodiment.
【図１９】磁気ディスクシステム回路のライト側の構成
を示すブロック図である。FIG. 19 is a block diagram showing a write-side configuration of a magnetic disk system circuit.
【図２０】同期外れ検出回路の構成を示すブロック図で
ある。FIG. 20 is a block diagram illustrating a configuration of an out-of-sync detection circuit.
【図２１】同期外れ検出回路の構成を示す回路図であ
る。FIG. 21 is a circuit diagram showing a configuration of an out-of-sync detection circuit.
【図２２】同期外れ検出回路の動作を示すタイミングチ
ャートである。FIG. 22 is a timing chart showing the operation of the out-of-sync detection circuit.
【符号の説明】 １…Code Data信号、２…周波数位相比較、３…チャー
ジポンプ、４…フィルタ、５…ＶＣＯ、６…Sync Clock
信号、７…レジスタ、８…マイコンバス、９…ＣＰＵ、
１０…ＨＤＣ（ハードディスクコントローラ）、１１…
ＲＡＭ、４３…ＰＬＬ、１１０…位相比較器、１２０…
フィルタ、１３０…ＶＣＯ、１６０…マイクロプロセッ
サ、１７０…不揮発性記憶素子、１９０…ディスクコン
トローラ、２００…デコーダ、３１０…セレクタ、３２
０…遅延線、３３０…ＰＬＬ、４１０…リード・ライト
・アンプ、４２０…ＡＮＤ、４３０…エンコーダ、４５
０…同期外れ検出回路、４６０…ＰＬＬ。[Description of Signs] 1 ... Code Data signal, 2 ... Frequency phase comparison, 3 ... Charge pump, 4 ... Filter, 5 ... VCO, 6 ... Sync Clock
Signal, 7: register, 8: microcomputer bus, 9: CPU,
10 ... HDC (hard disk controller), 11 ...
RAM, 43 PLL, 110 phase comparator, 120
VCO, 160 microprocessor, 170 non-volatile storage element, 190 disk controller, 200 decoder, 310 selector, 32
0: delay line, 330: PLL, 410: read / write amplifier, 420: AND, 430: encoder, 45
0: loss of synchronization detection circuit, 460: PLL.
【手続補正３０】[Procedure amendment 30]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１[Correction target item name] Fig. 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１】 FIG.
【手続補正３１】[Procedure amendment 31]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図５[Correction target item name] Fig. 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図５】 FIG. 5
【手続補正３２】[Procedure amendment 32]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図７[Correction target item name] Fig. 7
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図７】 FIG. 7
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 健一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 平野 章彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 児島 伸一 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 浦上 憲 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 ──────────────────────────────────────────────────の Continuing from the front page (72) Inventor Kenichi Hase 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside Microelectronics Device Development Laboratory, Hitachi, Ltd. (72) Inventor Akihiko Hirano Totsuka-ku, Yokohama-shi, Kanagawa Prefecture 292 Yoshidacho, Hitachi, Ltd.Microelectronics Device Development Laboratory (72) Inventor Shinichi Kojima 111, Nishiyokote-cho, Takasaki, Gunma Prefecture Hitachi, Ltd., Takasaki Plant (72) Inventor Ken Urakami Takasaki, Gunma Prefecture 111, Nishiyokote-cho, Hitachi-shi Takasaki Plant, Hitachi, Ltd.
Claims (12)
と、該格納手段に格納された指示に基づいて、応答特性
を変更する手段を有することを特徴とする位相同期回
路。1. A phase-locked loop circuit comprising: storage means for storing an instruction to change a response characteristic; and means for changing a response characteristic based on the instruction stored in the storage means.
部と電圧制御発振部と、 応答特性の変更の指示を格納する格納手段と、 該格納手段に格納された指示に基づいて、チャージポン
プ部のゲイン量またはフィルタ部のフィルタ定数または
電圧制御発振部の中心周波数のうち、少なくとも１つを
変更する手段とを備えたことを特徴とする位相同期回
路。2. A phase comparison section, a charge pump section, a filter section, a voltage controlled oscillation section, storage means for storing an instruction for changing a response characteristic, and a charge pump section based on the instruction stored in the storage means. Means for changing at least one of the gain amount, the filter constant of the filter unit, and the center frequency of the voltage-controlled oscillation unit.
の変更を指示する手段と、該指示を格納する格納手段お
よび該格納手段に格納された指示に基づいて応答特性を
変更する手段を有する位相同期回路とを備えたことを特
徴とするクロック発生回路。3. A means for instructing a change of a response characteristic in response to a change in a period of a signal to be synchronized, a storage means for storing the instruction, and a means for changing the response characteristic based on the instruction stored in the storage means. And a phase synchronizing circuit having the following.
って、 ディスク型記憶媒体のリードアクセス時、そのディスク
型記憶媒体上におけるアクセス位置に応じて、リードデ
ータを取り扱う基準クロックを発生する位相同期回路の
応答特性の変更を指示する手段と、該指示を格納する格
納手段および該格納手段に格納された指示に基づいて応
答特性を変更する手段を有する前記位相同期回路とを有
することを特徴とする記憶装置。4. A storage device provided with a disk-type storage medium, comprising: a phase for generating a reference clock for handling read data according to an access position on the disk-type storage medium at the time of read access to the disk-type storage medium. A phase synchronization circuit having means for instructing a change in the response characteristic of the synchronization circuit, storage means for storing the instruction, and means for changing the response characteristic based on the instruction stored in the storage means. Storage device.
気ディスク上におけるアクセス位置に応じて、リードデ
ータを取り扱う基準クロックを発生する位相同期回路の
応答特性の変更を、記憶データ位置のピークシフトによ
る符号間干渉に起因する誤動作が発生しないよう指示す
る手段と、該指示を格納する格納手段および該格納手段
に格納された指示に基づいて応答特性を変更する手段を
有する前記位相同期回路とを有することを特徴とする磁
気ディスク記憶装置。5. A read access to a magnetic disk, wherein a change in response characteristic of a phase synchronization circuit for generating a reference clock for handling read data is changed according to an access position on the magnetic disk by a code based on a peak shift of a storage data position. A means for instructing that no malfunction occurs due to the interference between the two, and a phase synchronizing circuit having storage means for storing the instruction and means for changing response characteristics based on the instruction stored in the storage means. A magnetic disk storage device characterized by the above-mentioned.
って、 ディスク型記憶媒体のリードアクセス時、リードデータ
に同期したリ−ドクロックを発生する位相同期回路と、
リ−ドクロックを用いてリードデータを復号する復号化
回路と、リ−ドデ−タを遅延させ、位相同期回路が被同
期対象とするリ−ドデ−タと復号化回路が復号化対象と
するリ−ドデ−タとの間に位相差を与える遅延手段と、
リ−ド動作を制御する制御手段とを備え、 前記制御手段は、ディスク型記憶媒体におけるリードア
クセス位置に応じて、遅延手段における遅延量を変化さ
せることを特徴とする記憶装置。6. A storage device provided with a disk-type storage medium, comprising: a phase synchronization circuit for generating a read clock synchronized with read data at the time of read access to the disk-type storage medium;
A decoding circuit for decoding the read data using the read clock; a delay circuit for delaying the read data; a read data to be synchronized by the phase synchronization circuit; and a decoding circuit for decoding the read data. Delay means for providing a phase difference between the read data and
Control means for controlling a read operation, wherein the control means changes a delay amount in the delay means according to a read access position in the disk-type storage medium.
って、 ディスク型記憶媒体のライトアクセス時、基準クロック
を発生する発振器と、ディスク型記憶媒体におけるライ
トアクセス位置に応じて、基準クロックに同期したライ
トクロックを発生する位相同期回路と、ライトクロック
を用いて書き込みデータを符号化する符号化回路と、符
号化したライトデ−タをディスク型記憶媒体に記憶する
書き込み手段と、位相同期回路の同期が外れたことを検
出する同期外れ検出手段と、同期外れ検出回路が同期外
れを検出した場合に、ディスク型記憶媒体へのライトデ
−タの書き込みを抑止する手段とを有することを特徴と
する記憶装置。7. A storage device provided with a disk-type storage medium, comprising: an oscillator for generating a reference clock at the time of write access to the disk-type storage medium; and a reference clock according to a write access position in the disk-type storage medium. A phase synchronization circuit for generating a synchronized write clock, an encoding circuit for encoding write data using the write clock, writing means for storing the encoded write data in a disk type storage medium, and a phase synchronization circuit. An out-of-synchronization detecting means for detecting an out-of-synchronization, and means for inhibiting writing of write data to a disk type storage medium when an out-of-synchronization detecting circuit detects an out-of-synchronization. Storage device.
と、該記憶装置と接続する情報処理装置とを有すること
を特徴とする情報処理システム。8. An information processing system comprising: the storage device according to claim 4, 5, 6, or 7, and an information processing device connected to the storage device.
設定するレジスタを有することを特徴とする１チップＬ
ＳＩ。9. One chip L having a phase locked loop and a register for setting the response of the phase locked loop.
SI.
タ部と、 応答特性の変更の指示を格納する格納手段と、該格納手
段に格納された指示に基づいて、チャージポンプ部のゲ
イン量またはフィルタ部のフィルタ定数または電圧制御
発振部の中心周波数のうち、少なくとも１つを変更する
手段とを備えた位相同期回路と、 を有することを特徴とする半導体集積回路。10. A phase comparison unit, a charge pump unit, a filter unit, storage means for storing an instruction for changing a response characteristic, and a gain amount or a filter for the charge pump unit based on the instruction stored in the storage means. And a means for changing at least one of a filter constant of the unit or a center frequency of the voltage-controlled oscillation unit.
または、請求項３記載のクロック発生回路、または、請
求項７または８記載の半導体集積回路ＬＳＩを備えたこ
とを特徴とする情報処理装置。11. The phase-locked loop according to claim 1, wherein
An information processing apparatus comprising the clock generation circuit according to claim 3 or the semiconductor integrated circuit LSI according to claim 7 or 8.
て、前記ディスク型記憶媒体として磁気ディスクを備え
たことを特徴とする記憶装置、特に、磁気ディスク装
置。12. The storage device according to claim 6, wherein a magnetic disk is provided as said disk-type storage medium, particularly a magnetic disk device.
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| JP28274889 | 1989-10-30 | ||
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|---|---|
| JP (1) | JP3388205B2 (en) |
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|---|---|---|---|---|
| JP2002111388A (en) * | 2000-09-27 | 2002-04-12 | Alps Electric Co Ltd | Sine wave generator circuit and vibrator driver using this circuit |
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- 1999-08-23 JP JP23529499A patent/JP3388205B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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