JP2000057199A - システムの設計支援装置及び設計支援プログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 処理機能をハードウェアとソフトウェアに分
担して評価を行うことによってシステムの設計を行う際
に、ハードウェアとソフトウェア間でデータの受け渡し
を行うインターフェース手段による影響を考慮すること
によって、より正確なシステムの設計を容易且つ迅速に
行う。 【解決手段】 本発明のシステム設計支援装置は、シス
テムの処理機能を記述した動作記述１０１を、ハードウ
ェア実現部１０３とソフトウェア実現部１０５とに分担
し、この分担に基づいてハードウェアとソフトウェアに
よる処理を評価し、この評価の結果によって、制約チェ
ック部１０９で設計制約をチェックし、これにより分割
部１０２で分担を調整しつつシステムの設計を行うもの
であって、調整の際に、ハードウェアとソフトウェアと
の間における処理結果の受け渡しを行うインターフェー
ス手段の処理に関する評価をインターフェース回路実現
部１０７で行い、この結果を反映させるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等の
演算処理システムのハードウェア・ソフトウェア・コデ
ザインに関し、処理動作をハードウェア及びソフトウェ
アに分割したうえで、これらの処理を評価し、その評価
結果が設計制約を満足するかどうかチェックすることに
よってシステムの設計を支援する装置及びそのプログラ
ムを記録したコンピュータ読み取り可能な記録媒体に関
するものである。

【０００２】

【従来の技術】近年、ＡＳＩＣ、ＣＰＵ、メモリ等から
構成される複合演算処理システム開発の要求が高まって
いる。このようなシステムを設計するには、システム全
体の処理動作を記述した仕様をＡＳＩＣ等にハードウェ
ア化する部分、ＣＰＵで実行されるソフトウェアにする
部分へ分割する必要がある。これをハードウェア・ソフ
トウェア分割という。

【０００３】かかるハードウェア・ソフトウェア分割の
際には、ＡＳＩＣ、ＣＰＵ、メモリ等のシステム全体の
面積、性能等のコストを見積もり、設計者が与えた回路
規模や性能等の設計制約を満たすように動作仕様をハー
ドウェア・ソフトウェアに分担する必要がある。

【０００４】通常、一回の分割処理で制約を満たすハー
ドウェア・ソフトウェア分割が見つかることは希であ
る。従って、いくつかの分割を試し、設計制約を満たす
ハードウェア・ソフトウェア分割を見つける。設計制約
を満たすハードウェア・ソフトウェア分割を見つけるた
めには、システム全体の面積、性能等のコストをいかに
正確に見積もるかが重要となる。なぜなら、正確に見積
もらなかった場合、見積もりの段階では設計制約を満た
していたにもかかわらず、設計段階が進むにつれ実際の
値と見積もり値との差が大きくなり、設計制約を満たさ
ないことが分かったときには、分割のやり直しが必要と
なり、設計期間が長期化する惧れがある。

【０００５】さらに、ハードウェア・ソフトウェア分割
は複数回行われるので、設計期間を短縮するためには面
積、性能等のコストの見積もり時間を短くする必要があ
る。

【０００６】

【発明が解決しようとする課題】しかし、従来、例えば
タイミング制約を満足するかどうかチェックする際に、
ハードウェアで実現される部分のスケジューリング結果
とソフトウェアで実現される部分のソフトウェア規模に
のみ基づいてチェックしているため正確なチェックがで
きなかった。従来の見積もり方法については、例えば、
R.K.Gupta著、Co-Synthesis of Hardware and Software
for Digital Embedded Systems, KluwerAcademic Publ
ishers, 1995に説明されている。

【０００７】また、正確なチェックを行うためには、Ａ
ＳＩＣ等のハードウェアとＣＰＵ間のデータの受け渡し
に必要なインターフェース回路を設計し、シミュレーシ
ョンを行う必要があるため、チェックに時間が掛かる。

【０００８】一方、設計期間を短縮するため正確さを犠
牲にしたチェック方法を採用した場合、設計段階が進
み、選択されたハードウェア・ソフトウェア分割に必要
なインターフェース回路が設計される段階になると、面
積、性能の値と見積もりとの差が大きくなり、意図した
回路とは程遠い回路しか設計できないといった問題があ
った。

【０００９】さらには、正確な設計制約を行うため、設
計制約チェックにシミュレーションを用いていたので
は、設計制約チェックに時間が掛かり、設計期間が長期
化してしまうといった問題があった。

【００１０】そこで、本発明は上記事情に鑑みて成され
たものであり、その目的は、処理機能をハードウェアと
ソフトウェアに分担して評価を行うことによってシステ
ムの設計を行う際に、ハードウェアとソフトウェア間で
データの受け渡しを行うインターフェース手段による影
響を考慮することによって、より正確なシステムの設計
を容易且つ迅速に行うことができるシステムの設計支援
装置及び設計支援プログラムを記録したコンピュータ読
み取り可能な記録媒体を提案することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に請求項１に記載の発明は、システムの処理機能をハー
ドウェアとソフトウェアに分担し、この分担に基づいて
該ハードウェアと該ソフトウェアによる処理を評価し、
この評価の結果によって前記分担を調整しつつ前記シス
テムの設計を行うシステム設計支援装置であって、前記
調整の際に、前記ハードウェアと前記ソフトウェアとの
間における処理結果の受け渡しを行うインターフェース
手段の処理に関する評価結果を反映させるものである。

【００１２】このような請求項１に記載の発明によれ
ば、ハードウェアとソフトウェアとを分割する際に、こ
れらの間で処理結果の受け渡しを行うインターフェース
手段の影響を考慮するため、より正確なシステムの設計
を行うことができる。

【００１３】また、請求項２に記載の発明は、システム
の処理機能をハードウェアとソフトウェアに分担し、こ
の分担に基づいて該ハードウェアと該ソフトウェアによ
る処理を評価し、この評価の結果によって前記システム
の設計を行うシステム設計支援プログラムを記録したコ
ンピュータ読み取り可能な記録媒体であって、システム
の処理機能を記述した動作仕様を入力するステップと、
前記動作仕様に基づいて前記処理機能をハードウェアと
ソフトウェアに分担するステップと、前記ハードウェア
に分担された動作仕様について評価を行うステップと、
前記ソフトウェアウェアに分担された動作仕様について
評価を行うステップと、前記ハードウェアと前記ソフト
ウェアとの間における処理結果の受け渡しを行うインタ
ーフェース手段の処理に関する評価を行うステップと、
前記ハードウェア、ソフトウェア及びインターフェース
についての各評価結果に基づいて、前記システムの設計
制約を満たすか否かの判断を行うステップと、前記判断
において前記設計制約を満たさない場合には、前記各評
価結果に基づいて前記分担を調整するステップとを有す
るものである。

【００１４】このような請求項２に記載の発明によれ
ば、システムの設計を正確にもしくは迅速に行えるとい
う有用な設計支援プログラムの保存、実行、運搬等が容
易に行うことができ、より簡便にシステムの設計を行う
ことができる。

【００１５】

【発明の実施の形態】以下、この発明に係るシステムの
設計支援装置の実施形態について説明する。

【００１６】（１）実施例１ 本発明の第１の実施形態を図面を参照して説明する。図
１は本実施形態に係るハードウェア・コデザイン装置の
構成図である。同図において、設計対象の動作仕様を記
述した動作記述１０１が、分割部１０２においてＡＳＩ
Ｃ等のハードウェアで実現される部分と、ＣＰＵ上で実
行されるソフトウェアで実現される部分とに分割され
る。この分割は面積と性能の設計制約を満たす分割が得
られるまで様々な分割を試し、繰り返される。

【００１７】ハードウェア実現部１０３では、ハードウ
ェアに分担された動作記述部分のハードウェア実現情報
であるスケジューリング・アーキテクチャ情報１０４が
生成される。このスケジューリング情報とは、例えばハ
ードウェアで実現される動作記述部分の実行を完了する
までの時間の情報等であり、また、アーキテクチャ情報
とは、ハードウェアの構造、例えば、パイプライン構造
等の情報等である。これらの情報からハードウェアへの
データの受け渡しの情報が得られる。

【００１８】一方、ソフトウェア実現部１０５では、Ｃ
ＰＵ上で実行されるソフトウェアとして実現される動作
記述部分のコードの規模、実行時間を表すコード系列情
報１０６が生成される。

【００１９】他方、インターフェース回路実現部１０７
では、ＡＳＩＣ等で実現されるハードウェアとソフトウ
ェアを実行するＣＰＵ間のデータの受け渡しに必要なイ
ンターフェース回路を生成する。さらに、このインター
フェース回路実現部１０７は、インターフェース回路の
動作の特徴を表すモデル情報１０８を生成する。

【００２０】このモデル情報１０８は、例えば、ハンド
シェイク等のインターフェース・プロトコルのタイプ、
データ受け渡しから結果を得るまでの時間、次のデータ
を受け渡せるまでの待ち時間等である。

【００２１】そして、制約チェック部１０９において、
ハードウェアの実現情報であるスケジューリング・アー
キテクチャ情報１０４と、ＣＰＵ上で実行されるソフト
ウェアの規模と実行時間の情報であるコード系列情報１
０６と、ハードウェアとＣＰＵ間のインターフェース回
路の動作の情報であるモデル情報１０８とに基づいて、
ハードウェア・ソフトウェア分割が実行時間等の設計制
約を満足するかどうかがチェックされ、チェック結果１
１０が出力される。

【００２２】このチェック結果１１０は分割部１０２へ
フィードバックされ、ハードウェア・ソフトウェア分割
の再試行に利用される。

【００２３】こののような操作を行うことにより、ハー
ドウェア・ソフトウェア分割の繰り返しの際に、その分
割が設計制約を満足するかどうか正確かつ短時間にチェ
ックすることが可能となり、正確な見積もりに基づいた
ハードウェア・ソフトウェア分割が短時間に得られる。

【００２４】（２）実施形態２ 次に本発明の第２の実施形態について説明する。この実
施例は第１の実施例で示したハードウェア実現部におけ
るスケジューリング・アーキテクチャ情報生成を実現す
るものである。図２にスケジューリング・アーキテクチ
ャ情報生成のフローチャートを示す。

【００２５】同図において、ステップ２０１でＡＳＩＣ
等のハードウェアで実現する部分の動作記述を読み込
む。次いで、ステップ２０２でハードウェアのアーキテ
クチャを選択する。この選択とは、例えば、パイプライ
ン構造を採用する、採用しない等である。

【００２６】ステップ２０３でステップ２０２で選択さ
れたアーキテクチャに関する情報が生成される。その
後、ステップ２０４で動作記述をハードウェアで実現す
るために必要な回路部品の種類と個数を決定するアロケ
ーションと呼ばれる処理を実行する。次いで、ステップ
２０５でステップ２０４で決定した回路部品の種類と個
数に基づいて、動作記述をクロック・サイクルごとに実
行される動作系列に分割するスケジューリングと呼ばれ
る処理を実行する。

【００２７】ステップ２０６では、ステップ２０５で実
行されたスケジューリング結果に基づいてスケジューリ
ング情報を生成する。ステップ２０７でステップ２０５
でスケジューリング処理されたクロック・サイクル毎の
各演算を実際の回路部品に割り当てるバインディングと
呼ばれる処理を実行する。

【００２８】ステップ２０８でハードウェア記述を生成
する。このハードウェア記述に基づいてハードウェアが
合成される。動作記述からハードウェア記述を生成する
方法は、例えば、D.Gajski他著、High-Level Synthesi
s:Introduction to Chip andSystem Design, Kluwer Ac
ademic Publishers, 1992が詳しい。

【００２９】図３に動作記述の例を示す。また、ハード
ウェア・ソフトウェア分割の例を図４に示す。この例で
は、動作記述中の関数ｆ（ｘ）がハードウェアで実現さ
れ、関数main()がソフトウェアで実現される。また、図
３に示した動作記述中の関数ｆ（ｘ）の動作を表す動作
記述部分がステップ２０１で読み込まれる。

【００３０】この動作記述に対してステップ２０５で実
現されるスケジューリング結果の例を図５に示す。この
例では、関数ｆ（ｘ）の実行を完了するのに１０クロッ
ク・サイクル掛かることが分かる。また、図６に前述し
たステップ２０３とステップ２０６で生成されるスケジ
ューリング・アーキテクチャ情報の例を示す。アーキテ
クチャ項目は、ハードウェアがパイプライン構造をとる
かどうかを表している。

【００３１】ここで、パイプライン・ピッチ項目は、各
ステージの実行時間（Ｃ）を表す。ステージ数項目は、
パイプラインの段数（Ｎ）を表す。レイテンシー項目
は、１組のデータが入力されてから結果が得られるまで
のクロック・サイクル数（Ｌ）を表す。データ投入サイ
クル項目は、ハードウェアにデータを受け渡せる間隔を
表す。この値は、ステージ数とレイテンシーの値から、
Ｌ／Ｎで計算できる。

【００３２】例えば、図３に示した動作記述に対して、
図４に示したハードウェア・ソフトウェア分割が行われ
た場合で、アーキテクチャとして非パイプラインを選択
し、図５に示したスケジューリング結果の場合のスケジ
ューリング・アーキテクチャ情報の例を図７に示す。本
実施形態では、アーキテクチャ項目は、非パイプライン
構造を選択したので、非パイプラインとなっている。ス
テージ数項目は、非パイプラインなので１となる。レイ
テンシー項目は、スケジューリング結果が１０クロック
・サイクルとなっているので、１０となる。

【００３３】データ投入サイクル項目は、非パイプライ
ンでハードウェアが構成されるので、１組のデータの処
理が終わるまで次のデータをハードウェアに受け渡すこ
とができず、１０となる。また、アーキテクチャとし
て、ステージ数１０のパイプラインを選択した場合のス
ケジューリング・アーキテクチャ情報の例を図８に示
す。

【００３４】本実施形態では、かかるアーキテクチャ項
目は、パイプライン構造を選択したので、パイプライン
となる。また、ステージ数項目は、１０ステージのパイ
プラインを選択したので、１０となる。レイテンシー項
目は、スケジューリング結果が１０クロック・サイクル
となっているので、１０となる。データ投入サイクル項
目は、１０ステージのパイプラインを選択したので、１
となる。

【００３５】上記のようにスケジューリング・アーキテ
クチャ情報が作成される。

【００３６】（３）実施形態３ 次に本発明の第３の実施形態について説明する。この実
施例は第１の実施例で示したソフトウェア実現部におけ
るコード系列情報生成を実現するものである。図９にコ
ード情報系列情報生成のフローチャートを示す。

【００３７】同図において、ステップ９０１で、ハード
ウェア・ソフトウェア・コデザインの動作記述中ＣＰＵ
上で実行されるソフトウェアで実現される動作記述部分
が読み込まれる。ステップ９０２で、ステップ９０１で
読み込んだ動作記述を基本命令に分割する。ステップ９
０３で、ステップ９０２で基本命令に分割された動作記
述に基づいてＣＰＵ上で実行される基本命令のコード系
列を生成する。ステップ９０４で、ステップ９０３で生
成されたコード系列に基づいてコード系列情報が生成さ
れる。ステップ９０５で、ＣＰＵ上で実行されるソフト
ウェアが生成される。動作記述からソフトウェアを生成
する方法は、R.Gupta著、Co-Synthesisof Hardware and
Software for Digital Embedded Systems, Kluwer Aca
demic Publishers, 1995が詳しい。

【００３８】前述した図３に示した動作記述の例に対し
て図４に示したハードウェア・ソフトウェア分割が行わ
れた場合のソフトウェアで実現される関数main()のコー
ド系列の例を図１０に示す。図１１にステップ９０４で
生成されるコード系列情報の例を示す。コード系列情報
として、ＣＰＵ上でこのソフトウェアを実行するために
必要な時間を表すステップ数とハードウェアで実現され
た関数の呼び出し回数が生成される。

【００３９】また、図１０に示したコード系列の例に対
するコード系列情報の例を図１２に示す。図１０の例で
は、ハードウェアで実現される関数ｆ（ｘ）の呼び出し
が２回あるので、関数呼び出し回数欄が２となってい
る。

【００４０】（４）実施形態４ 次に本発明の第４の実施形態について説明する。この実
施形態では第１の実施例で示したインターフェース回路
実現部におけるモデル情報生成を実現するものである。
図１３にＡＳＩＣ等のハードウェアとソフトウェアを実
行するＣＰＵ間に必要なインターフェース回路のモデル
情報生成のフローチャートを示す。

【００４１】同図において、ステップ１３０１でインタ
ーフェース回路情報を読み込む。ステップ１３０２でス
テップ１３０１で読み込んだインターフェース回路情報
からインターフェース回路のモデル情報を生成する。ス
テップ１３０３でインターフェース回路の動作を表す記
述が生成される。この記述が合成され、インターフェー
ス回路が実現される。

【００４２】図１４にモデル情報の例を示す。この情報
は、インターフェース回路のプロトコル・タイプ、デー
タを渡してから結果が得られるまでの時間、データ投入
間隔を表すデータ投入サイクルからなる。プロトコル・
タイプとしては、例えば、ハンドシェイク、キュー等が
ある。データを渡してから結果が得られるまでの時間
は、ハードウェアの実行時間であり、アーキテクチャ・
スケジューリング情報のレイテンシー項目のＬとなる。
データ投入サイクルは、ハンドシェイク・タイプのイン
ターフェースの場合、１度結果が得られるまで次のデー
タを渡せないので、、Ｌとなる。

【００４３】キュー・タイプのインターフェースの場
合、データをインターフェース回路で保持しておくこと
ができるため、結果が得られるまで待つ必要はなく、１
となる。図３に示した動作記述に対して図４に示したハ
ードウェア分割が行われた場合のモデル情報の例を図１
５に示す。ハードウェアがパイプラインで実現されてい
るかいないかに関わらず、結果が得られるまでの時間は
１０、データ投入サイクルは、ハンドシェイク・タイプ
の場合は１０、キュー・タイプの場合は１となる。

【００４４】上記のようにインターフェースのモデル情
報が生成される。

【００４５】（５）実施形態５ 次に本発明の実施形態について説明する。この実施形態
では第１の実施例で示した制約チェック部におけるハー
ドウェア・ソフトウェア分割が設計制約を満たすかどう
かの判断を実現するものである。図１６に制約チェック
のフローチャートを示す。

【００４６】同図において、ステップ１６０１でハード
ウェア・ソフトウェア・コデザインの設計制約を読み込
む。ステップ１６０２でハードウェア実現部１０２が生
成したスケジューリング・アーキテクチャ情報１０３を
読み込む。ステップ１６０３でソフトウェア実現部１０
４が生成したコード尾系列情報１０５を読み込む。ステ
ップ１６０４でインターフェース回路実現部１０６が生
成したモデル情報１０７を読み込む。ステップ１６０５
でステップ１６０２から１６０４で読み込んだ情報に基
づいて制約の評価値を計算する。

【００４７】ステップ１６０６でステップ１６０５で計
算した評価値とステップ１６０１で読み込んだ設計制約
を比較する。評価値が設計制約を満たす場合、ステップ
１６０７で設計制約を満たしたことを表示する。評価値
が設計制約を満たさない場合、ステップ１６０８で設計
制約を満たさないことを表示する。

【００４８】前述した図３に示した動作記述に対して図
４に示したハードウェア・ソフトウェア分割が行われ、
インターフェース回路としてキュー・タイプのインター
フェース回路を仮定した場合のタイミング制約評価値の
計算について説明する。

【００４９】ここで、ソフトウェアを実行するＣＰＵの
クロック・サイクルをＣ₁、関数ｆ（ｘ）を実現するハ
ードウェアのクロック・サイクルをＣ₂とする。また、
Ｃ₁＜Ｃ₂と仮定する。関数main()中で、ｘとｙの値はハ
ードウェアが計算結果を返すのに必要な時間、すなわ
ち、Ｃ₂×Ｌより十分後に参照されると仮定する。

【００５０】まず、ソフトウェアの実行にかかる時間
は、図１２に示したコード系列情報から選れるステップ
数ｎとＣＰＵのクロック・サイクルＣ₁との積Ｃ₁×ｎで
与えられる。次に、関数ｆ（ｘ）の呼び出しに必要な時
間を計算する。図１２に示したコード系列情報から、関
数ｆ（ｘ）の呼び出しは２回であることが分かる。さら
に、２回のｆ（ｘ）の呼び出しは連続しており、その呼
び出し間に待ち時間が必要である。

【００５１】この時間を図１５に示したインターフェー
ス回路のモデル情報から計算する。インターフェースの
プロトコルがハンドシェイク・タイプの場合、モデル情
報のデータ投入サイクル項目の値１０とハードウェアの
クロック・サイクルＣ₂とから、この時間はＣ₂×１０と
計算される。インターフェースのプロトコルがキュー・
タイプの場合、モデル情報のデータ投入サイクル項目の
値１とハードウェアのクロック・サイクルＣ₂とから、
この時間はＣ₂×１と計算される。

【００５２】本実施形態では、インターフェースのプロ
トコルとしてキュー・タイプを仮定しており、また、Ｃ
₁＜Ｃ₂なので、２回の関数ｆ（ｘ）の呼び出し間の時間
を考慮する必要はない。したがって、タイミング制約の
評価値は図１７に示した値となる。なお、従来のよう
に、インターフェース回路のモデルを考慮しない場合、
２回の関数ｆ（ｘ）の呼び出し間の時間をＣ₂×Ｌと評
価してしまい、タイミング制約の評価値は図１８に示す
ような結果となってしまい、正確なチェックができな
い。上記のようにハードウェア・ソフトウェア分割が設
計制約を満たすかどうかチェックされる。

【００５３】さらに、本発明に係るシステムの設計支援
装置の他の実施形態について説明する。

【００５４】（６）実施形態６ 本発明の第６の実施形態を図面を参照して説明する。図
１９に本実施形態に係るハードウェア／ソフトウェア・
コデザイン装置の構成図を示す。

【００５５】同図において、ハードウェア／ソフトウェ
ア分割部１９０１で、入力された動作仕様がＡＳＩＣ等
のハードウェアで実現される部分と、ＣＰＵで実行され
るソフトウェアで実現される部分とに分割される。この
分割は面積と性能の制約を満たす分割が得られるまで繰
り返される。

【００５６】また、インターフェース回路詳細化部１９
０２では、ハードウェアとソフトウェアを実行するＣＰ
Ｕ間等のデータの受渡しのために必要なインターフェー
ス回路を詳細化する。この詳細化の処理は分割探索の期
間でただ一度だけ実行される。

【００５７】差分情報生成部１９０３では、分割探索期
間を通じて、インターフェース回路を詳細化した分割と
現分割との差分情報を生成する。この差分情報は現分割
に必要となるインターフェース回路の面積と性能を見積
もる際に利用される。

【００５８】評価部１９０４では、前記インターフェー
ス回路詳細化部１９０２で詳細化されたインターフェー
ス回路と、前記差分情報生成部１９０３で生成された差
分情報に基づいて、現分割の面積と性能の見積もりを実
行する。この見積もりには、現分割に必要なインターフ
ェース回路の面積と性能の見積もりをも含む。

【００５９】前記ハードウェア／ソフトウェア分割部１
９０１は、前記評価部１９０４が生成した見積もりに従
って、最終的に最適な分割を選択し、ハードウェア仕
様、ソフトウェア仕様、インターフェース仕様を出力す
る。

【００６０】このような操作を行うことにより、最適な
分割の探索期間の各分割に対して面積と性能を見積もる
際に、正確な見積もりが短期間に可能となり、正確な見
積もりに基づいたハードウェア／ソフトウェア分割が得
られる。

【００６１】（７）実施形態７ 次に本発明の第７の実施形態例について説明する。この
実施形態では第６の実施形態で示したインターフェース
回路詳細化部におけるインターフェース回路の詳細化を
実現するものである。

【００６２】動作仕様の例を図２０に示す。この動作仕
様に対しハードウェア／ソフトウェア分割部１９０１に
於いて、１つのハードウェア／ソフトウェア分割が生成
される。そのアルゴリズムは、例えば、R.K.Gupta,“Co
-Synthesis of Hardware andSoftware for Digital Emb
edded Systems,” Kluwer Academic Publishers, 1995.
に見つけられる。

【００６３】ハードウェア／ソフトウェア分割の例を図
２１に示す。この例では、図２０に示した動作仕様中、
関数ｆ（ａ，ｂ）で表された部分がハードウェアで実現
され、動作仕様の残りの部分がＣＰＵ上で実行されるソ
フトウェアで実現される。

【００６４】ハードウェアで実現される動作仕様部分
は、例えば、高位合成アルゴリズムによって実現され
る。高位合成アルゴリズムについては、D.D.Gajski,et
al,“High-Level Synthesis:Introduction to Chip and
System Design,”Kluwer Academic Publishers, 1992.
に見つけられる。

【００６５】図２１に示したハードウェア／ソフトウェ
ア分割候補の場合、ハードウェアで実現されるｆ（ａ，
ｂ）のハードウェアの動作を図２２に示す。図２２で
は、ハードウェアの動作をデータ・フロー・グラフ（Ｄ
ＦＧ）で表しており、横線で区切られ、番号付けられた
各ステップはステートと呼ばれ、横線はクロック・サイ
クルの境界を表す。

【００６６】同図において、各ステートはクロックに従
って順に実行される。ＤＦＧ中マルは演算を表し、黒く
塗りつぶされた矩形はレジスタを表す。ｆ（ａ，ｂ）を
実現したハードウェアは、３クロック・サイクル掛かっ
て動作を完了する。さらに、ＣＰＵがハードウェアへデ
ータを受け渡すタイミング、ＣＰＵがハードウェアから
データを受け取るタイミングを示した。

【００６７】図２２に示した例では、変数ａに対応した
データがＣＰＵからステートに受け渡され、ハードウェ
アが変数ａにステート１でデータを読み込んでいる。な
お、変数ｂについても同様である。変数ｏｕｔの値がハ
ードウェアからステート３で出力され、変数ｏｕｔに対
応したデータをＣＰＵはステート３で読み込んでいる。

【００６８】また、インターフェース回路詳細化部１９
０２では、インターフェース回路詳細化が実行され、イ
ンターフェース回路詳細化情報テーブルが生成される。
このインターフェース回路詳細化情報テーブル作成のフ
ローチャートを図２３に示す。

【００６９】初めに、ステップ２３０１と２３０２で、
ハードウェアで実現される動作仕様の入力変数と出力変
数のリストを作成する。次に、ステップ２３０３で入力
変数リストＬＩから変数を１つ取り出す。その変数をｖ
とする。ステップ２３０４でその変数ｖを取り付けるポ
ート番号を選択する。

【００７０】この選択は、自動的に行っても、設計者が
自ら手動で行ってもよい。選択されたポート番号がイン
ターフェース回路詳細化情報テーブルに登録されていな
い場合、まず、ステップ２３０５でそのポート番号をテ
ーブルに登録する。さらに、ステップ２３０６から２３
１３で、種類欄、ビット幅欄、ステート欄、バッファ
欄、変数欄に、それぞれ、“入力”、変数ｖのビット
幅、変数ｖが読み込まれるステート番号、バッファの有
無、変数名ｖを登録する。

【００７１】選択されたポート番号が既にテーブルに登
録されている場合、変数ｖのビット幅とテーブルのビッ
ト幅欄の値を比較して、変数ｖのビット幅の方が大きい
場合、ステップ２３１５で変数ｖのビット幅でビット幅
欄を更新する。そして、変数ｖが読み込まれるステート
と変数ｖを、それぞれ、ステップ２３１４と２３１６で
テーブルのステート欄と変数欄に追加する。なお、出力
変数リストについても同様な処理を行う。図２２に示し
た例に対するインターフェース回路詳細化情報テーブル
を図２５に示す。

【００７２】次に、前述したステップ２３１０で実行さ
れるバッファの有無の判断の処理について説明する。こ
の判断のフローチャートを図２４に示す。まず、ステッ
プ２４０１で対象となっている変数が入力変数か出力変
数か調べる。対象となる変数が入力変数であった場合、
ステップ２４０２でＣＰＵから変数に対応したデータが
与えられるステート（ＳＴｉ）を調べる。次に、ステッ
プ２４０３でハードウェア内で変数にデータが読み込ま
れるステート（ＳＴｊ）を調べる。

【００７３】このとき、対象となる変数が出力変数であ
った場合、ステップ２４０４でＣＰＵが変数に対応した
データを読み込むステート（ＳＴｉ）を調べる。次に、
ステップ２４０５でハードウェア内で変数にデータが書
き込まれるステート（ＳＴｊ）を調べる。ステップ２４
０６でＳＴｊが等しいか等しくないかチェックする。Ｓ
ＴｉとＳＴｊが等しい場合、バッファは必要無いので、
ステップ２４０７で、インターフェース回路詳細化情報
テーブルのバッファ欄に“無”を登録する。

【００７４】ＳＴｉとＳＴｊが等しくない場合、データ
を保持しておく必要があるため、ステップ２４０８で、
テーブルのバッファ欄に“有”を登録する。

【００７５】上記のような処理により、インターフェー
ス回路詳細化情報テーブルが得られる。このテーブルよ
りインターフェース回路の詳細な情報が得られる。図２
５に示した例では、インターフェース回路が２個の入力
ポートと１個の出力ポートを持ち、それぞれのポートの
ビット幅は１６で、バッファは必要ないことがわかる。

【００７６】上記のようにして、１つのハードウェア／
ソフトウェア分割候補のインターフェース回路の詳細化
が得られる。

【００７７】（８）実施形態８ 次に、本発明の第８の実施形態について説明する。この
実施形態では第６の実施例で示した差分情報生成部１９
０３で実行される差分情報生成を実現するものである。

【００７８】図２０に示した動作仕様の図２１に示した
ハードウェア／ソフトウェア分割と異なるハードウェア
／ソフトウェア分割を図２６に示す。この分割では、動
作仕様中ｆ（ａ，ｂ）とｇ（ｃ，ｄ，ｅ）がハードウェ
アで実現され、動作仕様の残りの部分はＣＰＵ上で実行
されるソフトウェアで実現される。

【００７９】ハードウェアで実現されるｆ（ａ，ｂ）と
ｇ（ｃ，ｄ，ｅ）の動作を図２７に示す。ｆ（ａ，ｂ）
の動作は第７の実施形態での動作と同じである。ｇ
（ｃ，ｄ，ｅ）に対しては、これを実現するハードウェ
アは５クロック・サイクル掛かって動作を完了する。デ
ータの受渡しのタイミングについては、変数ｃに対応し
たデータがＣＰＵからステート１に受け渡され、ハード
ウェアが変数ｃにステート１でデータを読み込んでい
る。変数ｄについても同様である。

【００８０】一方、変数ｅに関しては、変数ｅに対応し
たデータがＣＰＵからステート１で受け渡されるが、ハ
ードウェアは変数ｅにステート２でデータを読み込んで
いる。変数ｏｕｔの値がハードウェアからステート５に
出力され、変数ｏｕｔに対応したデータをＣＰＵはステ
ート５で読み込んでいる。

【００８１】差分情報生成部１９０３では、インターフ
ェース回路詳細化部１９０２が生成したインターフェー
ス回路詳細化情報に基づいて、ハードウェア／ソフトウ
ェア分割に必要なインターフェース回路の差分情報を生
成する。

【００８２】この差分情報生成のフローチャートを図２
８に示す。初めに、ステップ２８０１で入力変数のリス
トＬＩを作成し、ステップ２８０２で入力ポートのリス
トＰＩを作成する。ステップ２８０３で変数を１つリス
トＬＩから取り出す。ステップ２８０４でポートを１つ
リストＰＩから取り出す。ステップ２８０５で変数にバ
ッファが必要かどうか調べる。

【００８３】このとき必要な場合、ステップ２８０４で
取り出したポートがバッファを持つかどうか調べる。持
っていない場合、新たなポートをリストＰＩから取り出
す。ポートがバッファを持っている場合、ステップ２８
０７で対象となっている変数に対応したデータがＣＰＵ
から受け渡されるステートＳＴ１を調べる。

【００８４】ステップ２８０８でポートをステートＳＴ
ｉで使用可能かどうか調べる。使用可能な場合、ステッ
プ２８０９で使用状況テーブルのステートＳＴｉ欄に変
数を登録する。

【００８５】使用状況テーブルの例を図２９に示す。使
用不可能な場合、新たなポートをリストＰＩから取り出
し、ステップ２８０４から新たに処理を始める。リスト
ＰＩから新たなポートが得られなかった場合、ステップ
２８１０で差分情報テーブルの入力ポート行の個数欄の
値を１だけインクリメントする。

【００８６】差分情報テーブルの例を図３０に示す。ス
テップ２８１１で変数にバッファが必要か調べ、バッフ
ァが必要な場合、ステップ２８１２で差分情報テーブル
の入力ポート行のバッファ欄の値を１だけインクリメン
トする。ステップ２８１３で使用状況テーブルにポート
行を１つ追加し、ステップ２８１４でその行の種類欄に
入力を登録し、ステップ２８１５でステートＳＴｉ欄に
変数を登録する。上記と同様な処理を出力変数に対して
も行う。

【００８７】上記のようにハードウェア／ソフトウェア
分割の差分情報が生成される。

【００８８】（９）実施形態９ 次に、本発明の第９の実施形態について説明する。この
実施形態では第６の実施例で示した評価部１９０４で実
行される差分情報に基づいたハードウェア／ソフトウェ
ア分割の評価を実現するものである。

【００８９】図２１に示したハードウェア／ソフトウェ
ア分割で必要とされるインターフェース回路と、図２６
に示したハードウェア／ソフトウェア分割で必要とされ
るインターフェース回路の差分情報を図３０に示す。こ
の例では、図２６に示したハードウェア／ソフトウェア
分割に必要なインターフェース回路が、入力ポートを１
個、バッファを１個余分に必要であることを示してい
る。

【００９０】図３０に示した差分情報からインターフェ
ース回路の面積評価のフローチャートを図３１に示す。
初めにステップ３１０１でインターフェース回路詳細化
部１９０２が生成したインターフェース回路詳細化情報
を読み込む。ステップ３１０２でこの情報に基づいて詳
細化したインターフェース回路の面積Ａをインターフェ
ース回路詳細化情報テーブルから得られる入力ポート
数、出力ポート数、バッファ数とあらかじめ与えられて
いるポート、バッファに面積に基づいて計算する。

【００９１】次に、ステップ３１０３で差分情報生成部
１９０３が生成した差分情報を読み込む。ステップ３１
０４で差分情報テーブルの入力ポート行の個数欄の値
（ＮＩ）を読み込む。ステップ３１０５で差分情報テー
ブルの入力ポート行のバッファ欄の値（ＢＩ）を読み込
む。ステップ３１０６で差分情報テーブルの出力ポート
行の個数欄の値（ＮＯ）を読み込む。ステップ３１０７
で差分情報テーブルの出力ポート行のバッファ欄の値
（ＢＯ）を読み込む。

【００９２】これらの値は詳細化したインターフェース
回路と現在評価対象となっているハードウェア／ソフト
ウェア分割に必要なインターフェース回路の入力ポート
数、入力ポートのバッファ数、出力ポート数、出力ポー
トのバッファ数との差を表している。

【００９３】ステップ３１０８で上記４ステップで得ら
れた入力ポート数の変化ＮＩ、出力ポート数の変化Ｎ
Ｏ、バッファ数の変化ＢＩ＋ＢＯとあらかじめ与えられ
ているポートとバッファの面積に基づいて、詳細化され
たインターフェース回路と現在評価対象となっているハ
ードウェア／ソフトウェア分割に必要なインターフェー
ス回路との面積の差ｄＡを計算する。ステップ３１０９
でステップ３１０２で計算した面積Ａと、ステップ３１
０８で計算した面積の差ｄＡとから現在評価対象となっ
ているハードウェア／ソフトウェア分割に必要なインタ
ーフェース回路の面積Ａ＋ｄＡを計算する。

【００９４】上記のようにハードウェア／ソフトウェア
分割に必要なインターフェース回路の面積を、差分情報
に基づいて見積もることにより、より正確な評価が短時
間に可能となる。

【００９５】なお、上述した実施形態で述べた処理手順
は、プログラムとして表現することができ、これをコン
ピュータ読み取り可能な記録媒体に記録することができ
る。この記録媒体とは、メモリ装置、磁気ディスク装
置、光ディスク装置等、プログラムを記録することがで
きるような装置が含まれる。

【００９６】

【発明の効果】本発明に係るシステムの設計支援装置及
び設計支援プログラムを記録したコンピュータ読み取り
可能な記録媒体によれば、処理機能をハードウェアとソ
フトウェアに分担して評価を行うことによってシステム
の設計を行う際に、ハードウェアとソフトウェア間でデ
ータの受け渡しを行うインターフェース手段による影響
を考慮することによって、より正確なシステムの設計を
容易且つ迅速に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るハードウェア・
コデザイン装置の構成図である。

【図２】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるスケジューリング・アーキテクチャ情報
生成のフローチャートを示すものである。

【図３】 第２の実施形態に係るハードウェア・コデザ
イン装置における動作記述の例を示すものである。

【図４】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるハードウェア・ソフトウェア分割の例を
示すものである。

【図５】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるスケジューリング結果の例を示すもので
ある。

【図６】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるスケジューリング・アーキテクチャ情報
の例１を示すものである。

【図７】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるスケジューリング・アーキテクチャ情報
の例２を示すものである。

【図８】第２の実施形態に係るハードウェア・コデザイ
ン装置におけるスケジューリング・アーキテクチャ情報
の例３を示すものである。

【図９】第３の実施形態に係るハードウェア・コデザイ
ン装置におけるコード系列情報生成のフローチャートを
示すものである。

【図１０】第３の実施形態に係るハードウェア・コデザ
イン装置におけるコード系列の例を示すものである。

【図１１】第３の実施形態に係るハードウェア・コデザ
イン装置におけるコード系列情報の例１を示すものであ
る。

【図１２】第３の実施形態に係るハードウェア・コデザ
イン装置におけるコード系列情報の例２を示すものであ
る。

【図１３】第４の実施形態に係るハードウェア・コデザ
イン装置におけるモデル情報生成のフローチャートを示
すものである。

【図１４】第４の実施形態に係るハードウェア・コデザ
イン装置におけるモデル情報の例１を示すものである。

【図１５】第４の実施形態に係るハードウェア・コデザ
イン装置におけるモデル情報の例２を示すものである。

【図１６】第５の実施形態に係るハードウェア・コデザ
イン装置における制約チェックのフローチャートを示す
ものである。

【図１７】第５の実施形態に係るハードウェア・コデザ
イン装置における制約評価値の計算例を示すものであ
る。

【図１８】第５の実施形態に係るハードウェア・コデザ
イン装置における従来の制約評価値の計算例を示すもの
である。

【図１９】第６の実施形態に係るハードウェア・コデザ
イン装置におけるの構成図である。

【図２０】第７の実施形態に係るハードウェア・コデザ
イン装置における動作仕様の例を示すものである。

【図２１】第７の実施形態に係るハードウェア・コデザ
イン装置におけるハードウェア／ソフトウェア分割の例
１を示すものである。

【図２２】第７の実施形態に係るハードウェア・コデザ
イン装置における図２１中のハードウェアの動作を示す
ものである。

【図２３】第７の実施形態に係るハードウェア・コデザ
イン装置におけるインターフェース回路詳細化フローチ
ャートを示すものである。

【図２４】第７の実施形態に係るハードウェア・コデザ
イン装置におけるバッファの有無を判断するフローチャ
ートを示すものである。

【図２５】第７の実施形態に係るハードウェア・コデザ
イン装置におけるインターフェース回路詳細化情報テー
ブルの例を示すものである。

【図２６】第８の実施形態に係るハードウェア・コデザ
イン装置におけるハードウェア／ソフトウェア分割の例
２を示すものである。。

【図２７】第８の実施形態に係るハードウェア・コデザ
イン装置における図２６中のハードウェアの動作を示す
ものである。

【図２８】第８の実施形態に係るハードウェア・コデザ
イン装置における差分情報生成のフローチャートを示す
ものである。

【図２９】第８の実施形態に係るハードウェア・コデザ
イン装置における使用状況テーブルの例を示すものであ
る。

【図３０】第９の実施形態に係るハードウェア・コデザ
イン装置における差分情報テーブルの例を示すものであ
る。

【図３１】第９の実施形態に係るハードウェア・コデザ
イン装置における評価のフローチャートを示すものであ
る。

【符号の説明】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 システムの処理機能をハードウェアとソ
   フトウェアに分担し、この分担に基づいて該ハードウェ
   アと該ソフトウェアによる処理を評価し、この評価の結
   果によって前記分担を調整しつつ前記システムの設計を
   行うシステム設計支援装置であって、 前記調整の際に、前記ハードウェアと前記ソフトウェア
   との間における処理結果の受け渡しを行うインターフェ
   ース手段の処理に関する評価結果を反映させることを特
   徴とするシステムの設計支援装置。
2. 【請求項２】 システムの処理機能をハードウェアとソ
   フトウェアに分担し、この分担に基づいて該ハードウェ
   アと該ソフトウェアによる処理を評価し、この評価の結
   果によって前記システムの設計を行うシステム設計支援
   プログラムを記録したコンピュータ読み取り可能な記録
   媒体であって、 システムの処理機能を記述した動作仕様を入力するステ
   ップと、 前記動作仕様に基づいて前記処理機能をハードウェアと
   ソフトウェアに分担するステップと、 前記ハードウェアに分担された動作仕様について評価を
   行うステップと、 前記ソフトウェアに分担された動作仕様について評価を
   行うステップと、 前記ハードウェアと前記ソフトウェアとの間における処
   理結果の受け渡しを行うインターフェース手段の処理に
   関する評価を行うステップと、 前記ハードウェア、ソフトウェア及びインターフェース
   についての各評価結果に基づいて、前記システムの設計
   制約を満たすか否かの判断を行うステップと、 前記判断において前記設計制約を満たさない場合には、
   前記各評価結果に基づいて前記分担を調整するステップ
   とを有することを特徴とするシステム設計支援を記録し
   たコンピュータ読み取り可能な記録媒体。