JPH11272641A - レジスタ生成方法、レジスタ生成装置およびレジスタ生成プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理部設計において、レジスタ数の制
約下、より少ないステップ数でアルゴリズム実行ができ
るレジスタ生成方法を提供する。 【解決手段】 データ処理プロセッサのデータ処理部設
計で設計された演算器／メモリ／バスからなる資源とそ
れらの接続関係のみによって表されたハードウェア構成
と、目的とするデータ処理のアルゴリズムとが入力とし
て与えられたときに、上記レジスタをトレードオフの対
象として、与えられたハードウェア構成を保持したま
ま、レジスタ数の制約の下でより少ないステップ数でア
ルゴリズム実行ができるように資源間の任意の位置にレ
ジスタを分散して配置挿入するレジスタ生成方法、レジ
スタ生成装置およびレジスタ生成プログラムを記録した
記録媒体。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル論理回路
の設計において、高いコスト性能比が要求されるＡＳＩ
Ｐ（Application Specific Integrated Processor)等の
特定用途向けハードウェアのアーキテクチャ設計に適用
できるレジスタ生成方法、レジスタ生成装置およびレジ
スタ生成プログラムを記録した記録媒体に関するもので
ある。

【０００２】

【従来の技術】従来より、レジスタ生成に関する技術
は、高位合成技術の一つとして数多く提案されている
が、演算器／メモリ／バスからなる資源数のみが入力と
して与えられ、レジスタ数最小のレジスタ配置と、資源
−レジスタ間接続を決定する手法が知られている。

【０００３】例えば、特開平６−３０１７４２号公報に
は、スケジューリングによって演算の実行順序が決定し
た後でプログラム中の変数のライフタイムを計算し、レ
フトエッジ法を用いてレジスタとバスとの間の接続線を
なるべく増やさないように変数のレジスタ割り当てを行
ない、必要なレジスタ数や資源−レジスタ間の接続を決
定する手法が開示されている。

【０００４】また、“Constrained Register Allocatio
n in Bus Architectures"(E. Franket al, 32nd Design
Automation Conference, 1995)では、演算のスケジュ
ーリング後に、レジスタ数を制約としてデータ転送のス
ケジューリングを行ない、レジスタ数と資源−レジスタ
間の接続を決定してから、レジスタを挿入する手法が開
示されている。

【０００５】また、汎用レジスタ構成を対象として、実
行ステップ数の制約のもとでレジスタ数を決定する手法
も知られている。このような手法として、本間らは、
「ASIP向きハードウェア／ソフトウェア・コデザインシ
ステムPEAS-Iにおけるデータパス部の最適化手法」（信
学技報 VLD93-94, 1993)において、実行ステップ数のト
レードオフを考慮して汎用レジスタのレジスタ数の最小
化を図るシステムを提案している。

【０００６】

【発明が解決しようとする課題】ところが、上記各従来
技術を、特定用途向けデータ処理に適用した場合、以下
の問題点がある。つまり、プロセッサ特定用途向けデー
タ処理プロセッサは、目的とする処理アルゴリズムのみ
を処理対象とし、できるだけ高いコスト性能比を達成す
ることを目標とするプロセッサであるため、通常、目的
とするアルゴリズムに適合して局所的にレジスタが存在
するような不規則なハードウエア構成の方がよりコスト
性能比の高いプロセッサを実現できる場合が多い。

【０００７】このようなデータ処理プロセッサのデータ
処理部アーキテクチャ設計では、演算器／メモリ／バス
からなる資源やそれらの接続によるデータ処理部のハー
ドウエア構成を、目的とする処理アルゴリズムに合わせ
て設計者が設定しながら、特願平７−１４３７６２号公
報に記載の "データ処理装置のアーキテクチャ評価装
置" で提案されているような評価装置を用いて評価、改
良することで最適化を図ることが多い。

【０００８】この場合、次のレジスタ生成工程では、そ
れまでに設計したデータ処理部の資源やそれらの接続を
変更せずに資源の各演算器／メモリ／バス間（以下、資
源間と略す）の任意の位置に分散させて追加挿入するレ
ジスタの数と位置を決定する方法が必要になる。また、
このときにレジスタ数の制約による性能低下を極力避け
るようにレジスタ生成、挿入を行わなければならない。
これらの課題を解決することが本発明の目的である。

【０００９】前記各従来技術を本課題に適用した場合、
以下の問題点がある。資源の各演算器／メモリ／バスの
みを入力として、ハードウェア構成を自動生成する技術
では、資源間の接続も自動生成の対象に入るため、それ
までに設計したデータ処理部の資源やそれらの間の接続
を変更せずにレジスタ生成することが不可能となる。こ
のため、設計者が最適設計した接続関係が最終結果に反
映できず、さらに自動設計の最適化能力が低い場合には
質の良い解が得られない場合がある。

【００１０】また、汎用レジスタ構成を対象とする技術
では、全ての演算器の出力は１つの汎用レジスタに格納
され、その値が全ての演算器からアクセス可能であるこ
とを前提に汎用レジスタ数を決定している。

【００１１】一方、本特許が対象とするハードウエア構
成では局所的に分散した複数のレジスタが存在し、それ
ぞれを限られた演算器からのみアクセス可能にすること
で、高性能化が図られる場合がある。

【００１２】しかし、上記技術の適用では、途中の演算
結果は汎用レジスタにのみ格納すると仮定してレジスタ
数を決定するため、局所的に分散して存在するレジスタ
を的確に生成できず、結果として高性能な、すなわち処
理速度が大きいデジタル論理回路が得られない場合があ
るという問題を生じている。

【００１３】

【課題を解決するための手段】本発明のレジスタ生成方
法は、以上の課題を解決するために、データ処理プロセ
ッサについて設定された演算器／メモリ／バスを有する
資源とそれらの接続関係とによって表されたハードウェ
ア構成と、目的とするデータ処理のアルゴリズムとが入
力として与えられたときに、与えられたハードウェア構
成を保持したまま、レジスタ数の制約の下でより少ない
ステップ数でアルゴリズム実行ができるように、上記レ
ジスタをトレードオフの対象とし、資源における演算器
／メモリ／バスの間の任意の位置にレジスタを分散して
配置挿入することを特徴としている。

【００１４】上記の方法によれば、上記レジスタをトレ
ードオフの対象とすることによって、与えられたハード
ウェア構成を保持すると共に、目的とするデータ処理の
アルゴリズムを考慮しながら、レジスタ数の制約の下で
より少ないステップ数でアルゴリズムを実行できるよう
に、資源における演算器／メモリ／バスの間の任意の位
置に分散してレジスタを配置できる。

【００１５】このことから、上記方法では、与えられ
た、例えば最適化されたハードウェア構成が保持される
ので、高性能な、すなわち処理速度が大きいＡＳＩＰ等
のデジタル論理回路が、より確実にかつ迅速に得られ
る。

【００１６】本発明の他のレジスタ生成方法は、データ
処理プロセッサについて設定された演算器／メモリ／バ
スを有する資源とそれらの接続関係とによって表された
ハードウェア構成と、目的とするデータ処理のアルゴリ
ズムとが入力として与えられたときに、資源における演
算器／メモリ／バスの間の任意の位置に制約無しにてレ
ジスタが存在し得ると仮定してアルゴリズム実行にかか
るステップ数を演算やデータ転送にかかる実行ステップ
数も考慮して評価する第１ステップと、順次、トレード
オフの対象であるレジスタ数に制約を与え、与えられた
ハードウェア構成を保持しつつ、より少ないステップ数
でアルゴリズム実行ができるレジスタの位置・数を決定
する第２ステップを含むことにより、与えられたハード
ウェア構成を保持したまま、レジスタ数の制約の下でよ
り少ないステップ数でアルゴリズム実行ができるよう
に、資源における演算器／メモリ／バスの間の任意の位
置にレジスタを分散して配置挿入することを特徴として
いる。

【００１７】上記の方法によれば、上記レジスタをトレ
ードオフの対象であるレジスタ数に制約を与えることに
よって、与えられたハードウェア構成を保持したまま、
レジスタ数の制約の下でより少ないステップ数でアルゴ
リズム実行ができるように、資源における演算器／メモ
リ／バスの間の任意の位置に分散してレジスタを配置で
きるので、高性能な、すなわち処理速度が大きいＡＳＩ
Ｐ等のデジタル論理回路が、より確実にかつ迅速に得ら
れる。

【００１８】上記レジスタ生成方法では、さらに、上記
トレードオフの最適化は、レジスタを減らした場合に予
想される実行ステップ数の増加に基づくコスト評価関数
に基づいて実行されてもよい。

【００１９】上記方法によれば、トレードオフの最適化
は、コスト評価関数に基づいて実行するため、レジスタ
の削除を、より有効に実行でき、レジスタの配置や数の
設定を、最適化できてより確実化できる。

【００２０】本発明のレジスタ生成プログラムを記録し
た記録媒体は、コンピュータによってレジスタ生成を行
なうためのレジスタ生成プログラムを記録した記録媒体
であって、データ処理プロセッサについて設定された演
算器／メモリ／バスを有する資源とそれらの接続関係と
によって表わされたハードウェア構成を入力し、目的と
するデータ処理のアルゴリズムを入力し、資源における
演算器／メモリ／バスの間の任意の位置に制約無しにて
レジスタが存在し得ると仮定してアルゴリズム実行にか
かるステップ数を演算やデータ転送にかかる実行ステッ
プ数も考慮して評価する第１ステップと、第１ステップ
の後に、順次、レジスタ数に制約を与えて、与えられた
ハードウェア構成を保持しつつ、より少ないステップ数
でアルゴリズム実行ができるレジスタの位置・数を決定
する第２ステップを含むことにより、第２ステップにお
ける決定結果に従って、与えられたハードウエア構成を
保持しつつ、レジスタ数の制約の下でより少ないステッ
プ数でアルゴリズム実行ができるように、資源における
演算器／メモリ／バスの間の任意の位置にレジスタを分
散して配置挿入することを特徴としている。

【００２１】上記の構成によれば、与えられたハードウ
ェア構成を保持したまま、レジスタ数の制約の下でより
少ないステップ数でアルゴリズム実行ができるように、
資源における演算器／メモリ／バスの間の任意の位置に
分散してレジスタを配置できるので、高性能な、すなわ
ち処理速度が大きいＡＳＩＰ等のデジタル論理回路が、
上記記録媒体によって、より確実にかつ迅速に得られ
る。

【００２２】本発明のレジスタ生成装置は、以上の課題
の解決するために、データ処理プロセッサについて設定
された演算器／メモリ／バスを有する資源とそれらの接
続関係のみによって表わされたハードウェア構成、およ
び目的とするデータ処理のアルゴリズムを入力する入力
手段と、資源における演算器／メモリ／バスの間の任意
の位置に制約無しにてレジスタが存在し得ると仮定して
アルゴリズム実行にかかるステップ数を演算やデータ転
送にかかる実行ステップ数も考慮してレジスタを設定す
る設定手段と、順次、上記レジスタ数に制約を与えて、
与えられたハードウェア構成を保持しつつ、より少ない
ステップ数でアルゴリズム実行ができるレジスタの位置
・数を決定して、レジスタ数の制約の下でより少ないス
テップ数でアルゴリズム実行ができるように、資源にお
ける演算器／メモリ／バスの間の任意の位置にレジスタ
を分散して配置するレジスタ生成手段とを備えたことを
特徴としている。

【００２３】上記構成によれば、与えられたハードウェ
ア構成を保持したまま、レジスタ数の制約の下でより少
ないステップ数でアルゴリズム実行ができるように、資
源における演算器／メモリ／バスの間の任意の位置に分
散してレジスタを配置できるので、高性能な、すなわち
処理速度が大きいＡＳＩＰ等のデジタル論理回路が、上
記レジスタ生成装置によって、より確実にかつ迅速に得
られる。

【００２４】

【発明の実施の形態】本発明の実施の形態について図１
ないし図２２に基づいて説明すれば、以下の通りであ
る。本発明のレジスタ生成方法は、ＡＳＩＰ等のデジタ
ル論理回路におけるデータ処理部設計において、演算器
／メモリ／バスを有する資源とそれらの接続関係によっ
て表されたハードウェア構成と、目的とするデータ処理
のアルゴリズムとを、ハードウェア記述言語等によっ
て、入力として与えたときに、与えられたハードウェア
構成を保持したまま、レジスタ数の制約の下でより少な
いステップ数でアルゴリズム実行ができるように、上記
レジスタをトレードオフの対象とし、資源における演算
器／メモリ／バスの間の任意の位置にレジスタを分散し
て配置挿入する方法である。

【００２５】このようなトレードオフの最適化として
は、下記のフェーズ１とフェーズ２の各手法の組み合わ
せが例として挙げられる。トレードオフとは、同時に満
足できない複数の条件における、取捨選択があることを
意味している。

【００２６】まず、フェーズ１は、図１のステップ（以
下、Ｓと略す）１およびＳ２、並びに図２に示すよう
に、例えば図４に示すハードウェア構成を入力し（入力
手段）、資源間に無数の（数や位置の制約無しに）レジ
スタが存在し得ると仮定した場合の、例えば図５に示す
目的とするデータ処理のアルゴリズムに基づく、実行ス
テップ数を評価し、その場合における、最適なレジスタ
の初期配置と使用数を求めて設定する（設定手段）手法
である。

【００２７】次に、フェーズ２は、図１のＳ３〜Ｓ８に
示すように、スケジューリング・アロケーションによっ
て実行ステップ数の評価を行いながら、レジスタ削除に
よる実行ステップ数の増加が最も少ないレジスタを少し
ずつ繰り返し削除し、極力増加ステップ数を押えること
（トレードオフ）で、レジスタ数の制約下で、より少な
い実行ステップ数でのアルゴリズム実行を実現できるレ
ジスタ数および配置を求める（レジスタ生成手段）手法
である。

【００２８】この方法により、従来手法では解決できな
かった、既設計のデータ処理部の資源やそれらの間の接
続を変更せずに、すなわち維持しながら、レジスタを資
源の演算器／メモリ／バスの間（以下、資源間と略す）
に追加・削除し、かつ、レジスタ数の制約による性能低
下を極力避けるようなレジスタの数とそれらの設定位置
を決定するレジスタ生成方法が実現できる。

【００２９】以下に、フェーズ１、フェーズ２について
さらに詳しく説明する。 フェーズ１ (初期配置） フェーズ１では、資源間に無数のレジスタが存在し得る
と仮定したレジスタ制約無しの場合の最適な実行ステッ
プ数を評価し、その場合にどの位置のレジスタがどれく
らい使用されているかを求める。

【００３０】この技術手段を採用することで、与えられ
たハードウェア構成でレジスタ数や位置の制約無しの場
合の最適なアルゴリズム実行を実現するレジスタ配置を
求めることができる。

【００３１】また、レジスタはアロケーション結果に基
づいて、制御ステップ（図中stepにて表記）にまたがっ
て保持されるデータが、出力されるネット中に生成され
るため、実行に適した位置に分散した複数のレジスタが
結果的に生成される。これはフェーズ２におけるレジス
タの初期配置となる。

【００３２】フェーズ１では、レジスタ数を制約無しの
ときに処理アルゴリズム中の演算とデータ転送のスケジ
ューリング・アロケーションを行ない、最適な実行時の
レジスタ使用を以下の手順で評価する。

【００３３】1. レジスタの制約無しのスケジューリン
グ・アロケーション（図１のＳ１） このＳ１、Ｓ２では、演算器／メモリ／バスからなる資
源とそれらの接続関係のみによって表されたハードウェ
ア構成と、目的とするデータ処理のアルゴリズムが入力
として与えられたときに、ハードウエア構成中の資源間
に存在し得るレジスタの数に制約を与えずに処理アルゴ
リズム中の演算とデータ転送のスケジューリング・アロ
ケーションを行なう。

【００３４】結果は、ＤＦＧ(Data Flow Graph、データ
フローグラフ）の各頂点に、頂点が表す演算やデータ転
送を実行する演算器と制御ステップを割り当てたものと
して得られる。このステップは、例えば特願平７−１４
３７６２号（特開平９−１６６４２号公報）に記載の手
法を用いて解くことができ、その一例として図６に示す
ＤＦＧが挙げられる。

【００３５】2. レジスタ配置（図１のＳ２） Ｓ１のスケジューリング・アロケーション結果を入力と
してＳ１のスケジューリングを実現するために生成すべ
きレジスタの位置と数を決定する。以下にレジスタ配置
を求める手順を示す。

【００３６】(a) ハードウエア構成中の資源間の各接
続ｎi(１≦ｉ≦ｎ，ｎは接続の数）に対して、制御ステ
ップｊ（１≦ｊ≦ｍ−１，ｍは制御ステップの総数）の
（ｊからｊ＋１への）更新時に使用されるレジスタ数を
格納するためのレジスタ使用カウンタ N reg(i, j)用意
して、レジスタの数と位置を以下の通り求める。

【００３７】ＤＦＧの枝 (ｕ，ｖ) において、演算（デ
ータ転送) ｕが、制御ステップｊu（ｊu ≦ｊ) にて実
行され、ｖが制御ステップｊv （ｊ< ｊv)にて実行され
る（枝が制御ステップ (ｊ，ｊ＋１) を横切る）なら
ば、演算（データ転送) の結果は (ｊ，ｊ＋１) の間、
レジスタに保持される必要がある。

【００３８】そこで、最初に全てのカウンタを０に初期
化し、各ＤＦＧ枝（ｕ，ｖ) に関するＤＦＧ枝が制御ス
テップ (ｊ，ｊ＋１) を横切るならば、ｕ、ｖにアロケ
ーションされた資源間の接続ｎi のレジスタ使用カウン
タ N reg(i, j)を「１」増やす（図２）。

【００３９】図２（ａ）および図２（ｂ）の例では、制
御ステップｊからｊ＋１への更新に対して、上記を満た
し、かつ、 ADDからMULTへの接続に対応するＤＦＧ枝が
２本存在するため、ADD からMULTへの接続ｎi の必要な
レジスタ数がN reg(i, j) =２となる。

【００４０】(b) ハードウエア構成中の資源間の各接
続ｎi に対し、全ての制御ステップｊ（１≦ｊ≦ｍ−
１）中の必要なレジスタ数の最大値 N reg_i を求める。
これが接続ｎi に挿入されるレジスタ数となる。結果は
図３のレジスタ使用表にて表現される（図３では便宜上
レジスタ数が０である接続に対する列を省略して記述す
る）。上記 N reg_i は、下記の数式（１）にて表され
る。

【００４１】

【数１】

【００４２】フェーズ２ (配置改良）（図１のＳ３〜Ｓ
８） フェーズ２では、フェーズ１の結果と目標とするレジス
タ数が与えられ、配置改良を行なう。フェーズ１でのレ
ジスタ配置でのレジスタ数を初期値とし、レジスタ数が
入力された目標値まで減少するまで、実行ステップ数増
加が最も少なくなるレジスタを特定して削除し、繰り返
しアロケーション／スケジューリングを行なって評価す
ることにより、レジスタ制約の下で最適に近い実行ステ
ップでのアルゴリズム実行を実現できるレジスタ配置を
求める。

【００４３】この技術手段を採用することで、レジスタ
数制約のない場合の最適なレジスタ配置からレジスタ数
の制約にもとづいて極力ステップ数の増加を抑えるよう
にレジスタ削減を行なうことが可能である。

【００４４】レジスタ削減は目標とするレジスタ数と現
在のレジスタ数との差分をとり、差分値の１／２のレジ
スタ数を１回の繰り返しで削減して目標のレジスタ数ま
で削除することで、繰り返し回数の削減を図りつつ実行
ステップ数の最適化を実現するレジスタ配置を求める。

【００４５】与えられた目標レジスタ数が小さ過ぎる場
合、処理アルゴリズムのスケジューリングが不可能にな
る場合が存在する。その場合には、目標レジスタ数が小
さ過ぎることを報告して終了する。

【００４６】以下にフェーズ２での１回の繰り返し処理
を示す。以下で#reg_-idealは、入力されるレジスタ数の
目標値を、#reg_-countは、繰り返し開始時のレジスタ数
（フェーズ２の開始時はフェーズ１で得られたレジスタ
配置のレジスタ数の和）を表す。

【００４７】1. 削減レジスタ数決定（図１のＳ３、Ｓ
４） 目標とするレジスタ数（#reg_-ideal）と現在のレジスタ
数（#reg_-count）との差分をとり、差分値の１／２のレ
ジスタ数〔（#reg_-count−#reg_-ideal）／２〕の小数を
切り上げた数を、削減するレジスタ数とする。

【００４８】2. 削減レジスタの決定 (図１のＳ５） このステップは、毎回１レジスタずつ削除する操作を削
除レジスタの数だけ繰り返して行う。各繰り返しでの削
除するレジスタの決定は、実際にスケジューリング／ア
ロケーションしてステップ数の増加を求めるのではな
く、レジスタ使用表をもとにコスト評価関数によって評
価コストを計算し、値が低いものが選ばれる。コスト評
価関数はレジスタを減らした場合に予想される実行ステ
ップ数の増加にもとづく関数である。

【００４９】レジスタ Reg_i の数を N reg_i とし、制御
ステップｊ（１≦ｊ≦ｍ−１，ｍは制御ステップの総数
)の (ｊからｊ＋１への) 更新時に使用されるレジスタ
Reg_i の数を N reg(i, j)とした場合、制御ステップ
(ｊ，ｊ＋１）でのレジスタの不足数は N reg(i, j)−
N Reg_i である。レジスタ Reg_i の数を１個削減する場
合の評価コストＣを以下の数式（２）のように定義す
る。

【００５０】

【数２】

【００５１】以上の操作を、全てのレジスタについて、
それぞれ計算して、最もコストが低いレジスタ Reg_i を
特定し、その特定結果に基づいて、レジスタ数 N reg_i
を減少させる。

【００５２】3. レジスタ制約下でのスケジューリング
・アロケーション（図１のＳ６） 資源間にレジスタが存在するハードウエア構成で、与え
られたレジスタ数を制約としてスケジューリング、アロ
ケーション問題を解く。アルゴリズムの概要を以下に示
す。

【００５３】(a) 転送経路計算 ハードウェア構成から全ての演算間とレジスタ間の転送
経路を列挙する（図１０および図１１参照）。レジスタ
が存在しないため実行できない演算、データ転送（同時
実行できない演算器、転送部品同士がレジスタを通らな
いで結合されている）を除外する。さらに、除外された
転送経路のみに接続している部品を除外する。

【００５４】(b) 転送経路のアロケーション このステップでは、ハードウエア構成にレジスタが追加
されたため、フェーズ１やフェーズ２の前回の繰り返し
で決定した転送経路のアロケーション結果をクリアし
て、転送経路のアロケーションをもう１度行なう（図１
２参照）。ここでは、フェーズ１で決定した演算器のア
ロケーションを保存する。

【００５５】ＤＦＧの演算同士を結ぶ枝に、演算器を結
ぶ転送経路の中で経由しているレジスタ数が最も少ない
転送経路を割り当てる。もし、レジスタ数が同じなら
ば、転送経路中の資源数が最も少ない転送経路を選択す
る。

【００５６】レジスタ削減により、スケジューリングが
不可能になった場合には、演算器のアロケーションを変
更する。スケジューリングできる演算器に変更不可能な
場合には、スケジューリング不可能として終了する。

【００５７】(c) スケジューリングループ 制御ステップ１（図１３（ｂ）において、step 1と記
載）から始め、全てのＤＦＧのノードが制御ステップ割
り当てを終了するまで以下の処理ｉ. 、ii. を繰り返
す。

【００５８】ｉ．スケジューリング 処理を行なっている制御ステップにおいて実行可能なＤ
ＦＧ上のレジスタ−レジスタ間転送経路の中から、最も
多くの演算器、転送経路を利用したレジスタ−レジスタ
間転送経路の割り当てを求める。レジスタ数、演算器・
転送路の同時実行の可否が制約として与えられる。

【００５９】ii. 制御ステップ更新 制御ステップを１つ進める。

【００６０】このアルゴリズムでは１回の繰り返し処理
が正常終了したときには削減後のレジスタ数は繰り返し
前のレジスタ数#reg_-countと目標レジスタ数#reg_-ideal
に対し、#reg_-count−〔（#reg_-count−#reg_-ideal) ／
２〕となる（図１のＳ７）。この算出値が#reg_-idealよ
りも大きい場合に繰り返しが行なわれる（Ｓ８）。以上
の処理では、フェーズ１によりレジスタの初期配置が求
められ、フェーズ２でより少ない実行ステップ数増加で
目標レジスタ数を満たすレジスタ配置（レジスタ位置と
数）が求められる。

【００６１】上記各処理（フェーズ１、２）を通じて、
入力として与えられた資源とそれらの接続関係によって
表されたハードウェア構成は保持される。また、フェー
ズ１では与えられたハードウエア構成での最適なアルゴ
リズム実行をスケジューリングによって求め、アロケー
ション結果にもとづいて制御ステップにまたがって保持
されるデータが出力されるネット中にレジスタを挿入す
る。

【００６２】そのため、実行に適した位置に分散した複
数のレジスタが生成される。さらに、フェーズ２でレジ
スタ数の制約に基づいて極力ステップ数の増加を抑える
ようにレジスタ削減が行われる。

【００６３】従って、本発明のレジスタ生成方法によ
り、与えられたハードウェア構成を保持しつつ、目的と
するデータ処理のアルゴリズムに応じて、資源間の任意
の位置に分散した任意個のレジスタを挿入し、レジスタ
数の制約の下でより少ない実行ステップ数増加で目標レ
ジスタ数を満たすレジスタ挿入位置・数を決定すること
が可能である。

【００６４】以下では、図４に示すハードウェア構成
と、図５に示す処理アルゴリズムを入力とし、目標レジ
スタ数２を得て、レジスタ生成までの手順の具体例を示
す。

【００６５】図４のハードウエア構成は、M1〜M7のメモ
リ（ＲＡＭ）、A1〜A4の演算器 (加算器、ＡＤＤ）、T1
〜T8のマルチプレクサバス、 B1,B2のトライステートバ
スからなる資源と、資源間の接続n1〜n23 からなる。図
４では接続は入出力方向を表すため、矢印で表現されて
いる。例えばM1→T1はメモリM1の出力をマルチプレクサ
T1への入力へデータを転送する接続を表している。

【００６６】図５では処理アルゴリズムはＤＦＧで表さ
れている。ノードはＲ，＋，Ｗの３種類存在し、それぞ
れメモリ読み出し(READ)、加算、メモリ書き込み(WRIT
E) を表す。ＤＦＧの枝（図中の矢印）はノードの実行
順序を表しており、例えば、Ｒ→＋→Ｗは、メモリから
読み出したデータを加算してメモリに書き込む動作を表
す。ノードの入出力数はその実行される演算の種類によ
り決定される（Ｒは１出力０入力、＋は１出力２入力、
Ｗは０出力１入力）。

【００６７】図５のＲノードを左からa, b, c, d, e,
f, g, h, i, jとし、Ｗノードをx, y, v, wの変数にラ
ベルづけすると、図５のＤＦＧは、計算式x = 2a + b +
c, y= 2a + d + e, v = 2f + g + h, w = 2f + i + j
を意味する。

【００６８】フェーズ１（初期配置）フェーズ１では演
算・転送のスケジューリング／アロケーションを行な
い、レジスタの初期配置を求める。

【００６９】１．レジスタ制約なしのスケジューリング
／アロケーション この例では、前述の特願平７−１４３７６２号に記載の
手法でスケジューリング／アロケーションを行なう。結
果を図６に示す。図６ではデータ転送経路の転送部品
(バスやマルチプレクサ) がノードとして追加され、Ｄ
ＦＧ中のノードと枝にはそれぞれ、割り当てられた資源
と接続が記されている。なお、この例では４制御ステッ
プでの実行が得られる。

【００７０】２．レジスタ配置 上記スケジューリング結果を入力として、実行時のレジ
スタ使用数を以下の (a)、 (b)で求める。

【００７１】(a) 図６のスケジューリング結果からレジ
スタ使用表を作成する。各ＤＦＧ枝に対し、それが制御
ステップを横切っている場合に対応する接続のカウンタ
を１増やす。例えば図６において制御ステップ１および
制御ステップ２を横切るＤＦＧ枝は４本存在し、対応す
る接続はn6、n8、n11 、n12 である。これから、レジス
タ使用表の１段目が求められる。同様に２段目、３段目
も求められる。図６のスケジューリング結果からは図７
に示すレジスタ使用表が得られる (図７ではレジスタ数
０の接続は省略している）。

【００７２】(b) ハードウエア構成中の資源間の各接
続に対し、レジスタ使用数の最大値を求める。これらが
資源間の接続に挿入されるレジスタ数となる。n6ではレ
ジスタ数は１→２→１と推移するので、挿入するレジス
タ数は２となる。

【００７３】この結果、レジスタ数８のレジスタ配置が
得られる（図８）。n6、n8、n11 、n12 にそれぞれ挿入
されたレジスタはR1、R2、R3、R4であり、レジスタ数は
各々２である。

【００７４】フェーズ２（配置改良） フェーズ２ではフェーズ１の結果を初期配置とし、レジ
スタの配置改良（レジスタ数削減）を行なう。フェーズ
２では、レジスタ削減と削減されたレジスタ配置で実行
できるスケジューリング／アロケーションを繰り返しな
がら行なう。

【００７５】・繰り返し（1 回目） 1.削減レジスタ数計算 目標レジスタ数 (#reg_-ideal＝２) とフェーズ１の結果
(図８のレジスタ数#reg_-count＝８）から１回目の繰り
返しでは、レジスタ数を〔８−（８−２）／２〕＝５に
減少させる。

【００７６】2.削減レジスタ特定と削除 フェーズ１結果のレジスタの数および配置は図８に示す
通りであるが、もし、レジスタを１つ削減すると仮定す
ると、どのレジスタを削減対象に選んだ場合でもＣstep
2-3のレジスタ不足数は２−１＝１となるので、Ｃstep
2-3での予測ステップ増加数は =（２−１）／１＝１と
求められる。Ｃは前述のコスト関数を示す。同様に全て
の制御ステップについて計算すると、 Ｃstep 1-2 では、０ Ｃstep 2-3 では、（２−１）／１＝１ Ｃstep 3-4 では、０ が求められる。予測増加ステップ数は０＋１＋０＝１と
計算される。

【００７７】１回目の繰り返しではレジスタ数は８→５
に減少させる。削除の対象となるレジスタは、全ての評
価コストの値が同じため、任意のレジスタが削減候補と
なる。本実施例ではR1が選択されるとする。これでレジ
スタ数は８→７に減少したことになる。次に再度、レジ
スタを１つ減らした予想増加ステップ数を評価すると、
以下の表１の結果が得られる。

【００７８】

【表１】

【００７９】この表１の結果から、R2 , R3 , R4が削除
候補となるが、それらの増加ステップ数が互いに同一で
あるので、本実施例では R2 が選択されるとする。これ
で、レジスタ数は６であるからもう一度予想増加ステッ
プ数を評価する。この評価結果を以下の表２に示す。

【００８０】

【表２】

【００８１】この評価結果から、R3 , R4 が削除候補と
なるが、本実施例では R3 が選択されるとする。これ
で、レジスタ数が５となり、１回目の繰り返しを終了す
る。

【００８２】上記の通り、１回目の繰り返しではR1 , R
2 , R3が削減対象に決定される。以下にレジスタ削減結
果を表３として示す。また、レジスタ削減後のハードウ
エア構成を図９に示す。

【００８３】

【表３】

【００８４】3.レジスタ制約下でのスケジューリング／
アロケーション (a) 転送経路計算 図９のハードウェア構成からレジスタ間と演算器間の転
送経路を抽出した結果を図１０と図１１に示す。図９に
は、レジスタが存在しないために実行できない演算、転
送経路は存在しない。

【００８５】(b) 転送経路のアロケーション ＤＦＧ枝へのハードウエア構成中の転送経路の割り当て
は次のように行われる。図１１に示すように、転送経路
Ｘ１、転送経路Ｘ２はどちらもA2からA1への経路を表
す。この場合、転送経路中のレジスタ数は転送経路Ｘ
１、Ｘ２とも同じだが、転送経路Ｘ２の方が経路中の資
源数が少ない。よって転送経路Ｘ２がA2→A1を表すＤＦ
Ｇ枝に割り付けられる。

【００８６】図１２（ａ）、図１２（ｂ）および図１２
（ｃ）にアロケーションの様子と結果を示す。図１２
（ｂ）に示すＤＦＧに対して、図１２（ａ）に示した(R
EAD)−加算器間の転送経路 (実線部）、加算器−加算器
間の転送経路 (破線部）、加算器−メモリ（WRITE ）間
の転送経路 (点線部）がそれぞれ割り付けられるが、図
１２（ｃ）に示した結果では経路中の資源数が最も少な
い転送経路 (図１２（ａ）に枠で囲まれた経路）が選ば
れてアロケーションされている。

【００８７】(c) スケジューリングループ スケジューリングでは、各制御ステップにおいて、資源
を最大に使用するように演算やレジスタ間データ転送を
実行する制御ステップを決定する。制御ステップ１の割
り当ての様子を図１３（ａ）、および図１３（ｂ）に示
す。

【００８８】図１３（ｂ）に示したＤＦＧでは R1 、 R
2 、 R3 、 R4 が制御ステップ１を横切る。図１３
（ａ）に示した上部枠内のレジスタ転送経路をステップ
１に割り付けた結果を図１３（ｂ）に示している。図１
３では、これ以上のレジスタ間データ転送をステップ１
に割り当てられない。図１３（ａ）に示した転送経路Ｙ
１, Ｙ２を割り当てようとすると、A1, B1, T1, T2の資
源上でデータの衝突が生じる。

【００８９】制御ステップ２の割り当ては図１４
（ａ）、および図１４（ｂ）の通り行われる。ここで
は、データ転送路の割り付けから判断すると、図１４
（ａ）の破線で示す割り当ても可能であるが、R1、R2、
R3のレジスタ使用量が、レジスタ数を超過するため、破
線で示す割り当ては行なわれない。

【００９０】同様に制御ステップ３と制御ステップ４の
スケジューリング結果を図１５（ａ）、および図１５
（ｂ）と図１６（ａ）、および図１６（ｂ）に示す。制
御ステップ４で全てのＤＦＧノードが割り付けられたの
でスケジューリングを終了する。

【００９１】・繰り返し (２回目） ２回目の繰り返しでは、レジスタ数を５→３ (=(5+2)/
2) に減少させる。１回目同様にR1，R4のレジスタが特
定され削除される。削減結果を以下の表４に示す。削除
処理では、最初に評価関数が一番低いR4が選ばれてレジ
スタ数が１となり、次にR1が選択される。R4のレジスタ
数が１に削減された後は、評価コストは全て３である
が、ここではR1が選択されるとする。

【００９２】

【表４】

【００９３】この回のスケジューリング／アロケーショ
ンでは、図１７に示すように、ハードウェア構成から演
算器 A1 にはレジスタを含まないループが存在し、A1→
B1→T1→A1は実行不可能であるため、転送経路から除外
する。この実行不可能な部分を図１７で点線で示す。

【００９４】２回目のスケジューリング／アロケーショ
ン結果を図１８に示す。結果として、制御ステップ数５
のスケジューリング結果が得られる。図１８では、演算
器／メモリのアロケーションが変更されている（図中A
1、A2、M4の斜線部）。

【００９５】・繰り返し (３回目） ３回目の繰り返しでは、レジスタを３→２に減少させ
る。この例では以下の表５に示す通り、R2が選択され削
除される。レジスタ配置結果を図１９に、スケジューリ
ング／アロケーション結果を図２０に示す。ここでも、
２回目の繰り返し同様、演算器のアロケーションが変更
されている（図２０中における、A4、M3の斜線部）。

【００９６】

【表５】

【００９７】レジスタ数を目標レジスタ数まで削減でき
たため、レジスタ生成（フェーズ２）を終了する（図１
のＳ３）。

【００９８】以上の処理により、最終結果として図２１
および図２２に示すレジスタ数２のレジスタ配置が得ら
れ、同時に、制御ステップ数６のスケジューリング結果
が得られる。図２１に示す通り、最終結果では入力され
たハードウエア構成（図４）の資源やそれらの接続は保
持されている共に、n11 とn12 の位置に局所的に分散さ
れてレジスタが生成されている。また、生成されたレジ
スタ配置では、与えられたレジスタ数の制約を満たしつ
つレジスタ数に制約がない場合に比べて制御ステップが
２しか増加しない良好なスケジューリング、アロケーシ
ョンが可能となっている。以上により、この例では本願
の各請求項に述べる特徴が本発明の手法により実現でき
ていることが判る。

【００９９】また、上述したレジスタ生成方法は、レジ
スタ生成プログラムとして記述し、レジスタ生成プログ
ラムを、記録媒体、例えば、ＣＤ−ＲＯＭ、フロッピィ
ーディスク、磁気テープ等に記録して、コンピュータの
アシストによる、例えば特定用途向けデータ処理プロセ
ッサ等のＬＳＩのアーキテクチャ設定に用いることがで
きる。

【０１００】

【発明の効果】本発明のレジスタ生成方法は、以上のよ
うに、目的とするアルゴリズムに適合した不規則なハー
ドウエア構成を有する、例えば特定用途向けデータ処理
プロセッサのアーキテクチャを容易に設計可能にし、高
いコスト性能比が要求されるＬＳＩである特定用途向け
データ処理プロセッサに対し、よりコスト性能比が高い
デジタル論理回路の設計をより短期間に実現可能にする
という効果を奏する。

【０１０１】また、上記レジスタ生成方法は、さらに、
上記トレードオフの最適化が、レジスタを減らした場合
に予想される実行ステップ数の増加に基づくコスト評価
関数に基づいて実行されることにより、レジスタの配置
や数の設定を、より確実化できるという効果を奏する。

【０１０２】さらに、本発明のレジスタ生成装置および
レジスタ生成プログラムを記録した記録媒体は、以上の
ように、特定用途向けデータ処理プロセッサ設計におい
て、目的とする処理アルゴリズムに合わせて設計者が最
適化した資源とそれらの接続によるデータ処理部のハー
ドウエア構成を保持したまま、資源間の任意の位置に分
散した任意個のレジスタを挿入し、目標とするレジスタ
数の制約の下でレジスタ数の制約による性能低下を極力
避けるように、より少ないステップ数でアルゴリズム実
行ができるレジスタの位置・数を自動的に決定すること
ができる。

【０１０３】この結果、上記構成では、高いコスト性能
比が要求される、例えばＬＳＩである特定用途向けデー
タ処理プロセッサに対し、よりコスト性能比が高いデジ
タル論理回路の設計をより短期間に実現可能にするとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明のレジスタ生成方法およびレジスタ生成
装置ならびにレジスタ生成プログラム（以下、レジスタ
生成方法等と略す）を示す説明図である。

【図２】上記レジスタ生成方法等におけるスケジューリ
ングＤＦＧの枝を（ａ）にて、また、レジスタ挿入され
るハードウェア構成の接続の関係を（ｂ）にて表す説明
図である。

【図３】上記レジスタ生成方法等におけるレジスタ使用
表を示す説明図である。

【図４】上記ハードウェア構成のブロック図である。

【図５】上記スケジューリングＤＦＧの処理アルゴリズ
ムを示す説明図である。

【図６】上記レジスタ生成方法等におけるフェーズ１の
スケジューリング結果を示す説明図である。

【図７】上記フェーズ１のスケジューリング終了後のレ
ジスタ使用表を示す説明図である。

【図８】上記フェーズ１のスケジューリング終了後にお
けるハードウェア構成のレジスタ生成結果を示すブロッ
ク図である。

【図９】上記レジスタ生成方法等における、フェーズ２
のレジスタ削減後のハードウェア構成のレジスタ生成結
果を示すブロック図である。

【図１０】上記フェーズ２における、レジスタ間転送経
路（繰り返し１回目）を示す説明図である。

【図１１】上記フェーズ２における、演算器間転送経路
（繰り返し１回目）を示す説明図である。

【図１２】上記フェーズ２における、アロケーション結
果（繰り返し１回目）を示す説明図であり、（ａ）は演
算器間転送経路を、（ｂ）は上記演算器間転送経路を示
すＤＦＧを、（ｃ）は上記アロケーション結果を示すＤ
ＦＧを示す。

【図１３】上記フェーズ２における、スケジューリング
の制御ステップ１（繰り返し１回目）を示す説明図であ
り、（ａ）は上記制御ステップ１におけるレジスタ間転
送経路を、（ｂ）は、上記制御ステップ１によるスケジ
ューリング結果のＤＦＧを示す。

【図１４】上記フェーズ２における、スケジューリング
の制御ステップ２（繰り返し１回目）を示す説明図であ
り、（ａ）は上記制御ステップ２におけるレジスタ間転
送経路を、（ｂ）は、上記制御ステップ２によるスケジ
ューリング結果のＤＦＧを示す。

【図１５】上記フェーズ２における、スケジューリング
の制御ステップ３（繰り返し１回目）を示す説明図であ
り、（ａ）は上記制御ステップ３におけるレジスタ間転
送経路を、（ｂ）は、上記制御ステップ３によるスケジ
ューリング結果のＤＦＧを示す。

【図１６】上記フェーズ２における、スケジューリング
の制御ステップ４（繰り返し１回目）を示す説明図であ
り、（ａ）は上記制御ステップ４におけるレジスタ間転
送経路を、（ｂ）は、上記制御ステップ４によるスケジ
ューリング結果のＤＦＧを示す。

【図１７】上記フェーズ２における、削減後のレジスタ
を含むハードウェア構成（繰り返し２回目）を示すブロ
ック図である。

【図１８】上記フェーズ２における、スケジューリング
結果（繰り返し２回目）を示す説明図である。

【図１９】上記フェーズ２における、削減後のレジスタ
を含むハードウェア構成（繰り返し３回目）を示すブロ
ック図である。

【図２０】上記フェーズ２における、スケジューリング
結果（繰り返し３回目）を示す説明図である。

【図２１】上記レジスタ生成方法等における、レジスタ
生成最終結果を含むハードウェア構成を示すブロック図
である。

【図２２】上記レジスタ生成最終結果のスケジューリン
グ結果を示す説明図である。

【符号の説明】

Ｓ１ 入力手段 Ｓ２ 設定手段 Ｓ６ レジスタ生成手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】データ処理プロセッサについて設定された
   演算器／メモリ／バスを有する資源とそれらの接続関係
   とによって表されたハードウェア構成と、目的とするデ
   ータ処理のアルゴリズムとが入力として与えられたとき
   に、 与えられたハードウェア構成を保持したまま、レジスタ
   数の制約の下でより少ないステップ数でアルゴリズム実
   行ができるように、上記レジスタをトレードオフの対象
   とし、資源における演算器／メモリ／バスの間の任意の
   位置にレジスタを分散して配置挿入することを特徴とす
   るレジスタ生成方法。
2. 【請求項２】データ処理プロセッサについて設定された
   演算器／メモリ／バスを有する資源とそれらの接続関係
   とによって表されたハードウェア構成と、目的とするデ
   ータ処理のアルゴリズムとが入力として与えられたとき
   に、 資源における演算器／メモリ／バスの間の任意の位置に
   制約無しにてレジスタが存在し得ると仮定してアルゴリ
   ズム実行にかかるステップ数を演算やデータ転送にかか
   る実行ステップ数も考慮して評価する第１ステップと、 順次、トレードオフの対象であるレジスタ数に制約を与
   え、与えられたハードウェア構成を保持しつつ、より少
   ないステップ数でアルゴリズム実行ができるレジスタの
   位置・数を決定する第２ステップを含むことにより、 与えられたハードウェア構成を保持したまま、レジスタ
   数の制約の下でより少ないステップ数でアルゴリズム実
   行ができるように、資源における演算器／メモリ／バス
   の間の任意の位置にレジスタを分散して配置挿入するこ
   とを特徴とするレジスタ生成方法。
3. 【請求項３】トレードオフの最適化は、レジスタを減ら
   した場合に予想される実行ステップ数の増加に基づくコ
   スト評価関数に基づいて実行されることを特徴とする請
   求項１または２記載のレジスタ生成方法。
4. 【請求項４】コンピュータによってレジスタ生成を行な
   うためのレジスタ生成プログラムを記録した記録媒体で
   あって、 データ処理プロセッサについて設定された演算器／メモ
   リ／バスを有する資源とそれらの接続関係とによって表
   わされたハードウェア構成を入力し、 目的とするデータ処理のアルゴリズムを入力し、 資源における演算器／メモリ／バスの間の任意の位置に
   制約無しにてレジスタが存在し得ると仮定してアルゴリ
   ズム実行にかかるステップ数を演算やデータ転送にかか
   る実行ステップ数も考慮して評価する第１ステップと、 第１ステップの後に、順次、レジスタ数に制約を与え
   て、与えられたハードウェア構成を保持しつつ、より少
   ないステップ数でアルゴリズム実行ができるレジスタの
   位置・数を決定する第２ステップを含むことにより、 第２ステップにおける決定結果に従って、与えられたハ
   ードウエア構成を保持しつつ、レジスタ数の制約の下で
   より少ないステップ数でアルゴリズム実行ができるよう
   に、資源における演算器／メモリ／バスの間の任意の位
   置にレジスタを分散して配置挿入することを特徴とする
   レジスタ生成プログラムを記録した記録媒体。
5. 【請求項５】データ処理プロセッサについて設定された
   演算器／メモリ／バスを有する資源とそれらの接続関係
   のみによって表わされたハードウェア構成、および目的
   とするデータ処理のアルゴリズムを入力する入力手段
   と、 資源における演算器／メモリ／バスの間の任意の位置に
   制約無しにてレジスタが存在し得ると仮定してアルゴリ
   ズム実行にかかるステップ数を演算やデータ転送にかか
   る実行ステップ数も考慮してレジスタを設定する設定手
   段と、 順次、上記レジスタ数に制約を与えて、与えられたハー
   ドウェア構成を保持しつつ、より少ないステップ数でア
   ルゴリズム実行ができるレジスタの位置・数を決定し
   て、レジスタ数の制約の下でより少ないステップ数でア
   ルゴリズム実行ができるように、資源における演算器／
   メモリ／バスの間の任意の位置にレジスタを分散して配
   置するレジスタ生成手段とを備えたことを特徴とするレ
   ジスタ生成装置。