JP2000029679A - フラッシュメモリをｂｉｏｓ―ｒｏｍとして使用したパ―ソナルコンピュ―タ - Google Patents

Abstract

(57)【要約】 【課題】フラッシュメモリで構成されたＢＩＯＳ−ＲＯ
Ｍの内容を修復或いはバージョンアップ等のために書き
換えることができるようにする。 【解決手段】異なるアドレスが割り付けられたブートブ
ロックとＢＩＯＳが記憶されたメインブロックを持つフ
ラッシュメモリを、ＢＩＯＳ−ＲＯＭ１７に用いる。Ｃ
ＰＵ１１は電源リセット時、ブートブロックに記憶され
た保守プログラムを実行する。これにより、メインブロ
ックの内容のエラーの有無、或いはユーザからのＢＩＯ
Ｓのバージョンアップの指示の有無がチェックされ、Ｆ
ＤＤ２５に記憶されたＢＩＯＳをＢＩＯＳ−ＲＯＭ１７
に転送することでメインブロックの内容を書き換える。
システム立ち上げ後、アドレス変換回路は有効となり、
ＣＰＵ１１からのアドレスの所定ビットを反転してＢＩ
ＯＳのアクセスを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
をＢＩＯＳ−ＲＯＭとして使用したパーソナルコンピュ
ータに係り、特に外部からＢＩＯＳ−ＲＯＭの内容を書
き換えるのに好適なパーソナルコンピュータに関する。

【０００２】

【従来の技術】一般に、パーソナルコンピュータなどの
コンピュータシステムはＢＩＯＳ（基本入出力プログラ
ム）を記憶するためのＲＯＭ（リードオンリメモリ）を
備えている。従来、このＢＩＯＳ−ＲＯＭの内容が破壊
された場合やＢＩＯＳの内容がバージョンアップされた
場合は、ＢＩＯＳ−ＲＯＭを新たなチップに取り替える
必要があった。

【０００３】ところで、近時、書き換え可能なＲＯＭと
して、フラッシュメモリが市販されている。フラッシュ
メモリは、記憶データをブロック単位で消去できる等の
種々の特徴を有する。このため、フラッシュメモリをＢ
ＩＯＳ−ＲＯＭとして使用できるならば都合が良い。

【０００４】

【発明が解決しようとする課題】前述のように、従来、
ＢＩＯＳ−ＲＯＭの内容が破壊された場合やＢＩＯＳの
内容がバージョンアップされた場合は、ＢＩＯＳ−ＲＯ
Ｍを新たなチップに取り替える必要があった。しかし、
チップを取り替えることは、コンピュータの筐体を開く
必要があるために、非常に煩雑であった。

【０００５】一方、フラッシュメモリは、一般に記憶領
域の終端部に、ブートブロックと呼ばれる制御用の読出
し専用の領域を備えている。このため、この種のフラッ
シュメモリをＢＩＯＳ−ＲＯＭとして使用する場合に
は、まずＣＰＵがリセットされた直後は、ファージャン
プ命令を実行するために、このブートブロックをアクセ
スする必要がある。そして、通常状態では、ＢＩＯＳを
記憶した他の領域をアクセスする必要がある。このＢＩ
ＯＳは、既存のパーソナルコンピュータとの互換性を有
することが好ましい。

【０００６】ところが、ファージャンプ命令が置かれる
ブートブロックは、ＣＰＵから見えるメモリ空間（アド
レス空間）上では、既存のパーソナルコンピュータとの
互換性を有するＢＩＯＳが記憶される領域と重なってい
る。このため、電源リセット（パワーオンリセット）直
後にはファージャンプ命令を実行するためにブートブロ
ックをアクセスし、通常状態ではＢＩＯＳの記憶領域を
アクセスするには、アドレスデータの制御に工夫が必要
となる。

【０００７】また、ＢＩＯＳ−ＲＯＭの領域のうち通常
状態でアクセスされない領域、即ちブートブロックなど
ＢＩＯＳを記憶した領域以外、に割り当てられているメ
モリ空間を、ＢＩＯＳ−ＲＯＭのアクセス以外に開放で
きるようにする工夫も必要となる。

【０００８】また、ＢＩＯＳ−ＲＯＭをフラッシュメモ
リで構成した場合に、当該ＢＩＯＳ−ＲＯＭの内容が修
復或いはバージョンアップ等のために書き換えられるよ
うにする工夫も必要となる。

【０００９】本発明は、上記の事情に鑑みてなされたも
ので、フラッシュメモリで構成されたＢＩＯＳ−ＲＯＭ
の内容を修復或いはバージョンアップ等のために書き換
えることができるパーソナルコンピュータを提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のパーソナルコンピュータは、読み出し専用
ブート領域が確保され、電源リセット時に実行される所
定の保守プログラムが記憶された第１の記憶領域と、第
１のＢＩＯＳ（基本入出力プログラム）が記憶された第
２の記憶領域を持つフラッシュメモリから構成され、上
記各記憶領域には異なるアドレスが割り付けられるＢＩ
ＯＳ−ＲＯＭと、第２のＢＩＯＳが記憶された外部記憶
装置と、電源リセット直後、上記ＢＩＯＳ−ＲＯＭ上の
ブート領域をアクセスし、システム立ち上げ後、上記Ｂ
ＩＯＳ−ＲＯＭに記憶された第１のＢＩＯＳに従う動作
を行うデータ処理手段とを備え、上記保守プログラムの
実行に伴い、ＢＩＯＳ−ＲＯＭの記憶データが正常か否
かを判別し、異常であると判別されたとき、上記外部記
憶装置に記憶された第２のＢＩＯＳを上記ＢＩＯＳ−Ｒ
ＯＭに転送して当該ＢＩＯＳ−ＲＯＭの記憶データを修
復する（書き換える）ようにしたことを特徴とする。

【００１１】ここで、上記保守プログラムによるＢＩＯ
Ｓ−ＲＯＭの記憶データの修復が、ＢＩＯＳ−ＲＯＭの
記憶データが異常であると判別され、且つ第２のＢＩＯ
Ｓが記憶された記憶媒体が外部記憶装置にセットされて
いる場合に行われるようにしてもよい。また、ＢＩＯＳ
−ＲＯＭの記憶データが異常であると判別されたとき、
上記記憶媒体を外部記憶装置にセットすべきことを保守
プログラムにより指示し、その指示後、上記記憶媒体が
外部記憶装置にセットされていることを確認してからＢ
ＩＯＳ−ＲＯＭの記憶データの修復を行うようにしても
よい。

【００１２】また、電源リセット時、上記外部記憶装置
に記憶された第２のＢＩＯＳをＢＩＯＳ−ＲＯＭに転送
すべき旨の指示を入力する手段を設け、この入力手段か
らの指示に応答して、保守プログラムにより、上記外部
記憶装置に記憶された第２のＢＩＯＳをＢＩＯＳ−ＲＯ
Ｍに転送してその記憶データを書き換えるようにしても
よい。

【００１３】更に、電源リセット時、記憶媒体に記憶さ
れた第２のＢＩＯＳをＢＩＯＳ−ＲＯＭに転送すべき旨
の指示を入力する手段と、この入力手段からの指示に応
答して、上記第２のＢＩＯＳが記憶された記憶媒体を外
部記憶装置にセットすべきことを指示する手段とを設
け、この指示手段による指示の後、保守プログラムによ
り、上記記憶媒体が外部記憶装置にセットされているか
否かを判別し、セットされていると判別されたとき、当
該記憶媒体に記憶された第２のＢＩＯＳをＢＩＯＳ−Ｒ
ＯＭに転送してその記憶データを書き換えるようにして
もよい。

【００１４】この他に、保守プログラムの実行に伴い、
外部記憶装置に記憶された第２のＢＩＯＳをＢＩＯＳ−
ＲＯＭに転送すべき旨の指示が入力されたことが検出さ
れたときと、ＢＩＯＳ−ＲＯＭの記憶データが異常であ
ると判別されたときに、上記記憶媒体を外部記憶装置に
セットすることを指示し、その指示の後、上記記憶媒体
が外部記憶装置にセットされていることを確認してから
ＢＩＯＳ−ＲＯＭの記憶データの書き換えを行うように
してもよい。

【００１５】このように、本発明の第１の観点に係るパ
ーソナルコンピュータは、電源リセット時、フラッシュ
メモリの第１の記憶領域に確保された読み出し専用ブー
ト領域（ブートブロック）に記憶された保守プログラム
に従い、当該フラッシュメモリから構成されるＢＩＯＳ
−ＲＯＭの内容をチェックし、当該ＢＩＯＳ−ＲＯＭの
内容が異常であるならば、外部記憶装置（にセットされ
た記録媒体）に記録されたＢＩＯＳ（第２のＢＩＯＳ）
で、ＢＩＯＳ−ＲＯＭに記憶されている第１のＢＩＯＳ
（即ち、上記第１の記憶領域とは異なるアドレスが割り
付けられた、フラッシュメモリの第２の記憶領域に記憶
されている第１のＢＩＯＳ）を修復するようにしたこと
を特徴とする。

【００１６】また、本発明の第２の観点に係るパーソナ
ルコンピュータは、電源リセット時、フラッシュメモリ
の第１の記憶領域に確保された読み出し専用ブート領域
に記憶されたプログラムに従い、ユーザからのＢＩＯＳ
の書き換え指示の有無をチェックし、書き換え指示があ
れば、外部記憶装置（にセットされた記録媒体）に記録
されたＢＩＯＳ（第２のＢＩＯＳ）で、ＢＩＯＳ−ＲＯ
Ｍに記憶されているＢＩＯＳ（即ち、上記第１の記憶領
域とは異なるアドレスが割り付けられた第２の記憶領域
に記憶されている第１のＢＩＯＳ）を更新するようにし
たことを特徴とする。

【００１７】本発明によれば、読み出し専用ブート領域
を持つフラッシュメモリをコンピュータのＢＩＯＳメモ
リ（ＢＩＯＳ−ＲＯＭ）として使用し、当該読み出し専
用ブート領域が確保された第１の記憶領域とＢＩＯＳが
記憶された第２の記憶領域を異なるアドレスに割り付け
た構成において、ＢＩＯＳ−ＲＯＭ上のＢＩＯＳが破壊
された場合の修復や、ＢＩＯＳがバージョンアップされ
た場合におけるＢＩＯＳ−ＲＯＭ上のＢＩＯＳの更新
を、第１の記憶領域に記憶された保守プログラムの実行
により電源リセット時に簡単に行うことができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。 ［第１の実施形態］まず、図１を参照して、本発明の第
１の実施形態に係るパーソナルコンピュータのシステム
構成を説明する。

【００１９】このパーソナルコンピュータは、ポータブ
ルコンピュータであり、システム全体の制御を司るＣＰ
Ｕ１１を備えている。ＣＰＵ11は、例えば、１６ビット
のデータと２４ビットのアドレスを処理する能力を有す
る。ＣＰＵ１１としては、例えば、インテル社（米国）
の３８６ＳＬと同等の構成・機能を有するものを使用可
能である。

【００２０】ＣＰＵ１１のローカルバスには、システム
メモリ１３が接続される。このシステムメモリ１３は、
本システム（パーソナルコンピュータシステム）のメイ
ンメモリとして利用されるものである。システムメモリ
１３には、処理対象となるプログラムおよびデータ等が
格納される。本実施形態において、システムメモリ１３
は、標準で２Ｍバイトの記憶容量を有する。システムメ
モリ１３は、拡張メモリを拡張スロット１４に装着する
ことにより最大１８Ｍバイトまで拡張可能である。

【００２１】ＣＰＵ１１はシステムバス１５に接続され
ている。システムバス１５は、アドレスデータ、データ
及び制御データの転送に用いられる。

【００２２】システムバス１５には、ＢＩＯＳ（Basic
Input/Output System ）等が格納されているＢＩＯＳ−
ＲＯＭ１７が接続されている。このＢＩＯＳ−ＲＯＭ１
７は、フラッシュメモリから構成されている。ＢＩＯＳ
−ＲＯＭ１７の詳細については図２乃至図４を参照して
後述する。

【００２３】システムバス１５にはまた、スーパインテ
グレーションＩＣ（ＳＩ）１９が接続されている。この
ＩＣ１９には、ダイレクトメモリアクセス制御のための
ＤＭＡコントローラが２個、プログラマブル割り込みコ
ントローラ（ＰＩＣ）が２個、プログラマブル割り込み
タイマ（ＰＩＴ）が２個、シリアル入出力インタフェー
ス（ＳＩＯ）が２個、リアルタイムクロック（ＲＴＣ）
が１個内蔵されている。このＩＣ１９としては、例えば
インテル社の８２３６０ＳＬが使用可能である。

【００２４】システムバス１５にはまた、ハードディス
クドライブ（ＨＤＤ）２１およびスーパインテグレーシ
ョンＩＣ（ＳＩ）２３が接続されている。ハードディス
クドライブ（ＨＤＤ）２１は、ＩＤＥ（Integrated Dri
ve Electronics）インタフェースを有し、ＣＰＵ１１に
よって直接的にアクセス制御される。このハードディス
クドライブ（ＨＤＤ）２１は、２．５インチ、１２０Ｍ
／２００Ｍバイトの記憶容量を持つ。

【００２５】スーパインテグレーションＩＣ（ＳＩ）２
３は、フロッピーディスクドライブを制御するフロッピ
ーディスクコントローラ（ＦＤＣ）と、ＦＤＣ用のクロ
ックを生成する可変周波数発振器（ＶＦＯ）を内蔵して
いる。このＩＣ２３としては、例えば、（株）東芝のＴ
９９２０が使用可能である。

【００２６】ＩＣ２３には、装置内に標準的に内蔵され
ているフロッピーディスクドライブ（内部ＦＤＤ）２５
が接続されている。またＩＣ２３には、必要に応じて外
部フロッピーディスクドライブまたはプリンタ（ＰＲＴ
／ＦＤＤ）２７が接続される。更にＩＣ２３には、シス
テムの電源４１を制御する電源コントローラ３９が接続
されている。この電源コントローラ３９は、電源投入時
にはパワーオンリセット信号を出力する。

【００２７】システムバス１５にはまた、ディスプレイ
コントローラ（ＤＩＳＰ−ＣＯＮＴ）２９が接続されて
いる。このディスプレイコントローラ２９は、ＬＣＤ等
のディスプレイパネル３１を表示制御する。

【００２８】システムバス１５にはまた、キーボードコ
ントローラ（ＫＢＣ）３３が接続されている。このキー
ボードコントローラ３３は、同コントローラ３３に接続
されているキーボード（ＫＢ）３５を制御する。即ちキ
ーボードコントローラ３３は、キーボード３５のキーマ
トリクスをスキャンして押下キーに対応する信号を受け
とり、それを所定のキーコードに変換する。このキーコ
ードは、システムバス１５を介して、ハンドシェイク方
式のシリアル通信によりＣＰＵ１１に送信される。

【００２９】システムバス１５には更に、拡張コネクタ
３７が接続されている。この拡張コネクタ３７には、機
能拡張のための拡張ユニット（拡張ボード）等が装着可
能である。

【００３０】次に、ＢＩＯＳ−ＲＯＭ１７の構成並びに
同ＢＩＯＳ−ＲＯＭ１７に割り当てられるメモリ空間
（アドレス空間）について、図２乃至図４を参照して説
明する。

【００３１】まずＢＩＯＳ−ＲＯＭ１７は、８ビット×
１２８Ｋの記憶容量、即ち１２８Ｋバイトの記憶容量を
有するフラッシュメモリから構成される。図２に示すよ
うに、ＢＩＯＳ−ＲＯＭ１７の０から１２０Ｋバイトま
での領域、即ち物理アドレスが０００００Ｈ−１ＤＦＦ
ＦＨの領域は、データの読み出し／書き込み／消去が可
能なメインブロック１７１である。なお、末尾の“Ｈ”
は１６進表現であることを示す。但し、以降のアドレス
についての表現では、“Ｈ”を省略する。またＢＩＯＳ
−ＲＯＭ１７の１２０Ｋバイトから１２８Ｋバイトまで
の領域、即ち物理アドレスが１Ｅ０００−１ＦＦＦＦの
領域は、読み出し専用のブートブロック１７２である。
ＢＩＯＳ−ＲＯＭ１７としては、例えば、インテル社の
ｉ２８Ｆ００１ＢＸ−Ｔが使用可能である。

【００３２】ＢＩＯＳ−ＲＯＭ１７上のブートブロック
１７２はシステムの制御のための最小限の機能を実行す
るためのプログラムを記憶した領域である。このブート
ブロック１７２には、ファージャンプ命令１７３、ＢＩ
ＯＳ−ＲＯＭ１７の記憶内容をチェックするためのＣＲ
Ｃ（Cyclic Redundancy Check ）ルーチン１７４、およ
びＢＩＯＳ−ＲＯＭ１７に対するアドレスの変換とアド
レスのマスクのためのルーチン（アドレス変換並びにア
ドレスマスクルーチン）１７５が記憶されている。ブー
トブロック１７２にはまた、最小限の初期化処理のため
の初期化ルーチン１７６、ＢＩＯＳ−ＲＯＭ１７の書き
換えに用いる書き換えルーチンをフロッピーディスクド
ライブ（ＦＤＤ）２５からシステムメモリ１３に転送す
るための転送ルーチン１７７が記憶されている。ファー
ジャンプ命令１７３は、ＢＩＯＳ−ＲＯＭ１７のアドレ
ス１ＦＦＦ０から始まる領域に記憶されている。

【００３３】一方、ＢＩＯＳ−ＲＯＭ１７上のメインブ
ロック１７１の０から６４ｋバイトまでの領域（低メモ
リ領域）には、ＩＲＴ（初期化ルーチン）等を含むＢＩ
ＯＳ、例えば、従来のパーソナルコンピュータとの互換
性を有するＢＩＯＳが記憶される。また、メインブロッ
ク１７１の残りの６４Ｋバイトから１２０Ｋバイトまで
の５６Ｋバイトの領域（高メモリ領域）には、システム
マネージメントルーチンが記憶される。このシステムマ
ネージメントルーチンは、セットアップ、パワーセー
ブ、サスペンド、レジューム等のためのプログラムであ
る。

【００３４】ＢＩＯＳ−ＲＯＭ１７の１２８Ｋバイトの
領域は、ＣＰＵ１１からは、図３に示すように、１６Ｍ
バイトのメモリ空間上の、１５Ｍバイトから１６Ｍバイ
トまでの領域のうちの最後（High側）の１２８Ｋバイト
領域、即ちアドレスＦＥ００００−ＦＦＦＦＦＦの領域
に存在するように見えるようになっている。また、ＢＩ
ＯＳ−ＲＯＭ１７の１２８Ｋバイトの領域は、ＣＰＵ１
１からは、１６Ｍバイトのメモリ空間上の、０から１Ｍ
バイトまでの領域のうちの最後（High側）の１２８Ｋバ
イト領域、即ちアドレス０Ｅ００００−０ＦＦＦＦＦの
領域に存在するようにも見えるようになっている。

【００３５】ＣＰＵ１１から見たとき、ＢＩＯＳ−ＲＯ
Ｍ１７のアドレスは、電源立上げ直後は、図４（ａ）に
示されているように、そのLow 側（前半）の６４Ｋバイ
ト領域（０−６４Ｋバイト）がＥ０００（セグメントア
ドレス）：００００（セグメント内アドレス）−Ｅ００
０：ＦＦＦＦに、そのHigh側（後半）の６４Ｋバイト領
域（６４Ｋバイト−１２８Ｋバイト）がＦ０００：００
００−Ｆ０００：ＦＦＦＦに、それぞれ割り付けられて
いる。一方、通常状態では、図４（ｂ）に示されている
ように、ＢＩＯＳ−ＲＯＭ１７のLow 側の６４Ｋバイト
領域がＦ０００：００００−Ｆ０００：ＦＦＦＦに、Hi
gh側の６４Ｋバイト領域がＥ０００：００００−Ｅ００
０：ＦＦＦＦに、それぞれ割り付けられる。即ち、ＣＰ
Ｕ１１から見たときのＢＩＯＳ−ＲＯＭ１７のLow 側の
６４Ｋバイト領域とHigh側の６４Ｋバイト領域のアドレ
スは、図４（ａ）と図４（ｂ）に比較して示されるよう
に、電源立ち上げ直後と、通常状態とで入れ替わってい
る。このようなアドレス変換の詳細は図５を参照して後
述する。なお、アドレスＰＱＲＳ：ＴＵＶＷはＰＱＲＳ
０＋ＴＵＶＷの加算演算によりＣＰＵ１１の出力するア
ドレスに変換できる。

【００３６】次に、ＢＩＯＳ−ＲＯＭ１７をアドレッシ
ングするアドレス回路を中心とする基本構成を図５を参
照して説明する。まずＢＩＯＳ−ＲＯＭ１７には、１２
８Ｋバイトの記憶容量に対応した１７ビットのアドレス
Ａ 0-16 、チップセレクト信号ＲＯＭＣＳ＃（＃はロー
アクテブを示す）、メモリライト信号ＭＥＭＷＴ＃、メ
モリリード信号ＭＥＭＲＤ＃、および書き込み信号ＰＲ
ＯＧが供給される。

【００３７】ＣＰＵ１１の出力する２４ビットのアドレ
スＡ 0-23 のうちのアドレスビット0-15 はそのままＢ
ＩＯＳ−ＲＯＭ17に供給される。また、アドレスビット
16は、図４（ａ），（ｂ）に示したようなアドレス変換
を行うために、ＥＸＯＲ（イクスクルーシブ・オア）ゲ
ート４７により制御信号ＩＮＶとのイクスクルーシブ・
オアをとられて、ＢＩＯＳ−ＲＯＭ１７に供給される。

【００３８】書き込み信号ＰＲＯＧはデータ書き込み時
に高電圧＋１２Ｖとなり、他の状態で接地電圧となる。
この書き込み信号ＰＲＯＧの電圧レベルの変更は、制御
信号ＲＯＭＰＲＧに従うスイッチ４５の切り替え動作に
よってなされる。なお、スイッチ４５に代えて、リレー
や、ＦＥＴ等のスイッチ素子を用いることも可能であ
る。

【００３９】チップセレクト信号ＲＯＭＣＳ＃は、ＣＰ
Ｕ１１の出力する２４ビットのアドレスＡ0 −Ａ23のう
ちの上位８ビットＡ16−Ａ23、および制御信号ＤＩＳＥ
＃を入力とするマスク回路４９により生成される。この
マスク回路４９について図６を参照して説明する。

【００４０】まず、マスク回路４９は、アンドゲート５
１，５７、ノアゲート５３、オアゲート５５，５９およ
びナンドゲート６１から構成される。ＣＰＵ１１の出力
する２４ビットのアドレスＡ0 −Ａ23のうち、上位４ビ
ットＡ20−Ａ23はアンドゲート５１に供給され、Ａ20−
Ａ23がオール“１”（１６進表現でＦ）であるか否かが
検出される。この４ビットＡ20−Ａ23はノアゲート５３
にも供給され、Ａ20−Ａ23がオール“０”（１６進表現
で０）であるか否かが検出される。アンドゲート５１と
ノアゲート５３の両出力はオアゲート５５に供給され
る。

【００４１】オアゲート５５の出力とアドレスビットＡ
17-19 はアンドゲート５７に供給され、アドレスビット
Ａ20−Ａ23がオール“１”または“０”であって、且つ
アドレスビットＡ17-19 オール“１”であるか否かが検
出される。即ち、アドレスＡ0-23 がＦＦ××××，Ｆ
Ｅ××××，０Ｆ××××，０Ｅ××××のいずれかで
あるか否か（××××は００００−ＦＦＦＦの範囲の任
意の値）が検出される。アドレスビットＡ16と制御信号
ＤＩＳＥ＃はオアゲート５９に供給される。

【００４２】アンドゲート５７とオアゲート５９の両出
力はナンドゲート６１に供給される。ナンドゲート６１
は、アンドゲート５７およびオアゲート５９の両出力が
いずれもハイレベルの場合に、アクティブなローレベル
のチップセレクト信号ＲＯＭＣＳ＃を出力する。これに
対し、アンドゲート５７およびオアゲート５９の両出力
のうちの少なくとも一方がローレベルの場合、アクティ
ブでないハイレベルのチップセレクト信号ＲＯＭＣＳ＃
を出力する。

【００４３】以上に述べたマスク回路４９の構成によ
り、図４（ｂ）に示される状態において、ＣＰＵ１１か
ら、ＢＩＯＳ−ＲＯＭ１７の６４Ｋバイトから１２８Ｋ
バイトまでの領域内を指定するアドレスが出力された場
合には、Ａ16が“０”（ローレベル）のため、信号ＤＩ
ＳＥ＃をローレベルにしているならば、チップセレクト
信号ＲＯＭＣＳ＃がハイレベルとなってＢＩＯＳ−ＲＯ
Ｍ１７はチップディセーブル状態になる。これにより、
ＢＩＯＳ−ＲＯＭ１７のアクセスが禁止される。換言す
ると、Ｅ０００：００００−Ｅ０００：ＦＦＦＦの範囲
のアドレスがマスクされる。このマスク回路４９の動作
の詳細は後述する。 次に、上記制御信号ＩＮＶ（図
５）、制御信号ＤＩＳＥ＃（図５，図６）、および制御
信号ＲＯＭＰＲＧ（図５）を生成する回路について、図
７を参照して説明する。

【００４４】図７に示されるように、３つのＤ型フリッ
プフロップ（Ｄ型ＦＦ）７１，７３，７５のローアクテ
ブのクリア端子（ＣＬＲ）には、図１に示す電源コント
ローラ３９から供給されるローアクテブのパワーオンリ
セット信号が共通に供給される。

【００４５】３つのＤ型ＦＦ７１，７３，７５の各デー
タ入力端子（Ｄ）には、ＣＰＵ１１からそれぞれ独立の
Ｉ／Ｏデータ（１ビット）が供給され、そのクロック端
子（ＣＫ）には、ＣＰＵ１１からのＩ／Ｏライト信号が
供給される。Ｄ型ＦＦ７１の逆相出力ＱＮは信号ＤＩＳ
Ｅ＃となり、Ｄ型ＦＦ７３の正相出力Ｑは信号ＩＮＶと
なり、Ｄ型ＦＦ７５の正相出力Ｑは信号ＲＯＭＰＲＧと
なる。

【００４６】次に、上記構成のシステムの概略動作を図
８のフローチャートを参照して説明する。この構成のシ
ステムは、電源立ち上げ後、図８に示されるように、ま
ずＢＩＯＳ−ＲＯＭ１７のブートブロック１７２に記憶
されたプログラムに従って動作する（ステップＰ１）。
ここでは、本システムは、ＥＸＯＲゲート４７によるア
ドレス変換を行わずにブートブロック１７２をアクセス
して、ファージャンプ命令１７３、ＢＩＯＳ−ＲＯＭ１
７の記憶内容の巡回冗長検査（ＣＲＣ；Cyclic Redunda
ncy Check ）を行うためのＣＲＣルーチン１７４等を実
行する。

【００４７】ＣＲＣが成功（ＣＲＣエラーなし）の場
合、本システムは、図８に示されるステップＰ２の処理
を行う。ステップＰ２において、本システムは、図４
（ｂ）に示される状態となるように、ＢＩＯＳ−ＲＯＭ
１７のアドレスを変換する。またステップＰ２におい
て、本システムは、ＢＩＯＳ−ＲＯＭ１７の６４−１２
８Ｋバイトの領域のアドレス、即ちＥ０００：００００
−Ｅ０００：ＦＦＦＦの範囲のアドレス、をマスクし、
以後、ＢＩＯＳ−ＲＯＭ１７の０−６４Ｋバイトの領域
に記憶されているＢＩＯＳおよびシステムメモリ１３に
記憶されているアプリケーションプログラムに従って動
作する。

【００４８】一方、ＣＲＣが不成功（ＣＲＣエラーあ
り）の場合、本システムは、図１０を参照して後述する
ＢＩＯＳ書き換え用のフロッピーディスク（ＦＤ）８０
に記憶されたＢＩＯＳファイル８１を、フロッピーディ
スクドライブ（内部ＦＤＤ）２５からＢＩＯＳ−ＲＯＭ
１７に転送し、ＢＩＯＳ−ＲＯＭ１７の記憶内容を修復
する（ステップＰ３）。

【００４９】次に、図８に示された動作を、図９のフロ
ーチャートを参照して、より詳細に説明する。まず本シ
ステムの電源スイッチがオンされると、電源コントロー
ラ３９はローレベルのパワーオンリセット信号を出力す
る。このパワーオンリセット信号は、図７に示す３つの
Ｄ型ＦＦ７１，７３，７５のクリア端子（ＣＬＲ）に共
通に供給される。これにより、ＤＦＦ７１，７３，７５
はいずれもクリアされ、信号ＤＩＳＥ＃はハイレベルに
なり、信号ＩＮＶと信号ＲＯＭＰＲＧはローレベルにな
る。

【００５０】電源コントローラ３９からのパワーオンリ
セット信号は、ＣＰＵ１１にも供給される。これにより
ＣＰＵ１１はリセットされる（ステップＳ１）。すると
ＣＰＵ１１は、ファージャンプ命令を実行するための初
期アドレス、例えばＦＦＦＦＦ０と、メモリリード命令
を出力する（Ｓ２）。この命令がＣＰＵ１１にてデコー
ドされると、メモリリード信号ＭＥＭＲＤ＃がアクティ
ブレベル（ローレベル）となる。

【００５１】ＣＰＵ１１から出力されたアドレス（ＦＦ
ＦＦＦ０）のうちのアドレスビットＡ16は、Ｄ型ＦＦ７
３からの信号ＩＮＶと共にＥＸＯＲゲート４７に供給さ
れる。ここで信号ＩＮＶはローレベルであるため、アド
レスビットＡ16はＥＸＯＲゲート４７を介してそのまま
ＢＩＯＳ−ＲＯＭ１７に供給される。このＢＩＯＳ−Ｒ
ＯＭ１７には、ＣＰＵ１１から出力されたアドレス（Ｆ
ＦＦＦＦ０）のうちのアドレスビットＡ 0-15 もそのま
ま供給される。

【００５２】この場合、ＣＰＵ１１からは、ＢＩＯＳ−
ＲＯＭ１７のアドレスが図４（ａ）に示されるように見
える。したがって、ＣＰＵ１１から出力されたアドレス
ＦＦＦＦＦ０のうちのアドレスビットＡ 0-16 （１ＦＦ
Ｆ０）により、ＢＩＯＳ−ＲＯＭ１７のブートブロック
１７２がアドレッシングされる。すると、そのブートブ
ロック１７２のアドレス１ＦＦＦ０から始まる領域に記
憶されているファージャンプ命令１７３とブートブロッ
ク１７２内でのジャンプ先を示すベクタアドレスが読み
出される。ＣＰＵ１１は、このファージャンプ命令１７
３をベクタアドレスに従って実行する（ステップＳ
３）。ファージャンプ命令１７３が実行された後は、Ｂ
ＩＯＳ−ＲＯＭ１７の１２８Ｋバイトの領域は、ＣＰＵ
１１からは、図３に示したように、１６Ｍバイトのメモ
リ空間の０−１Ｍバイトの領域の最後（High側）の１２
８Ｋバイト領域に存在するように見える。

【００５３】ベクタアドレスで指示されるジャンプ先に
は、ＢＩＯＳ−ＲＯＭ１７の記憶内容のＣＲＣ実行のた
めのＣＲＣルーチン１７４が記憶されている。したがっ
て、ファージャンプ命令１７３が実行されると、それに
続いて、ＢＩＯＳ−ＲＯＭ１７の記憶内容のＣＲＣ（Cy
clic Redundancy Check ）が、ＣＲＣルーチン１７４に
従って行われる（ステップＳ４）。

【００５４】ＣＲＣルーチン１７４の実行の結果、ＢＩ
ＯＳ−ＲＯＭ１７のＣＲＣが成功（ＣＲＣエラーなし）
と判別された場合（ステップＳ５）、ＣＰＵ１１はアド
レス変換並びにアドレスのマスクのためのルーチン１７
５に従って、Ｄ型ＦＦ７１，７３にそれぞれハイレベル
のＩ／Ｏデータをセットする（ステップＳ６）。これに
より、信号ＤＩＳＥ＃はローレベルとなり、信号ＩＮＶ
はハイレベルとなる。そしてＣＰＵ１１は、ＢＩＯＳ−
ＲＯＭ１７の０−６４Ｋバイトの領域に記憶されている
ＢＩＯＳおよびシステムメモリ１３に記憶されているア
プリケーションプログラムに従って動作する（ステップ
Ｓ７）。

【００５５】さて、ＣＰＵ１１がＢＩＯＳをアクセスす
る際には、従来のパーソナルコンピュータにおけるＢＩ
ＯＳアクセスの場合と同様に、Ｆ０００：００００−Ｆ
０００：ＦＦＦＦ（即ちＦ００００−ＦＦＦＦＦ）の範
囲内のアドレスを出力する。この場合、もし、以下に述
べるＥＸＯＲゲート４７によるアドレス変換が行われず
に、このＢＩＯＳアクセスのためのアドレスによりＢＩ
ＯＳ−ＲＯＭ１７がアクセスされたならば、図４（ａ）
からも明らかなように、ＢＩＯＳ−ＲＯＭ１７内のブー
トブロック１７２またはシステムマネージメントルーチ
ンがアクセスされるという不都合が生じる。しかし本実
施形態では、ＥＸＯＲゲート４７によるアドレス変換に
より、ＢＩＯＳ−ＲＯＭ１７内のＢＩＯＳを正しくアク
セスすることができる。

【００５６】まず、上記ステップＳ６の処理により、信
号ＩＮＶがハイレベルになると、ＣＰＵ１１からＢＩＯ
Ｓをアクセスするために出力されたアドレスＦ××××
（××××は００００−ＦＦＦＦの範囲内のいずれか）
のうちのＡ16は、ＥＸＯＲゲート４７によりレベルを反
転されて、“１”から“０”に変換される。そして、こ
の論理値が“０”に変換されたＡ16がＢＩＯＳ−ＲＯＭ
１７に供給される。一方、上記アドレスＦ××××のう
ちのＡ 0-15 はそのままＢＩＯＳ−ＲＯＭ１７に供給さ
れる。

【００５７】このように、ＣＰＵ１１からＢＩＯＳをア
クセスするために出力されたアドレスＦ××××はＥ×
×××に変換されてＢＩＯＳ−ＲＯＭ１７に供給され
る。この結果、ＢＩＯＳ−ＲＯＭ１７の０−６４Ｋバイ
トの領域内、即ちＢＩＯＳがアクセスされる。そしてＣ
ＰＵ１１は、上記したように、このＢＩＯＳおよびシス
テムメモリ１３に記憶されたアプロケーションプログラ
ムに従って動作する通常状態に入る。

【００５８】この状態で、ＣＰＵ１１がアドレスＥ××
××を出力したものとする。このアドレスのＥ××××
の最上位桁（１６進数値Ｅ）のうちの最下位ビットであ
るアドレスビットＡ16はローレベル（“０”）である。
また、信号ＤＩＳＥ＃もローレベルである。したがっ
て、アドレスビットＡ16と信号ＤＩＳＥ＃が供給される
オアゲート５９の出力はローレベルとなる。この場合、
ナンドゲート６１の出力、即ち、チップセレクト信号Ｒ
ＯＭＣＳ＃はハイレベルとなり、ＢＩＯＳ−ＲＯＭ１７
はアクセス禁止状態となる。

【００５９】このように本実施形態によれば、ＣＰＵ１
１がＢＩＯＳおよびアプリケーションプログラムに従っ
て動作する通常状態では、アドレスＥ０００：００００
−Ｅ０００：ＦＦＦＦの範囲内のアドレスがマスクされ
る。したがって通常状態では、このアドレス範囲の６４
Ｋバイトのメモリ空間を、ＢＩＯＳ−ＲＯＭ１７以外に
開放することができ、メモリ空間の効率的使用が可能と
なる。また、この開放されたメモリ空間を、ＢＩＯＳ−
ＲＯＭ１７以外のメモリの領域或いはＩ／Ｏ領域に割り
当てて、その領域をアクセスしても、ＢＩＯＳ−ＲＯＭ
１７（の６４Ｋ−１２８Ｋバイトの領域）が誤ってアク
セスされたり、同ＢＩＯＳ−ＲＯＭ１７に記憶されてい
るシステムマネージメントルーチンが書き換えられる虞
はない。

【００６０】一方、上記ステップＳ５でＣＲＣが不成功
（ＣＲＣエラーあり）と判別された場合、ＣＰＵ１１は
ＢＩＯＳ−ＲＯＭ１７のブートブロック１７２に記憶さ
れた初期化ルーチン１７６に従い、ＢＩＯＳ−ＲＯＭ１
７のメインブロック１７１の内容を正しいデータに書き
換えるのに必要な、初期化処理を行う（ステップＳ
８）。即ちＣＰＵ１１は、ステップＳ８において、ディ
スプレイコントローラ（ＤＩＳＰ−ＣＯＮＴ）２９の初
期化、システムメモリ１３の初期化、スーパインテグレ
ーションＩＣ（ＳＩ）２３内のＦＤＣ（フロッピーディ
スクコントローラ）の初期化、キーボードコントローラ
（ＫＢＣ）３３の初期化等を行う。

【００６１】次にＣＰＵ１１は、ＢＩＯＳ−ＲＯＭ１７
のブートブロック１７２に記憶された転送ルーチン１７
７に従い、以下のステップＳ９乃至Ｓ１３の処理を行
う。

【００６２】まずＣＰＵ１１は、ディスプレイコントロ
ーラ２９を制御して、図１０に示すようなデータ構造の
フロッピーディスク（ＦＤ）８０をフロッピーディスク
ドライブ（内部ＦＤＤ）２５に挿入すべき旨の操作案内
画面を、ディスプレイパネル３１に表示する（ステップ
Ｓ９）。この画面には、フロッピーディスク挿入後に、
キーボード（ＫＢ）３５上の任意のキーを操作すべき旨
も表示される。

【００６３】ユーザは、この表示画面上の指示に従っ
て、フロッピーディスク（ＦＤ）８０をフロッピーディ
スクドライブ（ＦＤＤ）２５に挿入し、しかる後にキー
ボード（ＫＢ）３上の任意のキーを操作する。このキー
操作はＣＰＵ１１によって検出される（ステップＳ１
０）。

【００６４】ここで、図１０に示されるフロッピーディ
スク（ＦＤ）８０について説明する。このＦＤ８０は、
ＢＩＯＳ−ＲＯＭ書き換え用のＦＤである。ＦＤ８０に
は、ＢＩＯＳファイル８１と、このＢＩＯＳファイル８
１によりＢＩＯＳ−ＲＯＭ１７の記憶内容を書き換える
（修復する）ための書き換えルーチン８２が記憶されて
いる。ＢＩＯＳファイル８１には、ＢＩＯＳとシステム
マネージメントルーチンが記憶されている。書き換えル
ーチン８２の所定位置には、このＦＤ８０がＢＩＯＳ−
ＲＯＭ書き換え用であることを示す識別データＩＤが記
憶されている。

【００６５】さてＣＰＵ１１は、上記ステップＳ１０で
キー操作が行われたことを検出すると、ＦＤＤ２５に挿
入されたＦＤの所定位置から識別データＩＤを読み込
み、同データＩＤがＢＩＯＳ−ＲＯＭ書き換え用ＦＤに
固有の正しいデータであるか否かをチェックする（ステ
ップＳ１１，Ｓ１２）。

【００６６】ステップＳ１２で識別データＩＤが誤って
いると判別された場合、ＣＰＵ１１は、ＦＤＤ２５に挿
入されたＦＤは、ＢＩＯＳ−ＲＯＭ書き換え用のＦＤ８
０ではないものと判断し、ステップＳ９にリターンす
る。

【００６７】一方、ステップＳ１２で識別データＩＤが
正しいと判別された場合、ＣＰＵ11は、ＦＤＤ２５には
ＢＩＯＳ−ＲＯＭ書き換え用のＦＤ８０（図１０）が正
しく挿入されているものと判断し、ＦＤ８０内に記憶さ
れている書き換えルーチン８２をシステムメモリ１３に
転送する（ステップＳ１３）。

【００６８】以後、ＣＰＵ１１はシステムメモリ１３に
転送された書き換えルーチン８２に従って、以下のステ
ップＳ１４乃至Ｓ１６の処理を行う。まずＣＰＵ１１
は、図７に示すＤ型ＦＦ７５にハイレベルのＩ／Ｏデー
タをセットする（ステップＳ１４）。これにより、信号
ＲＯＭＰＲＧがハイレベルとなり、スイッチ４５が＋１
２Ｖ側に切り替わる。すると、フラッシュメモリで構成
されたＢＩＯＳ−ＲＯＭ１７の端子ＰＲＯＧに＋１２Ｖ
が供給され、ＢＩＯＳ−ＲＯＭ１７へのデータ書き込み
が可能となる。

【００６９】このとき、Ｄ型ＦＦ７１，７３は、電源リ
セットされた際と同一状態（クリア状態）にあり、した
がって信号ＤＩＳＥ＃はハイレベル、信号ＩＮＶはロー
レベルとなっている。信号ＩＮＶがローレベルの場合、
ＣＰＵ１１からのアドレスビットＡ16はそのままＢＩＯ
Ｓ−ＲＯＭ１７に供給される。しかも信号ＤＩＳＥ＃が
ハイレベルであることから、マスク回路４９内のアンド
ゲート５７の出力がハイレベルとなるならば、アドレス
ビットＡ16の値に関わりなく信号ＲＯＭＣＳ＃はローレ
ベルとなり、ＢＩＯＳ−ＲＯＭ１７のアクセスが可能と
なる。

【００７０】ここで、アンドゲート５７の出力がハイレ
ベルとなる条件は２つある。第１の条件は、アドレスビ
ットＡ17-23 がオール“１”であること、即ちアドレス
Ａ 0-23 がＦＦ××××（Ａ16＝“１”の場合）または
ＦＥ××××（Ａ16＝“０”の場合）であることであ
る。この第１の条件を満足するアドレスの範囲は、図３
に示す１６Ｍバイトのメモリ空間上の、１５Ｍバイトか
ら１６Ｍバイトまでの領域のうちの最後（High側）の１
２８Ｋバイト領域を示すＦＥ００００−ＦＦＦＦＦＦで
ある。第２の条件は、アドレスビットＡ17-19 がオール
“１”で且つアドレスビットＡ20-23 がオール“０”で
あること、即ちアドレスＡ 0-23 が０Ｆ××××（Ａ16
＝“１”の場合）または０Ｅ××××（Ａ16＝“０”の
場合）であることである。この第２の条件を満足するア
ドレスの範囲は、図３に示す１６Ｍバイトのメモリ空間
上の、０から１Ｍバイトまでの領域のうちの最後（High
側）の１２８Ｋバイト領域を示す０Ｅ００００−０ＦＦ
ＦＦＦである。

【００７１】したがって、本実施形態では、上記ステッ
プＳ１４によりＢＩＯＳ−ＲＯＭ１７の端子ＰＲＯＧに
＋１２Ｖが供給されるようになると、ＣＰＵ１１から出
力されるアドレスビットＡ17-23 が上記の条件を満足す
るならば、アドレスビットＡ16の値に拘りなく信号ＲＯ
ＭＣＳ＃はローレベルとなり、ＢＩＯＳ−ＲＯＭ１７の
アクセスが可能となる。即ち、ＢＩＯＳ−ＲＯＭ１７の
メインブロック１７１全域がライトアクセス可能とな
る。

【００７２】そこでＣＰＵ１１は、上記ステップＳ１４
の実行により、ＢＩＯＳ−ＲＯＭ１７に対するデータ書
き込みが可能なようにすると、ＦＤＤ２５に挿入されて
いるＦＤ８０上のＢＩＯＳファイル８１の内容をＢＩＯ
Ｓ−ＲＯＭ１７に転送し、上記の条件を満足するアドレ
スを用いて、ＢＩＯＳファイル８１の内容をＢＩＯＳ−
ＲＯＭ１７のメインブロック１７１に書き込む制御を行
う（ステップＳ１５）。このようにして、ＣＲＣエラー
が発見されたＢＩＯＳ−ＲＯＭ１７のメインブロック１
７１の内容が、ＢＩＯＳ−ＲＯＭ書き換え用のＦＤ８０
に記憶されているＢＩＯＳファイル８１の内容に書き換
えられる。

【００７３】ＣＰＵ１１は、ＢＩＯＳ−ＲＯＭ１７の内
容の書き換えを終了すると、ディスプレイコントローラ
２９を制御して、システムの電源を一旦切り、その電源
を再投入すべき旨の操作案内を、ディスプレイパネル３
１に表示する（ステップＳ１６）。電源再投入後のシス
テムの動作は、上述の一連の動作と同一である。

【００７４】以上説明したように、上記実施形態におい
ては、フラッシュメモリをＢＩＯＳ−ＲＯＭ１７として
使用し、電源リセット直後は、その終端エリア（１２０
−１２８Ｋバイト）に存在するブートブロック１７２の
アクセスを可能とした。また、通常状態では、ＣＰＵ１
１からは、従来のパーソナルコンピュータとの互換性を
有するＢＩＯＳが記憶されている領域（０−６４Ｋバイ
ト）がＢＩＯＳ−ＲＯＭ１７の終端エリア側の領域（６
４−１２８Ｋバイト）に存在するかのように見えていて
も、ＣＰＵ１１から出力されるアドレスを変換すること
により、更に具体的に述べるならばアドレスビットＡ16
のビットを反転することにより、このＢＩＯＳをアクセ
ス可能とした。

【００７５】また、上記実施形態では、通常状態におい
て、ＢＩＯＳ−ＲＯＭ１７上のＢＩＯＳ以外の記憶領域
（６４−１２８Ｋバイト）に対するＣＰＵ１１のアクセ
スを禁止するために、この領域内を指示するアドレスを
マスクしている。したがって、この領域に割り当てられ
ているメモリ空間を、ＢＩＯＳ−ＲＯＭ１７以外に開放
することができる。また、この開放されたメモリ空間
を、ＢＩＯＳ−ＲＯＭ１７以外のメモリの領域或いはＩ
／Ｏ領域に割り当てて、その領域をアクセスしても、Ｂ
ＩＯＳ−ＲＯＭ１７が誤ってアクセスされる虞はない。

【００７６】更に、上記実施形態においては、電源投入
後、ＢＩＯＳ−ＲＯＭ１７の内容に誤りが発見された際
に、ＢＩＯＳ−ＲＯＭ書き換え用ＦＤ８０からのデータ
でＢＩＯＳ−ＲＯＭ１７の内容を正しいデータに書き換
えることを可能としたので、装置の筐体を開けて、ＢＩ
ＯＳ−ＲＯＭ１７を取り替えるといった煩雑な作業が不
要となる。

【００７７】なお、本実施形態においては、ＣＰＵ１１
が電源リセット以外の要因でリセットされても、Ｄ型Ｆ
Ｆ７１，７３，７５はリセットされない。したがって、
電源リセット以外のリセットが発生しても、ＢＩＯＳ−
ＲＯＭ１７上のＢＩＯＳ以外の記憶領域（６４−１２８
Ｋバイト）、即ちブートブロック１７２およびシステム
マネージメントルーチンの記憶領域へのアクセスが禁止
された状態が維持される。

【００７８】［第２の実施形態］前記第１の実施形態に
おいては、電源リセット後、ＢＩＯＳ−ＲＯＭ１７の内
容に対するＣＲＣの実行でエラーが発見された際に、Ｂ
ＩＯＳ−ＲＯＭ書き換え用のＦＤ８０に記憶されたＢＩ
ＯＳファイル８１を、フラッシュメモリで構成されたＢ
ＩＯＳ−ＲＯＭ１７に転送するようにしている。しか
し、上気実施形態に限定されず、例えば、ＢＩＯＳのバ
ージョンアップなどの場合に、必要に応じてＢＩＯＳ−
ＲＯＭ１７の内容を書き換えられるようにすると便利で
ある。そこで、この種の書き換えを可能とした第２の実
施形態を、主として図１のシステム構成図、図１１のブ
ロック図および図１２のフローチャートを参照して説明
する。なお、図１２において、図９と同一の処理ステッ
プには同一符号を付してある。

【００７９】この実施形態では、例えば図１１に示され
る１ビットのＩ／Ｏレジスタ９１の所定のピン（Ｉ／Ｏ
ポート）９２が強制的に接地されると、ＣＰＵ１１が、
図１０に示したフロッピーディスク（ＦＤ）８０からＢ
ＩＯＳ−ＲＯＭ１７へＢＩＯＳファイル８１の転送を行
う。

【００８０】図１１に示されるように、Ｉ／Ｏレジスタ
９１のピン９２は抵抗９３を介して電源電圧＋Ｖにプル
アップされている。ピン９２と接地（ＧＮＤ）間にはス
イッチ９４が設けられている。そこで、ユーザが、この
スイッチ９４をオン操作すると、プルアップされたピン
９２は強制的に接地される。

【００８１】このため、システムの電源が既にオンされ
ているならば、スイッチ９４がオン操作された際に、Ｉ
／Ｏレジスタ９１にローレベルの信号がセットされる。
またスイッチ９４のオン操作時にシステム電源がオンさ
れていなければ、その後システム電源がオンされた際
に、Ｉ／Ｏレジスタ９１にローレベルの信号がセットさ
れる。また、システムの電源スイッチをオンしながら、
このスイッチ９４をオン操作した際にも、Ｉ／Ｏレジス
タ９１にローレベルの信号がセットされる。

【００８２】さて、システムの電源スイッチがオンされ
ると、電源コントローラ３９からパワーオンリセット信
号が出力され、前記第１の実施形態と同様に、ＣＰＵ１
１はリセットされる（図１２ステップＳ１）。このと
き、ＤＦＦ７１，７３，７５はいずれもクリアされ、信
号ＤＩＳＥ＃はハイレベルになり、信号ＩＮＶと信号Ｒ
ＯＭＰＲＧはローレベルになる。

【００８３】ＣＰＵ１１は、リセットされると、ファー
ジャンプ命令を実行するための初期アドレスＦＦＦＦＦ
０とメモリリード命令を出力して、ＢＩＯＳ−ＲＯＭ１
７のブートブロック１７２からファージャンプ命令１７
３とベクタアドレスを読み出し（図１２ステップＳ
２）、同命令１７３をベクタアドレスに従って実行する
（図１２ステップＳ３）。ここまでの動作は、図９のフ
ローチャートを参照して説明した前記実施形態と同様で
ある。

【００８４】ベクタアドレスで指示されるジャンプ先に
は、前記実施形態と異なり、図１１に示すＩ／Ｏレジス
タ９１の内容（状態）を読み、その内容によって分岐す
るためのプログラムが記憶されている。

【００８５】ＣＰＵ１１は、このプログラムに従って、
レジスタ９１の内容を読み込み（図１２ステップＳ２
１）、ローレベルであるか否かをチェックする（図１２
ステップＳ２２）。このステップＳ２２で、Ｉ／Ｏレジ
スタ９１の内容がローレベルであることが判別されたな
らば、前記実施形態でＣＲＣエラーが検出された場合と
同様に、ＢＩＯＳ−ＲＯＭ１７のブートブロック１７２
に記憶された初期化ルーチン１７６に分岐する。

【００８６】以後、前記実施形態と同様に、初期化ルー
チン１７６、更にブートブロック１７２上の転送ルーチ
ン１７７に従う、図９に示すステップＳ８乃至Ｓ１３の
処理が実行される。これにより、ＢＩＯＳ−ＲＯＭ書き
換え用のフロッピーディスク（ＦＤ）８０がフロッピー
ディスクドライブ（ＦＤＤ）２５に正しく挿入されてい
るならば、このＦＤ８０に記憶されている書き換えルー
チン８２がシステムメモリ１３に転送される。

【００８７】次に、このシステムメモリ１３に転送され
た書き換えルーチン８２に従い、図９に示すステップＳ
１４乃至Ｓ１６の処理が実行される。これにより、ＦＤ
８０に記憶されているＢＩＯＳファイル８１がＢＩＯＳ
−ＲＯＭ１７のメインブロック１７１に転送され、同ブ
ロック１７１の内容が書き換えられる。そして、ステッ
プＳ１６で表示された指示に従い、ユーザがシステムの
電源を一旦切り、しかる後にその電源を再投入すると、
上述の電源リセット時の一連の動作が行われる。

【００８８】一方、上記ステップＳ２２で、Ｉ／Ｏレジ
スタ９１の内容がローレベルでないことが判別されたな
らば、即ちＩ／Ｏレジスタ９１のピン９２が接地されて
いないならば、前記実施形態でファージャンプ命令１７
３が実行された場合と同様に、ＣＲＣルーチン１７４に
ジャンプし、図９に示すステップＳ４以降の処理が行わ
れる。

【００８９】このように、第２の実施形態によれば、Ｂ
ＩＯＳ−ＲＯＭ１７の内容に誤りがあるか否かに無関係
に、ＢＩＯＳ−ＲＯＭ１７の書き換えを任意に行うこと
が可能となる。

【００９０】なお、上記実施形態では、スイッチ９４を
操作してＩ／Ｏレジスタ９１のピン９２を強制的に接地
することにより、電源リセットの際に、ＢＩＯＳ−ＲＯ
Ｍ１７の書き換えのための処理が行われる構成とした。
しかし、これに限定されず、例えば、キーボード（Ｋ
Ｂ）３５の特定キーの操作により、この書き換え処理が
行われるようにしてもよい。

【００９１】また、上記の書き換え処理を、電源リセッ
トの際に限らず、通常状態に行うことも可能である。但
し、このためには、スイッチ９４のオン操作により書き
換え処理を行う方式では、通常状態においてスイッチ９
４がオン操作されたことを、ＣＰＵ１１がＩ／Ｏレジス
タ９１を定期的にリードするか、スイッチ９４がオン操
作された際にＣＰＵ１１に割り込みが入る構成とする必
要がある。

【００９２】ここで、通常状態におけるＢＩＯＳ−ＲＯ
Ｍ１７の書き換えについて簡単に説明する。まずＣＰＵ
１１は、通常状態においてスイッチ９４がオン操作され
たこと、或いはキーボード（ＫＢ）３５の特定キーが操
作されたことを検出すると、ＢＩＯＳ−ＲＯＭ１７上の
ＢＩＯＳに従って、ＤＦＦ７１，７３にローレベルをセ
ットし、電源リセット時と同一の状態に設定する。

【００９３】次に、ＣＰＵ１１は、図９に示すステップ
Ｓ８乃至Ｓ１３と同様の処理を行う。但し、この処理
は、ＢＩＯＳ−ＲＯＭ１７上のＢＩＯＳに従って行われ
る点で、、ＢＩＯＳ−ＲＯＭ１７のブートブロック１７
２に記憶されているプログラムに従って行われる図９に
示すステップＳ８乃至Ｓ１３と異なる。このステップＳ
８乃至Ｓ１３と同様の処理が実行されると、ＢＩＯＳ−
ＲＯＭ書き換え用のフロッピーディスク（ＦＤ）８０が
フロッピーディスクドライブ（ＦＤＤ）２５に正しく挿
入されているならば、ＦＤ８０に記憶されている書き換
えルーチン８２がシステムメモリ１３に転送される。

【００９４】次に、このシステムメモリ１３に転送され
た書き換えルーチン８２に従い、図９に示すステップＳ
１４乃至Ｓ１６と同様の処理が実行される。これによ
り、ＦＤ８０に記憶されているＢＩＯＳファイル８１が
ＢＩＯＳ−ＲＯＭ１７のメインブロック１７１に転送さ
れ、同ブロック１７１の内容が書き換えられる。ここで
ユーザがシステムの電源を一旦切り、しかる後にその電
源を再投入すると、上述の電源リセット時の一連の動作
が行われる。

【００９５】なお、上記実施形態においては、フロッピ
ーディスクドライブ（ＦＤＤ）２５からＢＩＯＳ−ＲＯ
Ｍ１７にＢＩＯＳファイル８１を転送したが、これに限
るものではない。例えばハードディスクドライブ（ＨＤ
Ｄ）２１に装着されているハードディスクの所定領域
に、図１０に示したようなＢＩＯＳファイル８１と書き
換えルーチン８２を記憶しておき、このＨＤＤ２１から
ＢＩＯＳ−ＲＯＭ１７にＢＩＯＳファイル８１を転送す
るようにしてもよい。この場合、ＣＰＵ１１は図９に示
すステップＳ８と同様の初期化処理の後、このＨＤＤ２
５からシステムメモリ１３に書き換えルーチン８２を転
送し、以後図９に示すステップＳ１４乃至Ｓ１６と同様
の処理により、ＨＤＤ２５からＢＩＯＳ−ＲＯＭ１７に
ＢＩＯＳファイル８１を転送すればよい。したがって、
図９に示すステップＳ９乃至Ｓ１２に相当する処理は不
要となる。また、他の外部記憶装置、例えば、光ディス
ク装置、メモリカード、拡張装置等からＢＩＯＳ−ＲＯ
Ｍ１７へＢＩＯＳファイルを転送するようにしてもよ
い。

【００９６】

【発明の効果】以上詳述したように本発明によれば、読
み出し専用ブート領域を持つフラッシュメモリがコンピ
ュータのＢＩＯＳメモリ（ＢＩＯＳ−ＲＯＭ）として用
いられ、且つ当該読み出し専用ブート領域が確保された
第１の記憶領域とＢＩＯＳが記憶された第２の記憶領域
を異なるアドレスに割り付けた構成を適用し、電源リセ
ット時に、当該読み出し専用ブート領域に記憶された保
守プログラムを実行して、上記第２の記憶領域の内容の
エラーの有無、或いはユーザからのＢＩＯＳのバージョ
ンアップの指示の有無をチェックして、第２の記憶領域
の内容をＦＤＤ等の外部記憶装置からのＢＩＯＳの転送
により書き換えるようにしたので、ＢＩＯＳ−ＲＯＭ上
のＢＩＯＳが破壊された場合の修復や、ＢＩＯＳがバー
ジョンアップされた場合におけるＢＩＯＳ−ＲＯＭ上の
ＢＩＯＳの更新を、電源リセット時に簡単に行うことが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るパーソナルコン
ピュータのシステム構成を示すブロック図。

【図２】図１中のＢＩＯＳ−ＲＯＭ１７の構成を示すメ
モリマップ。

【図３】同ＢＩＯＳ−ＲＯＭ１７に割り当てられるメモ
リ空間を説明するための図。

【図４】電源オン直後に図１中のＣＰＵ１１から見える
ＢＩＯＳ−ＲＯＭ１７のアドレスと同ＢＩＯＳ−ＲＯＭ
１７の領域との関係、および通常状態においてＣＰＵ１
１から見えるＢＩＯＳ−ＲＯＭ１７のアドレスと同ＢＩ
ＯＳ−ＲＯＭ１７の領域との関係を対比して説明するた
めの図、

【図５】ＢＩＯＳ−ＲＯＭ１７をアドレッシングするア
ドレス回路を中心とする基本構成を示す図。

【図６】図５中のマスク回路４９の構成を示す回路図。

【図７】図５に示すアドレス回路等で使用される各種制
御信号を生成する回路のブロック図。

【図８】図１乃至図７に示されるコンピュータシステム
の動作の概略を示すフローチャート。

【図９】図８に示されるフローチャートの詳細を示すフ
ローチャート。

【図１０】ＢＩＯＳ−ＲＯＭ１７に転送されるＢＩＯＳ
ファイルを記憶したフロッピーディスク（ＦＤ）の構成
を示すデータマップ。

【図１１】本発明の第２の実施形態に係るパーソナルコ
ンピュータにおいて、図１０に示すデータマップのフロ
ッピーディスクからＢＩＯＳ−ＲＯＭ１７へのＢＩＯＳ
ファイルの転送を指示するための構成を示すブロック
図。

【図１２】図１１に示す構成を適用した際の図１のシス
テムの電源オン時の動作を説明するためのフローチャー
ト。

【符号の説明】

１１…ＣＰＵ １３…システムメモリ １５…システムバス １７…ＢＩＯＳ−ＲＯＭ １９，２３…スーパインテグレーションＩＣ（ＳＩ） ２５…内部ＦＤＤ ３１…ディスプレイパネル ３３…キーボードコントローラ（ＫＢＣ） ３５…キーボード（ＫＢ） ３９…電源コントローラ ４７…ＥＸＯＲゲート ４９…マスク回路 ５１，５７…アンドゲート ５３…ノアゲート ５５，５９…オアゲート ６１…ナンドゲート ７１，７３，７５…Ｄ型フリップフロップ ９１…Ｉ／Ｏレジスタ ４５，９４…スイッチ ８０…フロッピーディスク（ＦＤ） ８１…ＢＩＯＳファイル ８２…書き換えルーチン １７１…メインブロック １７２…ブートブロック １７３…ファージャンプ命令 １７４…ＣＲＣルーチン １７５…アドレス変換並びにアドレスマスクルーチン １７６…初期化ルーチン １７７…転送ルーチン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   （ＢＩＯＳ；Basic Input/Output System ）が記憶され
   た第２の記憶領域を持つフラッシュメモリから構成さ
   れ、前記各記憶領域には異なるアドレスが割り付けられ
   るＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された外部記憶装置
   と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記ＢＩＯＳ−ＲＯＭの記憶データが正常か否かを判別
   し、 前記ＢＩＯＳ−ＲＯＭの記憶データが異常であると判別
   されたとき、前記外部記憶装置に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送し
   て前記ＢＩＯＳ−ＲＯＭの記憶データを修復することを
   含むことを特徴とするパーソナルコンピュータ。
2. 【請求項２】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   が記憶された第２の記憶領域を持つフラッシュメモリか
   ら構成され、前記各記憶領域には異なるアドレスが割り
   付けられるＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された記憶媒体がセ
   ット可能な外部記憶装置と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記ＢＩＯＳ−ＲＯＭの記憶データが正常か否かを判別
   し、 前記ＢＩＯＳ−ＲＯＭの記憶データが異常であると判別
   され、且つ、前記記憶媒体が前記外部記憶装置にセット
   されている場合、前記記憶媒体に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送し
   て前記ＢＩＯＳ−ＲＯＭの記憶データを修復することを
   含むことを特徴とするパーソナルコンピュータ。
3. 【請求項３】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   が記憶された第２の記憶領域を持つフラッシュメモリか
   ら構成され、前記各記憶領域には異なるアドレスが割り
   付けられるＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された記憶媒体がセ
   ット可能な外部記憶装置と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記ＢＩＯＳ−ＲＯＭの記憶データが正常か否かを判別
   し、 前記ＢＩＯＳ−ＲＯＭの記憶データが異常であると判別
   されたとき、前記第２の基本入出力プログラムが記憶さ
   れた前記記憶媒体を前記外部記憶装置にセットすべきこ
   とを指示し、 前記指示後、前記外部記憶装置に前記記憶媒体がセット
   されているか否かを更に判別し、 前記記憶媒体が前記外部記憶装置にセットされていると
   判別されたとき、前記記憶媒体に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送し
   て前記ＢＩＯＳ−ＲＯＭの記憶データを修復することを
   含むことを特徴とするパーソナルコンピュータ。
4. 【請求項４】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   が記憶された第２の記憶領域を持つフラッシュメモリか
   ら構成され、前記各記憶領域には異なるアドレスが割り
   付けられるＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された外部記憶装置
   と、 電源リセット時、前記外部記憶装置に記憶された前記第
   ２の基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転
   送すべき旨の指示を入力する手段と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記入力手段からの指示に応答して、前記外部記憶装置
   に記憶された前記第２の基本入出力プログラムを前記Ｂ
   ＩＯＳ−ＲＯＭに転送して前記ＢＩＯＳ−ＲＯＭの記憶
   データを書き換えることを含むことを特徴とするパーソ
   ナルコンピュータ。
5. 【請求項５】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   が記憶された第２の記憶領域を持つフラッシュメモリか
   ら構成され、前記各記憶領域には異なるアドレスが割り
   付けられるＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された記憶媒体がセ
   ット可能な外部記憶装置と、 電源リセット時、前記記憶媒体に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送す
   べき旨の指示を入力する手段と、 前記入力手段からの指示に応答して、前記第２の基本入
   出力プログラムが記憶された前記記憶媒体を前記外部記
   憶装置にセットすべきことを指示する手段と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記指示手段による指示の後、前記記憶媒体が前記外部
   記憶装置にセットされているか否かを判別し、 前記記憶媒体が前記外部記憶装置にセットされていると
   判別されたとき、前記記憶媒体に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送し
   て前記ＢＩＯＳ−ＲＯＭの記憶データを書き換えること
   を含むことを特徴とするパーソナルコンピュータ。
6. 【請求項６】 読み出し専用ブート領域が確保され、電
   源リセット時に実行される所定の保守プログラムが記憶
   された第１の記憶領域と、第１の基本入出力プログラム
   が記憶された第２の記憶領域を持つフラッシュメモリか
   ら構成され、前記各記憶領域には異なるアドレスが割り
   付けられるＢＩＯＳ−ＲＯＭと、 第２の基本入出力プログラムが記憶された記憶媒体がセ
   ット可能な外部記憶装置と、 前記第２の基本入出力プログラムを前記外部記憶装置か
   ら前記ＢＩＯＳ−ＲＯＭに転送すべき旨の指示を入力す
   る手段と、 電源リセット直後、前記ＢＩＯＳ−ＲＯＭ上の前記ブー
   ト領域をアクセスし、システム立ち上げ後、前記ＢＩＯ
   Ｓ−ＲＯＭに記憶された前記第１の基本入出力プログラ
   ムに従う動作を行うデータ処理手段とを具備し、 前記保守プログラムは、 前記ＢＩＯＳ−ＲＯＭの記憶データが正常か否かを判別
   し、 前記入力手段から前記指示が入力されたことを検出し、 前記ＢＩＯＳ−ＲＯＭの記憶データが異常であると判別
   されたときと、前記入力手段から前記指示が入力された
   ことが検出されたとき、前記第２の基本入出力プログラ
   ムが記憶された前記記憶媒体を前記外部記憶装置にセッ
   トすべきことを指示し、 前記指示後、前記記憶媒体が前記外部記憶装置にセット
   されているか否かを更に判別し、 前記記憶媒体が前記外部記憶装置にセットされていると
   判別されたとき、前記記憶媒体に記憶された前記第２の
   基本入出力プログラムを前記ＢＩＯＳ−ＲＯＭに転送し
   て前記ＢＩＯＳ−ＲＯＭの記憶データを書き換えること
   を含むことを特徴とするパーソナルコンピュータ。