JP2000022173A - Semiconductor device containing diode structure and manufacture thereof - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
用いられるツェナーダイオードおよびその製造方法に関
する。The present invention relates to a Zener diode used for a semiconductor integrated circuit and a method for manufacturing the same.
【0002】[0002]
【従来の技術】半導体集積回路中では、ある特定の個所
の電圧差を固定(クランプ)するためにツェナーダイオ
ードが用いられている。図11〜図14に、従来のダイ
オードの例を示す。2. Description of the Related Art In a semiconductor integrated circuit, a Zener diode is used to fix (clamp) a voltage difference at a specific location. 11 to 14 show examples of a conventional diode.
【0003】まず図11の例では、シリコン基板にイオ
ン注入して形成されたnウェル101の中にp+拡散層
102を設けることでpn接合を形成し、p+拡散層1
02にアノード電極104を接続し、nウェル101に
カソード電極105を接続して外部との接続をとる。絶
縁は酸化膜103で行うように構成されている。ブレー
クダウン電圧は、pn接合における拡散層の濃度で決ま
る。即ち、nウェルまたはp+拡散層の不純物濃度を変
えることにより所望のブレークダウン電圧を得ることが
できる。しかし、ダイオードは通常半導体集積回路内の
1部品として形成され、nウェルは、pMOS形成領域
のnウェルと同時に、p+拡散層もソース・ドレイン領
域の不純物注入と同時に形成されるために、所望の電圧
が得られない問題があった。所望の電圧を得るために、
MOSとは別個に不純物注入を行うことも可能ではある
が、工程数が増えコストが上がる問題がある。First, in the example of FIG. 11, a pn junction is formed by providing ap + diffusion layer 102 in an n well 101 formed by ion implantation into a silicon substrate, and ap + diffusion layer 1 is formed.
02 is connected to the anode electrode 104 and the n-well 101 is connected to the cathode electrode 105 to establish connection with the outside. The insulation is performed by the oxide film 103. The breakdown voltage is determined by the concentration of the diffusion layer at the pn junction. That is, a desired breakdown voltage can be obtained by changing the impurity concentration of the n-well or the p + diffusion layer. However, the diode is usually formed as one component in the semiconductor integrated circuit, and the n-well is formed simultaneously with the n-well in the pMOS formation region and the p + diffusion layer is formed simultaneously with the impurity implantation in the source / drain regions. There was a problem that the voltage of the above could not be obtained. To get the desired voltage,
Although it is possible to implant impurities separately from the MOS, there is a problem that the number of steps increases and the cost increases.
【0004】一方、図12の例では、(a)に示すよう
にシリコン基板108の表面にn拡散層106とp拡散
層107を並べて形成し、横方向にpn接合を形成する
ものである。最近の微細化されたMOSFETでは、不
純物拡散層の表面をシリサイド化して低抵抗化を図るこ
とが行われるようになってきたが、このような横方向に
pn接合を形成するダイオードでは、図12(b)に示
すように、隣接したp拡散層106とn拡散層107の
表面をシリサイド化すると、それぞれの層の上に形成し
たシリサイド層110が互いに接触して短絡し、ダイオ
ードとして機能しなくなる問題がある。On the other hand, in the example of FIG. 12, an n-diffusion layer 106 and a p-diffusion layer 107 are formed side by side on the surface of a silicon substrate 108 as shown in FIG. In recent miniaturized MOSFETs, the surface of the impurity diffusion layer is silicided to reduce the resistance. However, in such a diode that forms a pn junction in the lateral direction, FIG. As shown in (b), when the surfaces of the adjacent p-diffusion layer 106 and n-diffusion layer 107 are silicided, the silicide layers 110 formed on the respective layers come into contact with each other and short-circuit, and do not function as a diode. There's a problem.
【0005】また、特開平7−326774号公報に
は、図13に示すダイオード構造が示されている。第1
導電型の半導体基板211の、フィールド酸化膜214
で区画された領域中に第1導電型の中濃度不純物層20
1、その上に第1導電型の不純物層221、この不純物
層から離れた位置に第2導電型の不純物層222が設け
られている。さらに、第1導電型の不純物層221と第
2導電型の不純物層222の間の基板上にMOS型素子
のゲート電極204が設けられ、第1導電型の不純物層
221と第2導電型の不純物層222には、配線金属2
25が多層配線用絶縁膜223に設けられたコンタクト
224を通して接続されている。この公報の記載によれ
ば、ブレークダウンは第2の導電型の高濃度不純物層2
22と第1導電型の中濃度不純物層201の間で起こ
り、そのブレークダウン電圧は、ゲート電極204に印
加される電圧によって調整できる。Japanese Patent Laid-Open No. 7-326774 discloses a diode structure shown in FIG. First
Field oxide film 214 of conductive type semiconductor substrate 211
Medium-concentration impurity layer 20 of the first conductivity type in a region defined by
1. An impurity layer 221 of the first conductivity type is provided thereon, and an impurity layer 222 of the second conductivity type is provided at a position away from the impurity layer. Further, a gate electrode 204 of a MOS element is provided on the substrate between the first conductivity type impurity layer 221 and the second conductivity type impurity layer 222, and the first conductivity type impurity layer 221 and the second conductivity type impurity layer 221 are provided. In the impurity layer 222, the wiring metal 2
25 is connected through a contact 224 provided on the insulating film 223 for multilayer wiring. According to the description of this publication, the breakdown is caused by the high-concentration impurity layer 2 of the second conductivity type.
22 and the first conductive type medium-concentration impurity layer 201, and its breakdown voltage can be adjusted by the voltage applied to the gate electrode 204.
【0006】しかし、この方法では所望のブレークダウ
ン電圧を得るためには、ゲート電極に常に一定の電圧を
印加しなければならず、またゲート電極に電圧を印加す
るための配線やコンタクトが必要になる。また、中濃度
不純物層201を形成するために、マスクパターンを形
成する工程と、ドレイン拡散層やウェルとは異なる条件
でイオン注入する工程を追加する必要がある。さらに、
ブレークダウン電圧はゲート電圧で調整可能ではあるも
のの、その電圧を調整可能にするためには、図11の例
と同様、濃度を所望の値になるように制御する必要があ
る。However, in this method, in order to obtain a desired breakdown voltage, a constant voltage must always be applied to the gate electrode, and wires and contacts for applying a voltage to the gate electrode are required. Become. In addition, in order to form the medium-concentration impurity layer 201, it is necessary to add a step of forming a mask pattern and a step of implanting ions under conditions different from those of the drain diffusion layer and the well. further,
Although the breakdown voltage can be adjusted by the gate voltage, it is necessary to control the concentration to a desired value as in the example of FIG. 11 in order to make the voltage adjustable.
【0007】また、特開平9−148591号公報に
は、図14(公報の図1に相当する。)に示すダイオー
ド構造が示されている。本発明に関連するダイオード構
造部分D2のみを説明する。D2は、pアノード領域3
09bを、拡散用窓313から不純物を拡散して形成し
たn+ウォール領域306の表面層に形成されている。
この記載によれば、n+ウォール領域の表面濃度は約7
×1018cm-3で拡散深さは約11μmである。この図
のように、フィールド酸化膜311に形成された拡散用
窓313から横に3μm(W)程離れた領域にpアノー
ド領域309bを形成すれば、表面濃度は約1×1018
cm-3程度であり、ダイオードの逆阻止電圧はちょうど
7.5V程度となるとしている。そして図14のpアノ
ード領域309bの太線部でブレイクダウン電圧が決定
されるとしている。ドレインコンタクト領域308b
が、ダイオードのカソードを兼ねている。Japanese Patent Application Laid-Open No. 9-148591 discloses a diode structure shown in FIG. 14 (corresponding to FIG. 1 in the publication). Only the diode structure D2 related to the present invention will be described. D2 is the p anode region 3
09b is formed in the surface layer of the n + wall region 306 formed by diffusing impurities from the diffusion window 313.
According to this description, the surface concentration of the n + wall region is about 7
At 10 18 cm -3 , the diffusion depth is about 11 μm. As shown in this figure, if the p anode region 309b is formed in a region about 3 μm (W) away from the diffusion window 313 formed in the field oxide film 311, the surface concentration becomes about 1 × 10 18
cm −3 , and the reverse blocking voltage of the diode is about 7.5 V. The breakdown voltage is determined by the thick line portion of the p anode region 309b in FIG. Drain contact region 308b
However, it also serves as the cathode of the diode.
【0008】即ちこの構造において、n+ウォール領域
306は高濃度に不純物ドープされた領域であり、しか
も拡散用窓313から不純物ドープされ、表面において
も拡散用窓313から横方向に濃度分布を持つ。そこ
で、ブレイクダウン電圧が不純物濃度に依存することを
利用し、n型不純物の濃度が適当な値まで下がった位置
にpアノード領域309bを形成することでダイオード
の電圧を決めようというものである。That is, in this structure, the n + wall region 306 is a region which is heavily doped with impurities, is doped with impurities from the diffusion window 313, and has a concentration distribution in the surface also in the lateral direction from the diffusion window 313. . Therefore, utilizing the fact that the breakdown voltage depends on the impurity concentration, the voltage of the diode is determined by forming the p anode region 309b at a position where the concentration of the n-type impurity has decreased to an appropriate value.
【0009】しかし、通常のCMOS工程の中で、この
ような高不純物濃度でしかも横方向にも所定の濃度分布
を持つn+ウォール領域306を形成するのは、工程数
が増大する問題があるばかりでなく、横方向の濃度勾配
の製造バラツキを低減することは困難であり、ブレーク
ダウンもばらつき易い。また、スペーサに相当する符号
320で示したものが何によりどのように形成されてい
るかも不明であり、通常のCMOS工程の中で形成する
ことは何ら記載がない。また、表面がシリサイド化され
ていないために、抵抗が高くなり急峻なブレークダウン
の電流−電圧特性が得られない問題もある。However, forming the n + wall region 306 having such a high impurity concentration and a predetermined concentration distribution in the lateral direction in a normal CMOS process involves a problem that the number of steps increases. In addition, it is difficult to reduce the manufacturing variation of the concentration gradient in the lateral direction, and the breakdown is apt to vary. Further, it is not clear how and what is formed by the reference numeral 320 corresponding to the spacer, and there is no description of the formation in a normal CMOS process. In addition, since the surface is not silicided, there is a problem that the resistance is increased and a current-voltage characteristic of a steep breakdown cannot be obtained.
【0010】[0010]
【発明が解決しようとする課題】本発明は、このような
問題点に鑑みてなされたものであり、CMOS形成と同
一の工程により、任意の所望のブレークダウン電圧を得
ることが可能で、さらに特性の優れたダイオードを有す
る半導体装置およびその製造方法を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and it is possible to obtain an arbitrary desired breakdown voltage by the same process as the CMOS formation. An object of the present invention is to provide a semiconductor device having a diode having excellent characteristics and a method for manufacturing the same.
【0011】[0011]
【課題を解決するための手段】本発明は、シリコン基板
上に設けられたpn接合によるダイオード構造を含む半
導体装置において、CMOSが形成されたシリコン基板
上に、n拡散層と、p拡散層と、このn拡散層とp拡散
層の間の基板表面上に設けられ、MOSFETのゲート
電極と同一構造で、ブレークダウン電圧に対応する所定
の長さのスペーサとを有するダイオード構造を含む半導
体装置に関する。SUMMARY OF THE INVENTION The present invention relates to a semiconductor device including a pn junction diode structure provided on a silicon substrate, wherein an n diffusion layer, a p diffusion layer and a p diffusion layer are formed on a silicon substrate on which a CMOS is formed. A semiconductor device including a diode structure provided on the surface of the substrate between the n-type diffusion layer and the p-type diffusion layer and having the same structure as the gate electrode of the MOSFET and having a predetermined length corresponding to the breakdown voltage. .
【0012】また、本発明は、シリコン基板上に設けら
れたpn接合によるダイオード構造を含む半導体装置に
おいて、CMOSが形成されたシリコン基板上に、n拡
散層と、p拡散層と、このn拡散層とp拡散層の間の基
板表面上に設けられ、MOSFETのゲート電極と同一
構造で、ブレークダウン電圧に対応する所定の長さのス
ペーサとを有する複数のダイオード構造が形成され、各
ダイオードのブレークダウン電圧が互いに独立に設定さ
れていることを特徴とするダイオード構造を含む半導体
装置に関する。Further, according to the present invention, in a semiconductor device including a pn junction diode structure provided on a silicon substrate, an n diffusion layer, a p diffusion layer, and an n diffusion layer are formed on a silicon substrate on which a CMOS is formed. A plurality of diode structures are formed on the substrate surface between the layer and the p-diffusion layer and have the same structure as the gate electrode of the MOSFET and a spacer having a predetermined length corresponding to the breakdown voltage. The present invention relates to a semiconductor device including a diode structure, wherein breakdown voltages are set independently of each other.
【0013】この場合、前記の複数のダイオード構造の
少なくとも一部を、隣接するダイオード構造間でn拡散
層とp拡散層を互いに共通にして、back−to−b
ackおよびhead−to−headで直列に並ぶよ
うにすることができる。In this case, at least a part of the plurality of diode structures is made back-to-b by making the n diffusion layer and the p diffusion layer common between adjacent diode structures.
Ack and head-to-head can be arranged in series.
【0014】本発明では、前記n拡散層およびp拡散層
の表面に、シリサイド層が形成されていることがさらに
好ましい。In the present invention, it is further preferable that a silicide layer is formed on the surfaces of the n-type diffusion layer and the p-type diffusion layer.
【0015】また、本発明では、前記n拡散層がnMO
Sの不純物拡散層と同時に形成されたものであり、前記
p拡散層がpMOSの不純物拡散層と同時に形成された
ものであることが好ましい。In the present invention, the n-diffusion layer has an nMO
It is preferable that the p-type diffusion layer is formed simultaneously with the impurity diffusion layer of pMOS, and the p-type diffusion layer is formed simultaneously with the impurity diffusion layer of pMOS.
【0016】さらに本発明は、シリコン基板上にpn接
合によるダイオード構造を含む半導体装置の製造方法に
おいて、シリコン基板上に、CMOSFETのゲート電
極形成と同時に、MOSFETのゲート電極と同一構造
でブレークダウン電圧に対応する所定の長さのスペーサ
を形成する工程と、このスペーサをマスクとして用い
て、このスペーサを挟んだ両側のシリコン基板表面を交
互にレジストで覆い、それぞれの側にイオン注入してダ
イオード構造のn拡散層とp拡散層を形成する工程とを
有するダイオード構造を含む半導体装置の製造方法に関
する。Further, according to the present invention, in a method of manufacturing a semiconductor device including a diode structure with a pn junction on a silicon substrate, the gate electrode of the CMOSFET is formed on the silicon substrate at the same time as the breakdown voltage of the same structure as the gate electrode of the MOSFET. Forming a spacer of a predetermined length corresponding to the above, and using the spacer as a mask, alternately covering the silicon substrate surfaces on both sides sandwiching the spacer with a resist, and ion-implanting on each side to obtain a diode structure. And a step of forming a p-type diffusion layer.
【0017】この際、前記のダイオード構造のn拡散層
とp拡散層を形成する工程の中で、前記n拡散層の形成
をnMOSの不純物拡散層の形成と同時に行い、前記p
拡散層の形成をpMOSの不純物拡散層の形成と同時に
行うことが好ましい。At this time, in the step of forming the n-type diffusion layer and the p-type diffusion layer having the diode structure, the formation of the n-type diffusion layer is performed simultaneously with the formation of the impurity diffusion layer of the nMOS.
It is preferable to form the diffusion layer simultaneously with the formation of the pMOS impurity diffusion layer.
【0018】さらに、前記のダイオード構造のn拡散層
とp拡散層の表面にシリサイド層を形成することが好ま
しい。Further, it is preferable to form a silicide layer on the surface of the n-diffusion layer and the p-diffusion layer of the diode structure.
【0019】尚、本出願においてn拡散層およびp拡散
層は、特に明示しない限り、それぞれダイオード構造の
カソード側のn型不純物拡散層、アノード側のp型不純
物拡散層を示す。In the present application, the n-diffusion layer and the p-diffusion layer indicate a cathode-side n-type impurity diffusion layer and an anode-side p-type impurity diffusion layer of a diode structure, respectively, unless otherwise specified.
【0020】[0020]
【発明の実施の形態】図1((a)断面図、(b)平面
図)に、本発明の半導体装置の1例を示す。本発明の半
導体装置は、同一基板上にCMOS構造とダイオード構
造を含むものであり、ダイオード構造部分では、この図
のようにシリコン基板1の表面にn拡散層6とp拡散層
7が設けられており、その間の基板表面には、スペーサ
2が設けられている。このスペーサは、CMOSFET
の電極構造と同じ形状に作られている。ただし、MOS
FETとは異なり、このスペーサが電極として用いられ
ているわけではなく、スペーサに電圧が印加されること
もない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 ((a) sectional view, (b) plan view) shows an example of a semiconductor device according to the present invention. The semiconductor device of the present invention includes a CMOS structure and a diode structure on the same substrate. In the diode structure, an n diffusion layer 6 and a p diffusion layer 7 are provided on the surface of the silicon substrate 1 as shown in FIG. The spacer 2 is provided on the substrate surface between them. This spacer is a CMOSFET
Is formed in the same shape as the electrode structure. However, MOS
Unlike an FET, this spacer is not used as an electrode, and no voltage is applied to the spacer.
【0021】通常の形成方法を用いた場合、n拡散層と
p拡散層は、この図のようにスペーサ端の下部の一部ま
で不純物が拡散して広がっているが、不純物イオン注入
条件が同一で、その後のアニール条件が同程度であれ
ば、n拡散層とp拡散層の間隔は、スペーサ長Lから横
方向の一定の拡散長を差し引いた長さになる。また、n
拡散層とp拡散層の表面はシリサイド化されて、シリサ
イド層3が形成されている。この図の例では、その表面
に層間絶縁膜4が形成され、この層間絶縁膜4中にn拡
散層とp拡散層の表面のシリサイド層3に達するコンタ
クト8、このコンタクトに接続する配線9が設けられて
いる。また、この図のダイオード構造は、1個のみが独
立するようにLOCOS酸化膜5により区切られてい
る。When the normal formation method is used, the impurity is diffused and spreads to a part of the lower part of the spacer end in the n-type diffusion layer and the p-type diffusion layer as shown in FIG. If the subsequent annealing conditions are substantially the same, the distance between the n diffusion layer and the p diffusion layer is a length obtained by subtracting a constant lateral diffusion length from the spacer length L. Also, n
The surfaces of the diffusion layer and the p diffusion layer are silicided to form a silicide layer 3. In the example of this figure, an interlayer insulating film 4 is formed on the surface, and a contact 8 reaching the silicide layer 3 on the surface of the n-diffusion layer and the p-diffusion layer in the interlayer insulating film 4 and a wiring 9 connected to this contact are formed. Is provided. Further, the diode structure in this figure is separated by the LOCOS oxide film 5 so that only one is independent.
【0022】ダイオード構造のブレークダウン電圧は、
不純物濃度を変えることによっても調整できるが、本発
明ではスペーサの長さLを変えることにより、即ち、n
拡散層とp拡散層の距離を変えることにより調整するこ
とができる。The breakdown voltage of the diode structure is
Although it can be adjusted by changing the impurity concentration, in the present invention, by changing the length L of the spacer, that is, n
It can be adjusted by changing the distance between the diffusion layer and the p diffusion layer.
【0023】本発明において、ダイオード構造は、シリ
コン基板の、イオン注入等がされていない領域に形成す
ることが好ましい。ダイオード構造を、シリコン基板内
に形成されたウェル領域に形成しても良いが、n拡散層
およびp拡散層の距離によってブレークダウン電圧をコ
ントロールできる程度に、不純物濃度が低いことが好ま
しい。その濃度は通常のFETを形成する領域のウェル
と同じでよく、通常のウェル形成工程と同一工程で形成
しても良い。また、このウェル内の表面で横方向に濃度
変化がある必要は全くない。In the present invention, the diode structure is preferably formed in a region of the silicon substrate which has not been subjected to ion implantation or the like. Although the diode structure may be formed in a well region formed in the silicon substrate, it is preferable that the impurity concentration is low enough that the breakdown voltage can be controlled by the distance between the n diffusion layer and the p diffusion layer. The concentration may be the same as that of a well in a region where a normal FET is formed, or may be formed in the same step as a normal well forming step. Also, there is no need for a lateral change in concentration on the surface in the well.
【0024】本発明のこのような半導体装置を形成する
にあたり、同一基板上に形成されるCMOSFETを形
成する際に、ダイオード構造も同時に形成することがで
きる。まず、スペーサは、CMOSFETのゲート電極
を形成する際にゲート構造と全く同一に形成する。但
し、スペーサ長は所望の電圧が得られるようにレジスト
の開口を調整する。In forming such a semiconductor device of the present invention, a diode structure can be formed simultaneously when forming a CMOSFET formed on the same substrate. First, the spacer is formed exactly the same as the gate structure when forming the gate electrode of the CMOSFET. However, the opening of the resist is adjusted so that a desired voltage is obtained for the spacer length.
【0025】また、n拡散層とp拡散層は、CMOSF
ETのソース・ドレイン領域を形成する際に同時に形成
する。このとき、ソース・ドレイン領域の不純物濃度と
は異なる濃度になるように、不純物を別途イオン注入し
てブレークダウン電圧を調整することも可能であるが、
通常は、CMOSFETのソース・ドレイン領域を形成
するときに同時に形成し、ブレークダウン電圧はスペー
サ長で調整する方が、CMOS工程だけでダイオード構
造も形成できるので、工程が簡略化されて好ましい。The n-diffusion layer and the p-diffusion layer are CMOSF
It is formed simultaneously when forming the source / drain regions of the ET. At this time, the breakdown voltage can be adjusted by separately ion-implanting impurities so as to have a concentration different from the impurity concentration of the source / drain regions.
Normally, it is preferable to form the source / drain regions of the CMOSFET at the same time as the source / drain regions and to adjust the breakdown voltage by the spacer length because the diode structure can be formed only by the CMOS process, so that the process is simplified.
【0026】また、CMOSFETが、LDD(lig
htly doped drain)構造をとる場合
は、ゲートに側壁絶縁膜を形成する前と後の2回に分け
て、浅い領域と深い領域にイオン注入がされるが、この
場合、ダイオード構造のn拡散層とp拡散層は、深い領
域にイオン注入する際に同時にイオン注入して形成すれ
ば良い。The CMOSFET is an LDD (lig)
In the case of adopting an htly doped drain structure, ions are implanted into a shallow region and a deep region twice before and after forming a sidewall insulating film on a gate. In this case, an n diffusion layer having a diode structure is used. The p-type diffusion layer and the p-type diffusion layer may be formed by performing ion implantation simultaneously with ion implantation into a deep region.
【0027】このようなLDD構造の場合であっても、
レジストで覆う領域を変えればよいだけであるのでレジ
スト工程が増えることはない。Even in the case of such an LDD structure,
Since it is only necessary to change the area covered with the resist, the number of resist steps does not increase.
【0028】また、シリサイド層を形成する工程も、C
MOSFETのソース・ドレイン領域の表面をシリサイ
ド化するのと同時行うことができる。Further, the step of forming a silicide layer also includes
This can be performed simultaneously with silicidation of the surface of the source / drain region of the MOSFET.
【0029】図1では、ダイオード構造として1個のみ
を示したが、シリコン基板上に多数個のダイオード構造
が存在してもよく、この場合、各ダイオード構造におい
て、スペーサ長を独立に設定することにより、それぞれ
に必要なブレークダウン電圧を得ることができる。必要
に応じて、同一電圧にしても異なる電圧にしてもいずれ
でもよい。Although only one diode structure is shown in FIG. 1, a large number of diode structures may exist on the silicon substrate. In this case, the spacer length must be set independently for each diode structure. Thereby, the required breakdown voltage can be obtained for each. If necessary, either the same voltage or a different voltage may be used.
【0030】また、図2(平面図)に示すようにn拡散
層(6−1〜6−3)と、p拡散層(7−1〜7−3)
を交互に直列に、隣接するダイオード構造間でn拡散層
とp拡散層を互いに共通にして、back−to−ba
ckおよびhead−to−headに並べることもで
きる。この際、スペーサ(2−1〜2−5)の長さを、
L1<L2<L3<L4<L5となるように変えること
で、互いに独立にブレークダウン電圧を設定することが
できる。As shown in FIG. 2 (plan view), an n diffusion layer (6-1 to 6-3) and a p diffusion layer (7-1 to 7-3)
Are alternately connected in series, the n-diffusion layer and the p-diffusion layer are made common to each other between adjacent diode structures, and the back-to-ba
ck and head-to-head. At this time, the length of the spacers (2-1 to 2-5) is
By changing L1 <L2 <L3 <L4 <L5, the breakdown voltages can be set independently of each other.
【0031】また、このとき、各ダイオード構造のブレ
ークダウン電圧が異なるように形成し、さらに図3のよ
うに、n拡散層、p拡散層にそれぞれ共通に配線9を設
けておき、必要な電圧を得るために、例えばレーザ等に
より例えばAlで形成された配線9の所定の位置を溶断
して必要なダイオード構造を残すようにすることもでき
る。At this time, the breakdown voltages of the respective diode structures are formed so as to be different from each other. Further, as shown in FIG. 3, wirings 9 are provided in common to the n-diffusion layer and the p-diffusion layer, respectively. In order to obtain such a structure, a predetermined position of the wiring 9 made of, for example, Al may be blown by using, for example, a laser to leave a necessary diode structure.
【0032】[0032]
【実施例】次に実施例を示して本発明をさらに具体的に
説明する。Next, the present invention will be described more specifically with reference to examples.
【0033】[実施例1]図4〜図8を参照しながら、
本実施例の工程を説明する。まず、図4(a)に示すよ
うに、不純物濃度が約1×1015cm-3のp型シリコン
基板1の表面にLOCOS酸化膜5を形成し、複数の活
性領域を分離形成する。表面に犠牲酸化膜を形成した
後、nMOSFET形成領域とpMOSFET形成領域
にイオン注入して、それぞれpウェル10、nウェル
(図示なし)を形成する。ウェルの不純物濃度は、1×
1017〜5×1017cm-3とした。この図および以下の
図では、nMOSFET形成領域41とダイオード形成
領域42のみを示し、pMOSFET形成領域は図示を
省略した。Embodiment 1 Referring to FIGS. 4 to 8,
The steps of this embodiment will be described. First, as shown in FIG. 4A, a LOCOS oxide film 5 is formed on the surface of a p-type silicon substrate 1 having an impurity concentration of about 1 × 10 15 cm −3 , and a plurality of active regions are separately formed. After a sacrificial oxide film is formed on the surface, ions are implanted into an nMOSFET formation region and a pMOSFET formation region to form a p-well 10 and an n-well (not shown), respectively. The well impurity concentration is 1 ×
It was set to 10 17 to 5 × 10 17 cm −3 . In this figure and the following figures, only the nMOSFET formation region 41 and the diode formation region 42 are shown, and the illustration of the pMOSFET formation region is omitted.
【0034】その後、図4(b)に示すように、基板表
面にゲート酸化膜12を例えば4.0nmの厚さに形成
し、その上にゲートポリシリコン13を例えば200n
mの厚さに成膜し、ゲートポリシリコン膜13およびゲ
ート酸化膜12を所定長さにパターニングする。さらに
全面に酸化シリコン膜をCVDにより形成した後、エッ
チバックして側壁酸化膜14を形成して、ゲート電極1
5を形成する。Thereafter, as shown in FIG. 4B, a gate oxide film 12 is formed on the surface of the substrate to a thickness of, for example, 4.0 nm, and a gate polysilicon 13 is formed on the gate oxide film 13 for a thickness of, for example, 200 nm.
Then, the gate polysilicon film 13 and the gate oxide film 12 are patterned to a predetermined length. Further, after a silicon oxide film is formed on the entire surface by CVD, the side wall oxide film 14 is formed by etching back, and the gate electrode 1 is formed.
5 is formed.
【0035】このとき、ダイオード形成領域42にも、
ゲートポリシリコンとゲート酸化膜をパターニングする
際に、所定のスペーサ長が得られるようにレジストマス
クを形成することにより、nMOSFET形成領域41
のゲート電極15形成と同時に、同一構造(ゲート長以
外)のスペーサ2が形成される。この場合のスペーサL
は、側壁酸化膜の側壁厚を含んだ長さ、つまり以下のイ
オン注入の際のマスクとなる長さである。At this time, the diode forming region 42 also has
When patterning the gate polysilicon and the gate oxide film, by forming a resist mask so as to obtain a predetermined spacer length, the nMOSFET formation region 41 is formed.
Simultaneously with the formation of the gate electrode 15, the spacer 2 having the same structure (other than the gate length) is formed. Spacer L in this case
Is the length including the sidewall thickness of the sidewall oxide film, that is, the length serving as a mask at the time of the following ion implantation.
【0036】次に、図5(a)に示すように、nMOS
FET形成領域41と、ダイオード形成領域42のn拡
散層形成部分に開口を有するフォトレジスト16を基板
表面に形成し、例えばヒ素を加速エネルギー50〜70
keV、ドーズ量2〜5×1015cm-2の条件でイオン
注入して、nMOSFETのソース・ドレイン領域18
を形成すると共に、不純物濃度が1×1019〜1×10
20cm-3のn拡散層6を形成する。Next, as shown in FIG.
A photoresist 16 having an opening in the FET formation region 41 and an n-diffusion layer formation portion of the diode formation region 42 is formed on the substrate surface.
The source / drain region 18 of the nMOSFET is ion-implanted under the conditions of keV and a dose of 2 to 5 × 10 15 cm −2.
And an impurity concentration of 1 × 10 19 to 1 × 10
An n diffusion layer 6 of 20 cm -3 is formed.
【0037】次に、図5(b)に示すように、pMOS
FET形成領域(図示なし)と、ダイオード形成領域4
2のp拡散層形成部分に開口を有するフォトレジスト1
9を基板表面に形成し、例えばホウ素を加速エネルギー
50〜70keV、ドーズ量2〜5×1015cm-2の条
件でイオン注入して、pMOSFETのソース・ドレイ
ン領域(図示なし)を形成すると共に、不純物濃度が1
×1019〜1×1020cm-3のp拡散層7を形成する
(図5(b))。その後、フォトレジストを除去し、8
00〜900℃で数10分間加熱処理して、注入した不
純物の活性化処理を行う。これで、ダイオードの基本的
構造が完成するので、次にシリサイド化工程に入る。Next, as shown in FIG.
FET formation region (not shown) and diode formation region 4
Photoresist 1 having an opening in the portion where p diffusion layer 2 is formed
9 is formed on the substrate surface, for example, boron is ion-implanted under the conditions of an acceleration energy of 50 to 70 keV and a dose of 2 to 5 × 10 15 cm −2 to form a source / drain region (not shown) of the pMOSFET. , Impurity concentration is 1
A p-diffusion layer 7 of × 10 19 to 1 × 10 20 cm −3 is formed (FIG. 5B). Thereafter, the photoresist is removed, and 8
A heat treatment is performed at 00 to 900 ° C. for several tens of minutes to activate the implanted impurities. With this, the basic structure of the diode is completed.
【0038】次の工程では、図6(a)に示すように、
表面に犠牲酸化膜21を形成した後、拡散層の表面をア
モルファス化して、後述のチタンとの反応性をよくする
ために、例えばヒ素を加速エネルギー30keV、ドー
ズ量3×1014cm-2の条件でイオン注入し、その後、
図6(b)に示すように犠牲酸化膜21を除去する。In the next step, as shown in FIG.
After the sacrificial oxide film 21 is formed on the surface, the surface of the diffusion layer is made amorphous to improve the reactivity with titanium described later. For example, arsenic is accelerated at an energy of 30 keV and a dose of 3 × 10 14 cm −2 . Ion implantation under conditions, then
As shown in FIG. 6B, the sacrificial oxide film 21 is removed.
【0039】次に、図7(a)に示すように、スパッタ
リングによりチタン膜22を表面に形成する。チタン以
外にも、コバルト等の一般にシリサイド化に用いられる
金属を用いることができる。ランプアニールにより70
0℃で数10秒加熱処理し、シリサイド化を行う。その
後、未反応のチタンをエッチングで除去すると、図7
(b)に示すように、不純物拡散層(ダイオード構造の
n拡散層、p拡散層、MOSFETのソース・ドレイン
領域、ゲート電極のゲートポリシリコン部分)の上にチ
タンシリサイド層23が形成される。Next, as shown in FIG. 7A, a titanium film 22 is formed on the surface by sputtering. In addition to titanium, metals generally used for silicidation, such as cobalt, can be used. 70 by lamp annealing
Heat treatment is performed at 0 ° C. for several tens of seconds to perform silicidation. Then, when the unreacted titanium is removed by etching, FIG.
As shown in (b), a titanium silicide layer 23 is formed on the impurity diffusion layer (the n-type diffusion layer and the p-type diffusion layer of the diode structure, the source / drain region of the MOSFET, and the gate polysilicon part of the gate electrode).
【0040】次に図8に示すように、層間絶縁膜として
酸化シリコン膜24をCVD法により1000nm程度
の厚さに堆積した後、ダイオード構造のn拡散層6、p
拡散層7、およびMOSFETのソース・ドレイン領域
に達するコンタクト孔を設け金属を埋め込んだ後、表面
にAl配線25を形成し、本発明の半導体装置を形成す
る。Next, as shown in FIG. 8, after depositing a silicon oxide film 24 as an interlayer insulating film to a thickness of about 1000 nm by the CVD method, the n-diffusion layer 6, p
After providing a diffusion layer 7 and a contact hole reaching the source / drain region of the MOSFET and embedding a metal, an Al wiring 25 is formed on the surface to form a semiconductor device of the present invention.
【0041】このように形成される半導体装置におい
て、ダイオード構造のスペーサ長さを変更したときの、
ブレークダウン電圧を図9に示す。この図から、スペー
サ長を0.2〜1μmまで変えることにより、ブレーク
ダウン電圧を約5Vから約30Vまで変更できることが
わかる。In the semiconductor device thus formed, when the spacer length of the diode structure is changed,
FIG. 9 shows the breakdown voltage. From this figure, it is understood that the breakdown voltage can be changed from about 5 V to about 30 V by changing the spacer length from 0.2 to 1 μm.
【0042】また、図10は、図1(a)に示す一段面
におけるブレークダウン特性をシミュレーションした結
果を示し、ダイオード構造のn拡散層およびp拡散層の
表面をシリサイド化したときと、しなかったときのブレ
ークダウン特性(電流−電圧特性)を比較したものであ
る。Lは0.3μmに設定した。この図から、同一のブ
レークダウン電圧を示すダイオードであっても、シリサ
イド化したものは大きな電流を流すことができるので、
コンタクト抵抗を低減できることがわかる。この図は2
次元のシュミレーションの結果であるので、シリサイド
化したときと、しなかったときの差が極めて大きいとは
言えないが、現実の構造である3次元的な構造では、両
者の差が極めて大きいものであることは容易に理解され
る。FIG. 10 shows the result of simulating the breakdown characteristics at the one-step plane shown in FIG. 1A, with and without silicidation of the surfaces of the n-type and p-type diffusion layers of the diode structure. FIG. 6 is a comparison of breakdown characteristics (current-voltage characteristics) at the time of the above. L was set to 0.3 μm. From this figure, even if the diodes show the same breakdown voltage, the silicified one can pass a large current,
It can be seen that the contact resistance can be reduced. This figure is 2
Since it is a result of dimensional simulation, the difference between silicidation and non-silicidation cannot be said to be extremely large. However, in a three-dimensional structure as an actual structure, the difference between the two is extremely large. It is easy to understand.
【0043】このように、拡散層の表面をシリサイド化
することで、コンタクト抵抗を減らすことができるの
で、コンタクトの数を減らすことが可能になり、チップ
面積を低減することができる。さらに、コンタクト位置
の制約がなくなり、レイアウトの自由度が向上する。本
発明のダイオード構造の特性は、ブレークダウン後の立
ち上がりが急峻で、高速応答性に優れる。As described above, since the surface of the diffusion layer is silicided, the contact resistance can be reduced, so that the number of contacts can be reduced and the chip area can be reduced. Furthermore, there is no restriction on the contact position, and the degree of freedom in layout is improved. The characteristics of the diode structure of the present invention are such that the rise after breakdown is steep and the high-speed response is excellent.
【0044】[0044]
【発明の効果】本発明によれば、CMOS形成と同一の
工程により、任意の所望のブレークダウン電圧を得るこ
とが可能で、さらに特性の優れたダイオードを有する半
導体装置およびその製造方法を提供することができる。According to the present invention, it is possible to obtain a desired breakdown voltage by the same process as the CMOS formation, and to provide a semiconductor device having a diode with excellent characteristics and a method of manufacturing the same. be able to.
【図1】本発明の半導体装置のダイオード構造の1例を
示す図である。(a)断面図((b)のA−A’断
面)、(b)平面図FIG. 1 is a diagram showing one example of a diode structure of a semiconductor device of the present invention. (A) sectional view (AA 'section in (b)), (b) plan view
【図2】本発明の半導体装置のダイオード構造の1例を
示す図である。FIG. 2 is a diagram showing one example of a diode structure of the semiconductor device of the present invention.
【図3】本発明の半導体装置のダイオード構造の1例を
示す図である。FIG. 3 is a diagram showing one example of a diode structure of the semiconductor device of the present invention.
【図4】実施例1の製造方法を示す工程断面図である。FIG. 4 is a process sectional view illustrating the manufacturing method in the first embodiment.
【図5】図4に引き続き、実施例1の製造方法を示す工
程断面図である。FIG. 5 is a process sectional view illustrating the manufacturing method of the first embodiment, following FIG. 4;
【図6】図5に引き続き、実施例1の製造方法を示す工
程断面図である。FIG. 6 is a process sectional view illustrating the manufacturing method of the first embodiment, following FIG. 5;
【図7】図6に引き続き、実施例1の製造方法を示す工
程断面図である。FIG. 7 is a process sectional view illustrating the manufacturing method of the first embodiment, following FIG. 6;
【図8】図7に引き続き、実施例1の製造方法を示す工
程断面図である。FIG. 8 is a process sectional view illustrating the manufacturing method of the first embodiment, following FIG. 7;
【図9】本発明の半導体装置のダイオード構造における
スペーサ長さとブレークダウン電圧の関係を示す図であ
る。FIG. 9 is a diagram showing a relationship between a spacer length and a breakdown voltage in the diode structure of the semiconductor device of the present invention.
【図10】本発明の半導体装置のダイオード構造の電流
−電圧特性(シミュレーション結果)を示す図である。FIG. 10 is a diagram showing current-voltage characteristics (simulation results) of the diode structure of the semiconductor device of the present invention.
【図11】従来のダイオード構造を示す図である。FIG. 11 is a diagram showing a conventional diode structure.
【図12】従来のダイオード構造を示す図である。FIG. 12 is a diagram showing a conventional diode structure.
【図13】従来のダイオード構造を示す図である。FIG. 13 is a diagram showing a conventional diode structure.
【図14】従来のダイオード構造を示す図である。FIG. 14 is a diagram showing a conventional diode structure.
1 p型シリコン基板 2 スペーサ 3 シリサイド層 4 層間絶縁膜 5 LOCOS酸化膜 6 n拡散層 7 p拡散層 8 コンタクト 9 配線 10 pウェル 12 ゲート酸化膜 13 ゲートポリシリコン 14 側壁酸化膜 15 ゲート電極 16 フォトレジスト 18 nMOSFETのソース・ドレイン領域 19 フォトレジスト 21 犠牲酸化膜 22 チタン膜 23 チタンシリサイド層 24 酸化シリコン膜 25 Al配線 41 nMOSFET形成領域 42 ダイオード形成領域 Reference Signs List 1 p-type silicon substrate 2 spacer 3 silicide layer 4 interlayer insulating film 5 LOCOS oxide film 6 n diffusion layer 7 p diffusion layer 8 contact 9 wiring 10 p well 12 gate oxide film 13 gate polysilicon 14 sidewall oxide film 15 gate electrode 16 photo Resist 18 Source / drain region of nMOSFET 19 Photoresist 21 Sacrificial oxide film 22 Titanium film 23 Titanium silicide layer 24 Silicon oxide film 25 Al wiring 41 nMOSFET formation region 42 Diode formation region
Claims (8)
よるダイオード構造を含む半導体装置において、 CMOSが形成されたシリコン基板上に、 n拡散層と、 p拡散層と、 このn拡散層とp拡散層の間の基板表面上に設けられ、
MOSFETのゲート電極と同一構造で、ブレークダウ
ン電圧に対応する所定の長さのスペーサとを有するダイ
オード構造を含む半導体装置。In a semiconductor device including a diode structure with a pn junction provided on a silicon substrate, an n-diffusion layer, a p-diffusion layer, an n-diffusion layer and a p-diffusion layer are formed on a silicon substrate on which a CMOS is formed. Provided on the substrate surface between the layers,
A semiconductor device including a diode structure having the same structure as a gate electrode of a MOSFET and having a spacer having a predetermined length corresponding to a breakdown voltage.
よるダイオード構造を含む半導体装置において、 CMOSが形成されたシリコン基板上に、 n拡散層と、 p拡散層と、 このn拡散層とp拡散層の間の基板表面上に設けられ、
MOSFETのゲート電極と同一構造で、ブレークダウ
ン電圧に対応する所定の長さのスペーサとを有する複数
のダイオード構造が形成され、 各ダイオードのブレークダウン電圧が互いに独立に設定
されていることを特徴とするダイオード構造を含む半導
体装置。2. A semiconductor device including a pn junction diode structure provided on a silicon substrate, comprising: an n-diffusion layer; a p-diffusion layer; Provided on the substrate surface between the layers,
A plurality of diode structures having the same structure as the gate electrode of the MOSFET and having a spacer having a predetermined length corresponding to the breakdown voltage are formed, and the breakdown voltage of each diode is set independently of each other. Semiconductor device including a diode structure.
も一部は、隣接するダイオード構造間でn拡散層とp拡
散層を互いに共通にして、back−to−backお
よびhead−to−headで直列に並んでいること
を特徴とする請求項2記載のダイオード構造を含む半導
体装置。3. At least a part of the plurality of diode structures includes an n-diffusion layer and a p-diffusion layer common between adjacent diode structures, and are connected in series in a back-to-back and a head-to-head manner. 3. The semiconductor device including the diode structure according to claim 2, wherein the semiconductor device is arranged side by side.
成されたシリサイド層をさらに有することを特徴とする
請求項1〜3のいずれかに記載のダイオード構造を含む
半導体装置。4. The semiconductor device according to claim 1, further comprising a silicide layer formed on a surface of said n-diffusion layer and p-diffusion layer.
と同時に形成されたものであり、前記p拡散層がpMO
Sの不純物拡散層と同時に形成されたものである請求項
1〜4のいずれかに記載のダイオード構造を含む半導体
装置。5. The semiconductor device according to claim 1, wherein said n diffusion layer is formed simultaneously with an impurity diffusion layer of an nMOS, and said p diffusion layer is formed of pMO.
The semiconductor device including the diode structure according to claim 1, wherein the semiconductor device is formed simultaneously with the S impurity diffusion layer.
ード構造を含む半導体装置の製造方法において、 シリコン基板上に、CMOSFETのゲート電極形成と
同時に、MOSFETのゲート電極と同一構造でブレー
クダウン電圧に対応する所定の長さのスペーサを形成す
る工程と、 このスペーサをマスクとして用いて、このスペーサを挟
んだ両側のシリコン基板表面を交互にレジストで覆い、
それぞれの側にイオン注入してダイオード構造のn拡散
層とp拡散層を形成する工程とを有するダイオード構造
を含む半導体装置の製造方法。6. A method of manufacturing a semiconductor device including a diode structure with a pn junction on a silicon substrate, wherein a gate electrode of a CMOSFET is formed on a silicon substrate and a breakdown voltage corresponding to the same structure as the gate electrode of the MOSFET is applied. Forming a spacer of a predetermined length, using the spacer as a mask, alternately covering the silicon substrate surfaces on both sides sandwiching the spacer with a resist,
A method of manufacturing a semiconductor device including a diode structure, comprising: ion-implanting on each side to form an n-type diffusion layer and a p-type diffusion layer having a diode structure.
散層を形成する工程の中で、 前記n拡散層の形成をnMOSの不純物拡散層の形成と
同時に行い、 前記p拡散層の形成をpMOSの不純物拡散層の形成と
同時に行うことを特徴とする請求項6記載のダイオード
構造を含む半導体装置の製造方法。7. The step of forming an n-diffusion layer and a p-diffusion layer having a diode structure, wherein the n-diffusion layer is formed simultaneously with the formation of an impurity diffusion layer of an nMOS, and the p-diffusion layer is formed. 7. The method for manufacturing a semiconductor device including a diode structure according to claim 6, wherein the method is performed simultaneously with the formation of the pMOS impurity diffusion layer.
散層の表面にシリサイド層を形成する工程をさらに有す
る請求項6または7記載のダイオード構造を含む半導体
装置の製造方法。8. The method for manufacturing a semiconductor device including a diode structure according to claim 6, further comprising a step of forming a silicide layer on a surface of the n-type diffusion layer and the p-type diffusion layer of the diode structure.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005203707A (en) * | 2004-01-19 | 2005-07-28 | Denso Corp | Semiconductor device |
JP2006319073A (en) * | 2005-05-11 | 2006-11-24 | Denso Corp | Protection element |
KR100957898B1 (en) | 2007-01-17 | 2010-05-13 | 가부시끼가이샤 도시바 | Semiconductor memory device and mehtod for manufacturing semiconductor memory device |
JP2012169647A (en) * | 2000-06-13 | 2012-09-06 | Renesas Electronics Corp | Semiconductor device, manufacturing method of the same, resistor and semiconductor element |
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1998
- 1998-06-29 JP JP18265398A patent/JP3161527B2/en not_active Expired - Fee Related
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KR100957898B1 (en) | 2007-01-17 | 2010-05-13 | 가부시끼가이샤 도시바 | Semiconductor memory device and mehtod for manufacturing semiconductor memory device |
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