JP2000022074A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願発明は、制御用の半導体
チップを有し、この制御用の半導体チップが他の半導体
チップ上に積層された構成の半導体装置に関する。より
具体的には、制御用の半導体チップの端子部と他の半導
体チップの端子部とがそれぞれ互いに対向配置されてこ
れらの端子部の間が電気的に接続された半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a control semiconductor chip and a structure in which the control semiconductor chip is stacked on another semiconductor chip. More specifically, the present invention relates to a semiconductor device in which a terminal portion of a control semiconductor chip and a terminal portion of another semiconductor chip are arranged to face each other, and these terminal portions are electrically connected.
【０００２】[0002]
【技術背景】従来より、たとえばメモリ機能あるいは制
御機能などを有する複数の半導体チップを電気的に導通
した状態で積層し、これらをエポキシ樹脂などを用いて
パッケージ化することによって半導体装置を構成するこ
とが考えられている。このような半導体装置の一例とし
ては、図１３に示したようなものがある。同図に示した
半導体装置１Ｂは、制御用の半導体チップ２Ａ（適宜
「制御チップ」という）上にメモリ用の半導体チップ３
Ａ（適宜「メモリチップ」という）が積層された構成と
されており、たとえば異方性導電膜７を用いて各チップ
２Ａ，３Ａどうしが機械的および電気的に接続されてい
る。異方性導電膜７は、樹脂成分７０内に導電ボール７
１が分散した構成であり、樹脂成分７０によって各半導
体チップ２Ａ，３Ａの主面２ａ，３ａどうしが機械的に
接続されている一方、各チップ２Ａ，３Ａにそれぞれ設
けられた突出状の端子部２０，３０の間に導電ボール７
１が介在した恰好で各端子部２０，３０どうしが電気的
に接続されている。また、制御チップ２Ａは、半導体装
置１Ｂの外部との信号の送受を行い、各チップ２Ａ，３
Ａの駆動力としての電力を外部から供給される必要があ
ることから、信号用の端子部３１および電力用の端子部
３２が設けられており、それぞれの端子部３１，３２が
ワイヤＷを介してそれぞれ外部接続用端子４０と電気的
に導通されている。2. Description of the Related Art Conventionally, a semiconductor device is formed by stacking a plurality of semiconductor chips having, for example, a memory function or a control function in an electrically conductive state and packaging them by using an epoxy resin or the like. Is considered. FIG. 13 shows an example of such a semiconductor device. The semiconductor device 1B shown in FIG. 1 includes a semiconductor chip 3A for memory and a semiconductor chip 3A for memory
A (referred to as a “memory chip” as appropriate) is stacked, and the chips 2A and 3A are mechanically and electrically connected to each other using, for example, an anisotropic conductive film 7. Anisotropic conductive film 7 includes conductive balls 7 in resin component 70.
The main surfaces 2a, 3a of the semiconductor chips 2A, 3A are mechanically connected to each other by the resin component 70, while the protruding terminal portions provided on the chips 2A, 3A, respectively. Conductive ball 7 between 20, 30
The terminal portions 20 and 30 are electrically connected to each other with the configuration in which 1 is interposed. The control chip 2A transmits and receives signals to and from the outside of the semiconductor device 1B, and controls the chips 2A, 3A.
Since power as the driving force of A needs to be supplied from the outside, a terminal 31 for signal and a terminal 32 for power are provided, and the respective terminals 31 and 32 are connected via wires W. And are electrically connected to the external connection terminals 40 respectively.
【０００３】現状では、制御チップ２Ａのほうがメモリ
チップ３Ａよりも平面視面積が大きく、また半導体チッ
プの両面に端子パッドを含む配線パターンを形成するの
が技術的に困難である。このため、これらの半導体チッ
プ２Ａ，３Ａを積層するとともにバンプ状とされた各チ
ップ２Ａ，３Ａの端子部２０，３０どうしを対向配置し
て電気的に接続して半導体装置１Ｂを構成する場合に
は、制御チップ２Ａ上にメモリチップ３Ａを積層する必
要がある。そうすると、平面視において制御チップ２Ａ
の一部がメモリチップ３Ａの側方にはみ出した恰好とさ
れることから、このはみ出し部分２ｂ，２ｂに外部接続
用端子４０とワイヤＷを介して接続するための端子部３
１，３２（ワイヤボンディング部位）を形成することが
できる。At present, the control chip 2A has a larger area in plan view than the memory chip 3A, and it is technically difficult to form a wiring pattern including terminal pads on both surfaces of the semiconductor chip. For this reason, when the semiconductor device 1B is formed by stacking the semiconductor chips 2A and 3A and arranging the terminal portions 20 and 30 of the bumped chips 2A and 3A to face each other and electrically connecting them. Needs to stack the memory chip 3A on the control chip 2A. Then, the control chip 2A in plan view
Are partly protruded to the side of the memory chip 3A. Therefore, the terminal portions 3 for connecting the external connection terminals 40 and the wires W to the protruding portions 2b, 2b.
1, 32 (wire bonding portions) can be formed.
【０００４】ところで、制御チップ２Ａの大きさは、こ
れに一体的に造り込まれる各配線の幅やピッチなどによ
って規定されるところが大きいことから、制御チップは
配線パターンの細密化にともない小型化の傾向にあると
いえる。一方、メモリチップ３Ａは、大容量化が望まれ
ていることから今後ますます大型化の傾向にあるといえ
る。上記したように、現状では制御チップ２Ａのほうが
メモリチップ３Ａよりも大きいが、将来的にはメモリチ
ップ３Ａのほうが制御チップ２Ａよりも大型化すること
が予想される。Since the size of the control chip 2A is largely determined by the width and pitch of each wiring integrally formed with the control chip 2A, the size of the control chip becomes smaller as the wiring pattern becomes finer. It can be said that there is a tendency. On the other hand, since the memory chip 3A is desired to have a large capacity, it can be said that the memory chip 3A has a tendency to increase in size in the future. As described above, at present, the control chip 2A is larger than the memory chip 3A, but it is expected that the memory chip 3A will be larger than the control chip 2A in the future.
【０００５】このような事態が生じたならば、メモリチ
ップ上に制御チップを積層して半導体装置を構成する必
要がある。この場合、端子部どうしを対向配置して半導
体装置を構成したとすれば、制御チップの主面（端子部
形成面）が下方を向いてしまい、しかも異方性導電膜に
よって制御チップの主面が隠されてしまう。このため、
制御チップの主面にワイヤボンディング部位としての端
子部を確保することができない。制御チップとメモリチ
ップとの間で電荷（電気）のやりとりを行うための端子
部であれば、電気的な導通状態が確保できれば下方を向
いていても問題はないが、ワイヤボンディング部位とし
て利用される端子部に関しては少なくも上面が露出して
いる必要がある。たとえば、制御チップにおける半導体
装置の外部と直接的に信号の送受を行うための信号用の
端子部は、実装用の端子とワイヤを介して接続されるこ
とから、その上面が露出していることが必要とされる。
このため、制御チップにおける露出した面（制御チップ
の主面と対向する面）にワイヤボンディング部位を形成
することも考えられるが、制御チップの両面に配線パタ
ーン（端子部）を形成するのが技術的に困難であるのは
上述の通りである。したがって、既存の技術のみでは、
メモリチップ上に制御チップを積層して半導体装置を構
成することが困難である。If such a situation occurs, it is necessary to form a semiconductor device by stacking a control chip on a memory chip. In this case, if the semiconductor device is configured by arranging the terminal portions to face each other, the main surface of the control chip (the surface on which the terminal portion is formed) faces downward, and the main surface of the control chip is anisotropically conductive. Is hidden. For this reason,
A terminal portion as a wire bonding portion cannot be secured on the main surface of the control chip. If it is a terminal part for exchanging electric charge (electricity) between the control chip and the memory chip, there is no problem if the terminal part faces downward as long as an electrical conduction state can be secured, but it is used as a wire bonding part. It is necessary that at least the upper surface of the terminal portion is exposed. For example, the signal terminal portion of the control chip for directly transmitting / receiving a signal to / from the outside of the semiconductor device is connected to the mounting terminal via a wire, so that the upper surface thereof is exposed. Is required.
Therefore, it is conceivable to form a wire bonding portion on an exposed surface of the control chip (a surface facing the main surface of the control chip). However, it is a technique to form a wiring pattern (terminal portion) on both surfaces of the control chip. It is as described above that it is difficult in practice. Therefore, with existing technology alone,
It is difficult to form a semiconductor device by stacking a control chip on a memory chip.
【０００６】また、制御チップを含めた複数の半導体チ
ップを積層して半導体チップを構成する場合には、必ず
しも制御チップよりも小さい半導体チップとの組み合わ
せによって半導体装置が構成されるとは限らない。この
ため、制御チップとこれよりも大きい半導体チップとの
組み合わせによって半導体装置を構成する場合にも、制
御チップと直接的に信号の送受を行うための端子部（ワ
イヤボンディング部位）を確保できないといった不具合
が生じる。Further, when a semiconductor chip is formed by stacking a plurality of semiconductor chips including a control chip, a semiconductor device is not always formed by a combination with a semiconductor chip smaller than the control chip. For this reason, even when a semiconductor device is configured by a combination of a control chip and a larger semiconductor chip, a terminal portion (wire bonding portion) for directly transmitting / receiving a signal to / from the control chip cannot be secured. Occurs.
【０００７】本願発明は、上記した事情のもとで考え出
されたものであって、制御用の半導体チップが他の半導
体チップ上に積層され、それぞれの半導体チップの端子
部どうしを対向配置して端子部間が電気的に導通された
半導体装置において、制御用の半導体チップと半導体装
置の外部との信号を送受を行うことができる端子部を確
保することをその課題としている。The present invention has been conceived in view of the above circumstances, and a control semiconductor chip is stacked on another semiconductor chip, and terminals of the respective semiconductor chips are arranged opposite to each other. It is an object of the present invention to secure a terminal portion capable of transmitting and receiving signals between a semiconductor chip for control and the outside of the semiconductor device in a semiconductor device in which terminals are electrically connected to each other.
【０００８】[0008]
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。DISCLOSURE OF THE INVENTION In order to solve the above problems, the present invention employs the following technical means.
【０００９】すなわち、本願発明により提供される半導
体装置は、第１の端子部を有する制御用の第１の半導体
チップと、第２の端子部を有する第２の半導体チップと
を備え、上記第２の半導体チップ上に第１の半導体チッ
プが積層されるとともに、これらの半導体チップの第１
の端子部および第２の端子部がそれぞれ互いに対向配置
されてこれらの端子部の間が電気的に接続された半導体
装置であって、上記第１の半導体チップと半導体装置の
外部との間で信号の送受を行うための信号用の端子部が
平面視における上記第１の半導体チップの側方位置に形
成されており、この信号用の端子部が上記第１の端子部
および第２の端子部を介して上記第１の半導体チップと
電気的に導通していることを特徴としている。なお、上
記半導体装置は、好ましくは上記信号用の端子部と導体
ワイヤを介して接続される内部端子部およびこの内部端
子部に連続する外部端子部のそれぞれを有する外部接続
用端子と、上記第１の半導体チップ、第２の半導体チッ
プ、導体ワイヤおよび上記内部端子部を封入する樹脂パ
ッケージと、をさらに備えて構成される。That is, a semiconductor device provided by the present invention includes a first semiconductor chip for control having a first terminal portion, and a second semiconductor chip having a second terminal portion. The first semiconductor chip is stacked on the second semiconductor chip, and the first semiconductor chip
And a second terminal portion are disposed opposite to each other and electrically connected between these terminal portions, and the terminal portion and the second terminal portion are electrically connected between the first semiconductor chip and the outside of the semiconductor device. A signal terminal for transmitting / receiving a signal is formed at a side position of the first semiconductor chip in a plan view, and the signal terminal is provided with the first terminal and the second terminal. The first semiconductor chip is electrically connected to the first semiconductor chip via a portion. The semiconductor device preferably includes an external connection terminal having an internal terminal portion connected to the signal terminal portion via a conductor wire, and an external terminal portion continuous with the internal terminal portion. A first semiconductor chip, a second semiconductor chip, a conductor wire, and a resin package for encapsulating the internal terminal.
【００１０】上記半導体装置では、第１の半導体チップ
（制御チップ）の第１端子部と第２の半導体チップの第
２端子部とが対向配置されてこれらの端子部の間が電気
的に導通されている。このため、制御チップの第１の端
子部が下方を向いていることから、制御チップと半導体
装置の外部との間で信号のやりとりを行うための信号用
の端子部として第１の端子部を採用することができな
い。しかしならがら、上記構成では、信号用の端子部が
平面視における制御チップの側方に設けられており、こ
の信号用の端子部の少なくとも上面は露出させられてい
る。このため、上記信号用の端子部をワイヤボンディン
グ部位として利用して外部接続用端子とワイヤを介して
接続することができる。上記信号用の端子部は、第１の
端子部および第２の端子部を介して制御チップと導通し
ていることら、結局、上記信号用の端子部を中継して外
部接続用端子と導通接続された制御チップと半導体装置
の外部との間で信号のやりとりが可能となる。したがっ
て、制御チップを他の（第２の）半導体チップ上にそれ
ぞれの端子部を対向させて積層する場合であっても、制
御チップ、ひいては制御対象となる半導体チップを所望
通りに駆動させることが可能となる。このことは、将来
的にメモリチップが制御チップよりも大きくなった場合
に、それぞれの端子部を対向配置してメモリチップ上に
制御チップを積層して半導体装置を構成したとしても、
制御チップと半導体装置の外部との間で信号の送受が行
えることを意味している。In the above semiconductor device, the first terminal portion of the first semiconductor chip (control chip) and the second terminal portion of the second semiconductor chip are arranged to face each other, and electrical connection is established between these terminal portions. Have been. Therefore, since the first terminal of the control chip faces downward, the first terminal is used as a signal terminal for exchanging signals between the control chip and the outside of the semiconductor device. Can not be adopted. However, in the above configuration, the signal terminal is provided on the side of the control chip in a plan view, and at least the upper surface of the signal terminal is exposed. For this reason, it is possible to connect to the external connection terminal via the wire using the signal terminal portion as a wire bonding portion. Since the signal terminal is electrically connected to the control chip via the first terminal and the second terminal, the signal terminal is eventually relayed to the external connection terminal through the signal terminal. Signals can be exchanged between the connected control chip and the outside of the semiconductor device. Therefore, even when the control chip is stacked on another (second) semiconductor chip with the respective terminal portions facing each other, the control chip and, consequently, the semiconductor chip to be controlled can be driven as desired. It becomes possible. This means that even if the memory chip becomes larger than the control chip in the future, even if a semiconductor device is configured by stacking the control chip on the memory chip with the respective terminal portions arranged opposite to each other,
This means that signals can be transmitted and received between the control chip and the outside of the semiconductor device.
【００１１】もちろん、上述した技術思想は、制御チッ
プ（第１の半導体装置）および第２の半導体チップ以外
の半導体チップをさらに有する半導体装置においても適
用可能である。すなわち、本願発明の技術思想は、たと
えば制御チップ上にさらに他の半導体チップが積層され
ている場合、あるいは上記第２の半導体チップが他の半
導体チップ上に積層されている場合にも問題なく適用で
きる。Of course, the technical idea described above can be applied to a semiconductor device further including a semiconductor chip other than the control chip (first semiconductor device) and the second semiconductor chip. That is, the technical idea of the present invention can be applied to a case where another semiconductor chip is stacked on a control chip, or a case where the second semiconductor chip is stacked on another semiconductor chip. it can.
【００１２】好ましい実施の形態においては、上記第１
の半導体チップ（制御チップ）は、上記第２の半導体チ
ップの所定領域が上記第１の半導体チップの側方にはみ
出すようにして上記第２の半導体チップ上に積層されて
おり、上記第２の半導体チップにおけるはみ出し領域に
上記信号用の端子部が形成されている。In a preferred embodiment, the first
The semiconductor chip (control chip) is stacked on the second semiconductor chip such that a predetermined region of the second semiconductor chip protrudes to the side of the first semiconductor chip. The signal terminal portion is formed in the protruding region of the semiconductor chip.
【００１３】一般的には、大きな半導体チップ上に小さ
な半導体チップが積層されるため、積層状態での平面視
においては下部に位置する半導体チップの一部領域が上
部に位置する半導体チップの側方にはみ出した恰好とさ
れている。上記構成では、このはみ出し領域を利用して
信号用の端子部が形成されている。この場合には、第２
の半導体チップの表面に一体的に信号用の端子部が造り
込まれ、あるいは第２の半導体チップ上に信号用の端子
部が形成される。In general, since a small semiconductor chip is stacked on a large semiconductor chip, a partial region of the lower semiconductor chip is viewed from the side of the upper semiconductor chip in plan view in the stacked state. It is said that it protrudes. In the above configuration, a signal terminal portion is formed by utilizing the protruding region. In this case, the second
A signal terminal portion is integrally formed on the surface of the semiconductor chip, or a signal terminal portion is formed on the second semiconductor chip.
【００１４】なお、制御チップをこれと同程度の大きさ
を有する第２の半導体チップ上に積層する場合には、制
御チップを第２の半導体チップに対して位置ずれさせて
積層して意図的にはみ出し領域が形成されるようにし、
このはみ出し領域に信号用の端子部を形成してもよい。When the control chip is stacked on a second semiconductor chip having a size similar to that of the control chip, the control chip is displaced with respect to the second semiconductor chip and stacked. So that an overhang area is formed,
A signal terminal portion may be formed in this protruding region.
【００１５】好ましい実施の形態においてはさらに、上
記第２の端子部および信号用の端子部は、上記第２の半
導体チップに一体的に造り込まれた端子パッドをそれぞ
れ有しており、これらの端子パッドが上記第２の半導体
チップに一体的に造り込まれた配線部によって繋げられ
ている。In a preferred embodiment, the second terminal portion and the signal terminal portion each have a terminal pad integrally formed on the second semiconductor chip. The terminal pads are connected by a wiring unit integrally formed in the second semiconductor chip.
【００１６】半導体チップを製造する際には、端子パッ
ドを含めた所定の配線パターンが半導体チップに一体的
に造り込まれるため、第２の端子部および信号用の端子
部を構成する端子パッドをそれぞれ上記配線パターンと
同時に形成することできる。しかも、第２の端子部（端
子パッド）と信号用の端子部（端子パッド）とを電気的
に導通する配線部もまた配線パターンと同時に形成する
ことができる。このように、上記構成では、信号用の端
子部を構成する端子パッドやこれと第２の端子部を導通
する配線部を半導体チップを製造する際に本来的に必要
とされる工程において形成することができる。When a semiconductor chip is manufactured, a predetermined wiring pattern including a terminal pad is integrally formed with the semiconductor chip. Therefore, the terminal pads constituting the second terminal portion and the signal terminal portion are formed. Each can be formed simultaneously with the above wiring pattern. In addition, a wiring portion that electrically connects the second terminal portion (terminal pad) and the signal terminal portion (terminal pad) can be formed simultaneously with the wiring pattern. As described above, in the above configuration, the terminal pad constituting the signal terminal portion and the wiring portion for conducting the signal terminal portion and the second terminal portion are formed in the steps originally required when manufacturing the semiconductor chip. be able to.
【００１７】好ましい実施の形態においてはまた、上記
第２の端子部および信号用の端子部は、金属によって上
記第２の半導体チップの表面から突出するようにして形
成された配線部によって繋げられている。In a preferred embodiment, the second terminal portion and the signal terminal portion are connected by a wiring portion formed so as to protrude from the surface of the second semiconductor chip with metal. I have.
【００１８】この場合には、たとえば第２の端子部およ
び信号用の端子部をそれぞれ配線パターンと同時に形成
される端子パッドを有するものとし、これらの端子パッ
ドの表面の間を金メッキあるいは蒸着などの手法によっ
て第２の半導体チップの表面から突出するようにして形
成された配線部によって繋げられた構成とされる。ま
た、第２の端子部および信号用の端子部をそれぞれ第２
の半導体チップの表面から突出するバンプ状に形成し、
これらのバンプ間が配線部によって繋げられた構成であ
ってもよい。この場合には、上記各バンプおよび配線部
を一体的に金メッキや蒸着などによって形成するのが好
ましく、また第２の端子部および信号用の端子部を構成
する端子パッドをそれぞれ形成する必要もない。In this case, for example, each of the second terminal portion and the signal terminal portion has a terminal pad formed simultaneously with the wiring pattern, and the surface between these terminal pads is formed by gold plating or vapor deposition. It is configured to be connected by a wiring portion formed so as to protrude from the surface of the second semiconductor chip by a technique. Further, the second terminal portion and the signal terminal portion are respectively connected to the second terminal portion.
Formed in a bump shape protruding from the surface of the semiconductor chip of
A configuration in which these bumps are connected by a wiring portion may be employed. In this case, it is preferable that the bumps and the wiring portions are integrally formed by gold plating, vapor deposition, or the like, and it is not necessary to separately form the second terminal portions and the terminal pads constituting the signal terminal portions. .
【００１９】好ましい実施の形態においてはさらに、上
記第１の端子部および第２の端子部は、金属によって突
出状に形成されたバンプ部をそれぞれ有しており、か
つ、上記第１の半導体チップと上記第２の半導体チップ
とは、樹脂内に導電ボールを分散させた異方性導電樹脂
の樹脂成分によって機械的に接続されているとともに、
上記各バンプ部の間に介在させられた上記導電ボールに
よって電気的に接続されている。In a preferred embodiment, the first terminal portion and the second terminal portion each have a bump portion formed in a protruding shape by metal, and the first semiconductor chip And the second semiconductor chip are mechanically connected by a resin component of an anisotropic conductive resin in which conductive balls are dispersed in the resin,
The bumps are electrically connected by the conductive balls interposed between the bumps.
【００２０】なお、異方性導電樹脂としては、樹脂成分
が液状のものあるいは固体状のもののいずれをも好適に
採用することができ、また樹脂成分としてはエポキシ樹
脂などの熱硬化性樹脂が、導電ボールとしては金属ボー
ルや樹脂製ボールの表面に金メッキなどが施されて導電
性が付与されたものが採用される。As the anisotropic conductive resin, any liquid or solid resin component can be suitably used. As the resin component, a thermosetting resin such as an epoxy resin can be used. As the conductive ball, a metal ball or a resin ball obtained by applying gold plating or the like to the surface thereof and imparting conductivity thereto is employed.
【００２１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。[0021] Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
【００２２】[0022]
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the drawings.
【００２３】図１は、本願発明の第１の実施形態に係る
半導体装置の一例を表す全体斜視図、図２は、図１のII
−II線に沿う断面図、図３は、図２の一点鎖線で囲まれ
た領域の拡大図である。なお、これらの図において、従
来の半導体装置を説明するために参照した図面に表され
た部材および要素などと同等なものには同一の符号を付
してある。FIG. 1 is an overall perspective view showing an example of a semiconductor device according to the first embodiment of the present invention, and FIG.
FIG. 3 is an enlarged view of a region surrounded by a dashed line in FIG. 2. In these drawings, the same reference numerals are given to members and elements equivalent to those shown in the drawings referred to for describing the conventional semiconductor device.
【００２４】図１および図２に示したように、上記半導
体装置１は、ニッケルなどの金属によって形成されたダ
イパッド４上に第２の半導体チップ３が樹脂製などの接
着剤６を介して実装され、この第２の半導体チップ３上
にさらに第１の半導体チップとしての制御用の半導体チ
ップ２（適宜「制御チップ」という）が積層された構成
とされている。また、制御チップ２、第２の半導体チッ
プ３、およびダイパッド４は、エポキシ樹脂などの熱硬
化性樹脂を用いて形成された樹脂パッケージ５によって
封入された恰好とされている。As shown in FIGS. 1 and 2, in the semiconductor device 1, a second semiconductor chip 3 is mounted on a die pad 4 formed of a metal such as nickel via an adhesive 6 made of resin or the like. The control semiconductor chip 2 (referred to as a “control chip” as appropriate) as the first semiconductor chip is further laminated on the second semiconductor chip 3. Further, the control chip 2, the second semiconductor chip 3, and the die pad 4 are preferably enclosed in a resin package 5 formed using a thermosetting resin such as an epoxy resin.
【００２５】図２に良く表れているように、上記制御チ
ップ２は、一面２ａ（主面）側に所定の回路（図示略）
およびこれらの回路を駆動させるための配線パターンが
一体的に造り込まれており、この配線パターン（図示
略）を介して回路と導通する複数の端子パッド２０ａを
さらに有している。また、上記回路および配線パターン
は、上記各端子パッド２０ａを露出させるようにして絶
縁膜（図示略）によって覆われら恰好とされており、各
端子パッド２０ａのみ制御チップ２の外部と導通可能と
されている。As shown in FIG. 2, the control chip 2 is provided with a predetermined circuit (not shown) on one surface 2a (main surface) side.
In addition, a wiring pattern for driving these circuits is integrally formed, and further includes a plurality of terminal pads 20a that are electrically connected to the circuit via the wiring pattern (not shown). The circuit and the wiring pattern are covered with an insulating film (not shown) so as to expose the terminal pads 20a, so that only the terminal pads 20a can conduct with the outside of the control chip 2. Have been.
【００２６】上記各端子パッド２０ａのそれぞれは、た
とえば半導体装置１の外部から制御チップ２（回路）に
駆動電力を供給するためのものであり、半導体装置１の
外部と制御信号の送受を行うものであり、あるいは第２
の半導体チップ３と信号の送受を行うものである。本実
施形態では、主面２ａの両端部においてそれぞれ６個ず
つ、計１２個形成されているが、端子パッド２０ａの個
数は制御チップ２の機能、あるいは制御チップ２が積層
される第２の半導体チップ３の機能などの各種の要因に
よって決定されるものであり、その個数は適宜設定され
る。そして、上記各端子部２０上には、金などによって
メッキを施すなどしてバンプ２０ｂがそれぞれ形成され
ており、これらのバンプ２０ｂと上記各端子パッド２０
ａとによて第１の端子部２０が構成されている。Each of the terminal pads 20a is for supplying drive power to the control chip 2 (circuit) from the outside of the semiconductor device 1, for example, for transmitting and receiving control signals to and from the outside of the semiconductor device 1. Or the second
For transmitting and receiving signals to and from the semiconductor chip 3. In the present embodiment, a total of 12 terminals are formed, 6 at each end of the main surface 2a, but the number of terminal pads 20a depends on the function of the control chip 2 or the second semiconductor on which the control chip 2 is laminated. It is determined by various factors such as the function of the chip 3, and the number is appropriately set. The bumps 20b are formed on the terminal portions 20 by plating with gold or the like, and the bumps 20b and the terminal pads 20 are formed.
a constitutes the first terminal section 20.
【００２７】上記第２の半導体チップ３は、上記制御チ
ップ２よりも大の平面視面積を有しており、その一面３
ａ（主面）側には制御チップ２と同様に所定の回路（図
示略）および配線パターン（図示略）が一体的に造り込
まれている。また、図２に良く表れているように、上記
第２の半導体チップ３上には複数の端子パッド３０ａ，
３１ａ，３２ａがさらに形成されており、これらの端子
パッド３０ａ，３１ａ，３２ａを露出させるようにして
絶縁膜（図示略）が形成されている。The second semiconductor chip 3 has a larger area in plan view than the control chip 2, and its one surface 3
A predetermined circuit (not shown) and a wiring pattern (not shown) are integrally formed on the a (main surface) side similarly to the control chip 2. As shown in FIG. 2, a plurality of terminal pads 30a,
31a and 32a are further formed, and an insulating film (not shown) is formed so as to expose these terminal pads 30a, 31a and 32a.
【００２８】端子パッド３０ａ（第２の端子パッド）の
それぞれは、制御チップ２に駆動電力を供給し、あるい
は制御チップ２との間で制御信号などの各種の信号の送
受を行うためのものであり、制御チップ２の各端子部２
０に対応して６個の第２の端子パッド３０ａの列が２
列、計１２個形成されている。各第２の端子パッド３０
ａ上には、金などによってバンプ３０ｂがそれぞれ形成
されており、これらのバンプ３０ｂと各第２の端子パッ
ド３０ａとによって第２の端子部３０が構成されてい
る。Each of the terminal pads 30a (second terminal pad) is for supplying drive power to the control chip 2 or transmitting and receiving various signals such as control signals to and from the control chip 2. Yes, each terminal 2 of the control chip 2
The row of six second terminal pads 30a corresponds to 2
A total of 12 rows are formed. Each second terminal pad 30
The bumps 30b are respectively formed of gold or the like on a, and the second terminal portions 30 are configured by the bumps 30b and the respective second terminal pads 30a.
【００２９】端子パッド３１ａ（信号用の端子パッド）
は、図３に良く表れているように上記制御チップ２を第
２の半導体チップ３上に積層した状態における制御チッ
プ２にはみ出した領域３ｂに形成されており、配線部３
３を介して第２の端子パッド３０ａ（第２の端子部３
０）と導通している。上記配線部３３は、各端子パッド
３０ａ，３１ａ，３２ａや配線パターンと同時に形成さ
れる。また、各端子パッド３１ａの上面には、金などに
よってバンプ３１ｂが設けられており、信号用の端子パ
ッド３１ａとバンプ３１ｂとによって信号用の端子部３
１が構成されている。Terminal pad 31a (terminal pad for signal)
Is formed in a region 3b protruding from the control chip 2 in a state where the control chip 2 is stacked on the second semiconductor chip 3 as well shown in FIG.
3 through the second terminal pad 30a (the second terminal portion 3
0). The wiring section 33 is formed simultaneously with the terminal pads 30a, 31a, 32a and the wiring pattern. A bump 31b made of gold or the like is provided on the upper surface of each terminal pad 31a, and the signal terminal portion 3 is formed by the signal terminal pad 31a and the bump 31b.
1 is configured.
【００３０】端子パッド３２ａもまた、第２の半導体チ
ップ３のはみ出し領域３ｂに形成されており、端子パッ
ド３２ａの上面には金製などのバンプ３２ｂが設けられ
ており、このバンプ３２ｂと端子パッド３２ａによって
第３の端子部が構成されている。The terminal pad 32a is also formed in the protruding region 3b of the second semiconductor chip 3, and a bump 32b made of gold or the like is provided on the upper surface of the terminal pad 32a. A third terminal portion is constituted by 32a.
【００３１】上記したように、各端子パッド３０ａ，３
１ａ，３２ａは、配線パターンと同時に形成される。具
体的には、たとえば回路上にアルミニウムなどを蒸着す
るなどしてアルミニウム膜を形成した後に、端子パッド
３０ａ，３１ａ，３２ａあるいは配線となるべき領域を
残すようにうして不要な部分をエッチング処理すること
によって形成される。このとき、第２の端子パッド３０
ａと信号用の端子パッド３１ａとを導通している配線部
３３も同時に形成される。As described above, each terminal pad 30a, 3
1a and 32a are formed simultaneously with the wiring pattern. More specifically, after an aluminum film is formed on the circuit by, for example, evaporating aluminum or the like, unnecessary portions are etched to leave terminal pads 30a, 31a, and 32a or regions to be wiring. Formed by At this time, the second terminal pad 30
The wiring portion 33 that connects the terminal a to the signal terminal pad 31a is also formed at the same time.
【００３２】このように構成された制御チップ２と第２
の半導体チップ３とは、たとえば図２に示したように異
方性導電樹脂７を用いて機械的かつ電気的に接続されて
いる。この異方性導電樹脂７は、エポキシ樹脂などの熱
硬化性の樹脂７０内に導電ボール７１が分散された構成
とされており、樹脂成分７０によって制御チップ２と第
２の半導体チップ３のそれぞれの主面２ａ，３ａ間が機
械的に接続されている。また、制御チップ２と第２の半
導体チップ３のそれぞれの端子部２０，３０間が導電ボ
ール７１を介在させた恰好で電気的に導通接続されてお
り、これにより、制御チップ２と第２の半導体チップ３
との間で信号（電荷）や駆動電力やりとりが可能とされ
ている。The control chip 2 and the second
The semiconductor chip 3 is mechanically and electrically connected using an anisotropic conductive resin 7 as shown in FIG. 2, for example. The anisotropic conductive resin 7 has a configuration in which conductive balls 71 are dispersed in a thermosetting resin 70 such as an epoxy resin, and the control chip 2 and the second semiconductor chip 3 are each formed by a resin component 70. Are mechanically connected between the main surfaces 2a and 3a. In addition, the terminal portions 20 and 30 of the control chip 2 and the second semiconductor chip 3 are electrically connected to each other with the conductive balls 71 interposed therebetween, whereby the control chip 2 and the second semiconductor chip 3 are electrically connected. Semiconductor chip 3
And signals (charges) and driving power can be exchanged between them.
【００３３】また、第２の半導体チップ３の信号用の端
子３１および第２の端子部３２は、それぞれ外部接続用
端子４０，４０とワイヤＷを介して接続されている。外
部接続用端子４０，４０は、半導体装置１を所定の回路
基板などに実装する場合に利用されるものであり、上記
樹脂パッケージ５内に封入された内部端子部としての内
部リード４１とこの内部リード４１に連続するとともに
上記樹脂パッケージ５の外部に形成された外部端子部と
しての外部リード４２とを有している。本実施形態で
は、上記外部端子部４１の先端部が水平状とされて上記
回路基板に対して面実装可能とされている。The signal terminal 31 and the second terminal portion 32 of the second semiconductor chip 3 are connected to external connection terminals 40 and 40 via wires W, respectively. The external connection terminals 40, 40 are used when the semiconductor device 1 is mounted on a predetermined circuit board or the like. An external lead 42 which is continuous with the lead 41 and is formed outside the resin package 5 as an external terminal portion is provided. In the present embodiment, the tip of the external terminal portion 41 is made horizontal so that it can be surface-mounted on the circuit board.
【００３４】結局、上記半導体装置１では、第２の半導
体チップ３に形成された信号用の端子部３１が第３の端
子部３２が外部接続用端子４０と導通していることか
ら、信号用の端子部３１を中継して制御チップ２と半導
体装置１の外部との間で制御信号などの送受が可能とさ
れている。このことは、将来的にメモリチップが制御チ
ップよりも大きくなった場合に、第２の半導体チップ３
としてのメモリチップの端子部３０と制御チップ２の端
子部２０とを対向配置してメモリチップ３上に制御チッ
プ２を積層して半導体装置１を構成したとしても、制御
チップ２と半導体装置１の外部との間で信号の送受が行
えることを意味している。After all, in the semiconductor device 1, the signal terminal 31 formed on the second semiconductor chip 3 has the third terminal 32 electrically connected to the external connection terminal 40. Of the control chip 2 and the outside of the semiconductor device 1 can be transmitted and received via the terminal 31 of the semiconductor device 1. This means that if the memory chip becomes larger than the control chip in the future, the second semiconductor chip 3
Even if the semiconductor device 1 is configured by stacking the control chip 2 on the memory chip 3 by arranging the terminal portion 30 of the memory chip and the terminal portion 20 of the control chip 2 to face each other, the control chip 2 and the semiconductor device 1 Means that signals can be transmitted to and received from the outside.
【００３５】また、第２の半導体チップ３の第３の端子
部３２が実装用の端子４０と導通していることから、半
導体装置１の外部から第３の端子部３２に送られてきた
駆動電力を第２の半導体チップ３のみならず第２の半導
体チップ３の第２の端子部３０および制御チップ２の第
１の端子部２０を介して制御チップ２に供給することが
できるようになされている。Further, since the third terminal portion 32 of the second semiconductor chip 3 is electrically connected to the mounting terminal 40, the drive sent from the outside of the semiconductor device 1 to the third terminal portion 32 is provided. Power can be supplied not only to the second semiconductor chip 3 but also to the control chip 2 via the second terminal 30 of the second semiconductor chip 3 and the first terminal 20 of the control chip 2. ing.
【００３６】次に、上記半導体装置１の製造方法につい
て図４ないし図８を参照しつつ簡単に説明する。便宜
上、上記半導体装置１の製造に用いられるリードフレー
ムについて先に説明する。Next, a method of manufacturing the semiconductor device 1 will be briefly described with reference to FIGS. For convenience, a lead frame used for manufacturing the semiconductor device 1 will be described first.
【００３７】図４に示したように、上記リードフレーム
８は、幅方向の両側に長手方向に延びる一対のサイドフ
レーム８０，８０を有しており、これらのサイドフレー
ム８０，８０間を掛け渡すようにして長手方向の等間隔
毎にクロスフレーム８１，８１が形成されている。各サ
イドフレーム８０，８０およびクロスフレーム８１，８
１によって囲まれる矩形領域８２内には、半導体装置１
の構成部分となるべきリード４１，４２およびダイパッ
ド４が打ち抜き形成されている。このダイパッド４は、
後に参照する図５などに表されているように、サイドフ
レーム８０やクロスフレーム８１などに対して若干ダウ
ンセットするようにして形成されている。上記矩形領域
８２内にはさらに、４つのタイバー８３ａによって上記
ダイパッド４を囲む枠状とされた枠状タイバー８３が構
成されており、この枠状タイバー８３の四隅部が支持リ
ード８４ａ，８４ｂによってサイドフレーム８０，８０
およびクロスフレーム８１，８１に支持されている。上
記ダイパッド４は、上記枠状タイバー８３の四隅部から
内方側に延びる吊りリード８５によって枠状タイバー８
３に支持された恰好とされている。幅方向に延びるタイ
バー８３ａ、ダイパッド４および隣り合う吊りリード８
５によって区画される台形領域内には、基端部がタイバ
ー８３ａに連結され、かつダイパッド４側に向けて延び
る複数本の内部リード４１が形成されている。また、タ
イバー８３ａの外側には、各内部リード４１に連続して
延びる複数本の外部リード４２が形成されており、これ
らの外部リード４２は外端部がクロスフレーム８１に連
結されている。As shown in FIG. 4, the lead frame 8 has a pair of side frames 80, 80 extending in the longitudinal direction on both sides in the width direction, and extends between these side frames 80, 80. Thus, the cross frames 81, 81 are formed at equal intervals in the longitudinal direction. Each side frame 80, 80 and cross frame 81, 8
In the rectangular area 82 surrounded by the semiconductor device 1
The leads 41 and 42 and the die pad 4 which are to be the constituent parts are punched and formed. This die pad 4
As shown in FIG. 5 and the like which will be referred to later, it is formed so as to be slightly down-set with respect to the side frame 80, the cross frame 81 and the like. In the rectangular area 82, a frame-shaped tie bar 83 having a frame shape surrounding the die pad 4 is formed by four tie bars 83a, and four corners of the frame-shaped tie bar 83 are supported by support leads 84a and 84b. Frames 80, 80
And are supported by the cross frames 81, 81. The die pad 4 is fixed to the frame-shaped tie bar 8 by suspending leads 85 extending inward from four corners of the frame-shaped tie bar 83.
It is said that it is supported by No.3. Tie bar 83a, die pad 4, and adjacent suspension lead 8 extending in the width direction
In the trapezoidal area defined by 5, a plurality of internal leads 41 each having a base end connected to the tie bar 83a and extending toward the die pad 4 are formed. Outside the tie bar 83a, a plurality of external leads 42 extending continuously from the internal leads 41 are formed, and the external ends of these external leads 42 are connected to the cross frame 81.
【００３８】このような構成のリードフレーム８では、
まず、図５に示したようにダイパッド４上に第２の半導
体チップ３が実装される。ダイパッド４と第２の半導体
チップ３と接続には、たとえばエポキシ樹脂などの熱硬
化性樹脂製の接着剤６が用いられる。この接着剤６を硬
化させる場合には、上記ダイパッド４の裏面側からヒー
タなどを用いて加熱することによって行われるが、後述
するワイヤボンディング工程または制御チップ２の積層
工程においては、ダイパッド４あるいは第２の半導体チ
ップ３などが加熱されることから、上記した工程におい
て接着剤６を硬化させてもよい。In the lead frame 8 having such a configuration,
First, the second semiconductor chip 3 is mounted on the die pad 4 as shown in FIG. For connecting the die pad 4 and the second semiconductor chip 3, an adhesive 6 made of a thermosetting resin such as an epoxy resin is used. When the adhesive 6 is cured, the adhesive 6 is cured by heating from the back side of the die pad 4 using a heater or the like. In a wire bonding step or a lamination step of the control chip 2 described later, the die pad 4 or the Since the second semiconductor chip 3 and the like are heated, the adhesive 6 may be cured in the above process.
【００３９】次いで、図６に示したように、第２の半導
体チップ３の信号用の端子部３１および第３の端子部３
２（バンプ３１ｂ，３２ｂ）をぞれそれの対応する内部
リード４１とワイヤＷを介して接続する。この工程は、
たとえばキャピラリ９と呼ばれる治具を用いて行われる
が、端子部３１，３２上にワイヤＷを圧着するファース
トボンディングと、内部リード４１上にワイヤＷを圧着
するセカンドボンディングとからなる。ファーストボン
ディングは、キャピラリ９の先端部９０から突出したワ
イヤｗを溶融したボール状とし、このボール状ワイヤｗ
を端子部３１（３２）に圧着することによって行われ
る。このとき、ダイパッド４の裏面側からヒータなどに
よって第２の半導体チップ３を加熱した状態で圧着を行
ってよいし、さらに超音波を付与しつつ圧着を行っても
よい。ファーストボンディングが終了した場合には、ワ
イヤＷを引き出しつつ内部リード４１上までキャピラリ
９を移動させてセカンドボンディングを行う。このセカ
ンドボンディングは、ワイヤＷを内部リード４１上に圧
し付けるようにして行われる。このとき、ファーストボ
ンディングと同様にして内部リード４１を加熱しておい
てもよいし、また超音波を付与しつつ行ってもよい。Next, as shown in FIG. 6, the signal terminal portion 31 and the third terminal portion 3 of the second semiconductor chip 3 are formed.
2 (bumps 31b and 32b) are connected to the corresponding internal leads 41 via wires W. This step is
For example, the bonding is performed using a jig called a capillary 9, and includes first bonding for crimping the wire W on the terminal portions 31 and 32 and second bonding for crimping the wire W on the internal lead 41. In the first bonding, the wire w projecting from the tip end portion 90 of the capillary 9 is made into a molten ball shape, and the ball-shaped wire w
Is crimped to the terminal portion 31 (32). At this time, pressure bonding may be performed in a state where the second semiconductor chip 3 is heated from the back side of the die pad 4 by a heater or the like, or may be performed while applying ultrasonic waves. When the first bonding is completed, the second bonding is performed by moving the capillary 9 to the position above the internal lead 41 while pulling out the wire W. This second bonding is performed by pressing the wire W onto the internal lead 41. At this time, the internal leads 41 may be heated in the same manner as in the first bonding, or may be performed while applying ultrasonic waves.
【００４０】さらに、図７に示したように、第２の半導
体チップ３上に異方性導電樹脂７を介在させた状態で制
御チップ２を積層する。既述の通り、異方性導電樹脂７
は、エポキシ樹脂などの熱硬化性樹脂からなる樹脂成分
７０内に導電ボール７１を分散させた構成とされてい
る。この異方性導電樹脂７を用いた方法では、樹脂成分
７０を溶融状態としておき、制御チップ２の第１の端子
部２０を第２の半導体チップ３の第２の端子部３０に対
応させて制御チップ２を第２の半導体チップ３側に圧し
付けることによって積層が行われる。このとき、樹脂成
分７０を溶融状態とされているとともに、この樹脂成分
７０内に導電ボール７１が分散されていることから、各
端子部２０，３０に間の樹脂成分７０が押し退けられて
端子部２０，３０間に導電ボール７１が介在させられ
る。そして、樹脂成分７０を熱硬化させることによって
各チップ２，３の主面２ａ，３ａの間が機械的に接続さ
れる。また、各端子部２０，３０間には、導電ボール７
１が介在していることから、各端子部２０，３０間が電
気的に導通接続される。Further, as shown in FIG. 7, the control chip 2 is laminated on the second semiconductor chip 3 with the anisotropic conductive resin 7 interposed therebetween. As described above, the anisotropic conductive resin 7
Is configured such that conductive balls 71 are dispersed in a resin component 70 made of a thermosetting resin such as an epoxy resin. In the method using the anisotropic conductive resin 7, the resin component 70 is kept in a molten state, and the first terminal 20 of the control chip 2 is made to correspond to the second terminal 30 of the second semiconductor chip 3. Lamination is performed by pressing the control chip 2 against the second semiconductor chip 3. At this time, since the resin component 70 is in a molten state and the conductive balls 71 are dispersed in the resin component 70, the resin component 70 between the terminal portions 20 and 30 is pushed away and the terminal portion A conductive ball 71 is interposed between 20 and 30. Then, by thermosetting the resin component 70, the main surfaces 2a and 3a of the chips 2 and 3 are mechanically connected. A conductive ball 7 is provided between each of the terminal portions 20 and 30.
1 is interposed between the terminals 20, 30 so as to be electrically connected.
【００４１】続いて、各チップ２，３を封入するように
して樹脂パッケージ５を形成するが、この工程は、図８
に示したように型締め状態においてキャビティ空間９１
を形成す上下の金型９０Ａ，９０Ｂを用いて行われる。
具体的には、樹脂パッケージング工程は、キャビティ空
間９１内に各チップおよびワイヤＷを収容した恰好で、
リードフレーム８を挟持して上下の金型９０Ａ，９０Ｂ
の型締めを行い、この状態においてキャビティ空間９１
内に溶融樹脂を注入することによって行われる。そし
て、キャビティ空間９１内の樹脂を硬化させた後に金型
９０Ａ，９０Ｂを型開することによって樹脂パッケージ
５が形成される。なお、溶融樹脂の注入は、上金型９０
Ａに形成されたプランジャポット（図示略）に繋がるゲ
ート９０ａを介して行われ、注入する樹脂としては、た
とえばエポキシ樹脂などの熱硬化性樹脂が好適に用いら
れる。Subsequently, a resin package 5 is formed so as to enclose each of the chips 2 and 3.
As shown in FIG.
Is performed using the upper and lower molds 90A and 90B that form.
Specifically, in the resin packaging process, each chip and the wire W are housed in the cavity space 91,
Upper and lower molds 90A, 90B sandwiching lead frame 8
Of the cavity space 91 in this state.
It is performed by injecting a molten resin into the inside. Then, after the resin in the cavity space 91 is cured, the molds 90A and 90B are opened to form the resin package 5. The injection of the molten resin is performed by using the upper mold 90.
A thermosetting resin such as an epoxy resin is preferably used as a resin to be injected through a gate 90a connected to a plunger pot (not shown) formed in A.
【００４２】このようにして樹脂パッケージ５が形成さ
れた場合には、リードフレーム８から半導体装置１とな
るべき部位を切り離すとともに、タイバー８３ｂをカッ
トして各リード４１，４２を独立させ、外部リード４２
をフォーミングすることによって図１および図２に示し
たような半導体装置１が得られる。When the resin package 5 is formed in this manner, the portion to be the semiconductor device 1 is cut off from the lead frame 8, and the tie bar 83b is cut to make the leads 41 and 42 independent, so that the external leads 42
Is formed, the semiconductor device 1 as shown in FIGS. 1 and 2 is obtained.
【００４３】なお、上述した技術思想は、制御チップ２
（第１の半導体装置）および第２の半導体チップ３以外
の半導体チップをさらに有する半導体装置１においても
適用可能である。すなわち、本願発明の技術思想は、た
とえば制御チップ２上にさらに他の半導体チップが積層
されている場合、あるいは上記第２の半導体チップ３が
他の半導体チップ上に積層されている場合にも問題なく
適用できる。Note that the above-described technical idea is based on the control chip 2
The present invention is also applicable to the semiconductor device 1 further including a semiconductor chip other than the (first semiconductor device) and the second semiconductor chip 3. That is, the technical idea of the present invention is not limited to the case where another semiconductor chip is stacked on the control chip 2 or the case where the second semiconductor chip 3 is stacked on another semiconductor chip. Applicable without.
【００４４】また、制御チップ２をこれと同程度の大き
さを有する第２の半導体チップ３上に積層する場合に
は、制御チップ２を第２の半導体チップ３に対して位置
ずれさせて積層して意図的にはみ出し領域３ｂが形成さ
れるようにし、このはみ出し領域３ｂに信号用の端子部
３１を形成してもよい。When the control chip 2 is stacked on the second semiconductor chip 3 having the same size, the control chip 2 is shifted with respect to the second semiconductor chip 3 and stacked. Alternatively, the protruding region 3b may be intentionally formed, and the signal terminal portion 31 may be formed in the protruding region 3b.
【００４５】さらに、本実施形態の半導体装置１では、
第２の半導体チップ３の各端子パッド３０ａ，３１ａ，
３２ａや配線パターンと同時に形成される配線部３３に
よって第２の端子部３０と信号用の端子部３１とが導通
させられていたが、これらの端子部３０，３１を導通さ
せる手段としては他の手段、たとえば図９または図１０
に示した手段を採用することができる。Further, in the semiconductor device 1 of the present embodiment,
Each terminal pad 30a, 31a of the second semiconductor chip 3,
Although the second terminal portion 30 and the signal terminal portion 31 are electrically connected by the wiring portion 32a and the wiring portion 33 formed at the same time as the wiring pattern, other means for electrically connecting the terminal portions 30 and 31 are provided. Means, eg FIG. 9 or FIG.
Can be adopted.
【００４６】図９に示した手段では、第２の端子パッド
３０ａと信号用の端子パッド３１ａとが、バンプ状の配
線部３３ａによって導通させられている。この配線部３
３Ａは、たとえば上記実施形態における第２の端子部３
０ａおよび信号用の端子部３１ａのそれぞれの上面に形
成されたバンプ３０ｂ，３１ｂに相当する部位と同時に
形成することができる。すなわち、第２の端子パッド３
０ａと信号用の端子パッド３１ａとのそれぞれの上面間
を繋ぐようにして金属によってメッキを施すことによっ
て、あるいは金属を蒸着するなどして形成される。もち
ろん、所定の形状とされた金属薄を張りつけるなどして
形成してもよい。In the means shown in FIG. 9, the second terminal pad 30a and the signal terminal pad 31a are electrically connected by the bump-shaped wiring portion 33a. This wiring part 3
3A is, for example, the second terminal 3 in the above embodiment.
It can be formed simultaneously with the portions corresponding to the bumps 30b and 31b formed on the upper surfaces of the terminal portions 0a and the signal terminal portions 31a. That is, the second terminal pad 3
It is formed by plating with metal so as to connect the respective upper surfaces of Oa and the signal terminal pad 31a, or by evaporating metal. Of course, it may be formed by attaching a thin metal sheet having a predetermined shape.
【００４７】図１０に示した手段においても、バンプ状
の配線部３３Ｂによって第２の端子部３０と信号用の端
子部３１とが導通させられている。この手段では、上記
実施形態において説明した第２の端子パッド３０ａや信
号用の端子パッド３１ａが形成されておらず、バンプの
みによって各端子部３０，３１が構成されている。第２
の端子部３０および信号用の端子部３１は、制御チップ
２との間において制御信号などのやりとりを行うもので
あるら、必ずしも第２の半導体チップ３に形成された回
路や配線パターンと導通している必要がない。このた
め、端子パッドが形成されていないバンプ状の端子部３
０，３１を有し、これらの端子部３０，３１の間が配線
部３３Ｂによって繋げられた構成であってもよい。な
お、配線部３３Ｂは、図９を参照して説明した配線部３
３Ａと同様にして、各端子部３０，３１を構成するバン
プ状の部分と同時に形成される。Also in the means shown in FIG. 10, the second terminal portion 30 and the signal terminal portion 31 are electrically connected by the bump-shaped wiring portion 33B. In this means, the second terminal pad 30a and the signal terminal pad 31a described in the above embodiment are not formed, and the respective terminal portions 30, 31 are constituted only by bumps. Second
The terminal section 30 and the signal terminal section 31 do not necessarily conduct with a circuit or a wiring pattern formed on the second semiconductor chip 3 if they exchange control signals with the control chip 2. You don't have to. Therefore, the bump-shaped terminal portion 3 on which no terminal pad is formed is formed.
0, 31 and the terminal portions 30, 31 may be connected by a wiring portion 33B. The wiring section 33B is the same as the wiring section 3 described with reference to FIG.
Similarly to 3A, it is formed at the same time as the bump-shaped portions constituting the terminal portions 30 and 31.
【００４８】次に、本願発明の第２の実施形態に係る半
導体装置１Ａを図１１および図１２を参照しつつ説明す
る。なお、これらの図においては、上述した第１の実施
形態に係る半導体装置１の部材および部分と同等なもの
には同一の符号を付してあり、これらのものについての
説明はここでは省略する。Next, a semiconductor device 1A according to a second embodiment of the present invention will be described with reference to FIGS. In these drawings, the same reference numerals are given to the same members and parts as those of the semiconductor device 1 according to the first embodiment described above, and the description of these members is omitted here. .
【００４９】上記半導体装置１Ａは、第２の半導体チッ
プ３よりも第１の平面視面積を有するポリイミド樹脂製
などのフイルム状基板４Ａ上に第２の半導体チップ３が
実装されているとともに、実装状態における上記基板４
Ａのはみ出した領域の上面には複数の内部リード４１Ａ
が形成されている。この内部リード４１Ａは、たとえば
基板４Ａ上に銅膜を形成した後にエッチング処理するこ
とによって、あるいは内部リード４１Ａがパターン形成
された銅膜を貼着することによって形成されている。ま
た、樹脂パッケージ５は、基板４Ａの上面側にのみ形成
されており、基板４Ａの裏面側には上記各内部リード４
Ａと導通する外部端子部４２Ａが形成されている。この
外部端子部４２Ａは、ハンダなどによってボール状に形
成されている。In the semiconductor device 1A, the second semiconductor chip 3 is mounted on a film-shaped substrate 4A made of polyimide resin or the like having a first area in plan view larger than that of the second semiconductor chip 3 and mounted. The substrate 4 in the state
A plurality of internal leads 41A are provided on the upper surface of the protruding region of A.
Are formed. The internal leads 41A are formed, for example, by etching after forming a copper film on the substrate 4A, or by attaching a copper film on which the internal leads 41A are patterned. The resin package 5 is formed only on the upper surface of the substrate 4A, and the internal leads 4 are formed on the rear surface of the substrate 4A.
An external terminal portion 42A that conducts with A is formed. The external terminal portion 42A is formed in a ball shape by soldering or the like.
【００５０】このように構成された半導体装置１Ａにお
いても、上述した第１の実施形態において説明したよう
な第２の半導体チップ３を用い、これに制御チップ２を
積層した構成とすれば、第２の半導体チップ３に形成さ
れた信号用の端子部３１を中継して制御チップ２と半導
体装置１Ａの外部との間で制御信号などの信号の送受を
行うことができる。Also in the semiconductor device 1A thus configured, if the second semiconductor chip 3 as described in the first embodiment described above is used and the control chip 2 is stacked thereon, Signals such as control signals can be transmitted and received between the control chip 2 and the outside of the semiconductor device 1A via the signal terminal 31 formed on the second semiconductor chip 3.
【図１】本願発明の第１の実施形態に係る半導体装置の
一例を表す全体斜視図である。FIG. 1 is an overall perspective view illustrating an example of a semiconductor device according to a first embodiment of the present invention.
【図２】図１のII−II線に沿う断面図である。FIG. 2 is a sectional view taken along the line II-II in FIG.
【図３】図２の一点鎖線で囲まれた領域の拡大図であ
る。FIG. 3 is an enlarged view of a region surrounded by a dashed line in FIG. 2;
【図４】上記半導体装置の製造に用いられるリードフレ
ームの要部平面図である。FIG. 4 is a plan view of a main part of a lead frame used for manufacturing the semiconductor device.
【図５】上記リードフレームにメモリチップを実装した
状態を表す断面図である。FIG. 5 is a cross-sectional view illustrating a state where a memory chip is mounted on the lead frame.
【図６】上記メモリチップの端子部とリードフレームの
内部リードとをワイヤによって結線している状態を表す
断面図である。FIG. 6 is a cross-sectional view illustrating a state where the terminal portion of the memory chip and the internal lead of the lead frame are connected by wires.
【図７】上記メモリチップ上に制御チップを実装した状
態を表す断面図である。FIG. 7 is a sectional view illustrating a state in which a control chip is mounted on the memory chip.
【図８】樹脂パッケージング工程を説明するための断面
図である。FIG. 8 is a cross-sectional view for explaining a resin packaging step.
【図９】本願発明の半導体装置の変形例における信号用
の端子部周りの構成を表す図３に相当する図である。FIG. 9 is a diagram corresponding to FIG. 3 showing a configuration around a signal terminal in a modification of the semiconductor device of the present invention.
【図１０】その他の変形例における信号用の端子部周り
の構成を表す図３に相当する図である。FIG. 10 is a diagram corresponding to FIG. 3 showing a configuration around a signal terminal portion in another modified example.
【図１１】本願発明の第２の実施形態に係る半導体装置
の一例を表す全体斜視図である。FIG. 11 is an overall perspective view illustrating an example of a semiconductor device according to a second embodiment of the present invention.
【図１２】図１１のXII −XII 線に沿う断面図である。FIG. 12 is a sectional view taken along the line XII-XII of FIG. 11;
【図１３】従来の半導体装置の一例を表す断面図であ
る。FIG. 13 is a cross-sectional view illustrating an example of a conventional semiconductor device.
１，１Ａ 半導体装置 ２ 制御チップ（第１の半導体チップ） ３ 第２の半導体チップ ４ ダイパッド ４Ａ フイルム状基板 ５ 樹脂パッケージ ７ 異方性導電樹脂 ２０ 第１の端子部 ２０ａ 第１の端子パッド ２０ｂ バンプ（第１の端子パッドの） ３０ 第２の端子部 ３０ａ 第２の端子パッド ３０ｂ バンプ（第２の端子パッドの） ３１ 信号用の端子部 ３１ａ 信号用の端子パッド ３１ｂ バンプ（信号用のの端子パッドの） ３２ 第３の端子部 ３２ａ 第３の端子パッド ３２ｂ バンプ（第３の端子パッドの） ３３ 配線部（端子パッドを同時に形成される） ３３Ａ，３３Ｂ 配線部（バンプ状に形成された） ４０ 外部接続用端子 ４１，４１Ａ 内部リード（内部端子部） ４２ 外部リード（外部端子部） ４２Ａ 外部端子部（ボール状の） ７０ 樹脂成分（異方性導電樹脂の） ７１ 導電ボール（異方性導電樹脂の） Ｗ ワイヤ Reference Signs List 1, 1A semiconductor device 2 control chip (first semiconductor chip) 3 second semiconductor chip 4 die pad 4A film substrate 5 resin package 7 anisotropic conductive resin 20 first terminal portion 20a first terminal pad 20b bump (Of the first terminal pad) 30 second terminal portion 30a second terminal pad 30b bump (of the second terminal pad) 31 signal terminal portion 31a signal terminal pad 31b bump (signal terminal) 32) Third terminal part 32a Third terminal pad 32b Bump (of third terminal pad) 33 Wiring part (terminal pad is formed simultaneously) 33A, 33B Wiring part (formed in bump shape) 40 External Connection Terminals 41, 41A Internal Lead (Internal Terminal) 42 External Lead (External Terminal) 42A External Terminal (Ball Shape) 70 Fat component (of the anisotropic conductive resin) 71 conductive balls (anisotropic conductive resin) W wire
Claims (6)
導体チップと、第２の端子部を有する第２の半導体チッ
プとを備え、上記第２の半導体チップ上に第１の半導体
チップが積層されるとともに、これらの半導体チップの
第１の端子部および第２の端子部がそれぞれ互いに対向
配置されてこれらの端子部の間が電気的に接続された半
導体装置であって、 上記第１の半導体チップと半導体装置の外部との間で信
号の送受を行うための信号用の端子部が平面視における
上記第１の半導体チップの側方位置に形成されており、
この信号用の端子部が上記第１の端子部および第２の端
子部を介して上記第１の半導体チップと電気的に導通し
ていることを特徴とする、半導体装置。A first semiconductor chip for control having a first terminal portion; and a second semiconductor chip having a second terminal portion, wherein a first semiconductor chip is provided on the second semiconductor chip. A semiconductor device in which chips are stacked and a first terminal portion and a second terminal portion of these semiconductor chips are arranged to face each other and electrically connected between these terminal portions; A signal terminal portion for transmitting and receiving a signal between the first semiconductor chip and the outside of the semiconductor device is formed at a side position of the first semiconductor chip in a plan view,
A semiconductor device, wherein the signal terminal portion is electrically connected to the first semiconductor chip via the first terminal portion and the second terminal portion.
半導体チップの所定領域が上記第１の半導体チップの側
方にはみ出すようにして上記第２の半導体チップ上に積
層されており、上記第２の半導体チップにおけるはみ出
し領域に上記信号用の端子部が形成されている、請求項
１に記載の半導体装置。2. The first semiconductor chip is stacked on the second semiconductor chip such that a predetermined region of the second semiconductor chip protrudes to the side of the first semiconductor chip, The semiconductor device according to claim 1, wherein the signal terminal portion is formed in a protruding region of the second semiconductor chip.
は、上記第２の半導体チップに一体的に造り込まれた端
子パッドをそれぞれ有しており、これらの端子パッドが
上記第２の半導体チップに一体的に造り込まれた配線部
によって繋げられている、請求項２に記載の半導体装
置。3. The second terminal section and the signal terminal section each have a terminal pad integrally formed in the second semiconductor chip, and these terminal pads are connected to the second semiconductor chip. The semiconductor device according to claim 2, wherein the semiconductor device is connected by a wiring unit integrally formed with the semiconductor chip.
は、金属によって上記第２の半導体チップの表面から突
出するようにして形成された配線部によって繋げられて
いる、請求項２に記載の半導体装置。4. The semiconductor device according to claim 2, wherein the second terminal portion and the signal terminal portion are connected by a wiring portion formed so as to protrude from a surface of the second semiconductor chip by metal. 13. The semiconductor device according to claim 1.
は、金属によって突出状に形成されたバンプ部をそれぞ
れ有しており、かつ、 上記第１の半導体チップと上記第２の半導体チップと
は、樹脂内に導電ボールを分散させた異方性導電樹脂の
樹脂成分によって機械的に接続されているとともに、上
記各バンプ部の間に介在させられた上記導電ボールによ
って電気的に接続されている、請求項１ないし４のいず
れかに記載の半導体装置。5. The first terminal portion and the second terminal portion each have a bump portion formed in a protruding shape by metal, and the first semiconductor chip and the second semiconductor portion. The chip is mechanically connected to the chip by a resin component of an anisotropic conductive resin in which conductive balls are dispersed in a resin, and is electrically connected by the conductive balls interposed between the bumps. The semiconductor device according to claim 1, wherein:
て接続される内部端子部およびこの内部端子部に連続す
る外部端子部のそれぞれを有する外部接続用端子と、上
記第１の半導体チップ、第２の半導体チップ、導体ワイ
ヤおよび上記内部端子部を封入する樹脂パッケージと、
をさらに備える、請求項１ないし５のいずれかに記載の
半導体装置。6. An external connection terminal having an internal terminal connected to the signal terminal via a conductor wire and an external terminal connected to the internal terminal, and the first semiconductor chip. A resin package for enclosing the second semiconductor chip, the conductor wire, and the internal terminal;
The semiconductor device according to claim 1, further comprising:
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| JP10188726A Pending JP2000022074A (en) | 1998-07-03 | 1998-07-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022074A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501707B2 (en) | 2004-03-12 | 2009-03-10 | Nec Electronics Corporation | Multichip semiconductor package |
| US8143716B2 (en) | 2004-03-29 | 2012-03-27 | Renesas Electronics Corporation | Semiconductor device with plate-shaped component |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457656U (en) * | 1987-09-30 | 1989-04-10 | ||
| JPH09152979A (en) * | 1995-09-28 | 1997-06-10 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPH10107065A (en) * | 1996-08-20 | 1998-04-24 | Internatl Business Mach Corp <Ibm> | System and method for minimizing clock skew of integrated circuit |
-
1998
- 1998-07-03 JP JP10188726A patent/JP2000022074A/en active Pending
Patent Citations (3)
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