JP2000019557A - Semiconductor device and semiconductor display device - Google Patents
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Landscapes
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- Transforming Electric Information Into Light Information (AREA)
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Abstract
Description
【０００１】[0001]
【０００２】本発明は、半導体装置および半導体表示装
置に関する。特に、画素と駆動回路およびメモリなどの
周辺回路が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）技術を用いて絶縁基板上に一体形成された
半導体表示装置に関する。[0002] The present invention relates to a semiconductor device and a semiconductor display device. In particular, peripheral circuits such as a pixel, a driving circuit, and a memory are used in SOI (Silicon On Insu)
The present invention relates to a semiconductor display device integrally formed on an insulating substrate by using a (lator) technique.
【０００３】[0003]
【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置（液晶パネ
ル）の需要が高まってきたことによる。Recently, a semiconductor device in which a semiconductor thin film is formed on an inexpensive glass substrate, for example, a thin film transistor (TFT)
The technology for fabricating is rapidly developing. The reason is that the demand for the active matrix type liquid crystal display device (liquid crystal panel) has increased.
【０００５】アクティブマトリクス型液晶パネルは、マ
トリクス状に配置された数十〜数百万個もの画素領域に
それぞれＴＦＴが配置され、各画素電極に出入りする電
荷をＴＦＴのスイッチング機能により制御するものであ
る。In an active matrix type liquid crystal panel, TFTs are arranged in tens to millions of pixel regions arranged in a matrix, and electric charges entering and exiting each pixel electrode are controlled by a switching function of the TFTs. is there.
【０００６】従来のアクティブマトリックス型液晶表示
装置を図１４に示す。従来のアクティブマトリックス型
液晶表示装置は、図１４に示すようにソース線側ドライ
バ１４０１と、ゲート線側ドライバ１４０２と、マトリ
クス状に配置された複数の画素ＴＦＴ１４０３と、画像
信号線１４０４とを有している。FIG. 14 shows a conventional active matrix type liquid crystal display device. As shown in FIG. 14, the conventional active matrix type liquid crystal display device includes a source line driver 1401, a gate line driver 1402, a plurality of pixel TFTs 1403 arranged in a matrix, and an image signal line 1404. ing.
【０００７】ソース線側ドライバおよびゲイト線側ドラ
イバは、シフトレジスタやバッファ回路などを含み、近
年アクティブマトリクス回路と同一基板上に一体形成さ
れる。The driver on the source line side and the driver on the gate line side include a shift register, a buffer circuit, and the like, and are recently formed integrally with the active matrix circuit on the same substrate.
【０００８】アクティブマトリクス回路には、ガラス基
板上に形成されたアモルファスシリコンを利用した薄膜
トランジスタが配置されている。[0008] In the active matrix circuit, thin film transistors utilizing amorphous silicon formed on a glass substrate are arranged.
【０００９】また、基板として石英を利用し、多結晶珪
素膜でもって薄膜トランジスタを作製する構成も知られ
ている。この場合、周辺駆動回路もアクティブマトリク
ス回路も石英基板上に形成される薄膜トランジスタでも
って構成される。There is also known a configuration in which quartz is used as a substrate and a thin film transistor is manufactured using a polycrystalline silicon film. In this case, both the peripheral driving circuit and the active matrix circuit are constituted by thin film transistors formed on a quartz substrate.
【００１０】また、レーザーアニール等の技術を利用す
ることにより、ガラス基板上に結晶性珪素膜を用いた薄
膜トランジスタを作製する技術も知られている。この技
術を利用すると、ガラス基板にアクティブマトリクス回
路と周辺駆動回路とを集積化することができる。There is also known a technique for manufacturing a thin film transistor using a crystalline silicon film on a glass substrate by utilizing a technique such as laser annealing. Using this technology, an active matrix circuit and a peripheral driver circuit can be integrated on a glass substrate.
【００１１】図１４に示すような構成においては、ソー
ス線側ドライバのシフトレジスタ回路（水平走査用のシ
フトレジスタ）からの信号により、画像信号線１４０４
に供給される画像信号が選択される。そして対応するソ
ース信号線に所定の画像信号が供給される。In the configuration shown in FIG. 14, a signal from a shift register circuit (horizontal scanning shift register) of a source line side driver receives an image signal line 1404.
Is selected. Then, a predetermined image signal is supplied to the corresponding source signal line.
【００１２】ソース信号線に供給された画像信号は、画
素の薄膜トランジスタにより選択され、所定の画素電極
に書き込まれる。An image signal supplied to a source signal line is selected by a thin film transistor of a pixel and written to a predetermined pixel electrode.
【００１３】画素の薄膜トランジスタは、ゲイト線側ド
ライバのシフトレジスタ（垂直走査用のシフトレジス
タ）からゲイト信号線を介して供給される選択信号によ
り動作する。The thin film transistor of the pixel is operated by a selection signal supplied from a shift register (shift register for vertical scanning) of a gate line side driver via a gate signal line.
【００１４】この動作をソース線側ドライバのシフトレ
ジスタからの信号と、ゲイト線側ドライバのシフトレジ
スタからの信号とにより、適当なタイミング設定で順次
繰り返し行うことによって、マトリクス状に配置された
各画素に順次情報が書き込まれる。This operation is sequentially repeated at appropriate timing by a signal from the shift register of the source line side driver and a signal from the shift register of the gate line side driver, whereby each pixel arranged in a matrix is formed. Is sequentially written into the memory.
【００１５】[0015]
【００１６】近年、アクティブマトリクス型液晶表示装
置がノート型のパーソナルコンピュータに多用されてき
ている。パーソナルコンピュータにおいては、複数のソ
フトウエアを同時に起動したり、デジタルカメラからの
映像を取り込んで加工したりと、多階調の液晶表示装置
が要求されている。In recent years, active matrix type liquid crystal display devices have been widely used in notebook personal computers. In a personal computer, a multi-gradation liquid crystal display device is required, for example, for simultaneously activating a plurality of pieces of software or processing by taking in an image from a digital camera.
【００１７】また、ハイビジョン信号などのテレビ信号
を写すことができる、大画面に対応した液晶プロジェク
タの需要が高まってきている。この場合も、階調表示を
いかに細かくできるかが提供される画像の良否にかかっ
ている。Further, there is an increasing demand for a liquid crystal projector capable of shooting a television signal such as a Hi-Vision signal and capable of handling a large screen. Also in this case, how fine the gradation display can be depends on the quality of the provided image.
【００１８】このように、高画質な映像を提供するため
には、階調表示がどこまで細かくできるかが重要とな
る。階調表示の方法としては、ソース線にビデオ信号や
テレビジョン信号などのアナログ信号を供給する場合
（アナログ階調）と、パーソナルコンピュータなどから
のデータ信号などのデジタル信号を供給する場合（デジ
タル階調）とがある。As described above, in order to provide high-quality images, it is important how fine the gradation display can be. There are two methods of gray scale display: a case where an analog signal such as a video signal or a television signal is supplied to a source line (analog gray scale) and a case where a digital signal such as a data signal from a personal computer or the like is supplied (digital scale). Key).
【００１９】アナログ階調では、上述したようにソース
ドライバからの信号により、画像信号線に供給されるア
ナログ画像信号が順次選択され、対応するソース線に所
定の画像信号が供給される。In the analog gradation, as described above, the analog image signals supplied to the image signal lines are sequentially selected according to the signal from the source driver, and a predetermined image signal is supplied to the corresponding source line.
【００２０】デジタル階調では、画像信号線に供給され
るデジタル信号が順次選択され、Ｄ／Ａ変換された後、
対応するソース線に所定の画像信号が供給される。In the digital gradation, digital signals supplied to the image signal lines are sequentially selected and D / A-converted.
A predetermined image signal is supplied to a corresponding source line.
【００２１】液晶表示装置の場合、いずれの階調表示を
用いる場合でも、液晶に印加する電圧（Ｖ）と透過光強
度との間には、図１５の点線で示されるような関係があ
る。ただし、液晶表示装置は、ＴＮ（ツイストネマチッ
ク）モードで電圧が印加されていない時に明状態となる
ノーマリホワイトモードを用いているものとする。In the case of a liquid crystal display device, the relationship shown by the dotted line in FIG. 15 exists between the voltage (V) applied to the liquid crystal and the transmitted light intensity, regardless of which gradation display is used. However, it is assumed that the liquid crystal display device uses a normally white mode which is in a bright state when no voltage is applied in a TN (twisted nematic) mode.
【００２２】図１５からもわかるように液晶に印加され
る電圧と透過光強度との間には、非線型の関係があり、
印加する電圧に応じた階調表示を行うことが難しい。As can be seen from FIG. 15, there is a non-linear relationship between the voltage applied to the liquid crystal and the transmitted light intensity.
It is difficult to perform gradation display according to the applied voltage.
【００２３】上記のことを補うために、ガンマ補正とい
う手段が取られている。ガンマ補正とは、画像信号をゲ
インさせ、印加電圧に応じて、透過光強度が線形的に変
化するように補正するものであり、良好な階調表示を得
屡ことができる。ガンマ補正を施した場合の、印加電圧
と透過光強度との関係は図１５の実線で示される。In order to compensate for the above, a means called gamma correction is employed. The gamma correction is a method of correcting a gain of an image signal so that the intensity of transmitted light linearly changes according to an applied voltage, and can often obtain a good gradation display. The relationship between the applied voltage and the transmitted light intensity when gamma correction is performed is shown by the solid line in FIG.
【００２４】しかし、画像信号にガンマ補正を施すに
は、別途ＩＣ回路が必要であり、液晶パネルの外部に回
路を設けなければならない。よって、商品の小型化が事
実上不可能であった。However, to perform gamma correction on an image signal, a separate IC circuit is necessary, and a circuit must be provided outside the liquid crystal panel. Therefore, miniaturization of the product was practically impossible.
【００２５】そこで本発明は、上記の事情を鑑みて、良
好な階調表示を行える、小型化が可能な半導体表示装
置、特に液晶表示装置を提供することを課題とする。In view of the above circumstances, it is an object of the present invention to provide a small-sized semiconductor display device, particularly a liquid crystal display device, which can perform favorable gradation display and can be miniaturized.
【００２６】[0026]
【００２７】本発明のある実施態様によると、半導体装
置であって、供給される信号をガンマ補正するための制
御回路と、前記ガンマ補正するためのデータを記憶する
メモリと、を備えており、前記制御回路および前記メモ
リは、ＴＦＴによって構成され、かつ同一絶縁基板上に
一体形成される半導体装置が提供される。このことによ
って上記目的が達成される。According to one embodiment of the present invention, there is provided a semiconductor device, comprising: a control circuit for gamma-correcting a supplied signal; and a memory for storing data for the gamma correction. A semiconductor device is provided in which the control circuit and the memory are formed of TFTs and are integrally formed on the same insulating substrate. This achieves the above object.
【００２８】前記メモリは、不揮発性メモリであっても
よい。[0028] The memory may be a nonvolatile memory.
【００２９】前記不揮発性メモリは、複数のＦＡＭＯＳ
型ＴＦＴを含んでいてもよい。The nonvolatile memory includes a plurality of FAMOSs.
It may include a type TFT.
【００３０】前記信号はデジタル信号であってもよい。[0030] The signal may be a digital signal.
【００３１】前記信号はアナログ信号であり、前記アナ
ログ信号をデジタル信号に変換する変換回路をさらに備
えていてもよい。[0031] The signal is an analog signal, and may further include a conversion circuit for converting the analog signal into a digital signal.
【００３２】また、本発明のある実施態様によると、複
数のＴＦＴがマトリクス状に配置された画素領域と、
前記複数のＴＦＴをスイッチングするドライバと、画像
信号を供給する画像信号供給源と、前記画像信号をガン
マ補正する制御回路と、前記画像信号をガンマ補正する
ためのデータを記憶するメモリと、を備えた半導体表示
装置であって、前記複数のＴＦＴと、前記ドライバと、
制御回路と、前記メモリとは、同一絶縁基板上に一体形
成される半導体表示装置が提供される。このことによっ
て上記目的が達成される。According to an embodiment of the present invention, a pixel region in which a plurality of TFTs are arranged in a matrix is provided.
A driver for switching the plurality of TFTs, an image signal supply source for supplying an image signal, a control circuit for gamma-correcting the image signal, and a memory for storing data for gamma-correcting the image signal. A semiconductor display device, wherein the plurality of TFTs, the driver,
A semiconductor display device is provided in which a control circuit and the memory are integrally formed on the same insulating substrate. This achieves the above object.
【００３３】前記メモリは、不揮発性メモリであっても
よい。[0033] The memory may be a nonvolatile memory.
【００３４】前記不揮発性メモリは、複数のＦＡＭＯＳ
型ＴＦＴを含んでいてもよい。The nonvolatile memory includes a plurality of FAMOSs.
It may include a type TFT.
【００３５】前記画像信号はデジタル信号であってもよ
い。[0035] The image signal may be a digital signal.
【００３６】前記画像信号はアナログ信号であり、前記
アナログ信号をデジタル信号に変換する変換回路をさら
に備えていてもよい。The image signal is an analog signal, and may further include a conversion circuit for converting the analog signal into a digital signal.
【００３７】前記ＴＦＴの活性層の厚さは、１０乃至１
００ｎｍであってもよい。The thickness of the active layer of the TFT is 10 to 1
It may be 00 nm.
【００３８】また、本発明のある実施態様によると、複
数のＴＦＴがマトリクス状に配置された画素領域と、
前記複数のＴＦＴをスイッチングするドライバと、デジ
タル画像信号を供給するデジタル画像信号供給源と、前
記デジタル画像信号をアナログ信号に変換する変換回路
と、前記デジタル画像信号をガンマ補正する制御回路
と、前記デジタル画像信号をガンマ補正するためのデー
タを記憶するメモリとを備えた半導体表示装置であっ
て、前記変換回路は、異なる電圧を前記複数のＴＦＴの
ソース線に供給する複数の電圧線を有しており、前記複
数のＴＦＴと、前記ドライバと、制御回路と、前記メモ
リとは、同一絶縁基板上に一体形成される半導体表示装
置が提供される。このことによって上記目的が達成され
る。According to an embodiment of the present invention, a pixel region in which a plurality of TFTs are arranged in a matrix is provided.
A driver for switching the plurality of TFTs, a digital image signal supply for supplying a digital image signal, a conversion circuit for converting the digital image signal into an analog signal, a control circuit for gamma correcting the digital image signal, A memory for storing data for gamma-correcting a digital image signal, wherein the conversion circuit has a plurality of voltage lines for supplying different voltages to the source lines of the plurality of TFTs. A semiconductor display device in which the plurality of TFTs, the driver, the control circuit, and the memory are integrally formed on the same insulating substrate. This achieves the above object.
【００３９】前記メモリは、不揮発性メモリであっても
よい。The memory may be a nonvolatile memory.
【００４０】前記メモリは、複数のＦＡＭＯＳ型ＴＦＴ
を含んでいてもよい。The memory comprises a plurality of FAMOS type TFTs.
May be included.
【００４１】前記複数のＴＦＴの活性層の厚さは、１０
乃至１００ｎｍであってもよい。The thickness of the active layer of the plurality of TFTs is 10
To 100 nm.
【００４２】[0042]
【００４３】[0043]
【００４４】（実施例１）(Example 1)
【００４５】本実施例では、ガンマ補正制御回路および
ガンマ補正データを記憶するメモリをＳＯＩ（Ｓｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて絶縁基
板上に一体形成した半導体表示装置について説明する。
半導体表示装置の中でも、液晶表示装置について説明す
る。In the present embodiment, the gamma correction control circuit and the memory for storing the gamma correction data are stored in SOI (Slic)
A semiconductor display device formed integrally on an insulating substrate by using an on-on-insulator technique will be described.
Among semiconductor display devices, a liquid crystal display device will be described.
【００４６】図１を参照する。図１は、本実施例のアク
ティブマトリクス型液晶表示装置の概略構成図である。
１０１はアナログ画像信号供給源であり、ビデオ信号や
テレビジョン信号などのアナログ画像信号を供給する。
１０２はＡ／Ｄ変換回路であり、アナログ画像信号供給
源１０１から供給されるアナログ画像信号をデジタル信
号に変換する。１０３はデジタル画像信号供給源であ
り、コンピュータなどからのデジタル画像信号を供給す
る。なお本実施例では、アナログ画像信号供給源１０１
あるいはデジタル画像信号供給源１０３から画像信号が
供給されるものとする。必要に応じて、アナログ画像信
号供給源１０１あるいはデジタル画像信号供給源１０３
から画像信号が供給されるようなスイッチを設けてもよ
い。Referring to FIG. FIG. 1 is a schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment.
An analog image signal supply source 101 supplies an analog image signal such as a video signal or a television signal.
An A / D conversion circuit 102 converts an analog image signal supplied from the analog image signal supply source 101 into a digital signal. A digital image signal supply source 103 supplies a digital image signal from a computer or the like. In this embodiment, the analog image signal supply source 101
Alternatively, an image signal is supplied from the digital image signal supply source 103. If necessary, the analog image signal supply source 101 or the digital image signal supply source 103
A switch may be provided so that an image signal is supplied from the.
【００４７】１０４はガンマ補正制御回路であり、１０
５は４ｋビットメモリである。ガンマ補正制御回路は、
メモリ１０５に記憶されているガンマ補正データに基づ
いてＡ／Ｄ変換回路１０２あるいはデジタル画像信号供
給源から供給されるデジタル画像信号をガンマ補正し、
ソース信号線側ドライバ１０６に送出する。なお、本実
施例では、メモリ１０５に４ｋビットのメモリを用いた
が、メモリ１０５の記憶容量はこれ限ることはない。メ
モリ１０５には、４ｋビット以下あるいは以上の記憶容
量を有するメモリが用いられてもよい。Reference numeral 104 denotes a gamma correction control circuit.
5 is a 4k bit memory. The gamma correction control circuit
Gamma-correcting the digital image signal supplied from the A / D conversion circuit 102 or the digital image signal supply source based on the gamma correction data stored in the memory 105,
The signal is sent to the source signal line side driver 106. In the present embodiment, a 4 kbit memory is used as the memory 105, but the storage capacity of the memory 105 is not limited to this. As the memory 105, a memory having a storage capacity of 4 kbits or less or more may be used.
【００４８】ソース信号線側ドライバ１０６は、シフト
レジスタ、バッファ、デジタルデコーダ、およびＤ／Ａ
コンバータなどによって構成される。ゲイト信号線側ド
ライバ１０７は、シフトレジスタおよびバッファなどに
よって構成される。なお、ソース信号線ドライバ１０６
およびゲイト信号線ドライバ１０７には、必要に応じて
その他の回路が設けられる。The source signal line side driver 106 includes a shift register, a buffer, a digital decoder, and a D / A
It is composed of a converter and the like. The gate signal line side driver 107 includes a shift register, a buffer, and the like. Note that the source signal line driver 106
Other circuits are provided in gate signal line driver 107 as necessary.
【００４９】１０８は画素領域であり、マトリクス状に
配置された複数の薄膜トランジスタ（ＴＦＴ）によって
構成される。１０８を画素マトリクス回路とも呼ぶ。本
実施例では、画素の数は縦１０２４×横７６８とした。
なお、本実施例では、上記の画素数を有する液晶表示装
置について説明するが、本発明は上記の画素数を有する
液晶表示装置に限定されるわけではない。Reference numeral 108 denotes a pixel area, which is constituted by a plurality of thin film transistors (TFTs) arranged in a matrix. 108 is also called a pixel matrix circuit. In this embodiment, the number of pixels is 1024 (vertical) × 768 (horizontal).
In this embodiment, a liquid crystal display device having the above number of pixels will be described. However, the present invention is not limited to a liquid crystal display device having the above number of pixels.
【００５０】本実施例の液晶表示装置は、画素領域１０
８、ソース信号線側ドライバ１０６、ゲイト信号線側ド
ライバ１０７、ガンマ補正制御回路１０４、およびメモ
リ１０５のいずれもがＴＦＴによって構成され、基板上
に一体形成される。また、Ａ／Ｄ変換回路１０２は、Ｉ
Ｃチップとして基板上に搭載されてもよいし、ＴＦＴに
よって基板上に一体形成されてもよい。また、その他の
周辺回路もＴＦＴによって基板上に一体形成され得る。
さらに、その他の周辺回路は、ＩＣチップとして基板上
に搭載されてもよい。The liquid crystal display device of this embodiment has the pixel region 10
8. All of the source signal line side driver 106, the gate signal line side driver 107, the gamma correction control circuit 104, and the memory 105 are formed of TFTs and are integrally formed on a substrate. Further, the A / D conversion circuit 102
It may be mounted on a substrate as a C chip, or may be integrally formed on the substrate by a TFT. Further, other peripheral circuits can be integrally formed on the substrate by the TFT.
Further, other peripheral circuits may be mounted on a substrate as an IC chip.
【００５１】次に本実施例の液晶表示装置の動作につい
て説明する。図２を参照する。図２には、本実施例のメ
モリ１０５の概略構成図が示される。本実施例のメモリ
１０５は、複数のメモリ素子とＸおよびＹアドレスデコ
ーダ２０１、２０２によって構成される。図２に示され
るように、各ビット情報が記録される記憶素子（メモリ
素子）は、２個のＴＦＴによって構成され、１つはフロ
ーティングゲイトを有するＰチャネルＦＡＭＯＳ（Ｆｌ
ｏａｔｉｎｇ ｇａｔｅ Ａｖａｌａｎｃｈｅｉｎｊｅ
ｃｔｉｏｎ ＭＯＳ）型不揮発性記憶素子Ｔｒ１であ
り、もう一つはＮチャネルスイッチング素子Ｔｒ２であ
る。２個のＴＦＴＴｒ１およびＴｒ２は、ドレイン電極
が互いに直列に接続されており、この直列接続回路によ
って１ビットの記憶素子を構成する。この記憶素子が縦
６４個×横６４個マトリクス状に配列されている。各記
憶素子は１ビットの情報を記憶することができるので、
本実施例ではメモリ１０５は、４０９６ビット（＝約４
ｋビット）の記憶容量を有する。Next, the operation of the liquid crystal display of this embodiment will be described. Please refer to FIG. FIG. 2 is a schematic configuration diagram of the memory 105 according to the present embodiment. The memory 105 according to the present embodiment includes a plurality of memory elements and X and Y address decoders 201 and 202. As shown in FIG. 2, a storage element (memory element) on which each bit information is recorded is constituted by two TFTs, and one is a P-channel FAMOS (Fl) having a floating gate.
Oating gate Avalancheinje
Ction MOS) type nonvolatile storage element Tr1, and the other is an N-channel switching element Tr2. The two TFTs Tr1 and Tr2 have their drain electrodes connected in series to each other, and this series connection circuit constitutes a 1-bit storage element. The storage elements are arranged in a matrix of 64 × 64. Since each storage element can store one bit of information,
In this embodiment, the memory 105 has 4096 bits (= about 4
(k bits).
【００５２】各列に配置されている記憶素子は、Ａ０、
Ｂ０〜Ａ６３、Ｂ６３によって構成される信号線に、そ
の両端が接続されている。また、各行に配列されている
記憶素子は、信号線Ｃ０、Ｄ０〜Ｃ６３〜Ｄ６３に各記
憶素子のゲイト電極が接続されている。なお図２に示さ
れるように、本実施例では、メモリ１０５を構成する記
憶素子に、（０、０）、（１、０）、（６３、６３）と
いった符号が付けられている。The storage elements arranged in each column are A0,
Both ends are connected to a signal line constituted by B0 to A63 and B63. In the storage elements arranged in each row, the gate electrodes of the storage elements are connected to the signal lines C0 and D0 to C63 to D63. Note that, as shown in FIG. 2, in this embodiment, the storage elements constituting the memory 105 are denoted by reference numerals (0, 0), (1, 0), (63, 63).
【００５３】各信号線Ａ０、Ｂ０〜Ａ６３、Ｂ６３、お
よびＣ０、Ｄ０〜Ｃ６３〜Ｄ６３は、それぞれＸアドレ
スデコーダ２０１、およびＹアドレスデコーダ２０２に
接続されている。このＸアドレスデコーダ２０１および
Ｙアドレスデコーダ２０２によって、記憶素子のアドレ
スが指定され、データの書き込みあるいは読み出しが行
われる。The signal lines A0, B0 to A63, B63 and C0, D0 to C63 to D63 are connected to an X address decoder 201 and a Y address decoder 202, respectively. The X address decoder 201 and the Y address decoder 202 specify the address of the storage element, and write or read data.
【００５４】次に、メモリ１０５の動作について、記憶
素子（１、１）を例にとって説明する。Next, the operation of the memory 105 will be described using the storage element (1, 1) as an example.
【００５５】まず、記憶素子（１、１）にデータを書き
込む場合、信号線Ｃ１には５０Ｖの高電圧が印加され
る。また、信号線Ｄ１にも５Ｖの電圧が印加される。そ
こで信号線Ｂ１をＧＮＤにおとし、Ａ１に−５Ｖの電圧
を印加すると、Ｔｒ１のフローティングゲイトに電荷が
貯蓄される。First, when writing data to the storage element (1, 1), a high voltage of 50 V is applied to the signal line C1. Also, a voltage of 5 V is applied to the signal line D1. When the signal line B1 is set to GND and a voltage of -5 V is applied to A1, electric charges are stored in the floating gate of Tr1.
【００５６】次に、記憶素子（１、１）からデータを読
み出す場合、信号線Ｃ１には０Ｖが印加され、Ｄ１には
５Ｖが印加される。そしてＢ１をＧＮＤにおとすと、記
憶されていた信号がＡ１から読み出される。Next, when reading data from the storage element (1, 1), 0V is applied to the signal line C1 and 5V is applied to D1. Then, when B1 is set to GND, the stored signal is read from A1.
【００５７】以上の動作を下の表にまとめる。The above operation is summarized in the table below.
【００５８】[0058]
【表１】 [Table 1]
【００５９】なお、記憶素子に記憶されている記憶内容
は、Ｘ線、紫外線、あるいは電子線などをメモリ１０５
に照射することによって消去できる。The storage contents stored in the storage element include X-rays, ultraviolet rays, electron beams, and the like.
Can be erased by irradiation.
【００６０】メモリ１０５には、デジタル画像信号にガ
ンマ補正する為のデータが記憶されている。これは、液
晶表示装置固有のデータであり、生産時にメモリ１０５
に書き込まれる。The memory 105 stores data for performing gamma correction on a digital image signal. This is data unique to the liquid crystal display device, and is stored in the memory 105 at the time of production.
Is written to.
【００６１】次に図３を参照する。図３は、本実施例の
液晶表示装置のソース信号線側ドライバ、ゲイト信号線
側ドライバ、および画素領域を示したものである。３０
１はソース信号線側シフトレジスタであり、３０２はソ
ース信号線側ドライバに入力されるデジタル信号を供給
するための信号線である。本実施例では、１６階調の表
示を行うために、この信号線３０２は４ビットのデータ
を扱えるようになっている。３０３はラッチ回路であ
り、信号線３０２に供給される信号をソース信号線側シ
フトレジスタ３０１の信号により選択し、一時的に記憶
しておく回路である。３０４はスイッチング回路であ
り、ラッチ回路３０３から供給される信号に従って、階
調電圧線３０５のＤＣ１〜ＤＣ１６のうちいずれかの電
圧線を選択し、ソース信号線３０７に供給する。なお、
１行に対応する画像情報がラッチ回路３０３群に記憶さ
れたら、ラッチ回路３０３群に記憶された画像情報は一
斉にスイッチング回路３０４に送出される。Next, reference is made to FIG. FIG. 3 shows a source signal line side driver, a gate signal line side driver, and a pixel region of the liquid crystal display device of the present embodiment. 30
Reference numeral 1 denotes a source signal line side shift register, and reference numeral 302 denotes a signal line for supplying a digital signal input to the source signal line side driver. In the present embodiment, the signal line 302 can handle 4-bit data in order to display 16 gradations. Reference numeral 303 denotes a latch circuit which selects a signal supplied to the signal line 302 based on a signal from the source signal line side shift register 301 and temporarily stores the selected signal. A switching circuit 304 selects one of the DC1 to DC16 voltage lines of the gradation voltage line 305 according to a signal supplied from the latch circuit 303 and supplies the selected voltage line to the source signal line 307. In addition,
When the image information corresponding to one row is stored in the group of latch circuits 303, the image information stored in the group of latch circuits 303 is simultaneously sent to the switching circuit 304.
【００６２】ソース信号線に供給された所定の階調に対
応した信号電圧と、ゲイト信号線側シフトレジスタ３０
６からの信号と、によって対応する画素ＴＦＴ３０８が
選択される。このようにして各画素に所定の階調に対応
した画像情報が書き込まれる。The signal voltage corresponding to the predetermined gradation supplied to the source signal line and the gate signal line side shift register 30
6, the corresponding pixel TFT 308 is selected. In this way, image information corresponding to a predetermined gradation is written to each pixel.
【００６３】次に、本実施例の液晶表示装置の作製工程
について説明する。Next, the manufacturing process of the liquid crystal display device of this embodiment will be described.
【００６４】本実施例では絶縁表面を有する基板上に複
数のＴＦＴを形成し、画素領域のマトリクス回路とドラ
イバ回路を含む周辺回路とをモノリシックに構成する例
を図４〜図７に示す。なお、本実施例では、ガンマ補正
データを記憶するフローティングゲイトを有するＰチャ
ネルＦＡＭＯＳ回路とそのスイッチング素子、および画
素ＴＦＴについて説明する。なお、ドライバ等の周辺回
路に代表的に用いられるＣＭＯＳ回路も同様に作製され
得る。なお、本実施例では、Ｐチャンネル型とＮチャン
ネル型とがそれぞれ１つのゲイト電極を備えた回路につ
いて、その作製工程を説明するが、ダブルゲイト型のよ
うな複数のゲイト電極を備えた回路も同様に作製するこ
とができる。In this embodiment, FIGS. 4 to 7 show examples in which a plurality of TFTs are formed on a substrate having an insulating surface, and a matrix circuit in a pixel region and a peripheral circuit including a driver circuit are monolithically formed. In this embodiment, a P-channel FAMOS circuit having a floating gate for storing gamma correction data, a switching element thereof, and a pixel TFT will be described. Note that a CMOS circuit typically used for a peripheral circuit such as a driver can be similarly manufactured. In this embodiment, a manufacturing process of a circuit having one gate electrode for each of the P-channel type and the N-channel type will be described. However, a circuit having a plurality of gate electrodes such as a double-gate type may be used. It can be manufactured similarly.
【００６５】図４を参照する。まず、絶縁表面を有する
基板として石英基板４０１を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板を用いても良い。Referring to FIG. First, a quartz substrate 401 is prepared as a substrate having an insulating surface. A silicon substrate on which a thermal oxide film is formed can be used instead of the quartz substrate. Also, once an amorphous silicon film is formed on a quartz substrate,
A method of completely thermally oxidizing it to form an insulating film may be used. Further, a quartz substrate or a ceramic substrate on which a silicon nitride film is formed as an insulating film may be used.
【００６６】４０２は非晶質珪素膜であり、最終的な膜
厚（熱酸化後の膜減りを考慮した膜厚）が１０〜１００
ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節す
る。なお、成膜に際して膜中の不純物濃度の管理を徹底
的に行うことは重要である。Reference numeral 402 denotes an amorphous silicon film having a final film thickness (thickness in consideration of film reduction after thermal oxidation) of 10 to 100.
nm (preferably 15 to 45 nm). It is important to thoroughly control the impurity concentration in the film when forming the film.
【００６７】本実施例の場合、非晶質珪素膜４０２中に
おいて代表的な不純物であるＣ（炭素）、Ｎ（窒素）、
Ｏ（酸素）、Ｓ（硫黄）の濃度はいずれも５×１０18ａ
ｔｏｍｓ／ｃｍ3 未満（好ましくは １×１０18ａｔｏ
ｍｓ／ｃｍ3 以下）となる様に管理している。各不純物
がこれ以上の濃度で存在すると、結晶化の際に悪影響を
及ぼし、結晶化後の膜質を低下させる原因となりうる。In the case of this embodiment, typical impurities such as C (carbon), N (nitrogen),
The concentration of O (oxygen) and S (sulfur) is 5 × 10 18 a
less than toms / cm 3 (preferably 1 × 10 18 atom
(ms / cm 3 or less). If each impurity is present at a concentration higher than this, it will have an adverse effect on crystallization, and may cause deterioration of the film quality after crystallization.
【００６８】なお、非晶質珪素膜４０２中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜４０２の成膜は減圧熱ＣＶＤ法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。Note that the hydrogen concentration in the amorphous silicon film 402 is also a very important parameter, and a film with good crystallinity can be obtained by keeping the hydrogen content low. for that reason,
The amorphous silicon film 402 is preferably formed by a low pressure thermal CVD method. Note that the plasma CVD method can be used by optimizing the film formation conditions.
【００６９】次に、非晶質珪素膜４０２の結晶化工程を
行う。結晶化の手段としては特開平７−１３０６５２号
公報記載の技術を用いる。同公報の実施例１および実施
例２のどちらの手段でも良いが、本実施例では、同広報
の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。Next, a crystallization step of the amorphous silicon film 402 is performed. As a means for crystallization, a technique described in JP-A-7-130652 is used. Although any of the means of Embodiment 1 and Embodiment 2 of the publication may be used, in this embodiment, the technical contents described in Embodiment 2 of the publication (Japanese Patent Laid-Open No. 8-78329) will be described.
It is preferable to use the method described in Japanese Unexamined Patent Publication (Kokai) No. H11-26095.
【００７０】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜４
０３を形成する。マスク絶縁膜４０３は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。The technique described in Japanese Patent Application Laid-Open No. H8-78329 discloses a mask insulating film 4 for selecting a region to which a catalyst element is added.
03 is formed. The mask insulating film 403 has a plurality of openings for adding a catalyst element. The position of the crystal region can be determined by the position of the opening.
【００７１】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層４０４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金
（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることがで
きる（図４（Ａ））。Then, a solution containing nickel (Ni) as a catalyst element for promoting crystallization of the amorphous silicon film is applied by a spin coating method to form a Ni-containing layer 404. In addition, besides nickel, cobalt (Co), iron (Fe), palladium (Pd), platinum (Pt), copper (Cu), gold (Au), and the like can be used as the catalyst element (FIG. A)).
【００７２】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。In the step of adding the catalyst element, an ion implantation method using a resist mask or a plasma doping method can be used. In this case, the reduction of the occupied area of the addition region and the control of the growth distance of the lateral growth region are facilitated, so that this is an effective technique when configuring a miniaturized circuit.
【００７３】次に、触媒元素の添加工程が終了したら、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質珪素膜８０２の結晶化を行
う。本実施例では窒素雰囲気で５７０℃で１４時間の加
熱処理を行う。Next, when the step of adding the catalyst element is completed,
After dehydrogenation at 450 ° C for about 1 hour, inert atmosphere,
500 to 700 in a hydrogen atmosphere or an oxygen atmosphere
The amorphous silicon film 802 is crystallized by applying a heat treatment at a temperature of ° C. (typically 550 to 650 ° C.) for 4 to 24 hours. In this embodiment, heat treatment is performed at 570 ° C. for 14 hours in a nitrogen atmosphere.
【００７４】この時、非晶質珪素膜４０２の結晶化はニ
ッケルを添加した領域４０５および４０６で発生した核
から優先的に進行し、基板４０１の基板面に対してほぼ
平行に成長した結晶領域４０７および４０８が形成され
る。この結晶領域４０７および４０８を横成長領域と呼
ぶ。横成長領域は比較的揃った状態で個々の結晶が集合
しているため、全体的な結晶性に優れるという利点があ
る（図４（Ｂ））。At this time, the crystallization of the amorphous silicon film 402 proceeds preferentially from the nuclei generated in the nickel-added regions 405 and 406, and the crystal region grown almost parallel to the substrate surface of the substrate 401. 407 and 408 are formed. These crystal regions 407 and 408 are called lateral growth regions. Since the individual crystals are aggregated in a relatively uniform state in the lateral growth region, there is an advantage that the overall crystallinity is excellent (FIG. 4B).
【００７５】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。When the technique described in the first embodiment of Japanese Patent Application Laid-Open No. Hei 7-130652 is used, a region which can be microscopically called a lateral growth region is formed. However, since nucleation occurs unevenly in the plane, there is a difficulty in controllability of crystal grain boundaries.
【００７６】結晶化のための加熱処理が終了したら、マ
スク絶縁膜４０３を除去してパターニングを行い、横成
長領域４０７および４０８でなる島状半導体層（活性
層）４０９、４１０、および４１１を形成する（図４
（Ｃ））。After the heat treatment for crystallization is completed, the mask insulating film 403 is removed and patterning is performed to form island-like semiconductor layers (active layers) 409, 410 and 411 composed of the lateral growth regions 407 and 408. (Figure 4
(C)).
【００７７】ここで４０９はＣＭＯＳ回路を構成するＰ
型ＴＦＴの活性層、４１０は記憶素子のＣＭＯＳ回路を
構成するＮ型ＴＦＴの活性層、４１１は画素マトリクス
回路を構成するＮ型ＴＦＴ（画素ＴＦＴ）の活性層であ
る。Here, reference numeral 409 denotes P constituting a CMOS circuit.
Reference numeral 410 denotes an active layer of an N-type TFT forming a CMOS circuit of a storage element, and reference numeral 411 denotes an active layer of an N-type TFT (pixel TFT) forming a pixel matrix circuit.
【００７８】活性層４０９、４１０、および４１１を形
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜４１２を成膜する。After forming the active layers 409, 410 and 411, a gate insulating film 412 made of an insulating film containing silicon is formed thereon.
【００７９】そして、次に図４（Ｄ）に示す様に触媒元
素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。Then, as shown in FIG. 4D, a heat treatment (a catalyst element gettering process) for removing or reducing the catalyst element (nickel) is performed. In this heat treatment, a halogen element is contained in the treatment atmosphere, and the gettering effect of the metal element by the halogen element is used.
【００８０】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。In order to sufficiently obtain the gettering effect by the halogen element, it is preferable that the above heat treatment is performed at a temperature exceeding 700 ° C. Below this temperature, the decomposition of the halogen compound in the processing atmosphere becomes difficult, and the gettering effect may not be obtained.
【００８１】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。Therefore, in this embodiment, this heat treatment is
It is carried out at a temperature exceeding 0 ° C., preferably 800 to 1000
° C (typically 950 ° C) and the treatment time is 0.1 to 6
hr, typically 0.5 to 1 hr.
【００８２】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層４０９、４１０、お
よび４１１の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。In the present embodiment, in an atmosphere containing hydrogen chloride (HCl) at a concentration of 0.5 to 10% by volume (3% by volume in this embodiment) with respect to an oxygen atmosphere, 9%
An example in which heat treatment is performed at 50 ° C. for 30 minutes will be described. If the HCl concentration is higher than the above concentration, the surface of the active layers 409, 410, and 411 will have irregularities of a film thickness, which is not preferable.
【００８３】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ３ 、ＨＢｒ、Ｃｌ２ 、ＣｌＦ
３、ＢＣｌ３、Ｆ２、Ｂｒ２等のハロゲンを含む化合物
から選ばれた一種または複数種のものを用いることが出
来る。The compound containing a halogen element is HC
Although the example using 1 gas was shown, as other gas,
Typically, HF, NF3, HBr, Cl2, ClF
One or more compounds selected from halogen-containing compounds such as 3, BCl3, F2, and Br2 can be used.
【００８４】この工程においては活性層４０９、４１
０、および４１１中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層４０９、４１０、および４１１中のニッケル
の濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減
される。In this step, the active layers 409 and 41
It is considered that nickel in 0 and 411 is gettered by the action of chlorine, becomes volatile nickel chloride, escapes to the atmosphere and is removed. By this step, the concentration of nickel in the active layers 409, 410, and 411 is reduced to 5 × 10 17 atoms / cm 3 or less.
【００８５】なお、５×１０17ａｔｏｍｓ／ｃｍ3 とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本発明者らが試作したＴＦＴを解析した結果、１×
１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは ５×１０
17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニ
ッケルの影響は確認されなかった。ただし、本明細書中
における不純物濃度は、ＳＩＭＳ分析の測定結果の最小
値でもって定義される。The value of 5 × 10 17 atoms / cm 3 is the lower limit of detection by SIMS (Secondary Mass Ion Analysis). As a result of analyzing the TFTs prototyped by the present inventors, 1 ×
10 18 atoms / cm 3 or less (preferably 5 × 10
At 17 atoms / cm 3 or less), the effect of nickel on the TFT characteristics was not confirmed. However, the impurity concentration in this specification is defined by the minimum value of the measurement result of the SIMS analysis.
【００８６】また、上記加熱処理により活性層４０９、
４１０、および４１１とゲイト絶縁膜４１２の界面では
熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜４
１２の膜厚は増加する。この様にして熱酸化膜を形成す
ると、非常に界面準位の少ない半導体／絶縁膜界面を得
ることができる。また、活性層端部における熱酸化膜の
形成不良（エッジシニング）を防ぐ効果もある。Further, the active layer 409,
At the interface between the gate insulating film 410 and the gate insulating film 412, a thermal oxidation reaction proceeds, and the gate insulating film 4 corresponds to the thermal oxide film.
12, the film thickness increases. When the thermal oxide film is formed in this manner, a semiconductor / insulating film interface having very few interface states can be obtained. Further, there is also an effect of preventing formation failure (edge thinning) of a thermal oxide film at an end of the active layer.
【００８７】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜４１２の膜
質の向上を図ることも有効である。Further, it is also effective to improve the film quality of the gate insulating film 412 by performing a heat treatment at 950 ° C. for about one hour in a nitrogen atmosphere after the heat treatment in the halogen atmosphere.
【００８８】なお、ＳＩＭＳ分析により活性層４０９、
４１０、および４１１中にはゲッタリング処理に使用し
たハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１
×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも
確認されている。また、その際、活性層４０９、４１
０、および４１１と加熱処理によって形成される熱酸化
膜との間に前述のハロゲン元素が高濃度に分布すること
がＳＩＭＳ分析によって確かめられている。The active layer 409, SIMS analysis
In 410 and 411, the halogen element used in the gettering treatment was 1 × 10 15 atoms / cm 3 to 1
It has also been confirmed that it remains at a concentration of × 10 20 atoms / cm 3 . At this time, the active layers 409 and 41
It has been confirmed by SIMS analysis that the above-mentioned halogen element is distributed at a high concentration between 0 and 411 and the thermal oxide film formed by the heat treatment.
【００８９】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａ
ｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍ
ｓ／ｃｍ3 以下）であることが確認された。As a result of SIMS analysis of other elements, C (carbon), N (nitrogen), O (oxygen) and S (sulfur), which are typical impurities, are all 5 × 10 18 a
less than toms / cm 3 (typically 1 × 10 18 atoms
s / cm 3 or less).
【００９０】次に、図５を参照する。図示しないアルミ
ニウムを主成分とする金属膜を成膜し、パターニングに
よって後のゲイト電極の原型４１３、４１４、および４
１５を形成する。本実施例では２ｗｔ％のスカンジウム
を含有したアルミニウム膜を用いる（図５（Ａ））。な
お、後に４１３はＰチャネルＦＡＭＯＳ型ＴＦＴのフロ
ーティングゲイトとなる。Next, reference is made to FIG. A metal film mainly composed of aluminum (not shown) is formed, and the gate electrode prototypes 413, 414, and 4 are formed by patterning.
15 are formed. In this embodiment, an aluminum film containing 2 wt% of scandium is used (FIG. 5A). Incidentally, 413 later becomes a floating gate of the P-channel FAMOS type TFT.
【００９１】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜４１６、４１７、およ
び４１８、無孔性の陽極酸化膜４１９、４２０、および
４２１、ゲイト電極４２２、４２３、および４２４を形
成する（図５（Ｂ））。Next, the porous anodic oxide films 416, 417, and 418, the nonporous anodic oxide films 419, 420, and 421, the gate electrodes 422, 423, and the like are formed by the technique described in JP-A-7-135318. And 424 (FIG. 5B).
【００９２】こうして図５（Ｂ）の状態が得られたら、
次にゲイト電極４２２、４２３、および４２４、多孔性
の陽極酸化膜４１６、４１７、および４１８をマスクと
してゲイト絶縁膜４１２をエッチングする。そして、多
孔性の陽極酸化膜４１６、４１７、および４１８を除去
して図５（Ｃ）の状態を得る。なお、図４（Ｃ）におい
て４２５、４２６、および４２７で示されるのは加工後
のゲイト絶縁膜である。When the state shown in FIG. 5B is obtained,
Next, the gate insulating film 412 is etched using the gate electrodes 422, 423, and 424 and the porous anodic oxide films 416, 417, and 418 as masks. Then, the porous anodic oxide films 416, 417, and 418 are removed to obtain the state of FIG. Note that in FIG. 4C, reference numerals 425, 426, and 427 show the gate insulating films after processing.
【００９３】次に、ゲイト電極を分断し、フローティン
グゲイトを作製する。Next, the gate electrode is divided to form a floating gate.
【００９４】次に図６を参照する。図６に示す工程で
は、一導電性を付与する不純物元素の添加を行う。不純
物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒
素）、Ｐ型ならばＢ（ボロン）を用いれば良い。Next, reference is made to FIG. In the step shown in FIG. 6, an impurity element imparting one conductivity is added. As an impurity element, P (phosphorus) or As (arsenic) may be used for N type, and B (boron) may be used for P type.
【００９５】本実施例では、不純物添加を２回の工程に
分けて行う。まず、１回目の不純物添加（本実施例では
Ｐ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行
い、ｎ−領域を形成する。このｎ−領域は、Ｐイオン濃
度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏ
ｍｓ／ｃｍ3 となるように調節する。In this embodiment, the impurity addition is performed in two steps. First, the first impurity addition (using P (phosphorus) in this embodiment) is performed at a high acceleration voltage of about 80 keV to form an n- region. This n-region has a P ion concentration of 1 × 10 18 atoms / cm 3 to 1 × 10 19 atoms.
Adjust to be ms / cm 3 .
【００９６】さらに、２回目の不純物添加を低加速電圧
１０ｋe Ｖ程度で行い、 ｎ＋領域を形成する。この時
は、 加速電圧が低いので、 ゲイト絶縁膜がマスクとして
機能する。また、このｎ＋領域は、シート抵抗が５００
Ω以下（好ましくは３００Ω以下）となるように調節す
る。Further, the second impurity addition is performed at a low acceleration voltage of about 10 keV to form an n + region. At this time, since the acceleration voltage is low, the gate insulating film functions as a mask. The n + region has a sheet resistance of 500
It is adjusted so as to be Ω or less (preferably 300 Ω or less).
【００９７】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮ型ＴＦＴのソース領域４２８、ドレイン領域４２
９、低濃度不純物領域４３０、チャネル形成領域４３１
が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴ
のソース領域４３２、ドレイン領域４３３、低濃度不純
物領域４３４、チャネル形成領域４３５が確定する（図
６（Ａ））。Through the above steps, the source region 428 and the drain region 42 of the N-type TFT constituting the CMOS circuit
9, low concentration impurity region 430, channel formation region 431
Is formed. Also, an N-type TFT constituting a pixel TFT
The source region 432, the drain region 433, the low concentration impurity region 434, and the channel formation region 435 are determined (FIG. 6A).
【００９８】なお、図６（Ａ）に示す状態ではＣＭＯＳ
回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性
層と同じ構成となっている。In the state shown in FIG.
The active layer of the P-type TFT constituting the circuit has the same configuration as the active layer of the N-type TFT.
【００９９】次に、図６（Ｂ）に示すように、Ｎ型ＴＦ
Ｔを覆ってレジストマスク４３６を設け、Ｐ型を付与す
る不純物イオン（本実施例ではボロンを用いる）の添加
を行う。Next, as shown in FIG.
A resist mask 436 is provided to cover T, and an impurity ion for imparting a P-type (boron is used in this embodiment) is added.
【０１００】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎ型をＰ型に反転させる必要があ
るため、前述のＰイオンの添加濃度の数倍程度の濃度の
Ｂ（ボロン）イオンを添加する。This step is also performed in two steps, similarly to the above-described impurity adding step. However, since it is necessary to invert the N-type to the P-type, the concentration of the B ion which is about several times the above-mentioned P ion addition concentration is increased. (Boron) ions are added.
【０１０１】こうしてＣＭＯＳ回路を構成するＰ型ＴＦ
Ｔのソース領域４３７、ドレイン領域４３８、低濃度不
純物領域４３９、チャネル形成領域４４０が形成される
（図６（Ｂ））。The P-type TF constituting the CMOS circuit in this manner
A source region 437, a drain region 438, a low concentration impurity region 439, and a channel formation region 440 of T are formed (FIG. 6B).
【０１０２】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。When the active layer is completed as described above, activation of impurity ions is performed by a combination of furnace annealing, laser annealing, lamp annealing and the like. At the same time, the damage of the active layer in the addition step is also repaired.
【０１０３】次に、層間絶縁膜４４１として酸化珪素膜
と窒化珪素膜との積層膜を形成した（図６（Ｃ））。次
に、層間絶縁膜４４１にコンタクトホールを形成した
後、ソース電極４４２、４４３、および４４４、ドレイ
ン電極４４５、４４６、およびゲイト電極４４７を形成
して図６（Ｄ）に示す状態を得る。Next, a laminated film of a silicon oxide film and a silicon nitride film was formed as the interlayer insulating film 441 (FIG. 6C). Next, after forming a contact hole in the interlayer insulating film 441, source electrodes 442, 443 and 444, drain electrodes 445 and 446, and a gate electrode 447 are formed to obtain a state shown in FIG.
【０１０４】次に図７を参照する。次に、有機性樹脂膜
でなる第２の層間絶縁膜４４８を０．５〜３μｍの厚さ
に形成する（図７（Ａ））。この有機性樹脂膜としては
ポリイミド、アクリル、ポリアミド、ポリイミドアミド
などが用いられ得る。この第２の層間絶縁膜４４８に有
機性樹脂膜を用いることの利点は、成膜方法が簡単で
あること、膜厚を容易に厚くできること、比誘電率
が低いので寄生容量を低減できること、平坦性に優れ
ていること、などが挙げられる。Next, reference is made to FIG. Next, a second interlayer insulating film 448 made of an organic resin film is formed to a thickness of 0.5 to 3 μm (FIG. 7A). As the organic resin film, polyimide, acrylic, polyamide, polyimide amide, or the like can be used. The advantages of using an organic resin film for the second interlayer insulating film 448 are that the film formation method is simple, the film thickness can be easily increased, the parasitic capacitance can be reduced because the relative dielectric constant is low, and the flatness can be reduced. And excellent properties.
【０１０５】次に、１０〜５０ｎｍの厚さの窒化珪素膜
４５０、ブラックマスク４４９を形成する（図７
（Ａ））。Next, a silicon nitride film 450 having a thickness of 10 to 50 nm and a black mask 449 are formed.
(A)).
【０１０６】次に、酸化珪素膜、窒化珪素膜、有機性樹
脂膜のいずれかあるいはこれらの積層膜からなる第３の
層間絶縁膜４５０を０．１〜０．３μｍの厚さに形成す
る。そして、層間絶縁膜４５０にコンタクトホールを形
成し、成膜した導電膜をパターニングすることにより画
素電極４５１を形成する。本実施例は透過型の例である
ため画素電極４５１を構成する導電膜としてＩＴＯ等の
透明導電膜を用いる。Next, a third interlayer insulating film 450 formed of any one of a silicon oxide film, a silicon nitride film, an organic resin film, or a laminated film thereof is formed to a thickness of 0.1 to 0.3 μm. Then, a contact hole is formed in the interlayer insulating film 450, and the formed conductive film is patterned to form a pixel electrode 451. Since this embodiment is a transmission type example, a transparent conductive film such as ITO is used as a conductive film forming the pixel electrode 451.
【０１０７】図７（Ａ）の構成では、層間絶縁膜４５０
をを介して、画素電極４５１とブラックマスク４４９と
が重畳する領域で補助容量が形成する。In the structure of FIG. 7A, the interlayer insulating film 450
, An auxiliary capacitance is formed in a region where the pixel electrode 451 and the black mask 449 overlap.
【０１０８】なお、図７（Ａ）に示すような構成では、
広い面積を占めやすい補助容量をＴＦＴの上に形成する
ことで開口率の低下を防ぐことが可能である。また、誘
電率の高い窒化珪素膜を２５ｎｍ程度の厚さで用いる
と、少ない面積で非常に大きな容量を確保することが可
能である。In the configuration shown in FIG. 7A,
By forming an auxiliary capacitor which easily occupies a large area on the TFT, it is possible to prevent a decrease in aperture ratio. When a silicon nitride film having a high dielectric constant is used with a thickness of about 25 nm, a very large capacity can be secured with a small area.
【０１０９】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。Next, the entire substrate is heated in a hydrogen atmosphere at 350 ° C. for 1 to 2 hours, and hydrogenation of the entire device is performed, whereby dangling bonds (unpaired bonds) in the film (especially in the active layer) are formed.
To compensate. Through the above steps, a CMOS circuit and a pixel matrix circuit can be manufactured over the same substrate.
【０１１０】次に、図７（Ｂ）に示すように、上記の工
程によって作製されたアクティブマトリクス基板をもと
に、液晶パネルを作製する工程を説明する。Next, as shown in FIG. 7B, a process for manufacturing a liquid crystal panel based on the active matrix substrate manufactured by the above process will be described.
【０１１１】図７（Ａ）の状態のアクティブマトリクス
基板に配向膜４５２を形成する。本実施例では、配向膜
４５２には、ポリイミドを用いた。次に、対向基板を用
意する。対向基板は、ガラス基板４５３、透明導電膜４
５４、配向膜４５５とで構成される。An alignment film 452 is formed on the active matrix substrate in the state shown in FIG. In this embodiment, polyimide is used for the alignment film 452. Next, a counter substrate is prepared. The opposing substrate is a glass substrate 453, the transparent conductive film 4
54, and an alignment film 455.
【０１１２】なお、本実施例では、配向膜には、液晶分
子が基板に対して垂直に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って垂
直配向するようにした。In this embodiment, a polyimide film in which liquid crystal molecules are vertically aligned with respect to the substrate is used as the alignment film. After the alignment film was formed, a rubbing treatment was performed so that the liquid crystal molecules were vertically aligned with a certain pretilt angle.
【０１１３】なお、対向基板には必要に応じてブラック
マスクやカラーフィルタなどが形成されるが、ここでは
省略する。Note that a black mask, a color filter, and the like are formed on the opposing substrate as necessary, but are omitted here.
【０１１４】次に、 上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（図示せず）などを介して貼り合わ
せる。その後、両基板の間に液晶材料４５６を注入し、
封止剤（図示せず）によって完全に封止する。よって、
図７（Ｂ）に示すような透過型の液晶パネルが完成す
る。Next, the active matrix substrate and the counter substrate having undergone the above-described steps are subjected to a well-known cell assembling step.
It is bonded via a sealing material or a spacer (not shown). After that, a liquid crystal material 456 is injected between the two substrates,
Completely seal with a sealant (not shown). Therefore,
A transmissive liquid crystal panel as shown in FIG. 7B is completed.
【０１１５】なお、本実施例では、液晶パネルが、ＴＮ
モードによって表示を行うようにした。そのため、１対
の偏光板（図示せず）がクロスニコル（１対の偏光板
が、それぞれの偏光軸を直交させるような状態）で、液
晶パネルを挟持するように配置された。In this embodiment, the liquid crystal panel is TN
The display is performed according to the mode. Therefore, a pair of polarizing plates (not shown) are arranged so as to sandwich the liquid crystal panel in a crossed Nicols state (a state in which the pair of polarizing plates makes their polarization axes orthogonal to each other).
【０１１６】よって、本実施例では、液晶パネルに電圧
が印加されていないとき明状態となる、ノーマリホワイ
トモードで表示を行うことが理解される。Therefore, in this embodiment, it is understood that the display is performed in the normally white mode, which is in the bright state when no voltage is applied to the liquid crystal panel.
【０１１７】また、図７（Ａ）に示した様なアクティブ
マトリクス基板の外観を図８に簡略化して示す。図８に
おいて、８０１は石英基板、８０２は画素マトリクス回
路、８０３はソース信号線側ドライバ回路、８０４はゲ
イト信号線側ドライバ回路、８０５はガンマ補正制御回
路、およびガンマ補正データを記憶するメモリを含むロ
ジック回路である。FIG. 8 shows a simplified appearance of an active matrix substrate as shown in FIG. 8, 801 is a quartz substrate, 802 is a pixel matrix circuit, 803 is a source signal line side driver circuit, 804 is a gate signal line side driver circuit, 805 is a gamma correction control circuit, and includes a memory for storing gamma correction data. It is a logic circuit.
【０１１８】ロジック回路８０５は広義的にはＴＦＴで
構成される論理回路全てを含むが、ここでは従来から画
素マトリクス回路、ドライバ回路と呼ばれている回路と
区別するため、それ以外の信号処理回路を指す。The logic circuit 805 broadly includes all logic circuits composed of TFTs, but here, in order to distinguish it from circuits conventionally called pixel matrix circuits and driver circuits, other signal processing circuits are used. Point to.
【０１１９】図１６にＦＡＭＯＳ型ＴＦＴを含む記憶素
子、画素ＴＦＴ、ロジック回路が、同一基板上に一体形
成されている様子を示す。FIG. 16 shows a state in which a memory element including a FAMOS type TFT, a pixel TFT, and a logic circuit are integrally formed on the same substrate.
【０１２０】また、メモリに用いられているＦＡＭＯＳ
型ＴＦＴのフローティングゲイトにＳｉを用いた場合に
も、メモリは周辺回路やロジック回路と同一構造を有
し、本発明が適用できる。Further, the FAMOS used for the memory
Even when Si is used for the floating gate of the type TFT, the memory has the same structure as the peripheral circuit and the logic circuit, and the present invention can be applied.
【０１２１】また、本実施例では、ＦＡＭＯＳ型のＴＦ
Ｔを含むメモリを用いる場合について説明したが、メモ
リに他の型のＴＦＴを用いてもよい。In this embodiment, the FAMOS type TF
Although the case where a memory including T is used has been described, another type of TFT may be used for the memory.
【０１２２】また、こうして形成された液晶パネルには
外部端子としてＦＰＣ（Flexible Print Circuit）端子
が取り付けられる。一般的に液晶モジュールと呼ばれる
のはＦＰＣを取り付けた状態の液晶パネルである。Further, an FPC (Flexible Print Circuit) terminal is attached to the liquid crystal panel thus formed as an external terminal. Generally, a liquid crystal panel is a liquid crystal panel with an FPC attached.
【０１２３】次に、図９（Ａ）に本実施例のメモリ１０
５の回路図の一例を示す。図９（Ａ）には、Ｔｒ１〜Ｔ
ｒ８のＴＦＴによって構成される４個の記憶素子の回路
が示される。また、図９（Ｂ）には、図９（Ａ）の一点
鎖線Ａ−Ａ’の断面図を示す。さらに、図９（Ｃ）に
は、図９（Ａ）の等価回路が示される。Next, FIG. 9A shows the memory 10 of this embodiment.
5 shows an example of the circuit diagram of FIG. FIG. 9A shows that Tr1 to T
A circuit of four storage elements constituted by TFTs of r8 is shown. FIG. 9B is a cross-sectional view taken along one-dot chain line AA ′ in FIG. 9A. Further, FIG. 9C shows an equivalent circuit of FIG. 9A.
【０１２４】図９（Ａ）において、９０１〜９０８は半
導体層であり、ＴＦＴＴｒ１〜Ｔｒ８を構成している。
９０９〜９１２は第１の配線層であり、Ｔｒ２、Ｔｒ
４、Ｔｒ６、およびＴｒ８のゲイト電極、ゲイト信号線
の配線として利用している。なお、Ｔｒ１、Ｔｒ３、Ｔ
ｒ５、およびＴｒ７のフローティングゲイト電極９１３
〜９１６は、第１の配線層と同時に形成され、パターン
ニングされたのちにフローティングの状態となる。ま
た、９１７〜９２４は第２の配線層であり、Ｔｒ１とＴ
ｒ２、Ｔｒ３とＴｒ４、Ｔｒ５とＴｒ６、およびＴｒ７
とＴｒ８のソース・ドレイン領域をそれぞれ接続した
り、各Ｔｒのソース・ドレイン領域に接続される信号線
として用いられてる。また、図中において、９２５で示
したように黒く塗りつぶされている部分は、その下部の
配線あるいは半導体層とコンタクトをとっていることを
示している。なお、図中において同一柄の配線は全て同
一の配線層である。In FIG. 9A, reference numerals 901 to 908 denote semiconductor layers, which constitute TFTs Tr1 to Tr8.
Reference numerals 909 to 912 denote first wiring layers, and Tr2, Tr
4, gate electrodes of Tr6 and Tr8 are used as wiring for gate signal lines. Note that Tr1, Tr3, T
r5 and Tr7 floating gate electrodes 913
916 are formed at the same time as the first wiring layer, and become floating after being patterned. 917 to 924 are second wiring layers, and Tr1 and T
r2, Tr3 and Tr4, Tr5 and Tr6, and Tr7
And the source / drain region of the Tr8, respectively, or as a signal line connected to the source / drain region of each Tr. Further, in the drawing, a black portion as indicated by reference numeral 925 indicates that a contact is made with a wiring or a semiconductor layer therebelow. Note that, in the drawing, all wirings of the same pattern are the same wiring layer.
【０１２５】図１７は、図９の構成のメモリと他のロジ
ック回路の代表的な回路であるＣＭＯＳ回路とが一体形
成されている様子を示す図である。１７０１はＦＡＭＯ
Ｓ型ＴＦＴのフローティングゲイトであり、１７０２は
コントロールゲイトである。FIG. 17 is a diagram showing a state in which the memory having the configuration shown in FIG. 9 and a CMOS circuit which is a typical circuit of another logic circuit are integrally formed. 1701 is FAMO
Reference numeral 1702 denotes a floating gate of the S-type TFT, and reference numeral 1702 denotes a control gate.
【０１２６】このように本実施例では、ガンマ補正制御
回路とガンマ補正データを記憶するメモリとが基板上に
一体形成されている。よって、液晶表示装置の小型化を
はかることができる。As described above, in this embodiment, the gamma correction control circuit and the memory for storing gamma correction data are integrally formed on the substrate. Therefore, the size of the liquid crystal display device can be reduced.
【０１２７】ここで、本実施例の作製方法によって作製
され半導体薄膜について説明する。本実施例の作製方法
によると、非晶質珪素膜を結晶化させて、本出願人が
「連続粒界結晶シリコン（いわゆるContinuous Grain S
ilicon：ＣＧＳ）」と呼ぶ結晶シリコン膜を得ることが
できる。Here, a semiconductor thin film manufactured by the manufacturing method of this embodiment will be described. According to the manufacturing method of the present embodiment, the amorphous silicon film is crystallized, and the applicant assigns “continuous grain silicon (so-called continuous grain silicon)”.
(silicon: CGS) "can be obtained.
【０１２８】本実施例の作製方法によって得られた半導
体薄膜の横成長領域は棒状または偏平棒状結晶の集合体
からなる特異な結晶構造を示す。以下にその特徴につい
て示す。The lateral growth region of the semiconductor thin film obtained by the manufacturing method of this embodiment has a unique crystal structure composed of an aggregate of rod-shaped or flat rod-shaped crystals. The features are described below.
【０１２９】〔活性層の結晶構造に関する知見〕[Knowledge on Crystal Structure of Active Layer]
【０１３０】本実施例の作製工程に従って形成した横成
長領域は、微視的に見れば複数の棒状（または偏平棒
状）結晶が互いに概略平行に特定方向への規則性をもっ
て並んだ結晶構造を有する。このことはＴＥＭ（透過型
電子顕微鏡法）による観察で容易に確認することができ
る。The lateral growth region formed according to the manufacturing process of this embodiment has a crystal structure in which a plurality of rod-shaped (or flat rod-shaped) crystals are microscopically arranged substantially parallel to each other with regularity in a specific direction. . This can be easily confirmed by observation with a TEM (transmission electron microscope).
【０１３１】また、本発明者らは本実施例の作製方法に
よって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ
（高分解能透過型電子顕微鏡法）を用いて８００万倍に
拡大し、詳細に観察した（図１９（Ａ））。ただし、本
明細書中において結晶粒界とは、断りがない限り異なる
棒状結晶同士が接した境界に形成される粒界を指すもの
と定義する。従って、例えば別々の横成長領域がぶつか
りあって形成される様なマクロな意味あいでの粒界とは
区別して考える。Further, the present inventors set the crystal grain boundaries of the semiconductor thin film obtained by the manufacturing method of this embodiment to HR-TEM
(High-resolution transmission electron microscopy) was used to magnify 8 million times and observed in detail (FIG. 19A). However, in this specification, a crystal grain boundary is defined as a grain boundary formed at a boundary where different rod-shaped crystals are in contact with each other unless otherwise specified. Therefore, for example, it is considered separately from a grain boundary in a macro sense such that separate lateral growth regions are formed by collision.
【０１３２】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。By the way, the above-mentioned HR-TEM (high-resolution transmission electron microscopy) means that a sample is irradiated with an electron beam perpendicularly, and the atomic / molecular arrangement is made utilizing interference of transmitted electrons and elastic scattered electrons. It is a technique to evaluate. By using the same technique, it is possible to observe the arrangement state of the crystal lattice as lattice fringes. Therefore, by observing the crystal grain boundaries, it is possible to estimate the bonding state between atoms at the crystal grain boundaries.
【０１３３】本出願人らが得たＴＥＭ写真（図１９
（Ａ））では異なる二つの結晶粒（棒状結晶粒）が結晶
粒界で接した状態が明瞭に観察された。また、この時、
二つの結晶粒は結晶軸に多少のずれが含まれているもの
の概略｛１１０｝配向であることが電子線回折により確
認されている。A TEM photograph obtained by the present applicant (FIG. 19)
In (A)), a state where two different crystal grains (rod-shaped crystal grains) were in contact at the crystal grain boundary was clearly observed. Also, at this time,
Electron diffraction confirmed that the two crystal grains were roughly {110} oriented, although the crystal axes contained some deviation.
【０１３４】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。In the lattice fringe observation using the TEM photograph as described above, lattice fringes corresponding to the {111} plane were observed in the {110} plane. Note that the lattice fringe corresponding to the {111} plane indicates a lattice fringe such that a {111} plane appears in a cross section when a crystal grain is cut along the lattice fringe.
What plane the lattice pattern corresponds to can be simply confirmed by the distance between the lattice patterns.
【０１３５】この時、本出願人らは本実施例の作製方法
によって得られた半導体薄膜のＴＥＭ写真を詳細に観察
した結果、非常に興味深い知見を得た。写真に見える異
なる二つの結晶粒ではどちらにも｛１１１｝面に対応す
る格子縞が見えていた。そして、互いの格子縞が明らか
に平行に走っているのが観察されたのである。At this time, as a result of observing the TEM photograph of the semiconductor thin film obtained by the manufacturing method of this example in detail, the applicants obtained a very interesting finding. In each of the two different crystal grains seen in the photograph, lattice fringes corresponding to the {111} plane were visible. And it was observed that the grids of each other were running clearly parallel.
【０１３６】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であり、全体の９０％以上（典型的
には９５％以上）の格子縞が結晶粒界で連続性を保って
いる。Further, regardless of the existence of the crystal grain boundaries, lattice fringes of two different crystal grains were connected so as to cross the crystal grain boundaries. That is, it was confirmed that most of the lattice fringes observed so as to cross the crystal grain boundaries were linearly continuous in spite of the lattice fringes of different crystal grains. This is the same at any grain boundary, and 90% or more (typically, 95% or more) of the lattice fringes maintain continuity at the grain boundary.
【０１３７】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。Such a crystal structure (accurately, a structure of a crystal grain boundary) indicates that two different crystal grains are bonded to each other with extremely high consistency at the crystal grain boundary. That is, the crystal lattice is continuously connected at the crystal grain boundary, and it is very difficult to form a trap level due to a crystal defect or the like. In other words, it can be said that the crystal lattice has continuity at the crystal grain boundaries.
【０１３８】なお、図１９（Ｂ）に、本出願人らはリフ
ァレンスとして従来の多結晶珪素膜（いわゆる高温ポリ
シリコン膜）についても電子線回折およびＨＲ−ＴＥＭ
観察による解析を行った。その結果、異なる二つの結晶
粒において互いの格子縞は全くバラバラに走っており、
結晶粒界で整合性よく連続する様な接合は殆どなかっ
た。即ち、結晶粒界では格子縞が途切れた部分が多く、
結晶欠陥が多いことが判明した。このような部分では、
未結合手が存在することになり、トラップ準位としてキ
ャリアの移動を阻害する可能性が高い。FIG. 19 (B) shows that the present applicant also used electron beam diffraction and HR-TEM for a conventional polycrystalline silicon film (a so-called high-temperature polysilicon film) as a reference.
Analysis by observation was performed. As a result, the lattice fringes of two different crystal grains are running completely apart,
There was hardly any joint that continued with good consistency at the crystal grain boundaries. In other words, there are many portions where the lattice fringes are interrupted at the crystal grain boundaries,
It was found that there were many crystal defects. In such a part,
Since there is a dangling bond, there is a high possibility that the transfer of carriers is inhibited as a trap level.
【０１３９】本出願人らは、上述した実施１〜４の作製
方法で得られる半導体薄膜の様に格子縞が整合性良く対
応した場合の原子の結合状態を整合結合と呼び、その時
の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶
珪素膜に多く見られる様に格子縞が整合性良く対応しな
い場合の原子の結合状態を不整合結合と呼び、その時の
結合手を不整合結合手（又は不対結合手）と呼ぶ。The present applicants call the bonding state of atoms when lattice fringes correspond to each other with good matching like the semiconductor thin film obtained by the above-described manufacturing methods of Embodiments 1 to 4, and call it matching bonding. It is called a matching bond. On the other hand, the bonding state of atoms when lattice fringes do not correspond with good consistency, as is often seen in conventional polycrystalline silicon films, is called a mismatched bond, and the bond at that time is a mismatched bond (or unpaired bond). Hand).
【０１４０】本願発明で利用する半導体薄膜は結晶粒界
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10％以下（好ましくは５％以下、さ
らに好ましくは３％以下）であった。即ち、全体の結合
手の90％以上（好ましくは95％以上、さらに好ましくは
97％以上）が整合結合手によって構成されているのであ
る。Since the semiconductor thin film used in the present invention has extremely excellent matching at the crystal grain boundaries, the above-described mismatching bonds are extremely small. As a result of investigation by the present inventors on an arbitrary plurality of crystal grain boundaries, the proportion of mismatched bonds to the entire bonds is 10% or less (preferably 5% or less, more preferably 3% or less). . That is, 90% or more of the total bonds (preferably 95% or more, more preferably
(97% or more) are composed of matching bonds.
【０１４１】また、本実施例の作製方法に従って作製し
た横成長領域を電子線回折で観察した結果を図２０
（Ａ）に示す。なお、図２０（Ｂ）は比較のために観察
した従来のポリシリコン膜（高温ポリシリコン膜と呼ば
れるもの）の電子線回折パターンである。FIG. 20 shows the result of observing the lateral growth region manufactured according to the manufacturing method of this embodiment by electron beam diffraction.
It is shown in (A). FIG. 20B is an electron diffraction pattern of a conventional polysilicon film (called a high-temperature polysilicon film) observed for comparison.
【０１４２】なお、図２０（Ａ）および図２０（Ｂ）は
電子線の照射スポットの径を1.35μｍとして測定を行っ
ているため、格子縞レベルに比べて十分マクロな領域の
情報を拾っていると考えてよい。In FIGS. 20A and 20B, since the measurement is performed with the diameter of the electron beam irradiation spot set to 1.35 μm, information on a region that is sufficiently macroscopic compared to the lattice fringe level is picked up. You can think.
【０１４３】また、図２０（Ｃ）は単結晶シリコンの
｛１１０｝面に垂直に電子線を照射した場合の電子線回
折パターンである。通常、この様な電子線回折パターン
と観測結果とを見比べ、観察試料の配向性が何であるか
を推測する。FIG. 20C is an electron beam diffraction pattern when the {110} plane of single crystal silicon is irradiated with an electron beam perpendicularly. Usually, the electron diffraction pattern is compared with the observation result to estimate the orientation of the observation sample.
【０１４４】図２０（Ａ）の場合、図２０（Ｃ）に示す
様な〈１１０〉入射に対応する回折斑点が比較的きれい
に現れており、結晶軸が〈１１０〉軸である（結晶面が
｛１１０｝面である）ことが確認できる。In the case of FIG. 20A, diffraction spots corresponding to <110> incidence as shown in FIG. 20C appear relatively clearly, and the crystal axis is the <110> axis (the crystal plane is {110} plane).
【０１４５】なお、各斑点は同心円状の広がりを僅かに
もっているが、これは結晶軸まわりにある程度の回転角
度の分布をもつためと予想される。その広がりの程度は
パターンから見積もっても５°以内である。Each spot has a slight concentric spread, which is expected to have a certain degree of rotation angle distribution around the crystal axis. The extent of the spread is within 5 ° when estimated from the pattern.
【０１４６】また、多数観測するうちには回折斑点が部
分的に見えない場合があった（図２０（Ａ）でも一部分
の回折斑点が見えない）。おそらくは概略｛１１０｝配
向であるものの、わずかに結晶軸がずれているために回
折パターンが見えなくなっているものと思われる。Further, there were cases where diffraction spots were partially invisible during many observations (even in FIG. 20A, some diffraction spots were not visible). Probably, although the orientation is roughly {110} orientation, the diffraction pattern is invisible because the crystal axis is slightly shifted.
【０１４７】本出願人らは、結晶面内に殆ど必ず｛１１
１｝面が含まれるという事実を踏まえ、おそらく〈１１
１〉軸まわりの回転角のずれがその様な現象の原因であ
ろうと推測している。Applicants have almost always found that {11
Considering the fact that a 1｝ plane is included, probably <11
1) It is speculated that the deviation of the rotation angle around the axis may cause such a phenomenon.
【０１４８】一方、図２０（Ｂ）に示す電子線回折パタ
ーンの場合、回折斑点には明瞭な規則性が見られず、ほ
ぼランダムに配向していることが確認できる。即ち、
｛１１０｝面以外の面方位の結晶が不規則に混在すると
予想される。On the other hand, in the case of the electron beam diffraction pattern shown in FIG. 20B, no clear regularity is observed in the diffraction spots, and it can be confirmed that the diffraction spots are almost randomly oriented. That is,
It is expected that crystals having a plane orientation other than the {110} plane will be randomly mixed.
【０１４９】これらの結果が示す様に、本願発明の結晶
性珪素膜の特徴は殆ど全ての結晶粒が概略｛１１０｝面
に配向しており、かつ、結晶粒界において格子に連続性
を有することにある。この特徴は、従来のポリシリコン
膜にはないものである。As shown by these results, the characteristics of the crystalline silicon film of the present invention are that almost all of the crystal grains are oriented substantially in the {110} plane, and the lattice has continuity at the crystal grain boundaries. It is in. This feature is not present in the conventional polysilicon film.
【０１５０】以上の様に、本実施例の作製工程で作製さ
れた半導体薄膜は従来の半導体薄膜とは全く異なる結晶
構造（正確には結晶粒界の構造）を有する半導体薄膜で
あった。本発明者らは本願発明で利用する半導体薄膜に
ついて解析した結果を特願平9-55633 号、同9-165216
号、同9-212428号でも説明している。As described above, the semiconductor thin film manufactured in the manufacturing process of this embodiment was a semiconductor thin film having a crystal structure completely different from a conventional semiconductor thin film (more precisely, a structure of crystal grain boundaries). The present inventors analyzed the results of the analysis of the semiconductor thin film used in the present invention and filed Japanese Patent Application Nos. 9-55633 and 9-165216.
No. 9-212428.
【０１５１】なお、本出願人らは特開平7-321339号公報
に記載した手法に従ってＸ線回折を行い、上述の作製方
法の結晶性珪素膜について配向比率を算出した。同公報
では下記数２に示す様な算出方法で配向比率を定義して
いる。The applicants performed X-ray diffraction according to the method described in Japanese Patent Application Laid-Open No. 7-321339, and calculated the orientation ratio of the crystalline silicon film obtained by the above-described manufacturing method. In this publication, the orientation ratio is defined by a calculation method as shown in Expression 2 below.
【０１５２】[0152]
【数２】(Equation 2)
【０１５３】ここで上述の半導体薄膜の配向性をＸ線回
折で測定した結果の一例を図２３に示す。なお、Ｘ線回
折パターンには（２２０）面に相当するピークが現れて
いるが、｛１１０｝面と等価であることは言うまでもな
い。この測定の結果、｛１１０｝面が主たる配向であ
り、配向比率は０．７以上（典型的には０．９以上）で
あることが判明した。FIG. 23 shows an example of the result of measuring the orientation of the semiconductor thin film by X-ray diffraction. Although a peak corresponding to the (220) plane appears in the X-ray diffraction pattern, it is needless to say that the peak is equivalent to the {110} plane. As a result of this measurement, it was found that the {110} plane was the main orientation and the orientation ratio was 0.7 or more (typically 0.9 or more).
【０１５４】以上に示してきた通り、本実施例の作製方
法による結晶性珪素膜と従来のポリシリコン膜とは全く
異なる結晶構造（結晶構成）を有していることが判る。
この点からも本願発明の結晶性珪素膜は全く新しい半導
体膜であると言える。As described above, it can be seen that the crystalline silicon film formed by the manufacturing method of this embodiment has a completely different crystal structure (crystal structure) from the conventional polysilicon film.
From this point, it can be said that the crystalline silicon film of the present invention is a completely new semiconductor film.
【０１５５】なお、この半導体薄膜を形成するにあたっ
て結晶化温度以上の温度でのアニール工程は、結晶粒内
の欠陥低減に関して重要な役割を果たしている。その事
について説明する。In forming the semiconductor thin film, the annealing step at a temperature higher than the crystallization temperature plays an important role in reducing defects in crystal grains. This will be described.
【０１５６】図２１（Ａ）は本実施例の結晶化工程まで
を終了した時点での結晶シリコン膜を２５万倍に拡大し
たＴＥＭ写真であり、結晶粒内（黒い部分と白い部分は
コントラストの差に起因して現れる）に矢印で示される
様なジグザグ状に見える欠陥が確認される。FIG. 21A is a TEM photograph in which the crystalline silicon film at the time of completing the crystallization step of this embodiment is magnified 250,000 times. Defects appearing in a zigzag shape as shown by arrows are observed.
【０１５７】この様な欠陥は主としてシリコン結晶格子
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図２１（Ａ）は｛１１
１｝面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約７０°の角をなし
て折れ曲がっていることから推測できる。Such a defect is mainly a stacking fault in which the stacking order of atoms on the silicon crystal lattice plane is different, but there are also cases such as dislocations. FIG. 21 (A) shows $ 11.
It is considered to be a stacking fault having a defect plane parallel to the 1｝ plane. This can be inferred from the fact that the zigzag-shaped defect is bent at an angle of about 70 °.
【０１５８】一方、図２１（Ｂ）に示す様に、同倍率で
見た本実施例の作製方法による結晶シリコン膜は、結晶
粒内には殆ど積層欠陥や転位などに起因する欠陥が見ら
れず、非常に結晶性が高いことが確認できる。この傾向
は膜面全体について言えることであり、欠陥数をゼロに
することは現状では困難であるが、実質的にゼロと見な
せる程度にまで低減することができる。On the other hand, as shown in FIG. 21B, in the crystalline silicon film according to the manufacturing method of this embodiment viewed at the same magnification, defects caused by stacking faults, dislocations, and the like are almost found in crystal grains. And it can be confirmed that the crystallinity is very high. This tendency can be said for the entire film surface. Although it is difficult at present to reduce the number of defects, it can be reduced to a level that can be regarded as substantially zero.
【０１５９】即ち、図２１（Ｂ）に示す結晶シリコン膜
は結晶粒内の欠陥が殆ど無視しうる程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。That is, in the crystalline silicon film shown in FIG. 21B, defects in crystal grains are reduced to almost negligible level, and crystal grain boundaries cannot be a barrier to carrier movement due to high continuity. Therefore, it can be regarded as a single crystal or substantially a single crystal.
【０１６０】この様に、図２１（Ａ）と図２１（Ｂ）と
の写真に示した結晶シリコン膜は結晶粒界はほぼ同等の
連続性を有しているが、結晶粒内の欠陥数には大きな差
がある。本実施例の作製方法による結晶シリコン膜が図
２１（Ａ）に示した結晶シリコン膜よりも遙に高い電気
特性を示す理由はこの欠陥数の差によるところが大き
い。As described above, in the crystalline silicon film shown in the photographs of FIGS. 21A and 21B, the crystal grain boundaries have almost the same continuity, but the number of defects in the crystal grains There is a big difference. The reason that the crystalline silicon film formed by the manufacturing method of this embodiment has much higher electrical characteristics than the crystalline silicon film shown in FIG.
【０１６１】こうして得られた本実施例の作製方法によ
る結晶シリコン膜（図２１（Ｂ））は、単に結晶化を行
っただけの結晶シリコン膜（図２１（Ａ））に較べて格
段に結晶粒内の欠陥数が少ないという特徴を有してい
る。The thus-obtained crystalline silicon film (FIG. 21 (B)) according to the manufacturing method of this embodiment is much more crystalline than the crystalline silicon film which has just been crystallized (FIG. 21 (A)). It has the feature that the number of defects in a grain is small.
【０１６２】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製方法によ
る結晶シリコン膜のスピン密度は少なくとも 5×1017sp
ins/cm3 以下（好ましくは 3×1017spins/cm3 以下）で
あることが判明している。ただし、この測定値はは現存
する測定装置の検出限界に近いので、実際のスピン密度
はさらに低いと予想される。The difference in the number of defects was determined by electron spin resonance analysis (El
ectron Spin Resonance (ESR) appears as a difference in spin density. At present, the spin density of the crystalline silicon film by the manufacturing method of this embodiment is at least 5 × 10 17 sp.
Ins / cm 3 or less (preferably 3 × 10 17 spins / cm 3 or less) has been found. However, since this measured value is close to the detection limit of the existing measuring device, the actual spin density is expected to be lower.
【０１６３】以上の様な結晶構造および特徴を有する本
実施例の作製方法によるの結晶シリコン膜を、本出願人
は、「連続粒界結晶シリコン（Continuous Grain Silic
on：ＣＧＳ）」と呼んでいる。The applicant of the present invention referred to “Continuous Grain Silicate” as a crystalline silicon film having the above-described crystal structure and characteristics according to the manufacturing method of this embodiment.
on: CGS) ".
【０１６４】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、本実施
例の作製方法による半導体薄膜ではその様な結晶粒界が
実質的に存在しないので高いキャリア移動度が実現され
る。そのため、本実施例の作製方法による半導体薄膜を
用いて作製したＴＦＴの電気特性は非常に優れた値を示
す。この事については以下に示す。In the conventional semiconductor thin film, the crystal grain boundaries functioned as a barrier to hinder the movement of carriers. However, in the semiconductor thin film according to the manufacturing method of this embodiment, since such crystal grain boundaries do not substantially exist, they are high. Carrier mobility is realized. Therefore, the electrical characteristics of the TFT manufactured using the semiconductor thin film according to the manufacturing method of this example show extremely excellent values. This is shown below.
【０１６５】〔ＴＦＴの電気特性に関する知見〕[Knowledge on Electrical Characteristics of TFT]
【０１６６】本実施例の作製方法による半導体薄膜は実
質的に単結晶と見なせる（実質的に結晶粒界が存在しな
い）ため、それを活性層とするＴＦＴは単結晶シリコン
を用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本出
願人らが試作したＴＦＴからは次に示す様なデータが得
られている。Since the semiconductor thin film according to the manufacturing method of this embodiment can be regarded as substantially a single crystal (substantially, there is no crystal grain boundary), a TFT using the semiconductor thin film as an active layer is comparable to a MOSFET using single crystal silicon. The electrical characteristics of The following data is obtained from TFTs prototyped by the present applicants.
【０１６７】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs
（代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴ
で100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。(1) Switching performance of TFT (on /
The subthreshold coefficient as an index of the agility of switching off operation is 60 to 100 mV / decade (typically 60 to 85 mV) for both the N-channel TFT and the P-channel TFT.
/ decade) and small. (2) The field effect mobility (μ FE ) as an index of the operation speed of the TFT is 200 to 650 cm 2 / Vs for the N-channel TFT.
(Typically 250-300cm 2 / Vs), P-channel type TFT
In as large as 100 ~300cm 2 / Vs (typically 150 ~200cm 2 / Vs). (3) The threshold voltage (V
th ) is as small as -0.5 to 1.5 V for an N-channel TFT and -1.5 to 0.5 V for a P-channel TFT.
【０１６８】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。As described above, it has been confirmed that extremely excellent switching characteristics and high-speed operation characteristics can be realized.
【０１６９】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。In forming CGS, the annealing step at a temperature equal to or higher than the crystallization temperature (700 to 1100 ° C.) plays an important role in reducing defects in crystal grains. This will be described below.
【０１７０】以上のことから、ＣＧＳを作製するにあた
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。From the above, it can be understood that the gettering process of the catalytic element is an indispensable step in producing CGS. The present inventors have considered the following model for the phenomenon caused by this process.
【０１７１】まず、図２１（Ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。First, in the state shown in FIG. 21A, a catalytic element (typically, nickel) is segregated in a defect (mainly, stacking fault) in a crystal grain. That is, it is considered that there are many Si—Ni—Si bonds.
【０１７２】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。However, when the Ni present in the defect is removed by performing the gettering process of the catalytic element,
-Ni bond is broken. As a result, the remaining bonds of silicon immediately form Si-Si bonds and stabilize. Thus, the defect disappears.
【０１７３】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。Although it is known that defects in the crystalline silicon film disappear by thermal annealing at a high temperature, recombination of silicon occurs because the bond with nickel is broken and many dangling bonds are generated. Can be presumed to be performed smoothly.
【０１７４】また、本発明者らは結晶化温度以上の温度
（７００〜１１００℃）で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。The inventors of the present invention perform heat treatment at a temperature equal to or higher than the crystallization temperature (700 to 1100 ° C.) to fix the gap between the crystalline silicon film and its base, and to improve the adhesion to improve the defect. We are thinking of a model that will disappear.
【０１７５】〔ＴＦＴ特性とＣＧＳの関係に関する知
見〕上述の様な優れたＴＦＴ特性は、ＴＦＴの活性層と
して、結晶粒界において結晶格子に連続性を有する半導
体薄膜を利用している点によるところが大きい。その理
由について以下に考察する。[Knowledge on Relationship between TFT Characteristics and CGS] The above excellent TFT characteristics are due to the fact that a semiconductor thin film having continuity in a crystal lattice at a crystal grain boundary is used as an active layer of a TFT. large. The reason is discussed below.
【０１７６】結晶粒界における結晶格子の連続性は、そ
の結晶粒界が「平面状粒界」と呼ばれる粒界であること
に起因する。本明細書における平面状粒界の定義は、
「Characterization of High-Efficiency Cast-Si Sola
r Cell Wafers by MBIC Measurement ；Ryuichi Shimok
awa and Yutaka Hayashi，Japanese Journal of Applie
d Physics vol.27，No.5，pp.751-758，1988」に記載さ
れた「Planar boundary」である。The continuity of the crystal lattice at the crystal grain boundaries is caused by the fact that the crystal grain boundaries are grain boundaries called “planar grain boundaries”. The definition of a planar grain boundary herein is:
`` Characterization of High-Efficiency Cast-Si Sola
r Cell Wafers by MBIC Measurement; Ryuichi Shimok
awa and Yutaka Hayashi, Japanese Journal of Applie
d Physics vol.27, No.5, pp.751-758, 1988 ”.
【０１７７】上記論文によれば、平面状粒界には｛１１
１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒
界、｛２２１｝twist 粒界などが含まれる。この平面状
粒界は電気的に不活性であるという特徴を持つ。即ち、
結晶粒界でありながらキャリアの移動を阻害するトラッ
プとして機能しないため、実質的に存在しないと見なす
ことができる。[0177] According to the above-mentioned paper, the plane grain boundary has $ 11.
1} twin grain boundaries, {111} stacking faults, {221} twin grain boundaries, {221} twist grain boundaries, and the like. This planar grain boundary is characterized by being electrically inactive. That is,
Even though it is a crystal grain boundary, it does not function as a trap that hinders carrier movement, and thus can be regarded as substantially absent.
【０１７８】特に｛１１１｝双晶粒界はΣ３の対応粒
界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれ
る。Σ値は対応粒界の整合性の程度を示す指針となるパ
ラメータであり、Σ値が小さいほど整合性の良い粒界で
あることが知られている。In particular, {111} twin grain boundaries are also referred to as corresponding grain boundaries of # 3, and {221} twin grain boundaries are also referred to as corresponding grain boundaries of # 9. The Σ value is a parameter serving as a guideline indicating the degree of consistency of the corresponding grain boundaries, and it is known that the smaller the Σ value, the better the grain boundaries of consistency.
【０１７９】本出願人が本実施例の作製方法による半導
体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど
（９０％以上、典型的には９５％以上）がΣ３の対応粒
界、即ち｛１１１｝双晶粒界であることが判明した。As a result of the applicant's detailed observation of the semiconductor thin film according to the manufacturing method of this embodiment by TEM, almost all of the crystal grain boundaries (90% or more, typically 95% or more) correspond to the corresponding grain boundaries of $ 3, That is, it was found that it was a {111} twin grain boundary.
【０１８０】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。In a grain boundary formed between two crystal grains, when the plane orientation of both crystals is {110},
Assuming that the angle formed by the lattice fringes corresponding to the {111} plane is θ,
It is known that when θ = 70.5 °, the corresponding grain boundary becomes Σ3.
【０１８１】従って、図１９（Ａ）のＴＥＭ写真に示さ
れた結晶粒界では、隣接する結晶粒の各格子縞が約70°
の角度で連続しており、この結晶粒界は｛１１１｝双晶
粒界であると容易に推察することができる。Therefore, at the crystal grain boundary shown in the TEM photograph of FIG.
It can be easily inferred that this crystal grain boundary is a {111} twin grain boundary.
【０１８２】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。When θ = 38.9 °, a corresponding grain boundary of Σ9 is obtained, but such other crystal grain boundaries also exist.
【０１８３】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例の作製方法によ
る半導体薄膜は面方位が概略｛１１０｝で揃っているか
らこそ、広範囲に渡ってこの様な対応粒界を形成しうる
のである。この特徴は、面方位が不規則な他のポリシリ
コン膜ではあり得ることではない。Such a corresponding grain boundary is formed only between crystal grains having the same plane orientation. That is, the semiconductor thin film formed by the manufacturing method of this embodiment can form such a corresponding grain boundary over a wide range only because the plane orientation is substantially {110}. This feature is not possible with other polysilicon films having irregular surface orientations.
【０１８４】ここで、本実施例の作製方法による半導体
薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を
図２２（Ａ）に示す。白く見える領域と黒く見える領域
とが存在するが、同色に見える部分は配向性が同一であ
ることを示している。Here, a TEM photograph (dark field image) of the semiconductor thin film manufactured by the manufacturing method of this embodiment at a magnification of 15,000 is shown in FIG. Although there are a region that looks white and a region that looks black, a portion that looks the same color indicates that the orientation is the same.
【０１８５】図２２（Ａ）で特筆すべきはこれだけ広範
囲の暗視野像において、白く見える領域がかなりの割合
で連続的にまとまっている点である。これは配向性の同
じ結晶粒がある程度の方向性をもって存在し、隣接する
結晶粒同士で殆ど同一の配向性を有していることを意味
している。What is remarkable in FIG. 22A is that, in such a wide range of dark-field images, white-looking regions are continuously collected at a considerable rate. This means that crystal grains having the same orientation exist with a certain degree of orientation, and adjacent crystal grains have almost the same orientation.
【０１８６】他方、従来の高温ポリシリコン膜を１万５
千倍に拡大したＴＥＭ写真（暗視野像）を図２２（Ｂ）
に示す。従来の高温ポリシリコン膜では同一面方位の部
分はばらばらに点在するのみであり、図２２（Ａ）に示
す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考
えられる。On the other hand, a conventional high-temperature polysilicon film is
A TEM photograph (dark field image) magnified 1000 times is shown in FIG.
Shown in In a conventional high-temperature polysilicon film, portions having the same plane orientation are scattered only at random, and a directional unity as shown in FIG. 22A cannot be confirmed. This is probably because the orientation between adjacent crystal grains is completely irregular.
【０１８７】また、本出願人は図２２に示した測定点以
外にも多数の領域に渡って観察と測定を繰り返し、ＴＦ
Ｔを作製するのに十分な広い領域において、結晶粒界に
おける結晶格子の連続性が保たれていることを確認して
いる。Further, the present applicant has repeated observation and measurement over many areas other than the measurement points shown in FIG.
It has been confirmed that the continuity of the crystal lattice at the crystal grain boundaries is maintained in a wide region sufficient to produce T.
【０１８８】（実施例２）(Example 2)
【０１８９】本実施例では、アナログ画像信号供給源か
ら供給されるアナログ画像信号をそのままガンマ補正
し、アナログ階調を実現できる液晶表示装置について説
明する。In this embodiment, a description will be given of a liquid crystal display device capable of realizing gamma correction of an analog image signal supplied from an analog image signal supply source as it is to realize analog gradation.
【０１９０】図１０を参照する。１００１は、ビデオ信
号やテレビジョン信号などのアナログ画像信号を供給す
るアナログ画像信号供給源である。１００２は、アナロ
グ画像信号供給源１００２から供給されるアナログ画像
信号をガンマ補正するガンマ補正制御回路である。１０
０３はＤ／Ａ変換回路であり、１００４はメモリであ
る。メモリ１００４には、実施例１と同様のものが用い
られる。１００５はソース信号線側ドライバであり、１
００６はゲイト信号線側ドライバである。１００７は画
素領域であり、マトリクス状に配置された複数の薄膜ト
ランジスタ（ＴＦＴ）によって構成される。１００７を
画素マトリクス回路とも呼ぶ。本実施例では、画素の数
は縦１０２４×横７６８とした。なお、本実施例では、
上記の画素数を有する液晶表示装置について説明する
が、本発明は上記の画素数を有する液晶表示装置に限定
されるわけではない。Referring to FIG. An analog image signal supply source 1001 supplies an analog image signal such as a video signal or a television signal. A gamma correction control circuit 1002 performs gamma correction on an analog image signal supplied from the analog image signal supply source 1002. 10
03 is a D / A conversion circuit, and 1004 is a memory. The same memory as that of the first embodiment is used for the memory 1004. 1005 is a source signal line side driver,
006 is a gate signal line side driver. Reference numeral 1007 denotes a pixel region, which includes a plurality of thin film transistors (TFTs) arranged in a matrix. 1007 is also called a pixel matrix circuit. In this embodiment, the number of pixels is 1024 (vertical) × 768 (horizontal). In this embodiment,
Although a liquid crystal display device having the above number of pixels will be described, the present invention is not limited to a liquid crystal display device having the above number of pixels.
【０１９１】本実施例の液晶表示装置は、画素領域１０
０７、ソース信号線側ドライバ１００５、ゲイト信号線
側ドライバ１００６、ガンマ補正制御回路１００２、Ｄ
／Ａ変換回路１００３およびメモリ１００４のいずれも
がＴＦＴによって構成され、基板上に一体形成される。
また、Ａ／Ｄ変換回路１００３は、ＩＣチップとして基
板上に搭載されてもよいし、ＴＦＴによって基板上に一
体形成されてもよい。また、その他の周辺回路もＴＦＴ
によって基板上に一体形成され得る。さらに、その他の
周辺回路は、ＩＣチップとして基板上に搭載されてもよ
い。In the liquid crystal display device of this embodiment, the pixel region 10
07, a source signal line side driver 1005, a gate signal line side driver 1006, a gamma correction control circuit 1002, D
Both the / A conversion circuit 1003 and the memory 1004 are formed of TFTs and are formed integrally on a substrate.
Further, the A / D conversion circuit 1003 may be mounted on a substrate as an IC chip, or may be integrally formed on the substrate with a TFT. Other peripheral circuits are also TFT
Can be integrally formed on the substrate. Further, other peripheral circuits may be mounted on a substrate as an IC chip.
【０１９２】アナログ画像信号供給源１００１から供給
されるアナログ画像信号は、ガンマ補正制御回路１００
２に供給される。１００４は４ｋビットメモリ、１００
３はＡ／Ｄ変換回路である。ガンマ補正制御回路は、メ
モリ１００４に記憶されているガンマ補正データに基づ
いて、アナログ画像信号供給源１００１から供給される
アナログ画像信号をガンマ補正し、ソース信号線側ドラ
イバ１０６に送出する。なお、メモリ１００４に記憶さ
れているガンマ補正の為のデータは、Ｄ／Ａ変換回路１
００３によってアナログ信号に変換され、ガンマ補正制
御回路１００２に送出される。An analog image signal supplied from an analog image signal supply source 1001 is supplied to a gamma correction control circuit 100.
2 is supplied. 1004 is a 4k bit memory, 100
Reference numeral 3 denotes an A / D conversion circuit. The gamma correction control circuit performs gamma correction on the analog image signal supplied from the analog image signal supply source 1001 based on the gamma correction data stored in the memory 1004, and sends it to the source signal line side driver. Note that the data for gamma correction stored in the memory 1004 is stored in the D / A conversion circuit 1.
The signal is converted into an analog signal by 003 and sent to the gamma correction control circuit 1002.
【０１９３】ガンマ補正制御回路１００２では、アナロ
グ信号の処理に、画像信号にガンマ補正が行われ、ガン
マ補正が行われたアナログ画像信号はソース信号線側ド
ライバに供給される。In the gamma correction control circuit 1002, the gamma correction is performed on the image signal in the processing of the analog signal, and the gamma corrected analog image signal is supplied to the source signal line side driver.
【０１９４】ソース信号線側ドライバに供給されたアナ
ログ信号は、ソース信号線ドライバのシフトレジスタか
らの信号によって選択され、ソース信号線に供給され
る。そして、ゲイト信号線側ドライバのシフトレジスタ
からの信号に従って、所望の画素が点灯する。The analog signal supplied to the source signal line side driver is selected by a signal from the shift register of the source signal line driver, and supplied to the source signal line. Then, a desired pixel is turned on in accordance with a signal from the shift register of the gate signal line side driver.
【０１９５】本実施例では、ソース信号線側ドライバ１
００５、ゲイト信号線側ドライバ１００６、画素マトリ
クス回路（画素領域）１００７、ガンマ補正制御回路１
００２、Ｄ／Ａ変換回路１００３、メモリ１００４が基
板上にＴＦＴによって一体形成される。Ｄ／Ａ変換回路
１００３は、Ｄ／Ａ変換回路が含まれるＩＣチップによ
って基板上に搭載されてもい。また、必要に応じてその
他の周辺回路が一体形成される。更に、必要に応じて、
その他の周辺回路が含まれるＩＣチップが基板上に搭載
される。In this embodiment, the source signal line side driver 1
005, gate signal line side driver 1006, pixel matrix circuit (pixel area) 1007, gamma correction control circuit 1
002, a D / A conversion circuit 1003, and a memory 1004 are integrally formed by TFT on a substrate. The D / A conversion circuit 1003 may be mounted on a substrate by an IC chip including the D / A conversion circuit. Further, other peripheral circuits are integrally formed as necessary. In addition, if necessary,
An IC chip including other peripheral circuits is mounted on a substrate.
【０１９６】なお、本実施例の液晶表示装置も実施例１
の製造方法によって製造され得る。Note that the liquid crystal display device of this embodiment is also the same as that of the first embodiment.
Can be manufactured.
【０１９７】（実施例３）(Example 3)
【０１９８】本実施例では、デジタル階調の液晶表示装
置の別の実施態様について説明する。In this embodiment, another embodiment of a digital gradation liquid crystal display device will be described.
【０１９９】図１１を参照する。図１１には、本実施例
の液晶表示装置のソース信号線側ドライバ、ゲイト信号
線側ドライバ、画素領域、ガンマ補正制御回路、および
メモリを示したものである。１１０１はソース信号線側
シフトレジスタであり、１１０２はソース信号線側ドラ
イバに入力されるデジタル信号を供給するための信号線
である。本実施例では、１６階調の表示を行うために、
この信号線１１０２は４ビットのデータを扱えるように
なっている。１１０３はラッチ回路であり、信号線１１
０２に供給される信号をソース信号線側シフトレジスタ
１１０１の信号により選択し、一時的に記憶しておく回
路である。１１０４はスイッチング回路であり、ラッチ
回路１１０３から供給される信号に従って、階調電圧制
御回路で電圧が調整された電圧線ＤＣ１〜ＤＣ１６のう
ちいずれかの電圧線を選択し、ソース信号線１１０９に
供給する。なお、１行に対応する画像情報がラッチ回路
１１０３群に記憶されたら、ラッチ回路１１０３群に記
憶された画像情報は一斉にスイッチング回路１１０４に
送出される。Referring to FIG. FIG. 11 shows a source signal line side driver, a gate signal line side driver, a pixel region, a gamma correction control circuit, and a memory of the liquid crystal display device of the present embodiment. Reference numeral 1101 denotes a source signal line side shift register, and 1102 denotes a signal line for supplying a digital signal input to the source signal line side driver. In this embodiment, in order to display 16 gradations,
The signal line 1102 can handle 4-bit data. 1103 denotes a latch circuit, which is a signal line 11;
02 is a circuit that selects the signal supplied to the source signal 02 by the signal of the source signal line side shift register 1101 and temporarily stores the selected signal. A switching circuit 1104 selects one of the voltage lines DC1 to DC16 whose voltage has been adjusted by the gradation voltage control circuit in accordance with a signal supplied from the latch circuit 1103, and supplies the selected voltage line to the source signal line 1109. I do. When the image information corresponding to one row is stored in the group of latch circuits 1103, the image information stored in the group of latch circuits 1103 is simultaneously sent to the switching circuit 1104.
【０２００】ソース信号線に供給された所定の階調に対
応した信号電圧と、ゲイト信号線側シフトレジスタ１１
０８からの信号と、によって対応する画素ＴＦＴ１１１
０が選択される。このようにして各画素に所定の階調に
対応した画像情報が書き込まれる。A signal voltage corresponding to a predetermined gradation supplied to the source signal line and the gate signal line side shift register 11
08 from the corresponding pixel TFT 111
0 is selected. In this way, image information corresponding to a predetermined gradation is written to each pixel.
【０２０１】本実施例においては、信号線１１０２に供
給されるデジタル信号は、ガンマ補正されていない。本
実施例では、スイッチング回路１１０４によって選択さ
れる電圧線ＤＣ１〜ＤＣ１６に、それぞれ等電圧を印加
するのではなく、あらかじめ非線型に電圧が印加される
ようにしておく。そうすることによって、画像信号にガ
ンマ補正をすることができる。In this embodiment, the digital signal supplied to the signal line 1102 is not gamma-corrected. In this embodiment, instead of applying equal voltages to the voltage lines DC1 to DC16 selected by the switching circuit 1104, voltages are applied in a non-linear manner in advance. By doing so, gamma correction can be performed on the image signal.
【０２０２】図１２を参照する。図１２には、本実施例
におけるガンマ補正回路が示されている。１１０６はガ
ンマ補正制御回路で、ガンマ補正のデータを記憶するメ
モリ１１０７からのデータに基づいて、階調電圧制御回
路１１０５のＴＦＴＴｒ１、１〜Ｔｒ１５、４のスイッ
チングをし、ＤＣ１〜ＤＣ１６に印加される電圧を調整
する。Referring to FIG. FIG. 12 shows a gamma correction circuit in the present embodiment. A gamma correction control circuit 1106 switches the TFTs Tr1, 1 to Tr15, and 4 of the gradation voltage control circuit 1105 based on data from the memory 1107 that stores gamma correction data, and is applied to DC1 to DC16. Adjust the voltage.
【０２０３】階調電圧制御回路１１０５は、電圧線ＤＣ
１〜ＤＣ１６に接続された複数のＴＦＴＴｒ１、１〜Ｔ
ｒ１５、４と複数の抵抗とからなり、ガンマ補正制御回
路によって選択されるＴＦＴに応じて電圧線ＤＣ１〜Ｄ
Ｃ１６に印加される電圧がガンマ補正されるようになっ
ている。The gradation voltage control circuit 1105 has a voltage line DC
A plurality of TFTs Tr1, 1 to T connected to DC1 to DC16
r15,4 and a plurality of resistors, and the voltage lines DC1 to DC
The voltage applied to C16 is gamma corrected.
【０２０４】ガンマ補正の為のデータは、メモリ１１０
７に記憶されており、供給されるデジタル画像信号に応
じて、必要なデータが読み出される。なお、メモリ１１
０７には、実施例１で用いたメモリと同様のものが用い
られる。The data for gamma correction is stored in the memory 110
7 and necessary data is read out according to the supplied digital image signal. The memory 11
07 is the same as the memory used in the first embodiment.
【０２０５】図１３を参照する。図１３には、本実施例
で用いられるＤＣ１〜ＤＣ１６に印加される電圧の状態
を示した一例である。縦軸は電圧（Ｖ）を示している。
なお、点線で示されているものはガンマ補正前のもので
あり、実線で示されているものはガンマ補正後のもので
ある。Referring to FIG. FIG. 13 is an example showing the state of the voltage applied to DC1 to DC16 used in the present embodiment. The vertical axis indicates the voltage (V).
Note that what is shown by a dotted line is before gamma correction, and that shown by a solid line is after gamma correction.
【０２０６】本実施例では、電圧線ＤＣ１〜ＤＣ１６に
印加される階調電圧に、ガンマ補正を施すことによっ
て、デジタル画像信号に応じてスイッチング回路１１０
４にいよって選択された電圧線が所望の階調電圧をソー
ス信号線に供給することができる。In this embodiment, the gamma correction is applied to the gray scale voltages applied to the voltage lines DC1 to DC16, so that the switching circuit 110
4, the voltage line selected can supply a desired gradation voltage to the source signal line.
【０２０７】なお、本実施例のメモリ１１０７には、ガ
ンマ補正の為のデータが記憶されているが、このデータ
は実施例１で述べた方法によって記憶される。また、本
実施例においても、メモリ、ガンマ補正制御回路、階調
電圧制御回路などの周辺回路は、画素領域にマトリクス
状に配置されるＴＦＴやドライバ回路を構成するＴＦＴ
と同時に、基板上に一体形成される。その製造方法は、
実施例１にて述べた方法によることができる。The data for gamma correction is stored in the memory 1107 of this embodiment. This data is stored by the method described in the first embodiment. Also in the present embodiment, peripheral circuits such as a memory, a gamma correction control circuit, and a gradation voltage control circuit include TFTs arranged in a matrix in a pixel region and TFTs forming a driver circuit.
At the same time, they are integrally formed on the substrate. The manufacturing method is
The method described in the first embodiment can be used.
【０２０８】（実施例４）(Example 4)
【０２０９】上記実施例で用いられた液晶表示装置を、
投射型の液晶表示装置に組み込んで用いることも可能で
ある。この場合も、装置の小型化が実現でき、良好な階
調表示を行うことができる。The liquid crystal display device used in the above embodiment was
It is also possible to use it incorporated in a projection type liquid crystal display device. Also in this case, the size of the device can be reduced, and good gradation display can be performed.
【０２１０】（実施例５）(Example 5)
【０２１１】上記実施例１〜４の不揮発性メモリおよび
ガンマ補正制御回路を用いて構成した半導体装置は、様
々な用途がある。本実施例では、これらの半導体装置に
ついて説明する。The semiconductor device constituted by using the nonvolatile memory and the gamma correction control circuit of the first to fourth embodiments has various uses. In this embodiment, these semiconductor devices will be described.
【０２１２】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクタ、ヘッドマウントディ
スプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末（モバイルコンピュータ、携帯電話な
ど）などが挙げられる。それらの一例を図１８に示す。[0212] Examples of such a semiconductor device include a video camera, a still camera, a projector, a head-mounted display, a car navigation, a personal computer, and a portable information terminal (mobile computer, mobile phone, etc.). One example of them is shown in FIG.
【０２１３】図１８（Ａ）はモバイルコンピュータであ
り、本体１８０１、カメラ部１８０２、受像部１８０
３、操作スイッチ１８０４、表示装置１８０５で構成さ
れる。FIG. 18A shows a mobile computer, which includes a main body 1801, a camera section 1802, and an image receiving section 180.
3, an operation switch 1804, and a display device 1805.
【０２１４】図１８（Ｂ）はヘッドマウントディスプレ
イであり、本体１９０３、表示装置１９０２、バンド部
１９０３で構成される。FIG. 18B shows a head-mounted display, which comprises a main body 1903, a display device 1902, and a band section 1903.
【０２１５】図１８（Ｃ）は、フロント型プロジェクタ
であり、本体２００１、光源２００２、表示装置２００
３、光学系２００４、スクリーン２００５で構成され
る。FIG. 18C shows a front type projector, which comprises a main body 2001, a light source 2002, and a display device 200.
3, the optical system 2004 and the screen 2005.
【０２１６】図１８（Ｄ）は携帯電話であり、本体２１
０１、音声出力部２１０３、音声入力部２１０３、表示
装置２１０４、操作スイッチ２１０５、アンテナ２１０
６で構成される。FIG. 18D shows a mobile phone, and the main body 21 is provided.
01, audio output unit 2103, audio input unit 2103, display device 2104, operation switch 2105, antenna 210
6.
【０２１７】図１８（Ｅ）はビデオカメラであり、本体
２２０１、表示装置２２０２、音声入力部２２０３、操
作スイッチ２２０４、バッテリー２２０５、受像部２２
０６で構成される。FIG. 18E shows a video camera, which includes a main body 2201, a display device 2202, an audio input section 2203, operation switches 2204, a battery 2205, and an image receiving section 22.
06.
【０２１８】（実施例６）(Embodiment 6)
【０２１９】なお、上記実施例１〜５では、表示媒体と
して液晶を用いる場合について説明してきたが、本発明
の半導体表示装置に、液晶と高分子との混合層を用い、
いわゆる高分子分散型液晶表示装置とすることもでき
る。また、本発明を、印加電圧に応答して光学的特性が
変調され得るその他のいかなる表示媒体を備えた表示装
置に用いてもよい。例えば、エレクトロルミネセンス素
子などを表示媒体として備えた表示装置に用いてもよ
い。この場合も、メモリや周辺回路などを含むアクティ
ブマトリクス基板の作製には、実施例１で説明した工程
が利用される。In the first to fifth embodiments, the case where a liquid crystal is used as a display medium has been described. However, in the semiconductor display device of the present invention, a mixed layer of a liquid crystal and a polymer is used.
A so-called polymer-dispersed liquid crystal display device can also be used. Further, the present invention may be used in a display device including any other display medium whose optical characteristics can be modulated in response to an applied voltage. For example, the present invention may be applied to a display device having an electroluminescent element or the like as a display medium. Also in this case, the steps described in the first embodiment are used for manufacturing an active matrix substrate including a memory and peripheral circuits.
【０２２０】（実施例７）(Example 7)
【０２２１】本実施例では、実施例１で説明した作製に
おいて、ゲイト電極にＴａ（タンタル）またはＴａ合金
を用いた場合について説明する。In this embodiment, the case where Ta (tantalum) or a Ta alloy is used for the gate electrode in the fabrication described in Embodiment 1 will be described.
【０２２２】ＴａまたはＴａ合金をゲイト電極に用いる
と、約４５０℃から約６００℃で熱酸化することがで
き、Ｔａ2 Ｏ 3等の膜質の良い酸化膜がゲイト電極上に
形成される。この酸化膜は、上記実施例１で説明した、
Ａｌ（アルミニウム）をゲイト電極として用いたときに
形成される酸化膜よりも膜質は良いことがわかってい
る。When Ta or a Ta alloy is used for the gate electrode, thermal oxidation can be performed at about 450 ° C. to about 600 ° C., and an oxide film of good quality such as Ta 2 O 3 is formed on the gate electrode. This oxide film has been described in the first embodiment,
It has been found that the film quality is better than the oxide film formed when Al (aluminum) is used as the gate electrode.
【０２２３】このことは、絶縁膜の耐圧評価の一つであ
るＪ−Ｅ特性（電流密度−電界強度特性）において、Ｔ
ａまたはＴａ合金の酸化膜がＡｌの酸化膜よりも良い特
性を有することによってわかった。This is because the JE characteristic (current density-electric field intensity characteristic), which is one of the evaluations of the withstand voltage of the insulating film, shows that T
It was found that the oxide film of a or Ta alloy had better characteristics than the oxide film of Al.
【０２２４】また、Ｔａ2 Ｏ 3は、比誘電率が１１．６
前後であり、フローティングゲイト−コントロールゲイ
ト間の容量Ｃ３が大きいので、Ａｌをゲイト電極に用い
た場合に比較してフローティングゲイトに電荷が注入さ
れやすいという利点もある。Ta 2 O 3 has a relative dielectric constant of 11.6.
Since the capacitance C3 between the floating gate and the control gate is large before and after, there is also an advantage that charges are easily injected into the floating gate as compared with the case where Al is used for the gate electrode.
【０２２５】また、Ｔａをゲイト電極に用いた場合、上
記実施例で行ったように陽極酸化することもできる。When Ta is used for the gate electrode, anodization can be performed as in the above embodiment.
【０２２６】[0226]
【０２２７】本発明によると、ガンマ補正を行う演算回
路およびガンマ補正を行うためのデータを記憶するメモ
リが、画素ＴＦＴ、ドライバ回路、その他の周辺回路と
同時に一体形成されるので、液晶表示装置の小型化を図
りながら、かつ階調表示の良好な液晶表示装置が実現で
きる。According to the present invention, the arithmetic circuit for performing gamma correction and the memory for storing data for performing gamma correction are formed integrally with the pixel TFT, the driver circuit, and other peripheral circuits, so that the liquid crystal display device It is possible to realize a liquid crystal display device with good gradation display while achieving downsizing.
【図１】 本発明の液晶表示装置の概略構成図である。FIG. 1 is a schematic configuration diagram of a liquid crystal display device of the present invention.
【図２】 本発明の液晶表示装置のガンマ補正データを
記憶するメモリの構成図である。FIG. 2 is a configuration diagram of a memory that stores gamma correction data of the liquid crystal display device of the present invention.
【図３】 本発明の液晶表示装置のドライバおよび画素
領域の構成図である。FIG. 3 is a configuration diagram of a driver and a pixel region of the liquid crystal display device of the present invention.
【図４】 本発明の液晶表示装置の作製工程を示す図で
ある。FIG. 4 is a diagram illustrating a manufacturing process of the liquid crystal display device of the present invention.
【図５】 本発明の液晶表示装置の作製工程を示す図で
ある。FIG. 5 is a diagram illustrating a manufacturing process of the liquid crystal display device of the present invention.
【図６】 本発明の液晶表示装置の作製工程を示す図で
ある。FIG. 6 is a diagram illustrating a manufacturing process of the liquid crystal display device of the present invention.
【図７】 本発明の液晶表示装置の作製工程を示す図で
ある。FIG. 7 is a diagram illustrating a manufacturing process of the liquid crystal display device of the present invention.
【図８】 本発明の液晶表示装置のアクティブマトリク
ス基板の回路配置を示す図である。FIG. 8 is a diagram showing a circuit arrangement of an active matrix substrate of the liquid crystal display device of the present invention.
【図９】 本発明の液晶表示装置のガンマ補正データを
記憶するメモリの回路図である。FIG. 9 is a circuit diagram of a memory for storing gamma correction data of the liquid crystal display device of the present invention.
【図１０】 本発明の液晶表示装置の概略構成図であ
る。FIG. 10 is a schematic configuration diagram of a liquid crystal display device of the present invention.
【図１１】 本発明の液晶表示装置の概略構成図であ
る。FIG. 11 is a schematic configuration diagram of a liquid crystal display device of the present invention.
【図１２】 本発明の液晶表示装置の電圧線およびガン
マ補正を行うための回路図である。FIG. 12 is a circuit diagram for performing a voltage line and gamma correction of the liquid crystal display device of the present invention.
【図１３】 本発明によるガンマ補正の効果を示した図
である。FIG. 13 is a diagram showing the effect of gamma correction according to the present invention.
【図１４】 従来の液晶表示装置の概略構成図である。FIG. 14 is a schematic configuration diagram of a conventional liquid crystal display device.
【図１５】 ガンマ補正の説明に関する図である。FIG. 15 is a diagram related to the description of gamma correction.
【図１６】 本発明の液晶表示装置の断面図である。FIG. 16 is a cross-sectional view of the liquid crystal display device of the present invention.
【図１７】 本発明のメモリとロジック回路との断面図
である。FIG. 17 is a cross-sectional view of a memory and a logic circuit of the present invention.
【図１８】 本発明の液晶表示装置を利用した半導体装
置の概略図である。FIG. 18 is a schematic diagram of a semiconductor device using the liquid crystal display device of the present invention.
【図１９】 半導体薄膜の結晶粒界を拡大したＨＲ−Ｔ
ＥＭ写真図である。FIG. 19 is an HR-T in which a crystal grain boundary of a semiconductor thin film is enlarged.
It is an EM photograph figure.
【図２０】 電子回折パターンの写真図および模式図で
ある。FIG. 20 is a photographic view and a schematic view of an electron diffraction pattern.
【図２１】 結晶シリコン膜の結晶粒を示すＴＥＭ写真
図である。FIG. 21 is a TEM photograph showing crystal grains of a crystalline silicon film.
【図２２】 半導体薄膜の暗視野像の写真図である。FIG. 22 is a photograph of a dark field image of a semiconductor thin film.
【図２３】 Ｘ線回折の結果を示す図である。FIG. 23 is a view showing a result of X-ray diffraction.
１０１ アナログ画像信号供給源 １０２ Ａ／Ｄ変換回路 １０３ デジタル画像信号供給源 １０４ ガンマ補正制御回路 １０５ メモリ １０６ ソース信号線側ドライバ １０７ ゲイト信号線側ドライバ １０８ 画素領域 Reference Signs List 101 Analog image signal supply source 102 A / D conversion circuit 103 Digital image signal supply source 104 Gamma correction control circuit 105 Memory 106 Source signal line side driver 107 Gate signal line side driver 108 Pixel area
【数１】 (Equation 1)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１３Ｂ Ｆターム(参考） 2H092 GA50 KA04 KA06 KA07 KA12 KA24 KB13 KB23 KB25 MA05 MA07 MA08 MA13 MA17 MA22 MA23 MA24 MA26 MA27 MA29 MA35 MA37 MA41 NA01 NA25 NA27 NA29 PA06 QA07 RA05 5C058 AA09 AB01 BA13 BB11 BB14 BB25 5F083 EP02 EP22 EP32 EP63 EP68 HA02 JA04 JA19 JA33 JA36 JA39 JA56 JA58 PR25 PR33 ZA12 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 613B F-term (Reference) 2H092 GA50 KA04 KA06 KA07 KA12 KA24 KB13 KB23 KB25 MA05 MA07 MA08 MA13 MA17 MA22 MA23 MA24 MA26 MA27 MA29 MA35 MA37 MA41 NA01 NA25 NA27 NA29 PA06 QA07 RA05 5C058 AA09 AB01 BA13 BB11 BB14 BB25 5F083 EP02 EP22 EP32 EP63 EP68 HA02 JA04 JA19 JA33 JA36 JA39 JA56 JA58 PR25 PR33 ZA12
Claims (15)
ガンマ補正するための制御回路と、前記ガンマ補正する
ためのデータを記憶するメモリと、を備えており、 前記制御回路および前記メモリは、ＴＦＴによって構成
され、かつ同一絶縁基板上に一体形成される半導体装
置。1. A semiconductor device, comprising: a control circuit for performing gamma correction on a supplied signal; and a memory for storing data for performing the gamma correction, wherein the control circuit and the memory include: , A semiconductor device constituted by a TFT and integrally formed on the same insulating substrate.
求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein said memory is a nonvolatile memory.
Ｓ型ＴＦＴを含む請求項２に記載の半導体装置。3. The non-volatile memory according to claim 1, wherein the non-volatile memory includes a plurality of FAMOs.
3. The semiconductor device according to claim 2, comprising an S-type TFT.
に記載の半導体装置。4. The signal according to claim 3, wherein the signal is a digital signal.
3. The semiconductor device according to claim 1.
ナログ信号をデジタル信号に変換する変換回路をさらに
備えた請求項３に記載の半導体装置。5. The semiconductor device according to claim 3, wherein said signal is an analog signal, and further comprising a conversion circuit for converting said analog signal into a digital signal.
た画素領域と、 前記複数のＴＦＴをスイッチングするドライバと、 画像信号を供給する画像信号供給源と、 前記画像信号をガンマ補正する制御回路と、 前記画像信号をガンマ補正するためのデータを記憶する
メモリと、を備えた半導体表示装置であって、 前記複数のＴＦＴと、前記ドライバと、制御回路と、前
記メモリとは、同一絶縁基板上に一体形成される半導体
表示装置。6. A pixel region in which a plurality of TFTs are arranged in a matrix, a driver for switching the plurality of TFTs, an image signal supply source for supplying an image signal, and a control circuit for gamma-correcting the image signal. And a memory for storing data for gamma-correcting the image signal, wherein the plurality of TFTs, the driver, the control circuit, and the memory are on a same insulating substrate. A semiconductor display device integrally formed with the semiconductor device.
求項６に記載の半導体装置。7. The semiconductor device according to claim 6, wherein said memory is a nonvolatile memory.
Ｓ型ＴＦＴを含む請求項７に記載の半導体表示装置。8. The nonvolatile memory according to claim 7, wherein the nonvolatile memory comprises a plurality of FAMOs.
8. The semiconductor display device according to claim 7, comprising an S-type TFT.
項８に記載の半導体表示装置。9. The semiconductor display device according to claim 8, wherein said image signal is a digital signal.
前記アナログ信号をデジタル信号に変換する変換回路を
さらに備えた請求項８に記載の半導体表示装置。10. The image signal is an analog signal,
9. The semiconductor display device according to claim 8, further comprising a conversion circuit for converting the analog signal into a digital signal.
至１００ｎｍである請求項１０に記載の半導体表示装
置。11. The semiconductor display device according to claim 10, wherein the thickness of the active layer of the TFT is 10 to 100 nm.
れた画素領域と、 前記複数のＴＦＴをスイッチングするドライバと、 デジタル画像信号を供給するデジタル画像信号供給源
と、 前記デジタル画像信号をアナログ信号に変換する変換回
路と、 前記デジタル画像信号をガンマ補正する制御回路と、 前記デジタル画像信号をガンマ補正するためのデータを
記憶するメモリとを備えた半導体表示装置であって、 前記変換回路は、異なる電圧を前記複数のＴＦＴのソー
ス線に供給する複数の電圧線を有しており、前記複数の
ＴＦＴと、前記ドライバと、制御回路と、前記メモリと
は、同一絶縁基板上に一体形成される半導体表示装置。12. A pixel region in which a plurality of TFTs are arranged in a matrix, a driver for switching the plurality of TFTs, a digital image signal supply for supplying a digital image signal, and an analog signal for converting the digital image signal into an analog signal. A semiconductor display device comprising: a conversion circuit for converting; a control circuit for gamma-correcting the digital image signal; and a memory for storing data for gamma-correcting the digital image signal, wherein the conversion circuit is different. A plurality of voltage lines for supplying a voltage to source lines of the plurality of TFTs, wherein the plurality of TFTs, the driver, the control circuit, and the memory are integrally formed on the same insulating substrate Semiconductor display device.
請求項１２に記載の半導体装置。13. The semiconductor device according to claim 12, wherein said memory is a nonvolatile memory.
ＦＴを含む請求項１３に記載の半導体表示装置。14. The memory according to claim 1, wherein the memory comprises a plurality of FAMOS type T
14. The semiconductor display device according to claim 13, including FT.
１０乃至１００ｎｍである請求項１４に記載の半導体表
示装置。15. The thickness of the active layer of the plurality of TFTs is:
The semiconductor display device according to claim 14, wherein the thickness is 10 to 100 nm.
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