JP2000012674A - Manufacture of semiconductor device and method for separating element - Google Patents

Manufacture of semiconductor device and method for separating element

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JP2000012674A JP10173473A JP17347398A JP2000012674A JP 2000012674 A JP2000012674 A JP 2000012674A JP 10173473 A JP10173473 A JP 10173473A JP 17347398 A JP17347398 A JP 17347398A JP 2000012674 A JP2000012674 A JP 2000012674A
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Inventor
Katsu Egashira
克 江頭
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To improve quality of a buried oxide film and to suppress the crystal defects caused by a thermal stress being generated on annealing by limiting timing, conditions, and the type of the oxide film for annealing. SOLUTION: A shallow groove 6 is formed on an Si substrate 1 at an STI region. Then, thermal oxidation is made and a thermal oxide film 7 is formed at the bottom and the side wall of the groove 6. After that, a second CVD oxide film 8 is deposited as the buried material of STI. Then, a second SiN film 9 is deposited on it and further an opening 11 is formed at a projecting part 12 on an element region. Then, before eliminating and flattening the projecting part 12, annealing is made in a 1,000 deg.C/N2 atmosphere to make fine the buried oxide film 8, and the projecting part 12 is eliminated for flattening with the first SiN film 3 and the second SiN film 9 as stoppers, thus making fine the quality of the buried oxide film 8 and suppressing the reduction of film being generated in a later etching process.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の製造方法および素子分離方法に関する。 The present invention relates to relates to a method for manufacturing and the isolation method of a semiconductor device.

【0002】 [0002]

【従来の技術】半導体装置において、半導体基板上に電気的に分離して配置したトランジスタやダイオード、キャパシタ、抵抗などの構成素子が、相互に配線により接続されている。 In a semiconductor device, electrically separated by placing the transistors and diodes on a semiconductor substrate, a capacitor, components such as resistors, are connected by wires to one another. これらの素子間を分離する技術が素子分離技術である。 Technique for separating between these elements is the isolation technique.

【0003】素子の分離においては、表面の平坦性や工程の簡素化、欠陥密度を低減しつつ、素子分離幅をできる限り小さくすることが、良好な素子の特性、信頼性および回路性能を得るのに望ましいとされている。 [0003] In the separation of elements, simplify flatness and process of the surface, while reducing the defect density, be as small as possible an element isolation width, obtaining characteristics of good devices, the reliability and circuit performance It is desirable for.

【0004】素子分離技術は、LOCOS(LOCal Oxid [0004] The element separation techniques, LOCOS (LOCal Oxid
ation of Silicon)とSTI(Shallow Trench Isolati ation of Silicon) and STI (Shallow Trench Isolati
on)とに大きく分けられる。 on) and to be broadly divided.

【0005】半導体基板表面を選択酸化するLOCOS [0005] LOCOS for selective oxidation of the semiconductor substrate surface
は、いわゆるバーズビークによる素子形成領域の侵食と、フィールド酸化膜形成時の局部的なストレスの発生による結晶欠陥の発生という問題点を有している。 Has a erosion of the element forming region so-called bird's beak, by forming the field oxide film when the local stress generating problem occurrence of crystal defects.

【0006】このLOCOS法を改良した素子分離技術としては、BOX(Buried OXide)法、改良コプラナ法、直接窒化膜マスク方式、SWAMI(Side Wall Ma [0006] The isolation techniques improve this LOCOS method, BOX (Buried OXide) method, an improved coplanar, direct nitride mask method, SWAMI (Side Wall Ma
sked Isolation)、選択エピタキシャル法、Uグループ法等が提案されている。 sked Isolation), a selective epitaxial method, U group method and the like have been proposed. 中でも、酸化膜埋め込み法であるBOX法は、サブミクロンオーダーのVLSI等における素子分離技術として注目されている。 Among them, BOX method is the buried oxide film method has attracted attention as a device isolation technique in VLSI, etc. submicron. これは、半導体基板にU溝を形成し、絶縁材料でそのU溝を埋め込むように堆積する方法である。 This forms a U-groove on a semiconductor substrate, a method of depositing to fill the U-groove with an insulating material.

【0007】BOX法を用いたトレンチ素子分離法としては、特開平9−82703号公報には、酸化シリコン埋め込み絶縁膜中の水素を酸素に置換する方法が、特開平9−205140号公報には、埋め込み酸化膜を平坦化前又は後に1100℃〜1350℃で熱処理し、埋め込み酸化膜中の5員環以上の環構造と4員環以下の環構造を所定の割合とする方法が、特開平8−153776 [0007] As BOX method trench isolation method using the JP-A-9-82703, a method of replacing the hydrogen in the silicon oxide buried insulating film in oxygen, JP-A-9-205140 the method of the buried oxide film was heat-treated at 1100 ° C. to 1350 ° C. to planarize before or after embedding 5-membered ring or ring structure and 4-membered ring the following proportions ring structure given in the oxide film, JP-a 8-153776
号公報には、IV族元素(Si、Ge、Sn)の酸化物の固溶体からなる絶縁物を埋め込む方法が、そして特開昭63−237542号公報には、埋め込み酸化膜として硼素等の不純物を含んだシリケートガラスを用いる方法がそれぞれ開示されている。 The JP, IV group elements (Si, Ge, Sn) method embedding an insulator comprising a solid solution of oxides of, and in JP-A-63-237542, the impurities such as boron as the buried oxide film a method using a silicate glass containing discloses respectively.

【0008】一方、STI法は微細化に有利である。 [0008] On the other hand, STI method is advantageous for miniaturization. 具体的には、素子分離領域にRIE(反応性イオンエッチング)により溝を形成した後、埋め込み材となる酸化膜をCVD(化学蒸着)法により堆積させ、溝以外の部分に堆積した酸化膜を、CMP(化学的機械的研磨法)などを用いて除去・平坦化して、素子分離を行う。 Specifically, after forming the grooves by RIE (reactive ion etching) in an element isolation region, an oxide film serving as a filling material is deposited by CVD (chemical vapor deposition) method, an oxide film deposited on a portion other than the groove , and removing and planarized using a CMP (chemical mechanical polishing), and isolation.

【0009】従来、半導体基板と溝に埋め込まれる絶縁材料との熱膨張係数が異なるために、素子分離領域形成中または形成後の熱工程によって、半導体基板中に応力が生じて結晶欠陥が発生するという問題があった。 Conventionally, in the thermal expansion coefficient between the insulating material is embedded in the semiconductor substrate and the grooves are different, the thermal process after in the element isolation region formation or formation, stress crystal defects occur caused in the semiconductor substrate there is a problem in that.

【0010】とりわけ、絶縁材料の組成を緻密化するために行われるアニールの際の熱ストレスに起因して、特に、素子分離周辺部において結晶欠陥が生じたり、結晶欠陥までは至らないもののリーク電流が発生したりする問題があった。 [0010] Especially, due to the thermal stress at the time of annealing is performed to densify the composition of the insulating material, in particular, crystal defects or occur in isolation periphery, leak current which does not reach up to the crystal defects but there is a problem or to occur.

【0011】また、例えば、絶縁材料としてシリコン酸化膜を用いた場合、現在の技術においては不可避の不純物として水が100〜20ppm含まれてしまう。 [0011] For example, when using a silicon oxide film as the insulating material, thus it contains water 100~20ppm as unavoidable impurities in the current technology. 上述した半導体基板と酸化膜との熱膨張係数の違いに加え、 In addition to the difference in thermal expansion coefficient between the above-described semiconductor substrate and the oxide film,
この酸化膜中の水分の解離に伴って膜が収縮することによって、半導体基板には過大な圧縮応力が加わるという問題もあった。 By film shrinks along with the dissociation of water in the oxide film, excessive compressive stress is a problem that applied to the semiconductor substrate.

【0012】すなわち、素子分離を行った後に、表面が平坦で、結晶欠陥のない半導体装置が望まれていた。 Namely, after performing the isolation, the surface is flat, the semiconductor device having no crystal defects has been desired. 特に、アニール時の熱ストレスに起因する結晶欠陥を抑制することが望まれていた。 In particular, it has been desired to suppress the crystal defects due to thermal stress during annealing.

【0013】 [0013]

【発明が解決しようとする課題】本発明の目的は、半導体集積回路の素子分離の際、絶縁膜のアニールにおいて、よりストレスの小さいアニールプロセスを提供することである。 The object of the present invention is to solve the above, the time of isolation of the semiconductor integrated circuit, in the annealing of the insulating film, to provide a smaller annealing process stress.

【0014】 [0014]

【課題を解決するための手段】本発明の半導体装置の製造方法は、(A)半導体基板表面に溝部を形成する工程と、(B)溝部に絶縁材料を埋め込む工程と、(C)絶縁材料の上に絶縁膜を積層する工程と、(D)絶縁材料上の絶縁膜を一部残して除去する工程と、(E)絶縁膜が除去された絶縁材料を熱処理する工程と、(F)熱処理された絶縁材料を平坦化する工程とを具備することを特徴としている。 The method of manufacturing a semiconductor device of the present invention In order to achieve the above object, according, (A) a step of forming a groove on the surface of the semiconductor substrate, burying an insulation material in the groove (B), (C) an insulating material laminating an insulating film on the steps of heat treating a step, (E) an insulating material on which an insulating film is removed to remove leaving some insulator on (D) an insulating material, (F) It is characterized by comprising a step of flattening the heat-insulating material.

【0015】また、本発明の半導体装置の製造方法は、 [0015] In the method of the present invention,
(A)半導体基板表面に第1の絶縁材料および第1の絶縁膜を順次堆積してパターニングして溝部を形成する工程と、(B)溝部に第2の絶縁材料を埋め込む工程と、 (A) forming a first insulating material and sequentially deposited groove by patterning the first insulating film on a semiconductor substrate surface, a step of embedding (B) a second insulating material in the groove,
(C)第2の絶縁材料の上に第2の絶縁膜を積層する工程と、(D)第2の絶縁材料上の第2の絶縁膜を一部残して除去する工程と、(E)第2の絶縁膜が除去された第2の絶縁材料を熱処理する工程と、(F)熱処理された第2の絶縁材料を平坦化する工程と、(G)第1および第2の絶縁膜を除去する工程とを具備することを特徴としている。 (C) laminating a second insulating film on the second insulating material, removing while leaving a portion of the second insulating film on the (D) a second insulating material, (E) a step of heat-treating the second insulating material is a second insulating film is removed, a step of planarizing the second insulating material and heat-treated (F), (G) are first and second insulating film It is characterized by comprising the step of removing.

【0016】さらに、本発明の素子分離方法は、(A) Furthermore, the isolation method of the present invention, (A)
半導体基板表面に溝部を形成する工程と、(B)溝部に絶縁材料を埋め込む工程と、(C)絶縁材料の上に絶縁膜を積層する工程と、(D)絶縁材料上の絶縁膜を一部残して除去する工程と、(E)絶縁膜が除去された絶縁材料を熱処理する工程と、(F)熱処理された絶縁材料を平坦化する工程とを具備することを特徴としている。 Forming a groove on the surface of the semiconductor substrate, (B) a step of embedding an insulating material in the groove, a step of laminating an insulating film on the (C) an insulating material, one insulation film on (D) an insulating material removing leaving Department, is characterized by comprising a step of heat-treating the (E) insulating material insulating film is removed, and a step of planarizing the (F) heat treated insulating material.

【0017】本発明の半導体装置の製造方法および素子分離方法における熱処理の温度は950℃以上であることを特徴としている。 The temperature of the heat treatment in the production method and the device isolation method for a semiconductor device of the present invention is characterized in that at 950 ° C. or higher. また、絶縁材料は酸化膜、絶縁膜は窒化膜であることを特徴としている。 The insulating material is an oxide film, the insulating film is characterized in that a nitride film.

【0018】本発明は、詳しくは、STI法による素子分離工程における埋め込みCVD酸化膜のアニールに関するものであり、STI平坦化前にCVD酸化膜のアニールを行うことを特徴としている。 The present invention, particularly, relates to annealing of the buried CVD oxide film in the isolation process by STI method is characterized by annealing the CVD oxide film before STI planarization.

【0019】すなわち、アニールを行うタイミング、条件、酸化膜種を限定することにより、埋め込み酸化膜の膜質を改善し、アニール時に発生する熱ストレス起因の結晶欠陥の発生を抑制するものである。 [0019] That is, the timing of annealing conditions, by limiting the oxide film species to improve the quality of the buried oxide film is intended to suppress the occurrence of crystal defects in the thermal stress caused to occur during annealing.

【0020】STI平坦化前後でアニールに起因するストレスの大小を比較した場合、STI平坦化前にアニールを行う場合の方が、平坦化後にアニールする場合よりもストレスが低減される。 [0020] When comparing the magnitude of the stress caused by annealing at about STI planarization, who when annealed prior STI planarization, stress is reduced than in the case of annealing after planarization.

【0021】すなわち、STI平坦化前にアニールすることでストレスが低減され、結晶欠陥の発生を抑制し、 [0021] That is, the stress is reduced by annealing before STI planarization, to suppress the generation of crystal defects,
ストレス起因のリーク電流を低減することができる。 It is possible to reduce the leakage current of the stress caused.

【0022】本発明の半導体装置の製造方法を以下に詳しく説明する。 [0022] The method of manufacturing a semiconductor device of the present invention will be described in detail below.

【0023】半導体基板表面に、酸化膜、ストッパーとして作用する第1の絶縁膜、マスクとして作用する層を順次堆積する工程と、該酸化膜、該第1の絶縁膜および該マスク膜の形成された半導体基板に開口部を形成する工程と、該開口部の両脇最上層に残ったマスク層を除去して、第1の開口部に埋め込み絶縁材料を堆積する工程と、該埋め込み絶縁材料の上にストッパーとして作用する第2の絶縁膜を形成する工程と、第2の絶縁膜をストッパーとしてエッチングを行う工程と、該埋め込み絶縁材料にアニールを施す工程と、アニールを施した該埋め込み絶縁材料を平坦化する工程と、該第1および第2の絶縁膜を除去する工程とを含むことを特徴としている。 [0023] surface of the semiconductor substrate, oxide film, a first insulating film which acts as a stopper, a step of sequentially depositing a layer acting as a mask, is formed of the oxide film, the first insulating film and the mask film and forming an opening in the semiconductor substrate, by removing the mask layer remaining on both sides uppermost opening, depositing a buried insulating material in the first opening, of the buried insulating material forming a second insulating film which acts as a stopper on a step of etching the second insulating film as a stopper, a step of annealing in the buried insulating material, the buried insulating material annealed It is characterized planarizing and to include a step of removing the first and second insulating films.

【0024】酸化膜は、例えばSiO とし、第1および第2の絶縁膜は、例えば、SiNとする。 The oxide film, for example, a SiO 2, the first and second insulating film is, for example, SiN.

【0025】アニール条件について述べる。 [0025] describes the annealing conditions. 本発明においては、特に、アニールのタイミングが重要であり、平坦化の前に行うことで、熱ストレスの低減が図られ、ひいては熱ストレス起因の結晶欠陥およびそれに伴うリーク電流の発生を抑制することができる。 In the present invention, in particular, important timing of annealing, performing before flattening, reducing the thermal stress is achieved, to suppress the occurrence of turn crystal defects of the thermal stress caused and leakage current associated therewith can. このアニールの目的はCVD膜の緻密化である。 The purpose of this annealing is the densification of the CVD film. アニール温度は、95 Annealing temperature, 95
0℃以上であればよいが、950℃〜1100℃が好ましい。 It may be at 0 ℃ or higher, but preferably 950 ° C. C. to 1100 ° C.. アニール雰囲気は、窒素、アルゴン等の不活性雰囲気、酸素またはこれらの混合ガスとし、常圧でも減圧でもかまわない。 Annealing atmosphere is nitrogen, an inert atmosphere such as argon, oxygen or a mixed gas thereof, may be a reduced pressure at atmospheric pressure.

【0026】第1の絶縁膜および埋め込み絶縁材料は、 The first insulating film and the buried insulating material,
例えば、CVDにより堆積する。 For example, it is deposited by CVD. CVDとしては、常圧CVD法、減圧CVD法、プラズマCVD法、紫外光による光CVD法、液相CVD法等が挙げられる。 The CVD, atmospheric pressure CVD, low pressure CVD, plasma CVD, optical CVD method using ultraviolet light, and a liquid phase CVD method or the like. 常圧C Atmospheric pressure C
VD法は、O をオゾナイザーに導入して放電させて形成されたオゾン(O )を用いる、オゾン系常圧CVD VD method, to discharge by introducing O 2 into ozonizer using ozone (O 3) which is formed, the ozone-based atmospheric pressure CVD
法でもよい。 It may be by law. 減圧CVD法(LPCVD)は、例えば、 Pressure CVD (LPCVD), for example,
TEOS−O3の反応を6.7kPa程度の減圧下で行ってもよい。 The reaction of the TEOS-O3 may be performed under reduced pressure of about 6.7 kPa. プラズマCVD法は、13.56MHzあるいは150kHz程度のプラズマ放電により、TEO Plasma CVD method, a plasma discharge of approximately 13.56MHz or 150 kHz, TEO
S、O 、He等のガスソースを用いて行う。 S, carried out using a gas source of O 2, the He and the like. 光CVD Light CVD
法は、ArF(193nm)、KrF(249nm)、 The law, ArF (193nm), KrF (249nm),
XeCl(308nm)、XeF(350nm)等によるエキシマレーザ、高圧水銀ランプ、水銀−キセノンランプの、主に紫外線の光エネルギーを用いて光反応により行う。 Performing a xenon lamp, primarily by photoreaction using light energy of ultraviolet - XeCl (308 nm), excimer laser by XeF (350 nm) or the like, a high-pressure mercury lamp, mercury. 液相CVD法は、例えば、RF放電により励起されたO とTMS(テトラメチルシラン)を用い−4 Liquid phase CVD method, using e.g., RF discharge by the excited O 2 and TMS the (tetramethylsilane) -4
0℃で行う。 It carried out at 0 ℃.

【0027】このCVDは、例えば、H 等の還元性ガス、He、Ne、Ar、Kr、Xe等の不活性ガス、O [0027] The CVD, for example, a reducing gas such as H 2, He, Ne, Ar , Kr, inert gas such as Xe, O
2 、N 2 、HCl、COまたはCO 2のようなガス中、 2, gas such as N 2, HCl, CO or CO 2,
またはこれらの中から選択された2種以上の混合ガス中で行う。 Or carried out in a mixture of two or more gas selected from among these.

【0028】また、アニールを施した埋め込み絶縁材料の平坦化はCMP(化学的機械的研磨)により行う。 Further, planarization of the buried insulating material was subjected to annealing is carried out by CMP (chemical mechanical polishing).

【0029】本発明の半導体装置における埋め込み絶縁材料としては、シリコン酸化膜が挙げられる。 [0029] As the insulating material buried in the semiconductor device of the present invention include silicon oxide film. 有機シリコン系材料としては、TEOS(テトラエチルオルソシリケート:Si(OC 254 )、特に、03−TE As the organic silicon material, TEOS (tetraethyl orthosilicate: Si (OC 2 H 5) 4), in particular, 03-TE
OS、LP−TEOS、P−TEOS;TMOS(テトラメトキシシラン:Si(OC 254 );TPOS OS, LP-TEOS, P- TEOS; TMOS ( tetramethoxysilane: Si (OC 2 H 5) 4); TPOS
(テトラプロポキシシラン:Si(OC 374 ); (Tetrapropoxysilane: Si (OC 3 H 7) 4);
DADBS(ジアセトキシジターシャリーブトキシシラン:C 49 O) 2 Si−(OCOCH 32 );HT DADBS (diacetoxy-di-tert-butoxy silane: C 4 H 9 O) 2 Si- (OCOCH 3) 2); HT
O(High Temperature Oxide);LTO(Low Temperat O (High Temperature Oxide); LTO (Low Temperat
ure Oxie);PSG(Phospho-Silicate Glass)、BP ure Oxie); PSG (Phospho-Silicate Glass), BP
SG(Boro-Phospho-Silicate Glass )等が例示される。 SG (Boro-Phospho-Silicate Glass) and the like. 特に、TEOSとO 3を反応させると、450℃以下の低温で絶縁膜の形成が可能で、しかも埋め込み酸化膜の段差被覆性が良好である。 In particular, the reaction of TEOS and O 3, can be formed in the insulating film at a low temperature of 450 ° C. or less, yet the step coverage of the buried oxide film is good.

【0030】溝部の幅は、溝部にCVD酸化膜を埋め込んだ際にボイドが形成されない程度であればよい。 The width of the groove may be a degree that no voids are formed when embedding the CVD oxide film in the groove. これは膜種や半導体装置の集積度等によって異なる。 This depends densities such types of films and semiconductor devices. 例えば、LPTEOSでは0.5μm以上とする。 For example, the LPTEOS in 0.5μm or more. また、溝部の深さは、1μm以下とし、例えば、DRAMの場合には0.3〜0.7μmとする。 The depth of the groove, and 1μm or less, for example, in the case of a DRAM is set to 0.3 to 0.7 [mu] m.

【0031】本発明の半導体装置の製造方法は、MOS The method of manufacturing a semiconductor device of the present invention, MOS
型およびバイポーラ型のいずれにも適用できるものであり、特に限定されるものではない。 It is those that can be applied to any type and bipolar type, but is not particularly limited.

【0032】 [0032]

【発明の実施の形態】本発明の半導体装置の製造方法における一連のSTI形成工程について以下の実施例により説明する。 Series of STI forming process in the method for manufacturing the semiconductor device of the embodiment of the present invention will be illustrated by the following examples.

【0033】Siウェーハである半導体基板1を熱酸化し、バッファー酸化膜2を形成する。 [0033] The semiconductor substrate 1 is a Si wafer was thermally oxidized to form a buffer oxide film 2. 次に、STI C Then, STI C
MP時に素子領域上のストッパーとして作用する第1のSiN膜3をCVDにより形成する。 The first SiN film 3 that acts as a stopper of MP at the element region is formed by CVD. さらに、第1のS In addition, the first of S
iN膜3上にSTI RIE時のマスクとなる第1のC First C serving as a mask during STI RIE on iN film 3
VD酸化膜4を堆積させる。 The VD oxide film 4 is deposited. (図1(a))さらに、マスク材の上にフォトレジストを塗布し、フォトリソグラフィーによりSTI領域となる部分のレジストを開口する。 (FIG. 1 (a)) In addition, a photoresist is coated on the mask material, an opening of the resist part to be the STI region by photolithography. そのパターニングされたレジストをマスクとし、第1のCVD酸化膜4、第1のSiN膜3、バッファー酸化膜2に開口5(最小幅0.5μm)をRIEにより形成する。 And the patterned resist as a mask, the first CVD oxide film 4, the first SiN film 3, the opening 5 to the buffer oxide film 2 (minimum width 0.5 [mu] m) is formed by RIE. RIEは、例えば、CF 4とCHF 3の混合ガスを2Paの圧力で、13.56MHzの高周波電力を500W/cm 2で印加して行えばよい。 RIE, for example, a mixed gas of CF 4 and CHF 3 at a pressure of 2 Pa, may be performed by applying a 13.56MHz high-frequency power at 500 W / cm 2. その後、レジストを剥離する。 After that, the resist is removed. 次に開口5を窓として、Si RIE Then the aperture 5 as a window, Si RIE
によりSTI領域のSiに深さ0.7μm程度の浅い溝6を形成する。 By forming the shallow groove 6 depths of about 0.7μm to Si of the STI region. この時のRIEの雰囲気ガスは、例えば、HBr、NF 3混合である。 Atmospheric gas at this time of RIE, for example, HBr, an NF 3 mixtures. (図1(b))浅い溝の形成後、Si RIEのマスクである第1のCVD酸化膜4をバッファードフッ酸等を用い、ウェットエッチングして剥離する。 (Fig. 1 (b)) shallower after groove formation, a first CVD oxide film 4 is a mask of Si RIE using buffered hydrofluoric acid or the like is peeled by wet etching. 次に浅い溝6の角部に加わる応力を緩和する目的で、角を丸めるために、軽くケミカルドライエッチング(CDE)を行う。 In order to reduce the stress then applied to the corners of the shallow groove 6, in order to round the corners, performs lightly chemical dry etching (CDE). 丸め工程後、浅い溝6 After rounding step, the shallow groove 6
の側壁部を保護するために、熱酸化を行い、浅い溝6の底部および側壁に熱酸化膜7を形成する。 In order to protect the side wall portion, thermal oxidation is performed to form a thermal oxide film 7 on the bottom and sidewalls of the shallow trench 6. (図1 (Fig. 1
(c))側壁熱酸化膜7を形成した後、STIの埋め込み材として、第2のCVD酸化膜8を堆積させる。 (C)) after the formation of the sidewall thermal oxide film 7, as filling material for STI, depositing a second CVD oxide film 8. (図1(d))次に、STI CMP時のSTI上の、つまりフィールド上のストッパーとして第2のSiN膜9を堆積させる。 (FIG. 1 (d)) Then, on the STI during STI CMP, i.e. depositing a second SiN film 9 as a stopper on the field. さらに第2のSiN膜9上にフォトレジスト10を塗布し、フォトリソグラフィーにより素子領域上の突起部12に開口11を形成する。 Further a photoresist 10 is coated on the second SiN film 9 to form an opening 11 by photolithography projection 12 on the element region. (図2(e)) (FIG. 2 (e))
次に第2のSiN膜9をRIEにより開口し、その後フォトレジスト10を剥離する。 Then the second SiN film 9 is opened by RIE, and thereafter the photoresist is removed 10. (図2(f))次に、突起部12の除去・平坦化を行う前に、埋め込みCVD酸化膜8の緻密化のために、1000℃/N 2雰囲気で6 (FIG. 2 (f)) Then, before the removal and planarization of the protrusion 12, for densifying the buried CVD oxide film 8, at 1000 ° C. / N 2 atmosphere 6
0分間アニールを行う。 Do 0 minutes annealing. アニール後、CMPにより、第1のSiN膜3と第2のSiN膜9とをストッパーとして突起部12を除去して平坦化する。 After annealing, the CMP, to flatten by removing the projecting portion 12 and the first SiN film 3 and the second SiN film 9 as a stopper. (図2(g))平坦化後、表面に露出した第1のSiN膜3と第2のSi (FIG. 2 (g)) after the flattening, a first SiN film 3 exposed on the surface a second Si
N膜9を、例えばCDEにより除去し、STIの形成を完了する。 The N film 9, for example, is removed by CDE, completing the formation of the STI. (図2(h))この後、図示は省略するが、 (FIG. 2 (h)) Thereafter, although not shown,
素子形成領域、すなわちSDG領域に、例えば、MOS Element forming region, i.e. the SDG region, for example, MOS
トランジスタを形成する。 To form a transistor. MOSトランジスタは、ポリシリコンゲートを用いて自己整合的にドレイン領域を形成する標準的なMOSプロセスで形成すればよい。 MOS transistors may be formed in a standard MOS process for forming a self-aligned manner drain regions using the polysilicon gate.

【0034】本実施例において、図2(e)の状態でアニールを行っているが、本発明で規定する熱処理とは、 [0034] In this embodiment, although annealing in the state of FIG. 2 (e), the heat treatment defined in the present invention,
図1(d)の状態、つまりSTI埋め込みCVD酸化膜8を堆積させた直後から、図1(g)の状態の直前、つまり平坦化を行う直前の間に行い、その温度は約950 State of FIG. 1 (d), i.e. immediately after depositing the STI buried CVD oxide film 8, just before the state FIG. 1 (g), the performed between immediately before that is flattening, the temperature is about 950
℃以上で、埋め込みCVD酸化膜8の組成を緻密にするような効果をもたらす全ての熱処理を言う。 ℃ above, it refers to any heat treatment leading to effects such as to densify the composition of the buried CVD oxide film 8.

【0035】平坦化終了後に熱処理を行い、埋め込みC The heat treatment is performed after the end flattening, embedded C
VD酸化膜8の組成を緻密にする場合に比べ、本発明で規定するような熱処理により、埋め込みCVD酸化膜8 Compared with the case of the dense composition of the VD oxide film 8, by a heat treatment as specified in the present invention, the buried CVD oxide film 8
の組成を緻密にする場合の方が、熱処理時に発生する熱ストレスが小さく、ひいては熱ストレス起因の結晶欠陥の発生を抑制することができる。 Better in the case of the dense composition of, small thermal stress generated during heat treatment can be suppressed and thus generation of crystal defects of the thermal stress caused.

【0036】 [0036]

【発明の効果】本発明の半導体装置の製造方法によれば、熱処理を行うことにより、埋め込み酸化膜の膜質が緻密化し、後のエッチング工程で発生する膜減りを抑制することができる。 According to the manufacturing method of the semiconductor device of the present invention, by performing heat treatment, it is possible to suppress the reduction in film thickness quality of the buried oxide film occurs in densified, after the etching process. また、熱処理により、熱ストレスの低減が図られ、結晶欠陥の発生が抑制される。 Further, by the heat treatment, the reduction of thermal stress is achieved, generation of crystal defects can be suppressed. ひいては、熱ストレスおよび結晶欠陥起因のリーク電流の発生を抑制することが可能となり、半導体装置の特性が大幅に向上される。 Thus, it becomes possible to suppress the generation of thermal stress and crystal defects caused by the leakage current characteristics of the semiconductor device can be greatly improved.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置の製造方法の一工程を示す断面図。 Cross-sectional view illustrating the method for manufacturing a semiconductor device of the present invention; FIG.

【図2】本発明の半導体装置の製造方法の一工程を示す断面図。 Cross-sectional view illustrating the method for manufacturing a semiconductor device of the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1... 基板 2... バッファー酸化膜 3... 第1のSiN膜 4... 第1のCVD酸化膜 5... 開口 6... 浅い溝 7... 熱酸化膜 8... 第2のCVD酸化膜 9... 第2のSiN膜 10... フォトレジスト 11... 開口 12... 突起部 1 ... substrate 2 ... buffer oxide film 3 ... first SiN film 4 ... first CVD oxide film 5 ... opening 6 ... shallow groove 7 ... thermal oxide film 8 ... second CVD oxide film 9 ... second SiN film 10 ... photo-resist 11 ... opening 12 ... protrusion

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】(A)半導体基板表面に溝部を形成する工程と、 (B)前記溝部に絶縁材料を埋め込む工程と、 (C)前記絶縁材料の上に絶縁膜を積層する工程と、 (D)前記絶縁材料上の前記絶縁膜を一部残して除去する工程と、 (E)前記絶縁膜が除去された前記絶縁材料を熱処理する工程と、 (F)熱処理された前記絶縁材料を平坦化する工程とを具備することを特徴とする半導体装置の製造方法。 And 1. A (A) forming a groove on the surface of the semiconductor substrate, burying an insulating material (B) the groove, a step of laminating an insulating film on the (C) said insulating material, ( flat D) removing by partially leaving the insulating film on said insulating material, and heat-treating the insulating material removed is (E) the insulating film, the insulating material which is heat-treated (F) the method of manufacturing a semiconductor device characterized by comprising the step of reduction.
  2. 【請求項2】 前記熱処理の温度は950℃以上であることを特徴とする請求項1記載の半導体装置の製造方法。 2. A method according to claim 1, wherein the temperature of the heat treatment is 950 ° C. or higher.
  3. 【請求項3】 前記絶縁材料は、酸化膜であることを特徴とする請求項1記載の半導体装置の製造方法。 Wherein said insulating material, manufacturing method of a semiconductor device according to claim 1, characterized in that the oxide film.
  4. 【請求項4】 前記絶縁膜は、窒化膜であることを特徴とする請求項1記載の半導体装置の製造方法。 Wherein said insulating film is a method of manufacturing a semiconductor device according to claim 1, characterized in that it is a nitride film.
  5. 【請求項5】(A)半導体基板表面に第1の絶縁材料および第1の絶縁膜を順次堆積してパターニングして溝部を形成する工程と、 (B)前記溝部に第2の絶縁材料を埋め込む工程と、 (C)前記第2の絶縁材料の上に第2の絶縁膜を積層する工程と、 (D)前記第2の絶縁材料上の前記第2の絶縁膜を一部残して除去する工程と、 (E)前記第2の絶縁膜が除去された前記第2の絶縁材料を熱処理する工程と、 (F)熱処理された前記第2の絶縁材料を平坦化する工程と、 (G)前記第1および第2の絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。 5. A (A) forming a first insulating material and sequentially deposited groove by patterning the first insulating film on a semiconductor substrate surface, the second insulating material (B) the groove burying, (C) a step of laminating a second insulating film on the second insulating material, removed leaving a portion (D) the second insulating film on said second insulating material a step of the steps of heat treating the (E) wherein the second insulating material the second insulating film is removed, a step of planarizing the second insulating material and heat-treated (F), (G ) the first and the manufacturing method of a semiconductor device characterized by comprising the step of removing the second insulating film.
  6. 【請求項6】 前記熱処理の温度は950℃以上であることを特徴とする請求項5記載の半導体装置の製造方法。 6. A method according to claim 5, wherein the temperature of the heat treatment is 950 ° C. or higher.
  7. 【請求項7】 前記絶縁材料は、酸化膜であることを特徴とする請求項5記載の半導体装置の製造方法。 Wherein said insulating material, manufacturing method of a semiconductor device according to claim 5, characterized in that the oxide film.
  8. 【請求項8】 前記絶縁膜は、窒化膜であることを特徴とする請求項5記載の半導体装置の製造方法。 Wherein said insulating film, a method of manufacturing a semiconductor device according to claim 5, characterized in that it is a nitride film.
  9. 【請求項9】(A)半導体基板表面に溝部を形成する工程と、 (B)前記溝部に絶縁材料を埋め込む工程と、 (C)前記絶縁材料の上に絶縁膜を積層する工程と、 (D)前記絶縁材料上の前記絶縁膜を一部残して除去する工程と、 (E)前記絶縁膜が除去された前記絶縁材料を熱処理する工程と、 (F)熱処理された前記絶縁材料を平坦化する工程とを具備することを特徴とする素子分離方法。 9. A (A) forming a groove on the surface of the semiconductor substrate, burying an insulating material (B) the groove, a step of laminating an insulating film on the (C) said insulating material, ( flat D) removing by partially leaving the insulating film on said insulating material, and heat-treating the insulating material removed is (E) the insulating film, the insulating material which is heat-treated (F) isolation method characterized by comprising the step of reduction.
  10. 【請求項10】 前記熱処理の温度は950℃以上であることを特徴とする請求項9記載の素子分離方法。 10. A device isolation method according to claim 9, wherein the temperature of the heat treatment is 950 ° C. or higher.
  11. 【請求項11】 前記絶縁材料は、酸化膜であることを特徴とする請求項9記載の素子分離方法。 Wherein said insulating material, the isolation method according to claim 9, wherein the is an oxide film.
  12. 【請求項12】 前記絶縁膜は、窒化膜であることを特徴とする請求項9記載の素子分離方法。 12. The insulating layer, the isolation method according to claim 9, characterized in that it is a nitride film.
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