JP2000010942A

JP2000010942A - マルチプロセッサ・システム

Info

Publication number: JP2000010942A
Application number: JP11114731A
Authority: JP
Inventors: F Webb Charles; チャールズ・エフ・ウェブ; G Bayer Dean; ディーン・ジー・ベイアー; S Farrell Mark; マーク・エス・ファーレル; W Cran Barry; バリー・ダブリュ・クラン; Kin Maku Park; パク・キン・マク; A Navaro Jennifer; ジェニファー・エイ・ナヴァーロ; J Sleegel Timothy; ティモシー・ジェイ・スリーゲル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-04-30
Filing date: 1999-04-22
Publication date: 2000-01-14
Anticipated expiration: 2019-04-22
Also published as: US6079013A; JP3701814B2

Abstract

(57)【要約】（修正有）【課題】プロセッサの早期リリースによるシステム・シ
リアル化を実行するマルチプロセッサ・システムを提供
すること。【解決手段】ＥＳＡ／３９０システムにおけるコントロ
ーラが、他のすべてのプロセッサが割込み可能ポイント
に達するのを待つことなく、ＣＰＵがＩＰＴＥ及びＳＳ
ＫＥオペレーションのローカル・バッファ更新部分の処
理を可能にし、しかも、オペレーションがグローバルに
完了するまで一時的制限でプログラム実行の継続を可能
にする。更に、これらのＩＰＴＥ及びＳＳＫＥオペレー
ションが通常のシステム静止を必要とする他のオペレー
ションと共存することを可能にし、しかもいずれのＣＰ
Ｕでもオペレーションの任意のポイントでのＣＰＵ再試
行アクションを可能にするライセンス内部コード（ＬＩ
Ｃ）シーケンスが定義できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・マ
ルチプロセッサに関するものであり、詳しく云えば、ミ
リモード・オペレーションを有するマルチプロセッサ・
システム、及びページ・テーブル・エントリ無効化（In
validate Page Table Entry−ＩＰＴＥ）及び記憶キー
拡張設定（Set Storage Key Extended−ＳＳＫＥ）のた
めのオペレーションのような命令を実行する時に個々の
プロセッサを早期にリリースすることによるそれらのシ
ステム・シリアル化に関するものである。

【０００２】

【従来の技術】広く使用されているＥＳＡ／３９０マル
チプロセッサ・システムのＣＭＯＳ実装版の開発を続け
ていると、互換性のある設計でもってパフォーマンスを
改善する必要性に直面する。ＥＳＡ／３９０アーキテク
チャは、マルチプロセッサ・システムにおけるすべての
ＣＰＵにより見られるように、単一の時点で生じるよう
に見えなければならない複数のオペレーションを含んで
いる。これらのオペレーションは、主として、記憶アク
セス制御情報を更新するために使用される。記憶アクセ
ス制御情報は、一般に、この情報への高パフォーマンス
・アクセスを行うためにＣＰＵにおいてバッファ可能で
ある。そのバッファされた情報は、多くの場合、１つの
ＣＰＵにおける単一のＥＳＡ／３９０命令の実行におい
て何回も参照され得るし、ＥＳＡ／３９０アーキテクチ
ャは、その情報に対する変更がＥＳＡ／３９０命令にお
いて生じるようには見えないことが必要である。

【０００３】システム・パフォーマンスに影響を与える
に十分なほど頻繁に使用される２つのオペレーション
は、ページ・テーブル・エントリ無効化（ＩＰＴＥ）及
び記憶キー拡張設定（ＳＳＫＥ）オペレーションであ
る。パフォーマンスを改善するために、これらのオペレ
ーションをもっと効率的に処理する方法が開発され、従
って、これらの命令を使用するプログラムのシステム稼
働時間を減少させることができるようになった。単一の
ＣＰＵ上でこれらの命令の１つを実行する過程におい
て、４Ｋブロックの仮想記憶装置への動的アドレス変換
（ＤＡＴ）が無効にされるか（ＩＰＴＥ）、又は４Ｋブ
ロックの実記憶装置へのアクセスを制御するために使用
される記憶キーが変更される（ＳＳＫＥ）。これらの変
更は、起点となるＣＰＵにおける命令の実行の一部とし
て、そのシステムにおけるすべてのＣＰＵに送られなけ
ればならない。

【０００４】これらの命令に対するＥＳＡ／３９０アー
キテクチャの直接的なインプリメンテーションは、ＩＰ
ＴＥ又はＳＳＫＥ命令を実行するＣＰＵが、ＥＳＡ／３
９０命令相互間の１つのポイントで、即ち、Ｓ／３７０
ベースのシステムにおいて使用される通常の静止方法に
おける静止ポイントで一時停止するように、システムに
おける他のＣＰＵに信号することである。すべてのＣＰ
Ｕがそのようなポイントに達してしまうと、システムは
「静止させられる」と云われ、第１のＣＰＵは、必要な
時に変換テーブル・エントリ又は記憶キーを自由に更新
できる。システムが静止している間、第１のＣＰＵは、
変更が行われたことを他のＣＰＵにも表示しなければな
らず、従って、第１のＣＰＵだけでなく他のＣＰＵも、
その変更された情報のバッファされたすべてのコピーを
更新又は廃棄することができる。これらのアクションが
すべて完了すると、第１のＣＰＵは他のＣＰＵに、それ
らが処理を再開してもよいことを信号する。この方法
は、数多くのＳ／３７０、３７０／ＥＳＡ、及びＥＳＡ
／３９０インプリメンテーションにおいて使用されてお
り、従って、「静止方法（ｑｕｉｅｓｃｅｍｅｔｈｏ
ｄ）」を呼ばれることもある。

【０００５】これとは別に、１９９６年８月１３日に出
願された米国特許出願番号０８／６８９７６２号の未決
出願において開示された最近のＥＳＡ／３９０インプリ
メンテーションは注目すべきものであろう。その開示さ
れた発明は、１９９６年末に商業的に発売されたＥＳＡ
／３９０において使用された。その時、アドレス変換を
遂行するためにすべてのプロセッサによって共通に使用
されるメモリ内のテーブルを修正するＩＰＴＥ（ページ
・テーブル・エントリ無効化）及びＳＳＫＥ（記憶キー
拡張設定）のような命令を遂行するが開示された。そこ
では、逐次に処理されなければならなかったＩＰＴＥ及
びＳＳＫＥのような命令をシリアル化するためにトーク
ンが使用された。リクエストの後、或いは、プロセッサ
の１つからのリクエストに応答して、そのトークンがリ
クエスティング・プロセスに割り当てられ、従って、そ
れは、前記命令の１つを実行する権利を持つ。その命令
が複数のタスクより成る場合、その命令の最後のタスク
が実行されるまで、トークンはロックされる。しかる
後、トークンはロック解除され、他の命令に割り当て可
能になる。

【０００６】プロセッサは、それがトークンを保持する
場合、逐次に処理されなければならない命令の１つしか
実行することできない。このトークン装置を持ったマル
チプロセッサ・システムにおいて逐次に処理されなけれ
ばならない命令をシリアル化する必要がある時、開始プ
ロセッサにおける第１のタスクだけが開始可能である。
開始プロセッサは、それがトークンを保持する場合、そ
の第１のタスクしか実行することができず、或るプロセ
ッサが使用可能である場合、トークンがそのプロセッサ
に割り当てられるようにするために、開始プロセッサに
よるそのトークンに対するリクエストが存在しなければ
ならず、しかも、それが使用可能である場合、命令は逐
次に実行可能である。その後は、トークンが必ずしも他
のプロセッサにとって使用可能にはならないということ
によって、逐次に処理されるべき命令の第１タスクを完
了した後、トークンを戻す必要がある。シリアル・タス
クの完了後、逐次に処理されてしまった命令が完了した
後にトークンの使用可能度の再確立がなければならな
い。

【０００７】それらの必要なステップに対する１つの欠
点は、開始プロセッサによるプロセスの制御及び複雑な
トークン受渡しによって、ＥＳＡ／３９０システムにお
けるプロセッサであって最近リリースされたＣＭＯＳプ
ロセッサ・バージョンにおける個々のプロセッサの早期
リリースを伴うシステム・シリアル化があり得ないとい
うことである。アドレス変換テーブルのエントリの内容
を別々のレジスタに記憶し、しかる後、ＩＰＴＥ命令及
びＳＳＫＥ命令に対するそれまでのエントリを無効にす
ることは可能であるけれども、そのトークン・プロセス
に対する商業的にインプリメントされ認識された代替方
法は、すべてのプロセッサが実行を完了してしまうまで
又はすべてのプロセッサがそれらの現在の命令を完了し
てしまうまで待つようにアドレス変換テーブルを修正す
る時、ＥＳＡ／３９０システムの初期バージョンを含む
前述のシステム３７０ベースのシステムにおいて通常使
用される静止方法である。

【０００８】すべてのＣＰＵが静止するのを待つこと
（静止方法）の主たる欠点は、ＥＳＡ／３９０命令相互
間にある１つのポイントにＣＰＵが達するに必要な時間
がＥＳＡ／３９０命令セットにおける複雑な且つ長時間
実行の命令の存在のために非常に変わりやすいというこ
とである。

【０００９】多数のＣＰＵを持ったシステムでは、その
システムにおけるすべてのＣＰＵがそのようなポイント
に達するまでの平均時間が大きくなり得るし、最後のＣ
ＰＵがそのようなポイントに達するまですべてのＣＰＵ
が待機している（如何なる有用な作業も行わない）とい
う事実によって、システム・パフォーマンスに関する正
味の影響が倍加される。このこと及びＣＰＵ相互間で必
要とされる大量のハンドシェーキングは、そのような方
法のパフォーマンスを魅力のないものにしている。

【００１０】既に使用されている（例えば、ＥＳ／９０
００９０２１における）もう１つの方法は、先ず、Ｉ
ＰＴＥ又はＳＳＫＥ命令を実行するＣＰＵに変換テーブ
ル又は記憶キーを変更させ、しかる後、他のすべてのＣ
ＰＵがＥＳＡ／３９０命令相互間のポイントに達すると
直ちに、それらのバッファされたコピーを更新又は廃棄
するように他のすべてのＣＰＵに信号することである。
これは、ＣＰＵ設計が、ＥＳＡ／３９０命令が命令完了
前の任意のポイントにおいて完全にヌル化されるような
ものである場合にのみ可能である。この要件は、他のＣ
ＰＵが現在実行しようとしているＥＳＡ／３９０命令の
終わりにそれが達してしまう前に、変換テーブル又は記
憶キーに対する変更が記憶アクセス例外条件を他のＣＰ
Ｕにとって明らかなものにし得るという事実から生じ
る。この場合、他の何かが、そのＣＰＵのバッファされ
た変更情報のコピーをその命令の間に廃棄（例えば、セ
ット・アソシアティブ・ルックアサイド・バッファにお
ける置換）させる場合、ＣＰＵは、アクセス可能である
ことが予めわかっていたオペランドに関するアクセス例
外を知ることがあり得る。

【００１１】ＥＳＡ／３９０命令がこの時点でも依然と
してヌル化可能である場合、すべて良好であるが、それ
がヌル化され得ない場合、ＣＰＵオペレーションはＥＳ
Ａ／３９０アーキテクチャを満たすことができない。こ
の方法は直接的な方法よりもかなり良好なパフォーマン
スを持つが、ＥＳＡ／３９０命令の実行を通してヌル化
の必要性を持つことになる。いずれにしても（例えば、
実際的でない或いは順不同のシーケンスをサポートする
ために）このフィーチャを有するＣＰＵ設計では、これ
はＩＰＴＥ及びＳＳＫＥにとって合理的な設計である。
しかし、これらの命令に対するパフォーマンス上の利点
だけでは、この程度の複雑さをＣＰＵ設計に加えること
を正当化することができなかった。

【００１２】後者の方法の形式は、関連情報のバッファ
されたコピーがＥＳＡ／３９０命令の過程で喪失されな
いことをＣＰＵ設計が保証できる場合にも可能である。
これを希な事象にすることは難しくはないけれども、そ
れを不可能にすることはＣＰＵ設計において大きな拘束
を課するものであり、このことは、或る場合には再帰Ｄ
ＡＴを必要とし、しかも中間の変換が変換ルックアサイ
ド・バッファ（ＴＬＢ）に保持されることを可能にする
ＥＳＡ／３９０解釈実行アーキテクチャの場合には特に
著しい。

【００１３】

【発明が解決しようとする課題】従って、後者の２つの
インプリメンテーションのどちらに関する面倒なＣＰＵ
設計要件も持たず、第１のインプリメンテーションのパ
フォーマンス・オーバヘッドを受けないＥＳＡ／３９０
ＩＰＴＥ及びＳＳＫＥオペレーションのインプリメン
テーションが望ましい。

【００１４】

【課題を解決するための手段】本発明は、他のすべての
プロセッサが割込みポイントに達するのを待つことな
く、ＥＳＡ／３９０システムにおけるＣＰＵがＩＰＴＥ
及びＳＳＫＥオペレーションのローカル・バッファ更新
部分を処理することを可能にし、しかも、ＩＰＴＥ又は
ＳＳＫＥオペレーションがグローバルに完了するまで、
オペレーションに関するわずかな一時的制限でもってプ
ログラム実行を継続することを可能にするコントローラ
を開示するものである。更に、これらのＩＰＴＥ及びＳ
ＳＫＥオペレーションが通常のシステム静止（即ち、す
べてのプロセッサが共に一時停止しなければならない）
を必要とする他のオペレーションと共存することを可能
にし、しかもそのシステムにおけるいずれのＣＰＵにお
いてもオペレーションにおける任意のポイントでのＣＰ
Ｕ再試行アクションを可能にするライセンス内部コード
（ＬＩＣ）シーケンスが定義される。

【００１５】この解決方法は、他の高パフォーマンス設
計が必要とするようなＣＰＵ設計全体に関する要件を課
することなく、既知の最善のインプリメンテーションに
近いパフォーマンス、及び、多くの場合、それに等しい
パフォーマンスを達成する。

【００１６】

【発明の実施の形態】本発明の望ましい実施例を詳細に
考察する前に、例証として前述のような説明を行うこと
も有効であろう。

【００１７】本発明の更に詳細な説明に転ずると、本発
明の望ましい実施例においては、図１に示されたハード
ウエアが使用されることがわかるであろう。それは、Ｉ
ＢＭ社のエンタープライズ・システム・アーキテクチャ
／３９０（Enterprise Systems Architecture/390）、
又は、ＥＳＡ／３９０Ｓ／３９０システム・アーキテ
クチャ（いずれも、米国ニューヨーク州アーモンクのイ
ンターナショナル・ビジネス・マシーンズ・コーポレー
ションの商標）に一般的に適合するシステムのコンテキ
スト全体に適用可能である。そのようなＳ／３９０シス
テム・プロセッサの通常のエレメントに関する初期の詳
細な説明は、例えば、本発明と同じ譲受人に譲渡された
米国特許第４,９０１,２３３号において見ることができ
る。しかも、その米国特許は、ミリモード・オペレーシ
ョンのための現在の静止方法を開示した米国特許第５,
６９４,６１７号においてあたかも完全に印刷されてい
るかのようにそのまま参考文献として組み込まれる。ミ
リコード・オペレーションはその米国特許第５,６９４,
６１７号において有用である。

【００１８】望ましいインプリメンテーションでは、通
常の静止シーケンスは、そのシーケンス内で生じるＣＰ
Ｕ再試行のためのサポートを含むものであり、それは１
９９２年１２月２日発行の「ミリモード・オペレーショ
ンを持ったマルチプロセシング・システムにおいて静止
リクエストを優先順位付け、静止状態から回復させるた
めのシステム（System for Prioritizing Quiesce Requ
ests and Recoveringfrom a Quiescent State in a Mul
tiprocessing System with a Milli-mode Operatio
n）」と題した C.F. Webb 他による米国特許第５,６９
４,６１７号に開示されているようなシーケンスであ
り、再試行トラップ機構は、１９９７年９月３０日発行
の「ミリコード化されたプロセッサのためのハードウエ
ア再試行トラップ（Hardware Retry Trap for Millicod
ed Processor）」と題した C.F. Webb他による米国特許
第５,６７３,３９１号に開示されている。上記の米国特
許及びそれら関連のＥＳＡ／３９０アプリケーション
は、本願では、ミリコード化されたプロセッサのための
ミリモードの使用を説明するものとして示される。マル
チプロセシング・システムは、すべてのプロセッサが共
に一時停止する静止ポイントに他のすべてのプロセッサ
が達するのを待つことなく、ページ・テーブル・エント
リ無効化（ＩＰＴＥ）オペレーション及び記憶キー拡張
設定（ＳＳＫＥ）オペレーションを行っている間、本発
明の望ましい実施例に適用可能である。

【００１９】次に、図１を参照すると、この好適なシス
テムにおいて使用される静止オペレーションに関連する
システムのエレメントは、後述のような変更を伴うけれ
ども、米国特許第５,６９４,６１７号における前述の基
本エレメントを依然として含んでいる。従って、図１に
示されるような総合的なシステムは、システム記憶装置
１１及び或る種のキャッシュ・メモリ・ユニット１２を
含む階層メモリを提供する。システム記憶装置１１は、
プロセッサが実行しようとする命令及びそれらの命令が
操作しようとするデータを含んでいる。キャッシュ・メ
モリ・ユニット１２は、プロセッサが現在実行しつつあ
るデータ及び命令のコピーを含み、この望ましい実施例
では、インターリーブド・ダブルワード・アドレシング
を行うスプリット・キャッシュである。キャッシュ・メ
モリ・ユニット１２は、論理的には、連続的にアドレス
可能な読取専用記憶装置（ＲＯＳ）１３を含み、そこに
は、或る頻繁に呼び出されたミリモード・ルーチンを実
行するためのコードが記憶される。

【００２０】命令ユニット・サブシステム１６は、命令
バッファ（図１には示されてない）、命令レジスタ１
８、及び命令デコーダ２０を含む。その命令ユニット・
サブシステムはキャッシュ・メモリ・ユニット１２から
マクロ命令、ミリコード命令、及びデータを受け取る。
命令は解析され、命令レジスタ１８に入れられる。命令
デコーダ２０は命令レジスタ１８の内容を読み取り、そ
の命令をデコードし（又は、オペレーション例外を生じ
させ）、ハードウエア実行ユニット２４による逐次実行
のためにその命令を命令キューに送る。各ハードウエア
実行ユニット２４は、正規のマクロ・コード命令実行の
ための一組の汎用レジスタ（ＧＲ）及びアクセス・レジ
スタ（ＡＲ）２１、並びに、ミリコード命令実行のため
の一組の汎用レジスタ（ＧＲ）及びアクセス・レジスタ
（ＡＲ）２３へのアクセスを有する。制御ロジックは、
ミリコード・ルーチンを開始又は完了する時にそれら二
組のレジスタ相互間のデータ交換を制御する。ミリモー
ド検出ロジック２６は命令レジスタに結合され、デコー
ドされつつあるマクロ命令がミリモード・オペレーショ
ンにおいて解釈されるべきタイプのものである時を検出
する。これが生じる時、ミリモード検出ロジック２６は
エントリ・ポイント・アドレスを発生し、このアドレス
を命令フェッチ制御ロジック３５に送り、しかも命令デ
コーダ２０をミリモード動作状態にする。この状態にお
いて、命令デコーダ２０はミリモード命令をデコードす
ることを可能にされる。

【００２１】ミリモード命令は、正規のマイクロコード
命令と特別のミリモードのみの命令とを混合したものよ
り成る垂直マイクロコードである。それらの命令はすべ
て実行ユニット２４において実行可能である。それらの
特別の命令は、ミリコード・ルーチンが必要とする制御
機能を与える。ミリコード・ルーチンのセットはプログ
ラム・アドレス可能な記憶装置の外にある。実行された
命令のシステム効果は体系的には完了ロジック３０にお
いて可視的である。完了ロジック３０及び命令デコーダ
２０の間の信号線は、命令デコーダ２０が命令完了を追
跡することを可能にする。レジスタ３１におけるプログ
ラム・ステータス・ワード（ＰＳＷ）はマクロ・プログ
ラムの実行を制御する。同様に、そのシステムは、ミリ
コード・ルーチンの実行を制御するミリＰＳＷレジスタ
３３も含む。実行ユニット２４及び完了ロジック３０の
両方とも、ＰＳＷレジスタ３１及びミリＰＳＷレジスタ
３３から読み取るように及びそれらのレジスタに書き込
むように接続される。従って、任意の所与の時点で、実
行ユニット又は完了ロジックは、ＰＳＷレジスタ及び
（又は）ミリＰＳＷレジスタのうちの適切な方を読み取
ること又は更新することができる。

【００２２】プロセッサ状態ユニット４０は、正規モー
ド・オペレーション及びミリモード・オペレーションの
両方におけるその設計されたシステムの更新されたステ
ータス全体を保持する。エラーが検出された場合、プロ
セッサ状態ユニット４０は、エラーの原因となるオペレ
ーションの再試行を可能にするために、システムのステ
ータスをチェック・ポイント状態から再作成するための
資源を提供する。ミリモードは、デコードされつつある
マクロ命令がミリコードと共にインプリメントされるべ
きであることをミリモード検出ロジック２６が認識する
時にイネーブルされる。この認識に応答して、ミリモー
ド検出ロジック２６は、命令デコーダ２０、命令フェッ
チ制御ロジック３５、及び実行ユニット２４におけるレ
ジスタ・コントローラに信号を送る。ミリモード検出ロ
ジック２６からのミリモード認識信号に応答して、命令
デコーダ２０はマクロモード・デコーディングを中断
し、実行ユニット２４のレジスタ・コントローラはＧＰ
Ｒ２１の内容をミリ・レジスタ２３にコピーして、シス
テムにその後はミリ・レジスタ２３を使用させる。ミリ
モード検出ロジック２６はミリコード・エントリ・ポイ
ント・アドレスを発生する。そのエントリ・ポイント・
アドレス（ミリモード検出ロジック２６によって発生さ
れた）は、キャッシュ・ユニット１２をアドレスするた
めに命令フェッチ制御ロジック３５によって使用され
る。キャッシュ・ユニット１２からのミリ命令は命令レ
ジスタ１８に送られ、そこで、命令デコーダ２０はそれ
らをデコードし、そして実行のためにそれらをスケジュ
ールする。

【００２３】プロセッサがミリモードに入る時、それ
は、概念的には、そのミリモードへ入らせた命令の前の
そのパイプラインにおけるマクロ命令を既に実行し、そ
して完了している。プロセッサがマクロ命令を完了する
時、それは適切なＧＰＲを更新する。同時に、プロセッ
サは、ミリモードに入らせたマクロ命令をインプリメン
トするミリ命令をデコードし、そして実行する。或る時
点で、ミリモードに入らせた命令の直前のマクロ命令
は、完了ロジック３０において完了したことを表示され
るであろう。その後しか、プロセッサはミリ命令を完了
し始めることをしない。そこで、プロセッサはミリ命令
のデコード、実行、及び完了を継続する。最終的に、検
出ロジック２６はミリコード終了（ＭＥＮＤ）ミリ命令
を認識する。ミリモード検出ロジック２６がＭＥＮＤミ
リ命令を検出する時、それはプロセッサにミリ命令のフ
ェッチをやめさせる。更に、ＭＥＮＤが検出される時、
ミリモード検出ロジックは命令デコーダ２０をマクロモ
ードにし、プロセッサにマクロ命令のフェッチを始めさ
せる。ミリコードはすべてのレジスタを明示的に更新
し、従って、ミリモード・オペレーションから正規のオ
ペレーションに進む時にはレジスタ内容の転送はない。
ＭＥＮＤミリ命令の完了はプロセッサの完了ロジックに
マクロ命令の完了を始めさせる。

【００２４】プロセッサは割込みに応答してミリモード
に入ることもできる。完了ロジック３０が割込みを検出
する時、割込み優先順位ロジック４５は割込みがサービ
スされるべきであることを決定し、命令フェッチ・ユニ
ット３５に信号を送って、デコーダにミリモードを開始
させる。割込み状態の認識は次の割込みポイントでプロ
セッサにマクロモード実行を停止させる。この割込み優
先順位ロジック４５は、キャッシュをアドレスするため
のエントリ・ポイント・アドレスを発生するために、ミ
リモード検出ロジック２６によって使用される制御入力
も発生する。これらのミリ命令は命令レジスタに送られ
る。そこで、デコーダはそれらをデコードし、適正なハ
ードウエア実行エレメントにおいて実行するようにそれ
らをスケジュールする。プロセッサは、割込みのための
ミリルーチンにおけるミリ命令をデコードし、実行し、
及び完了するように進行する。最終的には、デコーダは
ＭＥＮＤミリ命令を認識する。これは、デコーダにミリ
モードにおけるデコードを停止させる。サービスを必要
とする更なる割込みがあるかどうかに従って、デコーダ
のハードウエアは割込みプロセスを再実行するか或いは
キャッシュ・ユニットからのマクロ命令のデコードに戻
るであろう。

【００２５】今や、静止オペレーションに関するプロセ
ッサ相互間のコミュニケーションのためのコマンド、即
ち、「静止セット」及び「静止リセット」が与えられる
ことを、本願において前述の米国特許第５,６９４,６１
７号よりももっと詳細に再び記述する必要はないであろ
う。「静止セット」は、他のすべてのプロセッサが「静
止」状態に入ることを表すために、プロセッサによって
発生される。「静止リセット」は、前に静止セットを発
生し、今では静止状態が必要とされたオペレーションを
完了したプロセッサによって発生される。これらのコマ
ンドは、そのコマンドを送ろうとしているプロセッサの
識別情報（プロセッサ番号）を含まなければならない。
これらは、前述のように、そのシステムにおけるすべて
のプロセッサによって受け取られ、処理される。ミリコ
ード・ルーチンは静止割込みを処理し、そのシステムに
おけるすべてのプロセッサを静止状態に入らせる。ミリ
コード制御レジスタの１つのビットは静止状態を表し、
プロセッサの出力を駆動して、そのプロセッサが静止状
態にあることを表示させる。プロセッサは、そのシステ
ムにおけるすべてのプロセッサが静止状態にあることを
表す信号を受け取り、この値をラッチする。このラッチ
の出力はミリコード・ブランチ状態として使用するため
にプロセッサの命令ユニットに送られる。従って、ハー
ドウエア制御の実行ユニットにおいて単純な命令セット
を実行するパイプライン・マルチプロセッサは、ミリモ
ード設計された状態における複雑な命令セットを、単純
な命令のミリコード・シーケンスでもってハードウエア
制御の実行ユニットにおいて実行する。

【００２６】複数のプロセッサの各々が静止リクエスト
を発生することができるマルチプロセシング・システム
において静止リクエストに応答するために、プロセス
は、１つ又は複数のプロセッサから静止リクエストを受
け取ったことを表すべく、複数のプロセッサの各々にお
ける静止リクエスト・レジスタをセットする。そのシス
テムにおける各プロセッサがこのリクエストに応答する
時、それは、それが静止済み状態にあることを表すミリ
コード制御レジスタ・ビットをセットし、プロセッサが
再試行オペレーションを完了したかどうかを表すラッチ
をリセットする。しかる後、それは、静止リクエスト・
レジスタがクリアされて、すべてのリクエスティング・
プロセッサが静止オペレーションを完了したことを表す
のを待つ。再試行オペレーションを表すラッチがその時
点でセットされない場合、プロセッサはそのレジスタ・
ビットをリセットして、それが静止状態にあることを表
示させ、正規のオペレーションを再開する。再試行オペ
レーションを表すラッチがセットされる場合、プロセッ
サはシステム静止表示がリセットされるのを待ち、少な
くとも１つ他のプロセッサが静止オペレーションを表す
それのレジスタ・ビットをリセットしたことを表示さ
せ、しかる後、それ自身の静止オペレーション・レジス
タ・ビットをリセットし、正規のオペレーションを再開
する。これは、現在のミリモード・オペレーションの正
規の静止方法である。

【００２７】本発明に従って、ＥＳＡ／３９０システム
におけるＣＰＵが、他のすべてのプロセッサが割込みポ
イントに達するのを待つことなく、ＩＰＴＥ及びＳＳＫ
Ｅオペレーションのローカル・バッファ更新部分を処理
することを可能にし、しかる後、ＩＰＴＥ又はＳＳＫＥ
オペレーションがグローバルに完了するまで、オペレー
ションに関するわずかな一時的制限でもってプログラム
実行を継続することを可能にするコントローラを紹介す
ることにする。各ＣＰＵが記憶制御ユニット（ＳＣ）に
対するインターフェースを持つことによって、そのＳＣ
における集中制御が使用される。他の制御構成も可能で
あるが、本発明に対しては、幾つかの論理的に集中した
制御ポイントが必要とされる。この説明では、ＩＰＴＥ
又はＳＳＫＥ命令を実行しようとしているＣＰＵはＣＰ
Ｕ_Xとして表され、そのシステムにおける他のＣＰＵは
ＣＰＵ_Yとして表される。これらの指定方法は任意であ
る。そのシステムにおけるいずれのＣＰＵもＩＰＴＥ又
はＳＳＫＥ命令を実行することができ、そのシステムに
は任意の数のＣＰＵが存在し得る。

【００２８】本発明では、ＣＰＵにおける新たな制御状
態が加えられる。その状態では、システム・シリアル化
機能によって更新される可能性を持った如何なる情報を
アクセスするオペレーションも許されない。ＩＰＴＥに
関して、これは記憶装置におけるページ・テーブル・エ
ントリをアクセスするためにはＤＡＴを行わないことを
意味する。ＳＳＫＥに関しては、これは、アクセス例外
に関してテストするために、又は記憶キーを明確にアク
セスするＥＳＡ／３９０命令を実行するためには、いず
れの記憶キーもアクセスしないことを意味する。この状
態にある間、ＩＰＴＥ又はＳＳＫＥ命令によって影響さ
れるエントリが既にバッファから無効にされているもの
と仮定すると、ＣＰＵは、この情報に関するそれのロー
カル的にバッファされたコピーしかアクセスすることを
許されない。望ましいインプリメンテーションでは、記
憶キーはＴＬＢにおいてバッファされ、ＩＰＴＥ命令が
進行中であることによる制限と、ＳＳＫＥ命令が進行中
であることによる制限との間の区別は行われない。

【００２９】別のインプリメンテーションでは、これら
は区別され得るものであり、この制御状態にある間のＣ
ＰＵオペレーションにおけるインパクトを減少させるよ
うにアドレス又は他の修飾子によって制限を更に緩和す
ることができるであろうこの説明では、このＣＰＵ制御
状態は「ＩＰＴＥ／ＳＳＫＥ制限モード」として表され
る。ＥＳＡ／３９０アーキテクチャは、ページ・テーブ
ル・エントリに対する直接的なオペランド参照（ＤＡＴ
の過程で行われる参照とは対照的な参照）を、ＩＰＴＥ
命令が暗示するシステム・シリアル化に関係なく許容す
るということ、システムシリアル化は影響を受けるＴＬ
ＢエントリのすべてのＣＰＵによる使用のみに関するも
のであること、及びＩＰＴＥ命令を実行するＣＰＵ以外
のＣＰＵは必ずしもＣＰＵシリアル化オペレーションを
遂行しないことをＥＳＡ／３９０は明瞭に述べていると
いうことに注意してほしい。

【００３０】次に、図２を参照して、本発明に関するハ
ードウエア制御機構を説明することにする。図２は、Ｃ
ＰＵ、即ち、ＣＰＵ_X２１０及びＣＰＵ_Y２１１、並び
に、記憶装置コントローラＳＣ２１２を示す。記憶装置
コントローラにおける一組のシリアル化コントローラ２
２０は一時に１つのＩＰＴＥ又はＳＳＫＥオペレーショ
ンしか進行しないことを保証し、そのオペレーションに
関するシーケンスをモニタする。各ＣＰＵにおけるＬＩ
Ｃはインターフェース２３１を有し、そのインターフェ
ースによって、それは、取られるべきアクションを指定
する「制御」コマンドをＳＣ２１２に送ることができ、
ＳＣ２１２から応答バス２３２を介して情報を戻す「セ
ンス」コマンドを送ることもできる。この応答バス２３
２は、「制御」コマンドに関するコマンド・ステータス
をコミュニケートするためにも使用され、システム・シ
リアル化コントローラ２２０によってセットされるだけ
でなく、ＳＣ２１２における複数のソースからもセット
可能である。特に、ＣＰＵは、ＳＣ２１２におけるシス
テム・シリアル化コントローラ２２０の状態をセンスす
るためにこのインターフェースを使用することができ
る。ＩＰＴＥ又はＳＳＫＥシーケンスでは、これらのシ
ステム・シリアル化コントローラ２２０の進行は次のよ
うな状態シーケンスに従う。・アイドル・ブロードキャスト送信済み・全ＣＰＵ開始済み・アイドルこのシーケンスに関しては後で更に詳しく説明すること
にする。

【００３１】ＳＣが各ＣＰＵにコマンド送ることができ
るインターフェース２３３も存在する。これは、システ
ム・シリアル化コントローラ２２０を含むＳＣ２１２に
おける複数のソースからも制御可能である。このバスを
介して送られたコマンドは、ローカル的にバッファされ
た情報がＩＰＴＥ又はＳＳＫＥオペレーションによって
無効にされなければならないことを指定するコマンドを
含む。そのようなコマンドは、一般に、仮想ページ・ア
ドレス又は実ページ・アドレスのどちらがＩＰＴＥ又は
ＳＳＫＥオペレーションによって影響されるかを表すア
ドレス情報によって修正される。そのような無効化コマ
ンドをＣＰＵが受け取る時、それは、ＣＰＵがＥＳＡ／
３９０命令相互間の或るポイントに達するまで未処理の
まま保持されなければならない。

【００３２】望ましいインプリメンテーションでは、こ
れらのコマンドは各ＣＰＵにおける割込みコントローラ
２４１及びキャッシュ・コントローラ２４２の両方によ
って認識される。そのようなコマンドが未処理である
時、割込みコントローラ２４１は、それが次の割込み可
能なポイント（即ち、ＥＳＡ／３９０命令相互間のポイ
ントであり、しかも未処理の更に高い優先順位の割込み
がない場合）においてプログラム命令処理を実行コント
ローラ２４３に中断させる時に取られる内部割込みをＣ
ＰＵにおいてに未処理にさせる。この割込みに応答し
て、実行コントローラ２４３はＬＩＣルーチンを呼び出
す。そのＬＩＣルーチンは、キャッシュ・コントローラ
２４２がその未処理のコマンドを処理してＩＰＴＥ又は
ＳＳＫＥオペレーションのためのローカル的にバッファ
された情報を無効化することが許可可能であることを表
す「ブロードキャスト・オペレーション許可済み」ラッ
チ２４４をセットする。望ましいインプリメンテーショ
ンでは、その無効化は、指定されたＩＰＴＥ又はＳＳＫ
Ｅオペレーションによって影響されるいずれのエントリ
もＴＬＢから除去するという形式を取る。

【００３３】ＣＰＵ_X２１０がＩＰＴＥ又はＳＳＫＥ命
令を実行する時、それはＩＰＴＥ静止（ＩＰＴＥＱ）コ
マンド又はＳＳＫＥ静止（ＳＳＫＥＱ）コマンドをイン
ターフェース２３１を介してＳＣ、即ち、適正なアドレ
ス情報によって修正された修正ＳＣ２１２に送る。シス
テム・シリアル化コントローラ２２０が既にビジーであ
る場合、そのコマンドはＳＣ応答バス２３２上の信号を
介して拒否され、実行コントローラ２４３にＩＰＴＥ又
はＳＳＫＥ命令を無効化させ、それを再始動させる。
（これは進行中のＩＰＴＥ又はＳＳＫＥに対する割込み
がこのＣＰＵにおいて取られることを可能にする）。そ
うでない場合、ＳＣ２１２はインターフェース２３３を
介してＩＰＴＥ又はＳＳＫＥ命令をすべてのＣＰＵ（Ｃ
ＰＵ_Xを含む）にブロードキャストし、システム・シリ
アル化コントローラ２２０は「アイドル」状態から「ブ
ロードキャスト送信済み」状態に移行する。

【００３４】各ＣＰＵは、ＬＩＣが（実行コントローラ
２４３を介して）「ブロードキャスト・オペレーション
許可済み」ラッチ２４４をオンにするまで、それのキャ
ッシュ・コントローラ２４２においてＩＰＴＥＱ又はＳ
ＳＫＥＱリクエストを未処理に保持する。（ＣＰＵ_Xで
は、割込みはＥＳＡ／３９０命令の間許可されないの
で、これはＩＰＴＥ又はＳＳＫＥ命令に対するＬＩＣに
よってオンにされる）。そこで、キャッシュ・コントロ
ーラ２４２は、ＩＰＴＥ又はＳＳＫＥオペレーションに
よって影響される可能性のあるすべてのエントリをＴＬ
Ｂから除去するための適正なシーケンスを開始する。
又、この時点で、ＣＰＵハードウエアは、それがＩＰＴ
ＥＱコマンド又はＳＳＫＥＱコマンドの処理を開始した
ことを表すコマンド（「ブローキャスト・オペレーショ
ン開始済み」コマンド）をＳＣ２１２に送る。ＳＣ２１
２におけるシステム・シリアル化コントローラ２２０は
各ＣＰＵから「ブロードキャスト・オペレーション開始
済み」応答を収集し、そして、すべてのＣＰＵが応答し
てしまった時、システム・シリアル化コントローラ２２
０は「ブロードキャスト送信済み」状態から「全ＣＰＵ
開始済み」状態に移行する。

【００３５】一旦所与のＣＰＵ_Y２１１が「ブロードキ
ャスト・オペレーション開始済み」を信号してしまう
と、そのＣＰＵは「ＩＰＴＥ／ＳＳＫＥ制限モード」の
オペレーションに入る。望ましいインプリメンテーショ
ンでは、これはＳＣ２１２から、以下のような場合にア
クティブである各ＣＰＵ２１１に１つの信号２３４を供
給することによって達成される。即ち、・システム・シリアル化コントローラ２２０が「ブロ
ードキャスト送信済み」状態又は「全ＣＰＵ開始済み」
状態にある場合、・そのＣＰＵ２１１が「ブロードキャスト・オペレー
ション開始済み」を信号された場合。

【００３６】ＣＰＵ_X２１０は「ＩＰＴＥ／ＳＳＫＥ制
限モード」に入らないことに注意してほしい。これは、
ＣＰＵ_X２１０に対するＳＣ２１２からの信号２３４を
ブロックすることによって、又はＩＰＴＥ命令又はＳＳ
ＫＥ命令が実行されようとしているという事実に基づい
てＣＰＵ_X ２１０にこの信号２３４を無視させることに
よって達成可能である。

【００３７】ＣＰＵ_Y２１１がＩＰＴＥＱ又はＳＳＫＥ
Ｑコマンドの処理を完了した後、それは割込みポイント
で、しかし、「ＩＰＴＥ／ＳＳＫＥ制限モード」のオペ
レーションで正規の命令処理を再開する。このモードに
ある間、キャッシュ・コントローラ２４２は、依然とし
て進行中のＩＰＴＥ又はＳＳＫＥ命令によって影響され
る（又は、影響されることがある）情報を必要とするい
ずれの記憶装置アクセスもブロックする。望ましいイン
プリメンテーションでは、変換テーブルへの如何なるア
クセスも、或いはＴＬＢにおいて見つからない記憶キー
情報はブロックされる。別のインプリメンテーションで
は、この制限は、進行中のシリアル化オペレーションの
タイプに基づいて変換テーブル（ＩＰＴＥ）と記憶キー
（ＳＳＫＥ）との間を区別することにより更に緩和可能
である。それは、記憶装置アクセスと進行中のＩＰＴＥ
又はＳＳＫＥ命令に関連した他の修飾子とによっても制
限されることがある。ＣＰＵにプログラム割込みを取ら
せるのではなく、障害を生じた命令を再実行させる特別
のタイプのアクセス例外のレポーティングを含む、この
アクセスをブロックするための種々の方法が可能であ
る。「ＩＰＴＥ／ＳＳＫＥ制限モード」にある間にその
ような記憶装置アクセスが遭遇すると、このモードを表
すＳＣ２１２からの信号２３４がインアクティブになる
まで、ＣＰＵはプログラムを進行することができないで
あろう。

【００３８】ＣＰＵ_X２１０では、ＩＰＴＥ又はＳＳＫ
Ｅ命令に対するＬＩＣは、システム・シリアル化コント
ローラ２２０が「全ＣＰＵ開始済み」モードに達するの
を待って、センス・コマンドを介してこれらのコントロ
ーラをポーリングし、その状態を決定する。一旦この状
態に達してしまうと、変更されるべき情報を使用しよう
とするＣＰＵはあり得ないことが知られている。そこ
で、ＣＰＵ_X２１０におけるＬＩＣはその情報を更新
し、記憶装置におけるページ・テーブル・エントリ又は
適正なハードウエア構造における記憶キーを変更する。
この更新の完了後、ＣＰＵ_X２１０におけるＬＩＣは、
コマンド（ブロードキャスト・オペレーション完了）を
ＳＣ２１２に送る。このコマンドに応答して、システム
・シリアル化コントローラ２２０は「全ＣＰＵ開始済
み」状態から「アイドル」状態に移行する。これは、す
べてのＣＰＵ２１１への信号２３４をオフにして「ＩＰ
ＴＥ／ＳＳＫＥ制限モード」を表示し、すべてのＣＰＵ
２１１が制限のないオペレーションを再開することを可
能にする。（別の方法としては、ＳＣ２１２が「ブロー
キャスト・オペレーション完了」コマンドをすべてのＣ
ＰＵ２１１に送って、各ＣＰＵにそれの「ＩＰＴＥ／Ｓ
ＳＫＥ制限モード」表示をオフにさせる。前者のインプ
リメンテーションは、ＣＰＵエラーからの回復と関係が
あるという理由で望ましい）。

【００３９】（Ａ）ＣＰＵ再試行サポート本発明の更なる特徴は、システム・シリアル化オペレー
ションにおけるＣＰＵ再試行アクションを許容すること
である。このために、ＣＰＵ設計は、ＳＣ又は他のＣＰ
Ｕによる介入なしに、ハードウエア・エラーを検出する
機能、既知の良好なＣＰＵハードウエア状態に戻る機
能、及びＬＩＣ又はＥＳＡ／３９０命令の処理を再開す
る機能を含むものと仮定する。（これらのアクションの
セットは、集合的には、ＣＰＵ再試行として知られてい
る）。ＴＬＢにおいてバッファされたすべての情報が、
ＣＰＵ再試行を生じさせたハードウエア障害によって破
壊される可能性のあるものなので、ＣＰＵ再試行の一部
として廃棄される。これは、ＣＰＵ再試行機能とシステ
ム・シリアル化機能との共通点にとってきわめて重要で
ある。更に、ここでは、ＣＰＵ再試行が何らかの信号発
生手段によってＳＣに表示されるものと仮定する。いず
れにしても、これは、再試行オペレーションの間そのＣ
ＰＵをＳＣから「隔絶する」ために一般に必要である。

【００４０】一般に、ＣＰＵ再試行は、その時実行され
ているプログラム又はＬＩＣにとって透明である。しか
し、ＣＰＵ再試行中にそれに送られたコマンドをＣＰＵ
が喪失するということが起こり得る。これはＩＰＴＥＱ
コマンド及びＳＳＫＥＱコマンドを含む。これを許容す
るためには、システム・シリアル化コントローラ２２０
は、如何なるＣＰＵ_Y２１１からの「ＣＰＵ再試行」表
示も、あたかもそのＣＰＵ_Y２１１が「ブロードキャス
ト・オペレーション開始済み」を信号したかのごとく処
理しなければならない。これは、ＣＰＵ再試行アクショ
ンが、ＩＰＴＥ又はＳＳＫＥコマンドのために必要とさ
れる部分的ＴＬＢのスーパセットであるので、許容可能
である。システム・シリアル化機能が完了する前にＣＰ
Ｕ_Y２１１がＣＰＵ再試行オペレーションを完了する場
合（これは、一般的にはありそうもないことである
が）、ＣＰＵ_Y２１１は、システム・シリアル化機能が
完了するまで、ＣＰＵ再試行に続いて「ＩＰＴＥ／ＳＳ
ＫＥ制限モード」にあるであろう。

【００４１】ＣＰＵ_X２１０におけるＬＩＣは、ＣＰＵ
再試行に続いてＩＰＴＥオペレーション又はＳＳＫＥオ
ペレーションを単に継続するだけであると思われるの
で、再試行を行うＣＰＵがＣＰＵ_X２１０である場合、
更なるＳＣアクションは必要ない。この場合、他のすべ
てのＣＰＵはこの時間全体の間「ＩＰＴＥ／ＳＳＫＥ制
限モード」にあるであろう。

【００４２】ＣＰＵが、回復することのできないハード
ウエア・エラーに遭遇する場合、そのＣＰＵはチェック
・ストップ状態に入り、これがＳＣ２１２に表示され
る。ＳＣ２１２におけるシステム・シリアル化コントロ
ーラ２２０は、いずれのチェック・ストップしたＣＰＵ
も、いつもすべてのＩＰＴＥコマンド又はＳＳＫＥコマ
ンドに直ちに応答していたものと見なすであろう。ＣＰ
Ｕ_X２１０がシステム・シリアル化シーケンス中にチェ
ック・ストップ状態に入る場合、システム・シリアル化
コントローラ２２０は、ＣＰＵ_X２１０からの「ブロー
ドキャスト・オペレーション完了」信号を待つことな
く、それらのコントローラが「全ＣＰＵ開始済み」状態
に達した直後に「アイドル」状態に移行する。

【００４３】ＩＰＴＥ又はＳＳＫＥ命令に関するＣＰＵ
_XにおけるＬＩＣでは、そのＩＰＴＥ又はＳＳＫＥ命令
がＳＣに送られつつある時間にＣＰＵ再試行がそのＣＰ
Ｕにおいて生じる可能性に関する対策がとられなければ
ならない。この場合、システム・シリアル化コントロー
ラ２２０が既にビジーであるようにＬＩＣには見えるこ
とにより、ＣＰＵ再試行の結果として、ＩＰＴＥＱ又は
ＳＳＫＥＱコマンドが２回送られることがあり得る。こ
れが「ビジー」表示の原因であることを考慮して、１つ
のコマンドが与えられる。そのコマンドによって、ＬＩ
Ｃは、システム・シリアル化コントローラ２２０の状態
及び現在処理されつつあるＩＰＴＥＱ又はＳＳＫＥＱコ
マンドを送ったＣＰＵに対するＣＰＵ識別子をセンスす
ることができる。そこで、これはこのＣＰＵに対するＣ
ＰＵ識別子に比較され、これがＣＰＵ再試行によるその
「擬似のビジー」であるかどうかを決定することができ
る。これが「擬似のビジー」である場合、ＬＩＣはＩＰ
ＴＥシーケンス又はＳＳＫＥシーケンスを継続すること
ができる。ＩＰＴＥコマンド又はＳＳＫＥコマンドに対
する「ビジー」応答のすべてのケースに関するこのチェ
ックのオーバヘッドを回避するために、ＣＰＵ_X２１０
におけるＬＩＣは、ＣＰＵ再試行がこのＣＰＵにおいて
所与のタイム・ウインドウ内に実際に生じたかどうかを
表す機構を利用してもよい。（「ミリコード化されたプ
ロセッサのためのハードウエア再試行トラップ（Hardwa
re Retry Trap for Millicoded Processor）」と題した
米国特許第５,６７３,３９１号参照）。

【００４４】（Ｂ）通常の静止機構との共通点ＩＰＴＥ及びＳＳＫＥオペレーションの他に、ＥＳＡ／
３９０システムにおける他のオペレーションは、プロセ
ッサにおいてバッファされた情報に関係なく、すべての
プロセッサに対して１つのアクションが単一の時点で生
じたように見えるということを時々必要とする。これら
はＩＰＴＥ及びＳＳＫＥオペレーションよりもずっと少
ない頻度のものであるので、通常の「直接的な」インプ
リメンテーション（すべてのＣＰＵが一時停止するのを
待ち、その機能を遂行し、すべてのＣＰＵを解放する）
と関連したパフォーマンスは受容し得るものであり、Ｉ
ＰＴＥコマンド及びＳＳＫＥコマンドと関連した複雑さ
は正当化されない。更に、１つのＣＰＵがシステム・シ
リアル化コントローラ２２０からの「ビジー」表示によ
りのためにＩＰＴＥ又はＳＳＫＥオペレーションを実行
しないように首尾一貫することは、少なくとも原理的に
は可能である。なお、その「ビジー」表示は、ＩＰＴＥ
命令及びＳＳＫＥ命令の密な集合がそのシステムにおけ
る他のＣＰＵ上で実行されることによるものである。こ
の場合、通常の静止シーケンスに戻ってＣＰＵがそれの
プログラムを前進させることを保証するように、そのＣ
ＰＵにおけるＬＩＣを書くことも可能である。

【００４５】本発明の望ましい実施例では、通常の形式
のシステム・シリアル化及び現在望ましい形式のシステ
ム・シリアル化の両方がシステムに同時に存在すること
が可能にされる。ＬＩＣは、ＣＰＵが「ブロードキャス
ト・オペレーション許可済み」ラッチ２４４をセットす
る時にいつも、そのＣＰＵが「静止」状態にあることを
表すラッチ２４５をセットし、その逆も同様である。Ｉ
ＰＴＥ又はＳＳＫＥに対するＬＩＣは、システム・シリ
アル化コントローラ２２０が「全ＣＰＵ開始済み」状態
にあることを決定した後にすべての未処理の一般的な静
止リクエストが処理されるのを待ち、しかる後、変換テ
ーブル又は記憶装置キーを更新する前に「静止」ラッチ
２４５をオフにする。静止割込み及び通常の静止オペレ
ーションを処理するＬＩＣは、「静止」ラッチ２４５を
オフにした後に「ブロードキャスト・オペレーション許
可済み」ラッチ２４４をオフにする。更に、通常の静止
シーケンスを遂行すると思われるＬＩＣは、ＣＰＵが
「ＩＰＴＥ／ＳＳＫＥ制限モード」にある間、このシー
ケンスを開始してはならない。これらの変更は、そのシ
ステムでは一時に１つのＩＰＴＥオペレーション又はＳ
ＳＫＥオペレーションしか進行状態にあることを許され
ないという事実と共に、両タイプのシステム・シリアル
化オペレーションが如何なる矛盾もなく完了することが
できることを保証する。

【００４６】（Ｃ）システム・シリアル化制御シーケン
ス図３における流れ図は、システム・シリアル化コントロ
ーラ２２０によって実施される状態シーケンスを示す。
これらのコントローラはアイドル状態３１０にあり、新
たなシステム・シリアル化リクエストに関してそのシス
テムにおけるすべてのＣＰＵからのコマンド・インター
フェース２３１をモニタする（判断ステップ３１１）。
そのようなコマンドが認識される時、システム・シリア
ル化コントローラ２２０はコマンド・インターフェース
２３３を介してすべてのＣＰＵにこのコマンドをブロー
ドキャストし（ステップ３１２）、しかる後「ブロード
キャスト送信済み」状態３２０に入る。それが「ブロー
ドキャスト送信済み」状態にある間、如何なる新たなシ
ステム・シリアル化リクエスト（判断ステップ３２１）
も、その新たなリクエストを送ったＣＰＵへのＳＣ応答
バス２３２を介して拒否されるであろう（ステップ３２
２）。それは、如何なる時点でも１つのそのようなリク
エストしか進行状態になり得ないためである。更に、そ
れが「ブロードキャスト送信済み」状態にある間、シス
テム・シリアル化コントローラ２２０は「ブロードキャ
スト・オペレーション開始済み」コマンドに関してすべ
てのＣＰＵからのコマンド・インターフェース２３１を
モニタする。そのような各コマンドが認識される時（判
断ステップ３２３）、そのＣＰＵに対するシステム・シ
リアル化状態がこれを反映するように更新される（ステ
ップ３２４）。更に、そのＣＰＵが、システム・シリア
ル化オペレーションを処理することを最初にリクエスト
したＣＰＵでない場合（判断ステップ３２５）、そのＣ
ＰＵに対して「ＩＰＴＥ／ＳＳＫＥ制限モード」状態が
セットされる（ステップ３２６）。この状態は制御信号
２３４を介して各ＣＰＵに反映される。

【００４７】一旦そのシステムにおける各ＣＰＵからの
「ブロードキャスト・オペレーション開始済み」コマン
ドが受け取られると（判断ステップ３２７）、システム
・シリアル化コントローラ２２０は「全ＣＰＵ開始済
み」状態３３０に入る。それが「全ＣＰＵ開始済み」状
態にある間、如何なる新たなシステム・シリアル化リク
エスト（判断ステップ３３１）も、その新たなリクエス
トを送ったＣＰＵへのＳＣ応答バス２３２を介して拒否
されるであろう（ステップ３３２）。それは、如何なる
時点でも１つのそのようなリクエストしか進行状態にな
り得ないためである。更に、それが「全ＣＰＵ開始済
み」状態にある間、システム・シリアル化コントローラ
２２０は、「ブロードキャスト・オペレーション完了」
コマンドに関するシステム・シリアル化オペレーション
を最初にリクエストしたＣＰＵからのコマンド・インタ
ーフェース２３１をモニタする。そのような各コマンド
が認識される時（判断ステップ３３３）、システム・シ
リアル化コントローラ２２０はすべてのＣＰＵに対する
「ＩＰＴＥ／ＳＳＫＥ制限モード」状態をリセットする
（ステップ３３４）。この状態は制御信号２３４を介し
てＣＰＵに反映される。そこで、システム・シリアル化
コントローラ２２０は「アイドル」状態３１０に戻る。

【００４８】（Ｄ）内部コード・シーケンス図４における流れ図は、システム・シリアル化オペレー
ションのためのライセンス内部コード（ＬＩＣ）によっ
て行われるシーケンスを示す。望ましいインプリメンテ
ーションでは、このＬＩＣはミリコードの形式のもので
ある。

【００４９】ＩＰＴＥ命令又はＳＳＫＥ命令を実行する
ために、ＬＩＣはステップ４００において開始する。Ｌ
ＩＣは、このＣＰＵにおける前のオペレーションすべて
が完了するまで待機し（判断ステップ４０１）、しかる
後、ステップ４１０においてシステム・シリアル化コマ
ンドをＳＣに送る。このコマンドに対する応答は判断ス
テップ４１１において分析される。システム・シリアル
化コントローラ２２０が既にビジーであるためにそのコ
マンドが拒否される場合、ＬＩＣはステップ４１２にお
いてＩＰＴＥ命令又はＳＳＫＥ命令をヌル化し、ステッ
プ４１３においてオペレーションを完了する。これは、
既に進行中であるシステム・シリアル化機能のために、
このＣＰＵにおいて割込みが取られることを可能にす
る。ＣＰＵが再試行オペレーションを完了していること
をその応答が表す場合、ＬＩＣはＳＣにおけるシステム
・シリアル化コントローラの状態を読み取り（ステップ
４１４）、このＣＰＵがそれらのコントローラをビジー
にしているＣＰＵであるかどうか知るためのチェックを
行う（判断ステップ４１５）。これは、ＣＰＵ再試行事
象が、コマンドを送出した後であるがＳＣから応答を受
け取る前に生じた場合のことである。事実はそうではな
い場合（即ち、システム・シリアル化コントローラがビ
ジーでないか又は別のＣＰＵにとってはビジーである場
合）、ＬＩＣはステップ４１０に戻り、システム・シリ
アル化コマンドをＳＣに再発生する。ステップ４１１に
おいて分析されたＳＣ応答が、そのコマンドを受け付け
るということである場合、又はシステム・シリアル化コ
ントローラがこのＣＰＵからのコマンドを実際に処理し
ようとしていることがステップ４１５において決定され
る場合、ＬＩＣはそのシーケンスの次の部分に進む。

【００５０】ステップ４２０において、ＬＩＣはこのＣ
ＰＵに対して「ブロードキャスト・オペレーション許可
済み」ラッチ及び「ＣＰＵ静止」ラッチの両方をセット
する。しかる後、ＬＩＣは、ＣＰＵハードウエアがＩＰ
ＴＥオペレーション又はＳＳＫＥオペレーションに関し
てローカルＴＬＢを処理するのを待つ（判断ステップ４
２１）。それは、このＣＰＵにおいて最早そのような未
処理のオペレーションが存在しないことによって表され
る。しかる後，ＬＩＣは「ブロードキャスト・オペレー
ション許可済み」ラッチをリセットし（ステップ４２
２）、そのＳＣにおけるシステム・シリアル化コントロ
ーラのポーリングを開始し、これらのコントローラのス
テータスを反復的に読み取り（ステップ４２３）、それ
らのコントローラが「全ＣＰＵ開始済み」状態に入って
いるかどうかを決定するためにその応答をチェックする
（判断ステップ４２４）。一旦システム・シリアル化コ
ントローラがその状態に達してしまうと、ＬＩＣは、Ｉ
ＰＴＥオペレーション又はＳＳＫＥオペレーションによ
って必要とされるグローバルなファシリティ更新を行う
（ステップ４２５）。即ち、ページ・テーブル・エント
リが記憶装置において無効にされるか（ＩＰＴＥ），又
は記憶キーが更新される（ＳＳＫＥ）。

【００５１】次に，ＬＩＣは「ブロードキャスト・オペ
レーション完了」コマンドをＳＣに発生する（ステップ
４３０）。ＣＰＵ再試行事象が生じたことをこのコマン
ドからの応答が表す場合（判断ステップ４３１）、ＬＩ
ＣはＳＣにおけるシステム・シリアル化コントローラの
ステータスを読み取り（ステップ４３２）、「ブロード
キャスト・オペレーション完了」コマンドが実際にそれ
らのコントローラに到着したかどうかを決定する。これ
らのコントローラが依然としてこのＣＰＵに対するコマ
ンドでもってビジーであることをシステム・シリアル化
制御ステータスが表す場合（判断ステップ４３３）、Ｌ
ＩＣはステップ４３０に戻り、「ブロードキャスト・オ
ペレーション完了」コマンドを再発生する。一旦「ブロ
ードキャスト・オペレーション完了」コマンドが受け付
けられたことがわかると（ステップ４３１又は４３３の
いずれかによって決定されるように）、ＬＩＣはステッ
プ４５０に進む。

【００５２】そのシーケンスの次の部分は、ＩＰＴＥコ
マンド又はＳＳＫＥコマンドを処理している間に他のＣ
ＰＵからの通常の静止リクエストが受け取られていた可
能性、或いはこのＣＰＵがそれのブロードキャスト・オ
ペレーションを完了した時以後に他のＣＰＵからＩＰＴ
Ｅ又はＳＳＫＥコマンドが受け取られていた可能性を許
容する。ステップ４５０において、ＬＩＣはＣＰＵにお
ける「ブロードキャスト・オペレーション許可済み」ラ
ッチをセットし、しかる後、他のＣＰＵからの未処理の
通常の静止リクエストがそのハードウエアに存在しなく
なるまでステップ４５１において待機する。一旦その状
態が遭遇すると、ＬＩＣはステップ４５２においてこの
ＣＰＵに対する「ＣＰＵ静止」ラッチをリセットする。
ステップ４５３において、ＬＩＣは、未処理のＩＰＴＥ
又はＳＳＫＥシリアル化リクエストがそのハードウエア
に存在しなくなるまで待機する。一旦この状態が遭遇す
ると、ＬＩＣは、ステップ４５４においてこのＣＰＵに
対する「ブロードキャスト・オペレーション許可済み」
ラッチをリセットする。

【００５３】ステップ４６０において、ＬＩＣは、ＣＰ
Ｕ再試行事象がそのシーケンスのこの部分中に生じたか
どうか知るためのチェックを行う。それが肯定される場
合、ＬＩＣはこのＣＰＵに対する「ＣＰＵ静止」ラッチ
をセットし（ステップ４６１）、しかる後、ステップ４
５７において、システム全体が最早静止されてないこと
によって表されるように、そのシステムにおける他のい
ずれかのＣＰＵが静止状態から出るのを待つ。しかる
後、ＬＩＣは「ＣＰＵ静止」ラッチをリセットし（ステ
ップ４６３）、ステップ４７０に続く。これは、静止状
態を出るべき第１ＣＰＵがＣＰＵ再試行のために静止リ
クエストを喪失することのなかったＣＰＵであることを
保証する。ステップ４６０においてＣＰＵ再試行が検出
されない場合、ＬＩＣはステップ４７０へ直接に進む。
ステップ４７０において、ＬＩＣは、他のＣＰＵから受
け取られたものでもよい任意の通常の静止リクエストに
関してもう一度テストを行う。いずれかの静止リクエス
トが存在する場合、ＬＩＣはステップ４４２に戻ってそ
の静止レシーバ・シーケンスを繰り返す。それが存在し
ない場合、ＬＩＣは、ステップ４８０においてＩＰＴＥ
又はＳＳＫＥオペレーションを完了する。

【００５４】ＩＰＴＥ又はＳＳＫＥシステム・シリアル
化による割込み或いは通常の静止リクエストによる割込
みを処理するために、ＬＩＣがステップ４４０において
開始する。ステップ４４１において、ＬＩＣはこのＣＰ
Ｕにおけるすべての前のオペレーションが完了するのを
待ち、しかる後、ステップ４４２において「ＣＰＵ静
止」ラッチをセットし、ステップ４５０において「ブロ
ードキャスト・オペレーション許可済み」ラッチをセッ
トする。この時点から、シーケンスは、ステップ４５０
において開始する上記のシーケンスと同じである。

【００５５】本発明のマルチプロセッサ・システム・シ
リアル化コントローラは、すべてのプロセッサがブロー
ドキャストされたグローバル資源更新リクエストにいつ
応答したかを、グローバル資源更新リクエストを行った
プロセッサに信号するということに注意してほしい。一
旦その受取り先のプロセッサがブロードキャスト・オペ
レーションの１つに関する作業を開始すると、それが完
了するまでそれが如何なる命令も実行しないということ
が設計によって保証されている。従って、応答はそれが
オペレーションを「開始」させたということであるので
実時間であるけれども、論理的意味では、それはオペレ
ーションを「実行」したことと等価である。勿論、別の
方法として、すべてのプロセッサがブロードキャストさ
れたグローバル資源更新リクエストの処理を完了した
時、グローバル資源更新リクエストを行ったプロセッサ
に信号するシステム・シリアル化コントローラのコンテ
キスト内で信号が送られる。本発明の望ましい実施例に
おけるこの信号は、タスクの完了を包含するリクエスト
の受領に関する信号である。

【００５６】本発明の望ましい実施例を開示したけれど
も、現在及び将来においても、特許請求の範囲の項の技
術的範囲内で、当業者が種々の改良及び機能強化を行い
得ることは勿論である。これらの特許請求の範囲は、最
初に開示された発明に対する適正な保護を維持するよう
に解釈されるべきである。

【００５７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５８】（１）複数のプロセッサを含み、前記プロ
セッサの各々はシステム静止リクエスト及びグローバル
資源の更新を行うためのリクエストを発生し及び該リク
エストに応答し、前記システム静止リクエスト及び前記
更新を行うためのリクエストは前記複数のプロセッサの
うちの１つ又は複数個においてバッファされること、及
び記憶装置コントローラ及びシステム・シリアル化コン
トローラを含むシステム・オペレーション・コントロー
ラが、前記グローバル資源の更新を指示すること、を特
徴とするマルチプロセッサ・システム。（２）前記グローバル資源はアドレス変換テーブル・エ
ントリ及び記憶保護キーを含む、上記（１）に記載のマ
ルチプロセッサ・システム。（３）前記システム・シリアル化コントローラは、グロ
ーバル資源の更新を行うために各プロセッサからリクエ
ストを受け取り、そのようなリクエストの各々に応答し
て前記システム・シリアル化コントローラがビジーであ
ることを表すか又はグローバル資源更新リクエストを前
記システムにおけるすべてのプロセッサにブロードキャ
ストする、上記（２）に記載のマルチプロセッサ・シス
テム。（４）ブロードキャストされたグローバル資源更新リク
エストを受け取る各プロセッサは、割込み可能なポイン
トにおいて命令処理を中断して、前記リクエストが受け
付けられたことを前記システム・シリアル化コントロー
ラに応答し、更新される資源のすべてのローカル・コピ
ーを修正又は無効化することによって前記リクエストさ
れたグローバル資源更新を処理し、割込みの前記ポイン
トにおいて命令処理を再開する、上記（３）に記載のマ
ルチプロセッサ・システム。（５）前記システム・シリアル化コントローラは、前記
グローバル資源更新リクエストを行ったプロセッサを除
くブロードキャストされたグローバル資源更新リクエス
トに応答した各プロセッサを、更新されるグローバル資
源へのアクセスが禁止されるという制限された制御状態
に入らせる、上記（４）に記載のマルチプロセッサ・シ
ステム。（６）前記システム・シリアル化コントローラは、すべ
てのプロセッサが前記ブロードキャストされたグローバ
ル資源更新リクエストにいつ応答したかを、前記グロー
バル資源更新リクエストを行ったプロセッサに信号す
る、上記（５）に記載のマルチプロセッサ・システム。（７）前記リクエストを行ったプロセッサは、グローバ
ル資源を修正し、しかる後、前記グローバル資源更新オ
ペレーションが完了したことを前記システム・シリアル
化コントローラに信号する、上記（６）に記載のマルチ
プロセッサ・システム。（８）前記システム・シリアル化コントローラは、すべ
てのプロセッサを前記制限された制御状態のままにさ
せ、必要な時に、すべてのプロセッサが前記更新された
グローバル資源をアクセスすることを可能にする、上記
（７）に記載のマルチプロセッサ・システム。（９）前記システム・オペレーション・コントローラ
は、すべてのプロセッサが共に一時停止するシステム静
止を必要とする他のプロセッサと前記グローバル資源更
新オペレーションが共存することを可能にし、前記オペ
レーションにおける任意の時点で前記システムにおける
いずれのＣＰＵにおいてもＣＰＵ再試行アクションを可
能にするライセンス内部コード（ＬＩＣ）シーケンスの
ための記憶装置を含む、上記（１）又は（８）に記載の
マルチプロセッサ・システム。（１０）前記システム・オペレーション・コントローラ
は、記憶装置コントローラと、各プロセッサに対するペ
ージ・テーブル・エントリ無効化（ＩＰＴＥ）オペレー
ション及び記憶保護キー設定（ＳＳＫＥ）オペレーショ
ンのためのローカル・バッファとを含む、上記（９）に
記載のマルチプロセッサ・システム。（１１）すべてのプロセッサにブロードキャストされた
グローバル資源更新リクエストは、前記プロセッサをＩ
ＰＴＥ及びＳＳＫＥオペレーションのためのＩＰＴＥ／
ＳＳＫＥ制限モードに設定し、ブロードキャスト送信済
み状態に入ることは新しいシステム・シリアル化リクエ
スト・コマンドが完全に処理されるまでその後のリクエ
スト・コマンドを処理しないようにする、上記（１０）
に記載のマルチプロセッサ・システム。

【図面の簡単な説明】

【図１】本発明の望ましい実施例の概要を概略的に示
し、特に、新しいコントローラを含む本発明の望ましい
特定の実施例に従って、ミリコード・システムのコンポ
ーネントを表すブロック図を示す。

【図２】本発明の望ましい実施例と関連した特定のコン
トローラを表すブロック図を示す。

【図３】ページ・テーブル・エントリ無効化（ＩＰＴ
Ｅ）及び記憶キー拡張設定（ＳＳＫＥ）のための静止オ
ペレーションに特有の記憶装置コントローラの制御にお
けるハードウエア・シーケンスの流れ図である。

【図４】他のすべてのプロセッサが静止するのを待つこ
となくローカル・バッファ部分が処理されるページ・テ
ーブル・エントリ無効化（ＩＰＴＥ）及び記憶キー拡張
設定（ＳＳＫＥ）のための静止オペレーション処理する
ためのミリコード・ルーチンの流れ図の一部である。

【図５】他のすべてのプロセッサが静止するのを待つこ
となくローカル・バッファ部分が処理されるページ・テ
ーブル・エントリ無効化（ＩＰＴＥ）及び記憶キー拡張
設定（ＳＳＫＥ）のための静止オペレーション処理する
ためのミリコード・ルーチンの流れ図の一部である。

フロントページの続き (72)発明者チャールズ・エフ・ウェブアメリカ合衆国12603、ニューヨーク州プゥキープシー、メイネッティ・ドライブ４ (72)発明者ディーン・ジー・ベイアーアメリカ合衆国12411、ニューヨーク州ブルーミントン、ピー・オー・ボックス 96 (72)発明者マーク・エス・ファーレルアメリカ合衆国12569、ニューヨーク州プレザント・バレイ、アール・ディ・４、ボックス・411 (72)発明者バリー・ダブリュ・クランアメリカ合衆国12603、ニューヨーク州プゥキープシー、シーニック・ドライブ 42 (72)発明者パク・キン・マクアメリカ合衆国12603、ニューヨーク州プゥキープシー、トロッター・レーン７ (72)発明者ジェニファー・エイ・ナヴァーロアメリカ合衆国12601、ニューヨーク州プゥキープシー、ハドソン・ハーバー・ドライブ 37・エイ (72)発明者ティモシー・ジェイ・スリーゲルアメリカ合衆国12580、ニューヨーク州スタッツバーグ、コネリー・ドライブ 19

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを含み、前記プロセッサの各々はシステム静止リクエスト及びグ
ローバル資源の更新を行うためのリクエストを発生し及
び該リクエストに応答し、前記システム静止リクエスト
及び前記更新を行うためのリクエストは前記複数のプロ
セッサのうちの１つ又は複数個においてバッファされる
こと、及び記憶装置コントローラ及びシステム・シリア
ル化コントローラを含むシステム・オペレーション・コ
ントローラが、前記グローバル資源の更新を指示するこ
と、を特徴とするマルチプロセッサ・システム。
【請求項２】前記グローバル資源はアドレス変換テーブ
ル・エントリ及び記憶保護キーを含む、請求項１に記載
のマルチプロセッサ・システム。
【請求項３】前記システム・シリアル化コントローラ
は、グローバル資源の更新を行うために各プロセッサか
らリクエストを受け取り、そのようなリクエストの各々
に応答して前記システム・シリアル化コントローラがビ
ジーであることを表すか又はグローバル資源更新リクエ
ストを前記システムにおけるすべてのプロセッサにブロ
ードキャストする、請求項２に記載のマルチプロセッサ
・システム。
【請求項４】ブロードキャストされたグローバル資源更
新リクエストを受け取る各プロセッサは、割込み可能な
ポイントにおいて命令処理を中断して、前記リクエスト
が受け付けられたことを前記システム・シリアル化コン
トローラに応答し、更新される資源のすべてのローカル
・コピーを修正又は無効化することによって前記リクエ
ストされたグローバル資源更新を処理し、割込みの前記
ポイントにおいて命令処理を再開する、請求項３に記載
のマルチプロセッサ・システム。
【請求項５】前記システム・シリアル化コントローラ
は、前記グローバル資源更新リクエストを行ったプロセ
ッサを除くブロードキャストされたグローバル資源更新
リクエストに応答した各プロセッサを、更新されるグロ
ーバル資源へのアクセスが禁止されるという制限された
制御状態に入らせる、請求項４に記載のマルチプロセッ
サ・システム。
【請求項６】前記システム・シリアル化コントローラ
は、すべてのプロセッサが前記ブロードキャストされた
グローバル資源更新リクエストにいつ応答したかを、前
記グローバル資源更新リクエストを行ったプロセッサに
信号する、請求項５に記載のマルチプロセッサ・システ
ム。
【請求項７】前記リクエストを行ったプロセッサは、グ
ローバル資源を修正し、しかる後、前記グローバル資源
更新オペレーションが完了したことを前記システム・シ
リアル化コントローラに信号する、請求項６に記載のマ
ルチプロセッサ・システム。
【請求項８】前記システム・シリアル化コントローラ
は、すべてのプロセッサを前記制限された制御状態のま
まにさせ、必要な時に、すべてのプロセッサが前記更新
されたグローバル資源をアクセスすることを可能にす
る、請求項７に記載のマルチプロセッサ・システム。
【請求項９】前記システム・オペレーション・コントロ
ーラは、すべてのプロセッサが共に一時停止するシステ
ム静止を必要とする他のプロセッサと前記グローバル資
源更新オペレーションが共存することを可能にし、前記
オペレーションにおける任意の時点で前記システムにお
けるいずれのＣＰＵにおいてもＣＰＵ再試行アクション
を可能にするライセンス内部コード（ＬＩＣ）シーケン
スのための記憶装置を含む、請求項１又は８に記載のマ
ルチプロセッサ・システム。
【請求項１０】前記システム・オペレーション・コント
ローラは、記憶装置コントローラと、各プロセッサに対
するページ・テーブル・エントリ無効化（ＩＰＴＥ）オ
ペレーション及び記憶保護キー設定（ＳＳＫＥ）オペレ
ーションのためのローカル・バッファとを含む、請求項
９に記載のマルチプロセッサ・システム。
【請求項１１】すべてのプロセッサにブロードキャスト
されたグローバル資源更新リクエストは、前記プロセッ
サをＩＰＴＥ及びＳＳＫＥオペレーションのためのＩＰ
ＴＥ／ＳＳＫＥ制限モードに設定し、ブロードキャスト
送信済み状態に入ることは新しいシステム・シリアル化
リクエスト・コマンドが完全に処理されるまでその後の
リクエスト・コマンドを処理しないようにする、請求項
１０に記載のマルチプロセッサ・システム。