ITTO20090937A1 - Stadio a pompa di carica, metodo di controllo di uno stadio a pompa di carica e memoria comprendente uno stadio a pompa di carica - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo: “STADIO A POMPA DI CARICA, METODO DI CONTROLLO DI UNO STADIO A POMPA DI CARICA E MEMORIA COMPRENDENTE UNO STADIO A POMPA DI CARICAâ€

La presente invenzione à ̈ relativa ad uno stadio a pompa di carica, ad un metodo di controllo dello stadio a pompa di carica e ad una memoria comprendente lo stadio a pompa di carica, in particolare ad uno stadio a pompa di carica con consumo ridotto e ad un metodo di controllo dell’alimentazione dello stadio a pompa di carica.

Come à ̈ noto, pompe di carica (“charge pumps†) sono tipicamente utilizzate in circuiti che richiedono tensioni di funzionamento interne superiori ad una tensione di alimentazione VDD. Ad esempio, nel caso di circuiti che gestiscono celle di memoria non volatili di tipo EEPROM, la tensione di alimentazione dei circuiti preposti alla lettura tali celle sono generalmente comprese nell’intervallo 2.2-4.5 V. Nel caso di celle di memoria di tipo FLASH l’intervallo di tensione di alimentazione à ̈ di circa 4-6 V. Le tensioni di programmazione e cancellazione sono di circa 12-15 V, mentre la tensione di alimentazione VDDà ̈ generalmente compresa tra 1 V e 4 V. Il funzionamento di una pompa di carica si basa sul trasferimento di carica da un morsetto di alimentazione (polarizzato alla tensione di alimentazione) verso uno stadio di uscita della pompa di carica, comprendente un condensatore di accumulo configurato per accumulare una carica tale da generare ai suoi capi la tensione di uscita VOUTvoluta. Tale tensione di uscita dipende dalla carica trasferita. Al fine di regolare automaticamente la quantità di corrente fornita al condensatore di accumulo per mantenere costante la tensione VOUTai suoi capi, à ̈ comune utilizzare un circuito regolatore di tensione configurato per rilevare la tensione di uscita VOUTdalla pompa di carica (o, più precisamente, di una tensione proporzionale alla tensione di uscita) e comandare in retroazione la corrente fornita al condensatore di accumulo al fine di mantenere la tensione di uscita VOUTad un valore di regolazione desiderato VREG.

Il funzionamento di un circuito regolatore prevede generalmente il confronto di una partizione della tensione di uscita VOUTcon una tensione di riferimento VREF(generata per mezzo di un circuito di bandgap, di tipo noto). Il risultato di tale comparazione à ̈ un segnale di stato, indicativo del raggiungimento di un livello di tensione di uscita VOUTdesiderato, e configurato per agire sulla pompa di carica per interrompere il trasferimento di carica verso il condensatore di accumulo.

La figura 1 mostra un circuito regolatore 1, di tipo noto, configurato per generare in uscita un segnale di abilitazione al trasferimento di carica VON/OFF, e collegato ad una pompa di carica 2, anch’essa di tipo noto, collegata ad un terminale di alimentazione 3 da cui riceve la tensione di alimentazione VDD, e configurata per ricevere su un terminale di ingresso 2a il segnale di abilitazione al trasferimento di carica VON/OFFe generare su un terminale di uscita 2b un segnale di carica VOUT. Il circuito regolatore 1 comprende, secondo una forma di realizzazione di tipo noto, un comparatore 4, configurato per ricevere su un primo ingresso 4a un segnale di riferimento VREF, su un secondo ingresso 4b il segnale di uscita VOUT(o, preferibilmente, un segnale di confronto, non mostrato, dato da una partizione del segnale di uscita VOUT) e generare in uscita il segnale di abilitazione al trasferimento di carica VON/OFFsulla base del confronto tra la partizione del segnale di uscita VOUTe il segnale di riferimento VREF.

Tuttavia, pompe di carica di tipo noto mostrano, durante il funzionamento, un consumo di corrente relativamente elevato, che non le rende ottimali in sistemi a batteria o comunque in sistemi a bassa potenza. In particolare, la richiedente ha verificato che, in circuiti del tipo mostrato in figura 1, la tensione di alimentazione VDDpuò assumere sia un valore maggiore che un valore minore della tensione di uscita VOUT. Ad esempio, in sistemi alimentati a batteria, la tensione di alimentazione VDDpuò avere valore elevato (ed in particolare maggiore della tensione di uscita VOUT) quando la batteria à ̈ completamente carica, mentre può scendere al di sotto della tensione di uscita VOUTquando la batteria à ̈ scarica. Sia nella prima che nella seconda situazione la pompa di carica continua ad operare anche se, di fatto, nella prima situazione (VDD>VOUT) il suo funzionamento à ̈ inutile. Infatti, la pompa di carica, alimentata dalla tensione di alimentazione VDD, genera in uscita una tensione di uscita VOUT(definita dal valore scelto per la tensione di regolazione VREG) di valore pari o inferiore alla tensione di alimentazione VDD, causando un consumo di corrente non necessario al funzionamento del sistema includente tale pompa di carica.

Una possibile soluzione a questo problema à ̈ fornita nel brevetto US 6,812,747. Questa soluzione, come mostrato in figura 2, prevede l’utilizzo di un secondo comparatore di tensione 6, alimentato dalla tensione di alimentazione VDD, e configurato per prelevare la tensione di alimentazione VDDdella pompa di carica 2 e la tensione di uscita VOUTfornita in uscita dalla pompa di carica 2 per compararle e comandare tramite un suo segnale di uscita l’accensione o l’interdizione di un transistore pMOS. La pompa di carica 2 à ̈ comandata in funzionamento solo quando necessario, cioà ̈ quando la tensione di uscita VOUTrichiesta à ̈ maggiore della tensione di alimentazione VDD(in questo caso il transistore pMOS à ̈ comandato in interdizione). In caso opposto, invece, la tensione di uscita VOUTà ̈ prelevata direttamente dal terminale di alimentazione 3, così che VOUT=VDD(in questo caso il transistore pMOS à ̈ comandato in conduzione).

Tale soluzione tuttavia non risolve completamente i problemi di consumo di corrente, in quanto, pur limitando i consumi della pompa di carica 2, l’introduzione del secondo comparatore di tensione 6 genera un’ulteriore fonte di consumo energetico.

Scopo della presente invenzione à ̈ quello di realizzare uno stadio a pompa di carica, un metodo di controllo dello stadio a pompa di carica e una memoria comprendente lo stadio a pompa di carica privi degli inconvenienti dell’arte nota.

Secondo la presente invenzione vengono pertanto realizzati uno stadio a pompa di carica, un metodo di controllo dello stadio a pompa di carica e una memoria comprendente lo stadio a pompa di carica come definito rispettivamente nelle rivendicazioni 1, 12 e 13.

Per una migliore comprensione della presente invenzione viene ora descritta una forma di realizzazione preferita, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra un circuito a pompa di carica di tipo noto;

- la figura 2 mostra uno circuito a pompa di carica con consumo limitato secondo una forma di realizzazione di tipo noto;

- la figura 3 mostra uno stadio a pompa di carica con consumo di corrente ottimizzato secondo una forma di realizzazione della presente invenzione;

- la figura 4 mostra, in forma schematica, una rappresentazione circuitale dello stadio a pompa di carica di figura 3;

- le figure 5a e 5b mostrano, rispettivamente, curve di tensione che illustrano il funzionamento dello stadio a pompa di carica di figura 3;

- la figura 6 mostra una rappresentazione circuitale di un comparatore di tensione presente nello stadio a pompa di carica di figura 3 per la ottimizzazione dei consumi di corrente;

- le figure 7a e 7b mostrano rispettivamente un segnale di orologio e un segnale digitale ottenuto a partire dal segnale di orologio e utilizzato per ottimizzare il consumo di corrente dello stadio a pompa di carica di figura 3 o 6;

- la figura 8 mostra un circuito di generazione del segnale digitale di figura 7b a partire dal segnale di orologio di figura 7a;

- le figure 9a-9g mostrano segnali intermedi del circuito di generazione di figura 8 ai fini della generazione del segnale digitale di figura 7b;

- la figura 10 mostra una rappresentazione circuitale di un generatore di corrente appartenente allo stadio a pompa di carica di figura 3 o 6 e controllato, in uso, dal segnale digitale di figura 7b; e

- la figura 11 mostra un dispositivo di memoria comprendente lo stadio a pompa di carica di figura 3.

In figura 3 à ̈ mostrato, tramite schema a blocchi, uno stadio a pompa di carica 100, comprendente un sistema di gestione dell’alimentazione 10 per un circuito a pompa di carica 12 includente una pompa di carica 2 di tipo noto, secondo una forma di realizzazione della presente invenzione. Elementi del circuito a pompa di carica 12 già descritti con riferimento alle figure 1 e 2 non sono qui ulteriormente descritti e sono indicati con gli stessi numeri di riferimento.

Il sistema di gestione dell’alimentazione 10 comprende un interruttore 14, ad esempio un transistore MOSFET (in particolare un transistore pMOS à ̈ mostrato in figura) avente un primo terminale di conduzione 14a collegato al terminale di alimentazione 3 ed un secondo terminale di alimentazione 14b collegato al terminale di uscita 2b della pompa di carica 2. L’interruttore 14 possiede inoltre un terminale di controllo 14c, tramite il quale l’interruttore 14 stesso à ̈ controllato alternativamente in conduzione o in interdizione. L’interruttore 14, quando controllato in conduzione, instaura un collegamento elettrico tra il terminale di alimentazione 3 e terminale di uscita 2b della pompa di carica 2.

Il sistema di gestione dell’alimentazione 10 comprende inoltre un blocco di controllo 16 configurato per controllare in conduzione e interdizione l’interruttore 14. Il blocco di controllo 16 possiede un primo terminale di ingresso 16a collegato al terminale di uscita 2b della pompa di carica 2 e configurato per ricevere la tensione di uscita VOUT; un secondo terminale di ingresso 16b, collegato al terminale di alimentazione 3 e configurato per ricevere la tensione di alimentazione VDD; un terzo terminale di ingresso 16c, configurato per ricevere un segnale di orologio CLK (ad esempio del tipo mostrato in figura 7a); e un terminale di uscita 16d, collegato con il terminale di controllo 14c dell’interruttore 14 e configurato per fornire all’interruttore 14 un segnale di controllo VCTRper attivare in conduzione o interdizione l’interruttore 14.

In uso, il blocco di controllo 16, ricevendo in ingresso la tensione di uscita VOUTe la tensione di alimentazione VDD, effettua un’operazione di comparazione tra la tensione di uscita VOUTe la tensione di alimentazione VDDe, nel caso in cui la tensione di alimentazione VDDsia uguale o maggiore della tensione di uscita VOUT, controlla in conduzione l’interruttore 14, di fatto collegando il terminale di alimentazione 3 con il terminale di uscita 2b della pompa di carica 2. In questo modo, il terminale di uscita 2b della pompa di carica 2 viene polarizzato alla tensione di alimentazione VDDe la tensione di uscita VOUTassume il valore della tensione di alimentazione VDD. Inoltre, poiché la pompa di carica 2 à ̈, di fatto, cortocircuitata, essa viene automaticamente disattivata e si spegne.

Viceversa, nel caso in cui la tensione di alimentazione VDDsia minore della tensione di uscita VOUT, il blocco di controllo 16 controlla in interdizione l’interruttore 14, interrompendo il collegamento tra il terminale di alimentazione 3 e il terminale di uscita 2b della pompa di carica 2. In questa situazione la pompa di carica 2 opera secondo la suo modalità di funzionamento normale.

Il collegamento che si instaura tra il terminale di alimentazione 3 e l’uscita 2b della pompa di carica 2 quando l’interruttore 14 à ̈ in conduzione forma un percorso preferenziale per la corrente di alimentazione. La pompa di carica 2, privata dell’alimentazione, e si spegne automaticamente, senza la necessità di segnali di accensione e spegnimento generati esternamente. Allo stesso tempo, quando la tensione di alimentazione VDDscende sotto il valore della tensione di regolazione VREG(il valore della tensione di regolazione VREGà ̈ in questo caso definita dal valore di tensione che si instaura ai capi del generatore di accumulo della pompa di carica 2, presente su uno stadio di uscita della pompa di carica), il blocco di controllo 16 comanda in interdizione l’interruttore 14. La pompa di carica 2 viene quindi nuovamente alimentata dalla tensione di alimentazione VDDe torna automaticamente in uno stato operativo, fornendo sulla sua uscita 2b la tensione di uscita VOUTrichiesta.

In uso, il sistema di gestione dell’alimentazione 10 opera di fatto come un diodo ideale, cioà ̈ privo di una caduta di tensione dovuta alla presenza di una tensione di soglia, connesso in parallelo alla pompa di carica 2, come schematizzato in figura 4.

Il funzionamento del circuito di figure 3 e 4 à ̈ illustrato nelle figure 5a e 5b che mostrano, rispettivamente, l’andamento della tensione di alimentazione VDDe della tensione di uscita VOUT. Quando la tensione di alimentazione VDDà ̈ maggiore della tensione di regolazione VREG(ovvero maggiore della tensione di uscita VOUT, regolata al valore della tensione di regolazione VREGtramite il circuito regolatore 1), il blocco di controllo 16 comanda in conduzione l’interruttore 14, di conseguenza privando la pompa di carica 2 della tensione di alimentazione e causandone lo spegnimento. Pertanto, la tensione di uscita VOUTassume un valore sostanzialmente uguale al valore della tensione di alimentazione VDD. La pompa di carica non consuma, in questa fase di funzionamento, alcuna corrente.

Se il valore della tensione di alimentazione VDDscende al di sotto della tensione di regolazione VREG(ovvero al di sotto della tensione che si instaura ai capi del generatore di accumulo della pompa di carica 2), il blocco di controllo 16 comanda l’interruttore 14 in interdizione. La pompa di carica 2 viene nuovamente alimentata e riprende il suo funzionamento normale, generando sull’uscita 2b una tensione di uscita VOUTregolata al valore della tensione di regolazione VREGtramite il circuito regolatore 1.

La figura 6 mostra una forma di realizzazione del blocco di controllo 16.

Il blocco di controllo 16 comprende un circuito comparatore 20 configurato per comparare la tensione di uscita VOUTe la tensione di alimentazione VDDe fornire in uscita, come risultato di tale comparazione, il segnale di controllo VCTR, configurato per comandare in accensione o interdizione l’interruttore 14.

Il circuito comparatore 20 comprende un primo transistore TM1, di tipo pMOS, e un secondo transistore TM2, anch’esso di tipo pMOS, in configurazione a specchio di corrente, cioà ̈ con i rispettivi terminali di controllo connessi tra loro. Il terminale di sorgente del primo transistore TM1 à ̈ collegato al terminale di alimentazione 3, polarizzato alla tensione di alimentazione VDD, e forma un primo terminale di ingresso del circuito comparatore 20. Il terminale di sorgente del secondo transistore TM2 à ̈ collegato all’uscita 2b della pompa di carica 2, polarizzata alla tensione di uscita VOUT. Inoltre, il terminale di sorgente del primo transistore TM1 e il terminale di sorgente del secondo transistore TM2 sono collegati tra loro attraverso l’interruttore 14. Il terminale di pozzo (“drain†) del secondo transistore TM2 à ̈ collegato al terminale di controllo del transistore pMOS che realizza l’interruttore 14, mentre il terminale di pozzo del primo transistore TM1 à ̈ collegato al terminale di controllo del primo e del secondo transistore TM1, TM2.

Il circuito comparatore 20 comprende inoltre un terzo transistore TM3, di tipo nMOS, e un quarto transistore TM4, di tipo nMOS. Il terzo transistore TM3 e il quarto transistore TM4 hanno rispettivi terminali di controllo collegati tra loro e polarizzati ad una tensione VCASCODE(generata esternamente al blocco di controllo 16) tale da polarizzare il terzo e il quarto transistore TM3, TM4 in saturazione. Inoltre, il terzo transistore TM3 ha un proprio terminale di pozzo collegato con il terminale di pozzo del primo transistore TM1, mentre il quarto transistore TM4 ha un proprio terminale di pozzo collegato con il terminale di pozzo del secondo transistore TM2. Rispettivi terminali di sorgente del terzo e del quarto transistore TM3, TM4 sono collegati tra loro e ad un primo terminale di conduzione 22a di un circuito generatore di corrente 22, formando un ingresso di alimentazione 21 del circuito comparatore 20. Il circuito generatore di corrente comprende inoltre un secondo terminale di conduzione 22b, collegato ad un terminale di terra GND.

Preferibilmente, il primo e il secondo transistore TM1, TM2 sono tra loro uguali, cioà ̈ le rispettive aree di porta (“gate†) hanno lo stesso rapporto W/L (dove W à ̈ la larghezza di gate e L à ̈ la lunghezza di gate). Allo stesso tempo, anche il terzo e il quarto transistore TM3, TM4 sono tra loro uguali, cioà ̈ le rispettive aree di porta hanno lo stesso rapporto W/L (eventualmente diverso dal rapporto W/L del primo e del secondo transistore TM1, TM2). In questo modo, la tensione VCASCODEapplicata ai terminali di controllo del terzo e del quarto transistore genera correnti I1 e I2 attraverso il terzo e il quarto transistore TM3, TM4 sostanzialmente uguali tra loro. Per ridurre il consumo di corrente, il rapporto W/L del terzo e del quarto transistore TM3, TM4 à ̈ preferibilmente basso.

In uso, il circuito comparatore 20 opera come un amplificatore differenziale, comparando le tensioni presenti sui terminali di sorgente del primo e del secondo transistore TM1, TM2, cioà ̈ la tensione di alimentazione VDDe la tensione di uscita VOUT. Quando la tensione di uscita VOUTà ̈ minore della o uguale alla tensione di alimentazione VDD, il segnale di controllo VCTRpresente sul terminale di pozzo del secondo transistore TM2 assume valore logico basso “0†e comanda l’interruttore 14 in conduzione.

Quando invece la tensione VDDscende al di sotto della tensione di regolazione VREG, la tensione di uscita VOUTnon scende immediatamente al di sotto della tensione di regolazione VREG, in quanto le capacità presenti sull’uscita della pompa di carica 2 (generate da uno o più condensatori di accumulo, non mostrati poiché interni alla pompa di carica 2 e parti integranti di essa) mantengono temporaneamente il valore della tensione di uscita VOUTal valore di tensione che si stabilisce ai capi di tale/i condensatore/i di accumulo (preferibilmente il condensatore di accumulo à ̈ configurato in modo che ai suoi capi si stabilisca una tensione prossima alla tensione di regolazione VREG). Si genera in questo modo uno squilibrio tra la tensione di alimentazione VDDe la tensione di uscita VOUTtale da far scorrere attraverso il secondo transistore TM2 una corrente I2 maggiore di una corrente I1 che scorre attraverso il primo transistore TM1. Come conseguenza di ciò, poiché il primo e il secondo transistore TM1 e TM2 sono connessi a specchio di corrente, il segnale di controllo VCTRaumenta fino a raggiungere il valore della tensione di uscita VOUT(valore logico alto “1†) comandando l’interruttore 14 in interdizione.

Il circuito generatore di corrente 22, generante una corrente di polarizzazione IPOL=I1+I2, Ã ̈ controllato in funzionamento mediante un segnale di controllo alimentazione SH_supply, prelevato su un morsetto 23.

Come mostrato nelle figure 7a e 7b, il segnale di controllo alimentazione SH_supply à ̈ definito a partire da un segnale di orologio CLK avente frequenza compresa tra 500 kHz e 2 MHz, preferibilmente pari a 500 kHz. Il segnale di controllo alimentazione SH_supply comprende intervalli temporali TSin cui esso à ̈ a livello logico alto “1†alternati a intervalli temporali THin cui in cui à ̈ a livello logico basso “0†. Più in dettaglio, il livello logico “1†del segnale di controllo alimentazione SH_supply à ̈ attivato da ciascun fronte di salita e di discesa del segnale di orologio CLK.

Il segnale di controllo alimentazione SH_supply può essere generato a partire dal segnale di clock CLK utilizzando un circuito generatore di segnale di attivazione 30, ad esempio integrato nel blocco di controllo 16, del tipo mostrato in figura 8.

Il circuito generatore di segnale di attivazione 30 comprende un terminale di ingresso 31 (collegato a o corrispondente al terzo terminale di ingresso 16c del blocco di controllo 16), configurato per ricevere il segnale di orologio CLK, ad esempio un segnale di orologio CLK del tipo mostrato in figura 9a, avente duty cycle del 50% e frequenza pari a 500 kHz. Il segnale di orologio CLK viene quindi fornito in ingresso ad una invertitore 32 che genera su una sua uscita un segnale di orologio invertito /CLK (mostrato in figura 9b). Allo stesso tempo, il segnale di orologio CLK viene anche fornito in ingresso ad un blocco di ritardo 34, configurato per generare in uscita un segnale di orologio ritardato CLKR(figura 9c), ad esempio ritardato di 30 ns rispetto al segnale di orologio CLK. Il segnale di orologio ritardato CLKRà ̈ quindi fornito in ingresso ad un invertitore 36, che genera in uscita un segnale di orologio ritardato invertito /CLKR(figura 9d). Il segnale di orologio ritardato CLKRviene anche fornito in ingresso ad un primo blocco logico AND 38, insieme con il segnale di orologio negato /CLK. Il blocco logico AND 38 riceve su un primo ingresso il segnale di orologio ritardato CLKRe su un secondo ingresso il segnale di orologio negato /CLK; esso esegue quindi un’operazione logica di AND e fornisce in uscita un primo segnale intermedio S_INT1, avente valore logico alto “1†quando entrambi i segnali CLKRe /CLK hanno valore logico alto “1†(figura 9e). Il circuito generatore di segnale di attivazione 30 comprende inoltre un secondo blocco logico AND 40, configurato per ricevere su un primo ingresso il segnale di clock CLK e su un secondo ingresso il segnale di orologio ritardato invertito /CLKR, eseguire quindi un’operazione logica di AND e fornire in uscita un secondo segnale intermedio S_INT2, avente valore logico alto “1†quando entrambi i segnali CLK e /CLKRassumono valore logico alto “1†(figura 9f). Infine, il circuito generatore di segnale di attivazione 30 comprende un blocco logico 42, avente un primo ingresso configurato per ricevere il primo segnale intermedio S_INT1 ed un secondo ingresso configurato per ricevere il secondo segnale intermedio S_INT2. L’uscita del blocco logico 42 à ̈ il segnale di controllo alimentazione SH_supply, avente valore logico alto “1†quando almeno uno tra il primo segnale intermedio S_INT1 e il secondo segnale intermedio S_INT2 hanno valore logico alto “1†, e valore logico basso “0†altrimenti (figura 9g). Come si può notare dalle figure 9a-9g, il segnale di controllo alimentazione SH_supply ha un periodo pari alla metà del periodo del segnale di orologio CLK e duty cycle inferiore al duty cycle del segnale di orologio CLK, ad esempio compreso tra 1% e 10%, preferibilmente pari a 3%.

In uso, quando il segnale di controllo alimentazione SH_supply ha valore logico alto “1†, il circuito comparatore 20 à ̈ alimentato; viceversa, quando il segnale di controllo alimentazione SH_supply ha valore logico basso “0†, il circuito comparatore 20 non à ̈ alimentato.

Considerando, ad esempio, una frequenza del segnale di orologio CLK pari a 500 kHz (semiperiodo pari a 1 µs), il circuito comparatore 20 à ̈ alimentato per un intervallo temporale TS=30 ns ogni 1 µs (cioà ̈ 30 ns ogni semiperiodo del segnale di orologio CLK) e non à ̈ alimentato per la restante porzione del semiperiodo del segnale di orologio CLK considerato, cioà ̈ per TH=970 ns. L’intervallo temporale TSdurante il quale il circuito comparatore 20 à ̈ alimentato ha una durata tale da consentire una alimentazione sufficiente a mantenere operativo il circuito comparatore 20 anche durante l’intervallo temporale TH, con il vantaggio di ridurre considerevolmente il consumo di corrente del circuito comparatore 20.

La figura 10 mostra una forma di realizzazione del circuito generatore di corrente 22.

Il circuito generatore di corrente 22 comprende un generatore di corrente 26, di tipo noto, connesso ad un terminale di alimentazione (ad esempio, come mostrato in figura, al terminale di alimentazione 3 polarizzato a tensione VDD), e configurato per generare la corrente di polarizzazione IPOL. La corrente di polarizzazione IPOLfluisce verso un terminale di terra GND attraverso un primo transistore di polarizzazione TP1, di tipo nMOS, connesso a diodo, cioà ̈ con il terminale di controllo collegato al terminale di pozzo. Il circuito generatore di corrente 22 comprende inoltre un secondo transistore di polarizzazione TP2, avente un terminale di pozzo connesso ai terminali di sorgente del terzo e del quarto transistore TM3, TM4 e un terminale di sorgente connesso al terminale di terra GND tramite un transistore di alimentazione TC. Il primo e il secondo transistore di polarizzazione TP1, TP2 hanno i rispettivi terminali di controllo collegati tra loro e realizzano uno specchio di corrente.

Il transistore di alimentazione TC à ̈ comandato in conduzione e interdizione tramite il segnale di controllo alimentazione SH_supply, fornito al terminale di controllo del transistore di alimentazione TC. In dettaglio, il transistore di alimentazione TC à ̈ comandato in conduzione quando il segnale di controllo alimentazione SH_supply à ̈ a livello logico alto “1†(durante l’intervallo temporale TS), collegando il terminale di sorgente del secondo transistore di polarizzazione TP2 al terminale di terra GND, ed à ̈ comandato in interdizione quando il segnale di controllo alimentazione SH_supply à ̈ a livello logico basso “0†(durante l’intervallo temporale TH), interrompendo il collegamento tra il terminale di sorgente del secondo transistore di polarizzazione TP2 con il terminale di terra GND. In questo modo, comandando alternativamente in conduzione e interdizione il transistore di alimentazione TC, à ̈ possibile gestire efficacemente l’alimentazione fornita al blocco di controllo 16 e, in particolare, al circuito comparatore 20.

La figura 11 mostra un dispositivo di memoria 200 comprendente un primo e un secondo stadio a pompa di carica 100’, 100†analoghi allo stadio a pompa di carica 100 di figura 3. Il primo e il secondo stadio a pompa di carica 100’, 100†ricevono in ingresso il segnale di orologio CLK e forniscono in uscita un rispettivo segnale di uscita VOUT. Inoltre, il dispositivo di memoria 200 comprende una memoria 201, ad esempio una memoria programmabile e cancellabile elettricamente (“electrically erasable and programmable memory†) EEPROM. La memoria 201 ha un’architettura interna di tipo noto, comprendente una matrice di celle di memoria (non mostrate) collegate tra loro mediante linee di parola (“word lines†), disposte a formare righe della matrice, e linee di bit (“bit lines†), disposte a formare colonne della matrice. Per accedere alla memoria 201 per operazioni di lettura, il dispositivo di memoria 200 comprende un decodificatore di riga 204, configurato per ricevere in ingresso il segnale di uscita VOUTgenerato dal secondo stadio a pompa di carica 100†e un decodificatore di colonna 206, configurato per ricevere in ingresso il segnale di uscita VOUTgenerato dal primo stadio a pompa di carica 100’. Il primo stadio a pompa di carica 100’ à ̈ dunque collegato alle celle di memoria della memoria 201 attraverso l’interposizione del decodificatore di colonna 206, mentre il secondo stadio a pompa di carica 100†à ̈ collegato alle celle di memoria della memoria 201 attraverso l’interposizione del decodificatore di riga 204.

Da un esame delle caratteristiche del trovato realizzato secondo la presente invenzione sono evidenti i vantaggi che essa consente di ottenere.

In particolare, la presente invenzione consente una riduzione drastica dei consumi del circuito a pompa di carica 12 e del blocco di controllo 16. Infatti, la pompa di carica 2 opera solo quando necessario, cioà ̈ quando la tensione di uscita VOUTrichiesta à ̈ maggiore della tensione di alimentazione VDDfornita dal terminale di alimentazione 3, rimanendo invece spenta quando il suo funzionamento non à ̈ necessario, cioà ̈ quando la tensione di alimentazione VDDà ̈ maggiore o uguale alla tensione di uscita VOUTrichiesta. Inoltre, poiché il blocco di controllo 16 non à ̈ alimentato in modo continuo, ma ad intervalli temporali predefiniti, il consumo di corrente di tale blocco di controllo 16 à ̈ considerevolmente ridotto.

Inoltre, la pompa di carica à ̈ vantaggiosamente comandata in accensione e spegnimento senza la necessità uno o più segnali di abilitazione e/o spegnimento della pompa di carica 2 generati esternamente.

Risulta infine chiaro che al circuito regolatore qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, l’interruttore 14 può essere formato utilizzando un transistore di tipo nMOS. In questo caso, il secondo transistore TM2 ha il proprio terminale di controllo collegato al proprio terminale di pozzo, e il terminale di controllo e di pozzo del primo transistore TM1 non sono collegati. Secondo questa configurazione, il segnale di controllo VCTRassume valore logico basso “0†(aprendo l’interruttore 14) quando la tensione di alimentazione VDDà ̈ minore della tensione di uscita VOUTe valore logico alto “1†(chiudendo l’interruttore 14) quando la tensione di alimentazione VDDà ̈ maggiore della tensione di uscita VOUT.

Inoltre, il primo ed il secondo transistore TM1, TM2 e il terzo e il quarto transistore TM3, TM4, rispettivamente, possono avere dimensioni W/L delle rispettive aree di gate diverse tra loro, ma proporzionali. Ad esempio il secondo transistore TM2 può avere un rapporto W/L pari a N volte quello del primo transistore TM1. Allo stesso tempo, anche il quarto transistore TM4 ha un rapporto W/L pari a N volte quello del terzo transistore TM3. In questo caso, le correnti I1 e I2 non sono tra loro uguali, ma proporzionali.

Claims (17)

1. RIVENDICAZIONI 1. Stadio a pompa di carica (100) comprendente: - un circuito a pompa di carica (12) avente un terminale di alimentazione (3), configurato per ricevere una tensione di alimentazione (VDD), ed un terminale di uscita (2b), configurato per fornire una tensione di uscita (VOUT); - un blocco di controllo (16), comprendente un circuito comparatore (20) avente un primo ingresso di comparazione (16b), configurato per ricevere una prima tensione correlata alla tensione di alimentazione (VDD), un secondo ingresso di comparazione (16a), configurato per ricevere una seconda tensione correlata alla tensione di uscita (VOUT), ed un’uscita di comparazione (16d), configurata per generare un segnale di spegnimento pompa (VCTR) dipendente da un confronto fra la prima e la seconda tensione; - mezzi di spegnimento pompa (14) riceventi il segnale di spegnimento pompa (VCTR) e configurati per spegnere il circuito a pompa di carica (12); caratterizzato dal fatto che il blocco di controllo (16) comprende un ingresso di attivazione (23) configurato per ricevere un segnale di attivazione (SH_supply) presentante una pluralità di impulsi e attivante ripetutamente detto circuito comparatore (20).
2. 2. Stadio a pompa di carica secondo la rivendicazione 1, in cui il blocco di controllo (16) comprende inoltre un generatore di segnale di attivazione (30), configurato per ricevere in ingresso un segnale di orologio (CLK) e, sulla base di una temporizzazione definita da detto segnale di orologio, fornire in uscita il segnale di attivazione (SH_supply).
3. 3. Stadio a pompa di carica secondo la rivendicazione 1 o 2, in cui il circuito comparatore (20) ha un ingresso di alimentazione (21), ed il blocco di controllo (16) comprende inoltre un circuito di alimentazione (22), il circuito di alimentazione (22) essendo collegato all'ingresso di alimentazione (21) ed essendo configurato per ricevere il segnale di attivazione (SH_supply) e, sulla base del segnale di attivazione (SH_supply) ricevuto, alimentare il circuito comparatore (20) in modo discontinuo.
4. 4. Stadio a pompa di carica secondo la rivendicazione 3, in cui il circuito di alimentazione (22) comprende un interruttore di controllo (TC) avente un primo terminale di conduzione collegato all'ingresso di alimentazione (21), e un secondo terminale di conduzione collegato ad un terminale a potenziale di riferimento (GND), detto interruttore di controllo (TC) essendo controllato alternativamente in uno stato di conduzione (“ON-state†) e in uno stato di interdizione (“OFF-state†) mediante il segnale di attivazione (SH_supply), per collegare e scollegare alternativamente l'ingresso di alimentazione (21) al e dal terminale a potenziale di riferimento (GND).
5. 5. Stadio a pompa di carica secondo la rivendicazione 4, in cui il segnale di attivazione (SH_supply) à ̈ di tipo digitale periodico avente un primo valore logico in un primo intervallo temporale (TS) in cui l’interruttore di controllo (TC) à ̈ in uno stato acceso, ed un secondo valore logico in un secondo intervallo temporale (TH) in cui l’interruttore di controllo (TC) à ̈ in uno stato spento, il secondo intervallo temporale (TH) essendo scelto di durata tale da mantenere il circuito comparatore (20) in uno stato operativo acceso.
6. 6. Stadio a pompa di carica secondo una qualsiasi delle rivendicazioni precedenti, in cui il segnale di attivazione (SH_supply) presenta un duty-cycle inferiore al 50%.
7. 7. Stadio a pompa di carica secondo la rivendicazione 6 in cui il segnale di controllo presenta un duty-cycle compreso tra 1% e 10%.
8. 8. Stadio a pompa di carica secondo una qualsiasi delle rivendicazioni 3-5, in cui il circuito di alimentazione (22) comprende inoltre un transistore di polarizzazione (TP2), collegato tra il primo terminale di conduzione dell’interruttore di controllo (TC) e l’ingresso di alimentazione (21), e configurato per generare una corrente di polarizzazione (IPOL).
9. 9. Stadio a pompa di carica secondo una qualsiasi delle rivendicazioni precedenti, in cui il blocco di controllo (16) comprende inoltre uno specchio di corrente (TM1, TM2), avente un primo e un secondo terminale di ingresso (16b, 16a) e un primo e un secondo terminale di uscita, il primo terminale di ingresso (16b) dello specchio di corrente essendo collegato al terminale di alimentazione (3) del circuito a pompa di carica (12), il secondo terminale di ingresso (16a) dello specchio di corrente essendo collegato al terminale di uscita (2b) del circuito a pompa di carica (12), e uno tra il primo e il secondo terminale di uscita dello specchio di corrente essendo collegato all’uscita di comparazione (16d).
10. 10. Stadio a pompa di carica secondo la rivendicazione 9, in cui lo specchio di corrente comprende un primo e un secondo transistore (TM1, TM2), aventi un rispettivo primo terminale di conduzione, un rispettivo secondo terminale di conduzione e un rispettivo terminale di controllo, detti primi terminali di conduzione formando rispettivamente il primo (16b) e il secondo (16a) ingresso di comparazione del blocco di controllo (16), detti terminali di controllo del primo e del secondo transistore (TM1, TM2) essendo tra loro collegati ed essendo inoltre collegati al secondo terminale di conduzione di uno tra il primo e il secondo transistore (TM1, TM2); detto blocco di controllo (16) comprendendo inoltre una prima sorgente di corrente (“current source†) (TM3), collegata al secondo terminale di conduzione del primo transistore (TM1), e una seconda sorgente di corrente (TM4), collegata al terminale di conduzione del secondo transistore (TM2), detto circuito di alimentazione (22) essendo collegato al primo terminale di uscita dello specchio di corrente tramite la prima sorgente di corrente (TM3) e al secondo terminale di uscita dello specchio di corrente tramite la seconda sorgente di corrente (TM4).
11. 11. Stadio a pompa di carica secondo una qualsiasi delle rivendicazioni precedenti, in cui i mezzi di spegnimento (14) comprendono un interruttore di bypass (14), avente un primo terminale di conduzione collegato al terminale di alimentazione (3), un secondo terminale di conduzione collegato al terminale di uscita (2b) e un terminale di controllo collegato all’uscita di comparazione (16d) e configurato per ricevere il segnale di spegnimento pompa (VCTR).
12. 12. Memoria comprende lo stadio a pompa di carica secondo una qualsiasi delle rivendicazioni 1-11.
13. 13. Metodo di comando di uno stadio a pompa di carica, comprendente le fasi di: - ricevere, da parte di un circuito a pompa di carica (12), una tensione di alimentazione (VDD); - generare, da parte del circuito a pompa di carica (12), una tensione di uscita (VOUT); - ricevere, da parte di un blocco di controllo (16), una prima tensione correlata alla tensione di alimentazione (VDD) ed una seconda tensione correlata alla tensione di uscita (VOUT); - generare, da parte del blocco di controllo (16), un segnale di spegnimento pompa (VCTR) dipendente da un confronto fra la prima e la seconda tensione; caratterizzato dalla fase di: - attivare ripetutamente il blocco di controllo (16) mediante un segnale di attivazione (SH_supply) presentante una pluralità di impulsi.
14. 14. Metodo secondo la rivendicazione 13, in cui il blocco di controllo (16) comprende un circuito comparatore (20) configurato per comparare tra loro la prima e la seconda tensione e, sulla base di detta comparazione, generare il segnale di spegnimento pompa (VCTR), ed in cui la fase di attivare ripetutamente il blocco di controllo (16) di controllo (16) comprende alimentare il circuito comparatore (20) in modo discontinuo.
15. 15. Metodo secondo la rivendicazione 14, in cui il segnale di attivazione (SH_supply) presenta, durante un primo intervallo temporale (TS), un primo valore logico di alimentazione del circuito comparatore (20) e, durante un secondo intervallo temporale (TH), un secondo valore logico provocante un'interruzione dell’alimentazione del circuito comparatore (20).
16. 16. Metodo secondo una qualsiasi delle rivendicazioni 13-15, in cui il segnale di attivazione (SH_supply) ha un duty cycle minore del 50%.
17. 17. Metodo secondo la rivendicazione 16, in cui il segnale di attivazione (SH_supply) ha un duty cycle compreso tra 1% e 10%.