ITTO20010693A1 - Dispositivo e metodo per la generazione di segnali numerici sincroni con minimizzazione del ritardo di fase, in sistemi di controllo con com - Google Patents

Description

D E S C R I Z I O N E

del brevetto per invenzione industriale

La presente invenzione si riferisce ad un dispositivo e ad un metodo per la generazione di segnali numerici sincroni, con minimizzazione del ritardo di fase in sistemi di controllo con compensazione in anello aperto .

Come è noto, l'impiego di sistemi di controllo di tipo numerico sta divenendo sempre più frequente in vari campi. Rispetto ai tradizionali sistemi di controllo puramente analogici, infatti, i sistemi di controllo numerici risultano estremamente — versatili e, inoltre, sono molto spesso più semplici da progettare, meno soggetti a guasti e meno costosi. Nei sistemi numerici di controllo, in pratica, un microprocessore (o DSP, dall'inglese "Digital Signal Processor") riceve attraverso un convertitore analogico-digitale un segnale misurato, correlato a una grandezza da controllare presente in un sistema controllato e campionato con una prefissata frequenza di controllo. Il segnale misurato viene elaborato numericamente per generare un segnale di controllo (avente frequenza pari alla frequenza di controllo), che viene fornito ad un attuatore per modificare lo stato del sistema controllato e mantenere la grandezza da controllare in prossimità di un valore obiettivo .

Perché i sistemi di controllo numerici siano efficaci, occorre tuttavia realizzare convertitori analogico-digitale accurati, che permettano di convertire con sufficiente precisione i segnali forniti dai sensori e/o trasduttori presenti. Nei convertitori analogicodigìtale tradizionali, questo scopo è raggiunto attraverso la generazione di una pluralità di tensioni di riferimento, i cui valori sono normalmente determinati da ben precisi valori di rapporti resistivi o capacitivi. D'altra parte, la fabbricazione di componenti resistivi e capacitivi di valore controllato ("matching") richiede l'impiego di fasi di lavorazione sofisticate e costose, per minimizzare le inevitabili dispersioni di processo. Inoltre, occorre che tutti i componenti resistivi o capacitivi utilizzati per generare le tensioni di riferimento rispondano in modo omogeneo a sollecitazioni esterne, ad esempio di tipo termico.

Per superare i problemi esposti, convertitori analogico-digitale di tipo sigma-delta vengono in alcuni casi preferiti ai convertitori analogico-digitale tradizionali. I convertitori sigma-delta presentano, infatti, una struttura circuitale molto semplice e normalmente richiedono la generazione di una sola tensione di riferimento: la loro realizzazione richiede quindi fasi di lavorazione meno complesse e costose e, inoltre, i convertitori sigma-delta) sono meno sensibili a variazioni di processo.

L'impiego di tali convertitori comporta però alcuni problemi. È infatti noto che un convertitore sigmadelta riceve in ingresso un segnale analogico e fornisce in uscita una sequenza di bit, che rappresentano il segno delle variazioni del segnale analogico ad ogni ciclo di funzionamento del convertitore. Per ricostruire un campione rappresentativo del valore del segnale analogico in un determinato istante, occorre innanzi tutto sovracampionare il segnale analogico stesso, alimentando al convertitore sigma-delta un segnale di temporizzazione avente frequenza maggiore della frequenza di controllo; quindi, mediante un decimatore, è necessario filtrare la sequenza di bit fornita dal convertitore sigma-delta e selezionare campioni filtrati, eliminando i campioni in eccesso, in modo da ottenere un segnale decimato avente una frequenza di decimazione uguale alla frequenza di controllo richiesta.

Normalmente, però, la frequenza di decimazione è solo approssimativamente uguale alla frequenza di controllo, in quanto è impossibile garantire che la frequenza del segnale di temporizzazione sia esattamente pari a un multiplo intero della frequenza di campionamento stessa. Di conseguenza, può accadere che, in alcuni cicli di controllo, al microprocessore non venga fornito alcun campione del segnale decimato oppure che, al contrario, un campione più recente sovrascriva un campione più vecchio, non ancora utilizzato dal microprocessore .

Per maggiore chiarezza, un caso in cui la frequenza di decimazione è minore della frequenza di controllo è illustrato nelle figure 1a-1e, che mostrano, rispettivamente: l'andamento di un segnale di temporizzazione, sincrono con il segnale di controllo e attivante cicli di controllo (figura la); una sequenza di impulsi di decimazione (figura lb); commutazioni del segnale decimato (figura le); la latenza dei campioni del segnale decimato, ossia gli intervalli di tempo intercorrenti fra ciascun istante di decimazione e l'istante in cui il campione selezionato viene reso disponibile al microprocessore (figura ld); gli istanti in cui viene fornito un nuovo valore del segnale di controllo (figura 1e).

Come si nota, in alcuni cicli di controllo non viene prelevato alcun campione (non sono presenti impulsi di decimazione); di conseguenza, nei cicli di controllo immediatamente successivi il microprocessore non è in grado di fornire nuovi valori del segnale di controllo e si verificano cicli di attesa, in cui non vengono effettuate azioni di controllo.

D'altra parte, è noto che la presenza ricorrente di cicli di attesa, in cui non possono essere eseguite azioni di controllo, degrada significativamente le prestazioni del sistema di controllo. In ogni caso, la latenza dei campioni è variabile e non predicibile, mentre dovrebbe essere sempre minimizzata e mantenuta costante. Infatti, tale latenza influisce notevolmente sul ritardo di fase del segnale di controllo e quindi può compromettere la stabilità del sistema di controllo .

In alternativa, è possibile effettuare una conversione di frequenza, prima che i dati generati vengano letti dal microprocessore. In questo caso, la sequenza di campioni forniti dal convertitore sigma-delta viene inizialmente filtrata con un filtro ricostruttore, per generare una sequenza di campioni ricostruiti, e quindi espansa, inserendo fra due campioni successivi un primo prefissato numero intero L di campioni nulli, corrispondenti a istanti compresi in uno stesso intervallo di campionamento. La sequenza di dati espansa viene quindi filtrata mediante un filtro di tipo passa-basso, in modo da sostituire i campioni nulli con campioni filtrati. In seguito, viene effettuata una decimazione della sequenza di dati espansa, mantenendo un campione ogni M (M essendo un secondo prefissato numero intero) ed eliminando tutti gli altri. Scegliendo i numeri L e M in modo che sia rispettata la condizione

dove Fc è la frequenza di controllo e Fs è la frequenza della sequenza di campioni ricostruiti, la sequenza di dati decimata ha frequenza pari alla frequenza di con-trollo Fc e può quindi essere utilizzata per generare il segnale di controllo.

Tuttavia, anche la conversione di frequenza causa un aumento del margine di fase e quindi incide negativamente sulla stabilità del sistema di controllo. Inoltre, la conversione di frequenza viene effettuata mediante microprogrammi ("firmware") e ciò comporta sia problemi di ingombro, in quanto occorre prevedere memorie non volatili, sia un aumento della potenza di elaborazione richiesta.

Da quanto sopra spiegato, è evidente che l'impiego di convertitori sigma-delta non correttamente sincronizzati comporta difficoltà anche gravi. In particolare, nei sistemi di controllo la stabilità può essere compromessa .

Scopo della presente invenzione è superare gli inconvenienti descritti.

Secondo la presente invenzione vengono realizzati un dispositivo e un metodo per la generazione di segnali numerici sincroni, con minimizzazione dello sfasamento, come definiti nella rivendicazione 1 e, rispettivamente, 12.

Per una migliore comprensione dell'invenzione, ne viene ora descritta una forma di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- le figure 1a-1e mostrano andamenti temporali di grandezze presenti in un sistema di controllo di tipo noto;

- la figura 2 mostra una vista prospettica semplificata di un sistema di lettura e scrittura per un disco rigido;

- la figura 3 è uno schema a blocchi semplificato di un dispositivo per la compensazione di disturbi;

- la figura 4 è uno schema a blocchi più dettagliato di una parte dello schema di figura 3, in cui è presente un dispositivo di sincronizzazione secondo la presente invenzione

- la figura 5 è uno schema a blocchi dettagliato di una parte dello schema di figura 4;

- le figure 6a-6e mostrano andamenti temporali di un primo insieme di grandezze presenti nel dispositivo delle figure 3-5;

- la figura 7 è uno schema a blocchi dettagliato di una parte dello schema di figura 4;

- le figure 8a-8d mostrano andamenti temporali di un terzo insieme di grandezze presenti nel dispositivo delle figure 3-5 e 7;

- le figure 9a-9e mostrano andamenti temporali di un secondo insieme di grandezze presenti nel dispositivo delle figure 3-5 e 7;

- la figura 10 mostra l'andamento temporale di una delle grandezze delle figure 6a-6e, 9a-9e in un diverso intervallo di tempo;

- le figure lla-llc mostrano andamenti temporali di grandezze presenti in una variante dell'invenzione; e

- la figura 12 mostra l'andamento temporale di una delle grandezze delle figure 11a-11c in un diverso intervallo di tempo.

Nelle forme di realizzazione qui descritte, l'invenzione è impiegata in un dispositivo di lettura e scrittura di dischi rigidi; ciò non si deve comunque considerare limitativo, in quanto l'invenzione può essere utilizzata anche in campi differenti.

Con riferimento alla figura 2, è indicato nel suo complesso con il numero 1 un dispositivo di lettura e scrittura di dischi rigidi, alloggiato all'interno di un involucro 2 e comprendente una pluralità di dischi magnetici 7, un gruppo attuatore-testine 4 e una scheda di controllo 5.

I dischi magnetici 7 sono montati coassiali e angolarmente solidali su un albero 8 di un motore (non mostrato) ; inoltre, informazioni di controllo sono memorizzate, in modo di per sé noto, in prefissati settori di controllo 9 dei dischi magnetici 7.

II gruppo attuatore-testine 4 comprende un supporto girevole 13 (generalmente noto con il nome di E-block, per via della sua forma), una pluralità di bracci di sospensione 11, solidalmente collegati al supporto girevole 13, e una pluralità di testine R/W 12, portate da rispettivi bracci di sospensione 11 e, in uso, disposte ciascuna affacciata ad una rispettiva superficie dei dischi magnetici 7, per la lettura e la scrittura. Un motore 14 è collegato e aziona il supporto girevole 13 per posizionare le testine R/W 12 su una traccia dati 15 desiderata.

La scheda di controllo 5 è portata dall'involucro 2 e comprende un'unità di controllo 16 e un gruppo sensore 17. Inoltre, la scheda di controllo 5 è collegata al motore 14 per mezzo di un connettore 18 di tipo noto.

Come mostrato in figura 3, l'unità di controllo 16 comprende una unità logica 20, un controllore 21, un blocco di compensazione 22, un nodo sottrattore 23 e un nodo sommatore 24.

L'unità logica 20 genera, in modo noto, un segnale di riferimento SREF indicativo di una posizione obiettivo nella quale le testine di lettura 12 devono essere portate. Il nodo sottrattore 23 riceve il segnale di riferimento SREF e un segnale di posizione SPOS fornito su un'uscita del gruppo attuatore-testine 4, pure in modo noto. L'uscita del nodo sottrattore 23 è collegata ad un ingresso del controllore 21; quest'ultimo presenta inoltre una prima uscita, collegata al nodo sommatore 24 e fornente un segnale di controllo SCONTR, e una seconda uscita 21a, collegata con un ingresso 17a del sensore 17 e fornente impulsi di richiesta campioni SRQ . Inoltre, un ingresso del gruppo attuatore-testine 4 è collegato al nodo sommatore 24.

Il gruppo sensore 17, che verrà descritto in dettaglio più avanti con riferimento alla figura 4 ed è preferibilmente realizzato tramite un singolo dispositivo integrato, presenta un'uscita collegata a un ingresso del blocco di compensazione 22. Inoltre, quando viene fornito un impulso di richiesta campioni SRQ, il gruppo sensore 17 fornisce sulla propria uscita un segnale di accelerazione SAcc, rappresentativo di un'accelerazione A dovuta a forze di disturbo intervenenti sul dispositivo di lettura e scrittura 1, come ad esempio vibrazioni meccaniche. Il blocco di compensazione 22, a sua volta, presenta un'uscita collegata al nodo sommatore 24 e fornente un segnale di compensazione SCOMP.

In questo modo, il gruppo sensore 17 e il blocco di compensazione 22 formano una linea di compensazione 27 in anello aperto; inoltre il controllore 21, il gruppo attuatore-testine 4 e i nodi sottrattone 23 e sommatore 24 formano un anello di controllo 25.

Il segnale di posizione SPOS fornito dal gruppo attuatore-testine 4 è rappresentativo della distanza delle testine di lettura 12 da una posizione di centro traccia e viene generato quando le testine di lettura 12 sorvolano i settori di controllo 9 dei dischi magnetici 7. In particolare, il segnale di posizione SPOS viene ottenuto, in modo noto, campionando un segnale di tipo analogico con una frequenza di controllo (o, equivalentemente, con un periodo di controllo TCONTR), determinata dalla velocità di rotazione dei dischi 7 e dal numero di settori di controllo 9 presenti. Ad esempio, in un disco avente velocità angolare pari a 5400 rpm e 60 settori di controllo, la frequenza di controllo è pari a 5400 Hz. I segnali di errore SERR e di controllo SCONTR, generati all'interno dell'anello di controllo 25, sono sincroni con il segnale di posizione SPOS· Inoltre, anche gli impulsi di richiesta campioni SRQ sono genera-ti alla frequenza di controllo (ossia uno per ogni periodo di controllo TCONTR).

Il nodo sottrattore 23 sottrae il segnale di posi-zione SPOS dal segnale di riferimento SREF e genera un segnale di errore SERR; tale segnale di errore SERR viene poi utilizzato nel controllore 21 per ottenere il segnale di controllo SCONTR, utilizzando una qualunque tec-nica di controllo nota (ad esempio una tecnica di tipo PID) \

Il nodo sommatore 24 riceve il segnale di control-lo SCONTR e il segnale di compensazione SCONP (fra loro sincronizzati) e, sommandoli, genera un segnale di at-tuazione SATT, che viene fornito al gruppo attuatoretestine 4 per correggere la posizione delle testine di lettura 12.

Con riferimento alla figura 4, il gruppo sensore 17 comprende un elemento rilevatore 30, uno stadio dì acquisizione 31, un circuito di temporizzazione 32, un oscillatore 33 e un circuito di interfaccia 35.

L'elemento rilevatore 30, preferibilmente formato da un sensore di accelerazione di tipo rotazionale e realizzato con tecnologia MEMS (MicroElectro-Mechanical System), rileva la componente rotazionale dell'accelerazione A cui viene sottoposto il dispositivo di lettura e scrittura 1, ad esempio a causa di vibrazioni meccaniche, e presenta un'uscita fornente un segnale analogico di misura VM, correlato all'accelerazione A.

Lo stadio di acquisizione 31 è collegato fra l'elemento rilevatore 30 e l'interfaccia 35 e comprende un convertitore analogico-digitale 37, preferibilmente del tipo sigma-delta, un decimatore 38, un filtro numerico 39 e un predittore 40, collegati in cascata fra loro. Inoltre, il convertitore analogico-digitale 37 presenta un'uscita di controllo 37c collegata a un ingresso di controllo dell'elemento rilevatore 30. In questo modo, l'elemento rilevatore 30 e il convertitore analogico-digitale 37 formano un anello di acquisizione di tipo sigma-delta, di tipo di per sé noto e descritto, ad esempio, in "A Three Axis Micromachined Accelerometer with a CMOS Position-Sense Interface and Digital Offset-Trim Electronics", di M. Lemkin e B. Boser, IEEE Journal of Solid State Circuits, Voi 34, N. 4.

L'interfaccia 35 ha un ingresso formante l'ingresso 17a del sensore 17 e ricevente dal controllore 21 gli impulsi di richiesta campioni SRQ, che vengono inoltrati a un ingresso di richiesta dati 40a del predittore 40.

Il circuito di temporizzazione 32 presenta un in-gresso 32a selettivamente collegabile, attraverso un selettore 36 comandato in modo di per sé noto, a un piedino di temporizzazione 34, sul quale è presente un segnale di temporizzazione sorgente esterno CKEXT, e a un'uscita dell'oscillatore 33, fornente un segnale di temporizzazione sorgente interno CKINT. Inoltre, il cir-cuito di temporizzazione 32 ha una prima uscita 32b, collegata a un ingresso di temporizzazione 37a del convertitore analogico-digitale 37 e fornente un segnale di temporizzazione di pilotaggio CKS, avente una fre-quenza di pilotaggio e un periodo di pilotaggio; una seconda uscita 32c, collegata a ingressi di temporizza -zione 38a, 40b del decimatore 38 e, rispettivamente, del predittore 40 e fornente un segnale di temporizzazione di conversione CKBS, avente una frequenza di conversione, maggiore della frequenza di controllo, e un periodo di conversione TBS; e una terza uscita 32d, col-legata a un ingresso di decimazione 38b del decimatore 38 e a ingressi di temporizzazione 39a, 40c del filtro numerico 39 e, rispettivamente, del predittore 40 e fornente un segnale di temporizzazione di decimazione CKDEC, avente una frequenza di decimazione e un periodo di decimazione TDEC.

I segnali di temporizzazione di pilotaggio CKS, di conversione CKBS e di decimazione CKDEC sono generati dal circuito di temporizzazione 32 in modo di per sé noto mediante divisione di frequenza del segnale di temporizzazione sorgente CKINT, CKEXT selezionato. Pertanto, il periodo di decimazione TDEC è pari a un multiplo in-tero N del periodo di conversione TBS; preferibilmente, il multiplo intero N è una potenza di 2 ed è maggiore di 8 (ad esempio N=2<5>=32). Inoltre, la frequenza di conversione del segnale di temporizzazione di conversione CKBS e la frequenza di decimazione del segnale di temporizzazione di decimazione CKDEC sono indipendenti dalla frequenza di controllo del segnale di controllo SCONTR, dato che sono generati da sorgenti diverse e ti-picamente asincrone.

II convertitore analogico-digitale 37 riceve su un ingresso di segnale 37b il segnale analogico di misura VM e, utilizzando il segnale di temporizzazione di pi-lotaggio Ts come segnale di temporizzazione interna, fornisce su un'uscita 37d un segnale campionato BS, formato da un flusso di bit prodotti alla frequenza di conversione (un bit ad ogni periodo di conversione TBS)· In particolare, dato che il convertitore analogicodigitale 37 è di tipo sigma-delta, i singoli bit del segnale campionato BS sono correlati al segno delle variazioni del segnale analogico di misura VM e risentono di una componente di rumore di quantizzazione che, come è noto al tecnico del ramo, in un convertitore sigmadelta viene traslata ad alta frequenza ("noise shaping").

Il decimatore 38, in modo di per sé noto, effettua un filtraggio del segnale campionato BS ricevuto dal convertitore analogico-digitale 37 per ricostruire un segnale numerico sovracampionato, in cui ogni campione è formato da un prefissato numero di bit, ed eliminare componenti di spettro di alta frequenza, introdotte dal campionamento del segnale analogico di misura VM. Senza l'eliminazione di tali componenti, infatti, la decimazione produrrebbe un ripiegamento delle componenti \di alta frequenza dello spettro ("folding"), che, come noto, peggiora il rapporto segnale/rumore. Inoltre, in corrispondenza di fronti del segnale di temporizzazione di decimazione CKDEC, il decimatore 38 seleziona un campione per fornirlo ad un ingresso dati 39b del filtro numerico 39 (in pratica, viene selezionato un campione ogni N, mentre gli altri N-1 campioni vengono eliminati) .

Il filtro numerico 39, preferibilmente un filtro autoregressivo del secondo ordine (o filtro IIR a risposta all'impulso infinita) di tipo noto, filtra i dati ricevuti dal decimatore 38 in modo da eliminare le componenti residue di rumore in alta frequenza ed effettuare un*equalizzazione della fase nella banda di interesse (ad esempio estendentesi da 0 a 800 Hz). Ciò permette di compensare e dì ridurre al minimo il ritar-do di fase introdotto dal decimatore 38.

Secondo l'invenzione, il predittore 40 riceve dal filtro numerico 39 un segnale rilevato formato da una sequenza di campioni rilevati X0/ X1 , Xj-1, XJ generati alla frequenza di decimazione (pari a 1/TDEC) , ne memo-rizza un prefissato numero e, utilizzando una funzione di predizione e gli ultimi campioni rilevati X0, X1,..., Xj-i, Xj memorizzati, ad ogni periodo dì conversione TBs calcola una stima del segnale di accelerazione SACC ,, come spiegato più in dettaglio nel seguito; quindi, ad ogni periodo di controllo TCONT, seleziona un campione stimato S'ACC· In particolare, il predittore 40 utilizza un campione rilevato corrente Xj e almeno un campione rilevato passato X0, X1,..., XJ-1 .

Quando il controllore 21 genera un impulso di richiesta campioni SRQ, il più recente fra i campioni stimati S’ACC calcolati dal predittore 40 viene fornito all'interfaccia 35 e quindi reso disponibile al blocco di compensazione 22 come nuovo campione del segnale di ac-celerazione SACC-Con riferimento alla figura 5, il predittore 40 comprende un elemento di memoria 41, un blocco stimatore 42 e un registro 43. In questo caso, il blocco stimatore 42 approssima mediante una funzione a gradini la retta interpolante il campione rilevato passato Xj-i e XJ, cioè i due campioni rilevati più recenti, forniti al predittore 40 in successivi istanti di rilevamento J-1 e, rispettivamente, J; inoltre, l'elemento di memoria 41 contiene un solo campione rilevato, che viene aggiornato a ogni periodo di decimazione TDEC, ad esempio in corrispondenza di commutazioni del segnale CKDEC.

Più in dettaglio, l'elemento di memoria 41 e il blocco stimatore 42 hanno rispettivi ingressi dati correnti 41a, 42a collegati all'uscita del filtro-numerίco 39, in modo da ricevere, ad ogni periodo di decimazione TDEC, il campione rilevato XJ. Inoltre, l'elemento di memoria 41 presenta un ingresso di temporizzazione collegato con l'ingresso di temporizzazione 40c del predittore 40, per ricevere il segnale di temporizzazione di decimazione CKDEC. Il blocco stimatore 42 presenta un ingresso dati passati 42b collegato a un'uscita dell'elemento di memoria 41, che fornisce il campione rilevato passato XJ-1, generato e memorizzato all'istante di rilevamento J-1; un ingressi di temporizzazione col-legati agli ingressi di temporizzazione 40b, 40c del predittore 40 per ricevere i segnali di temporizzazione di conversione CKBS e, rispettivamente, di temporizzazione di decimazione CKDEC e un'uscita 42d collegata a un ingresso dati del registro 43 e fornente i campioni stimati S "ACC da selezionare.

Un ingresso di lettura 43a e un'uscita 43b del registro 43 sono collegati all'interfaccia 35 per riceve-re gli impulsi di richiesta dati S'RQ e, rispettivamente, fornire i campioni stimati S"ACC da selezionare. In pratica, il registro 43 funge da elemento di selezione per selezionare un campione stimato S,ACC quando riceve un impulso di richiesta campioni SRQ.

Il blocco stimatore 42 calcola i campioni stimati S "ACC da selezionare in base alla funzione di predizione lineare :

(1)

dove K è un contatore che indica istanti di conversione successivi all'ultimo istante di rilevamento J (si vedano in proposito le figure 6a-6c); in particolare, il contatore K viene azzerato ad ogni periodo di decimazione TDEC e incrementato unitariamente ad ogni periodo di conversione TBS, fino a raggiungere il valore N-l. Dato che, come accennato in precedenza, il periodo di decimazione TDEC e il periodo di conversione TBS sono legati dalla relazione TBS = TDEC/N, la funzione di predizione lineare (1) può essere scritta come segue:

(2

Preferibilmente, il blocco stimatore 41 implementa la funzione di predizione lineare (2) direttamente in "hardware", in modo chiaro al tecnico del ramo, ad esempio (figura 7) utilizzando blocchi sommatori, sot-trattoti, divisori e un registro che può essere azzerato mediante un segnale di reset sincrono con il segnale di temporizzazione di decimazione CKDEC ed è temporizzato con il segnale di temporizzazione di conversione CKBS (figure 8a-8d).

Ad ogni istante di rilevamento J (cioè ad ogni ciciò del segnale di temporizzazione di decimazione

CKDEC), il blocco stimatore 43 riceve l'ultimo campione rilevato XJ dall'elemento di memoria 41 e il campione rilevato XJ-1 passato, generato all'istante di rilevamento J-1 dal filtro numerico 39. Quindi, ad ogni istante di conversione K successivo all'istante di rilevamento J, il blocco stimatore 43 calcola uno dei campioni stimati S"ACC da selezionare utilizzando la funzione di predizione lineare (2) e lo fornisce sulla propria uscita 42d.

Quando il registro 43 riceve al proprio ingresso di lettura 43a un impulso di richiesta campioni SRQ, il campione stimato S"ACC da selezionare presente al suo ingresso (ossia il più recente) viene memorizzato fino al successivo impulso di richiesta campioni SRQ (per un intervallo di tempo pari a TCONTR) e fornito all'interfaccia 35 e quindi al blocco di compensazione 22. Il registro 43 viene perciò utilizzato come selettore controllato dal controllore 21 mediante gli impulsi di richiesta campioni SRQ; inoltre, il segnale di accelerazione SACC è formato dalla sequenza dei campioni stimati

S'ACC selezionati, che coincidono con i campioni stimati

S "ACC da selezionare presenti all'ingresso del registro 43 negli istanti in cui vengono generati gli impulsi di richiesta campioni SRQ.

In pratica, utilizzando le informazioni contenute negli ultimi campioni rilevati XJ, XJ-1, il sensore 17 stima il valore del segnale di accelerazione SACC e ag-giorna la stima ad ogni istante di conversione K suc-cessivo all'istante di rilevamento J. Pertanto, il va-lore del segnale di accelerazione SACC fornito di volta in volta al blocco di compensazione 22 quando viene generato un impulso di richiesta dati SRQ rappresenta la stima disponibile più aggiornata, ossia la stima del valore che il segnale di accelerazione SACC dovrebbe as-sumere se venisse rilevato un campione all'istante di conversione K. Inoltre, tale stima è anche accurata e affidabile, in quanto due successivi campioni rilevati XJ, XJ-1 sono fra loro fortemente correlati, poiché derivano da un marcato sovracampionamento la grandezza da misurare, ossia dell'accelerazione A. Infatti, la fre-quenza di decimazione alla quale i campioni rilevati X0, X1,..., XJ vengono prodotti (tipicamente da 5 KHz a 20 KHz e oltre) è notevolmente superiore alla massima frequenza presente nello spettro dell'accelerazione A (circa 800Hz, per cui la frequenza di campionamento mi-nima richiesta è di circa 1.6 KHz)

Di conseguenza, anche se il segnale di controllo

SCONTR non è sincrono con il segnale di temporizzazione di decimazione CKDEC che determina la frequenza con 3⁄4cui vengono generati i campioni rilevati X0, X1,..., XJ , il segnale di accelerazione SACC è comunque reso sincrono con il segnale di posizione SPOs e il segnale di con-trollo SCONTR (figure 9a-9e). Infatti, ad ogni periodo di controllo TCONTR il controllore 21 genera esattamente un impulso di richiesta campioni SRQ.

Inoltre, la latenza L dei campioni stimati S'ACC viene minimizzata, in quanto ad ogni impulso di richiesta campioni SRQ viene immediatamente reso disponibile il campione stimato più recente.

In figura 10 è mostrato, a titolo di esempio, l'andamento dei campioni stimati S"ACC da selezionare generati utilizzando la funzione di predizione lineare, nel caso in cui l'accelerazione A sia sinusoidale. Per semplicità i campioni stimati S"ACC da selezionare gene-rati in uno stesso periodo di decimazione TDEC sono illustrati con segmenti di retta.

Da quanto sopra esposto, risulta chiaramente che l'invenzione presenta i seguenti vantaggi.

In primo luogo, vengono migliorate la precisione della linea di compensazione 27 e la stabilità dell'anello di controllo 25, in quanto viene sostanzialmente ridotto il ritardo di fase del segnale di accelerazione SACC· Ciò è dovuto al fatto che i campioni sti-mati S"ACC da selezionare sono generati con frequenza elevata, preferibilmente pari alla frequenza del segna-le campionato BS fornita dal convertitore analogicodigitale 37; in questo modo, ad ogni impulso di richiesta campioni SRQ il campione stimato S'ACC selezionato che viene fornito all'interfaccia 35 è generato nell'ultimo periodo di conversione TBS (pari a TDEC/N). In pratica, si verifica che, grazie alla correlazione esistente tra i campioni Xj, l'errore commesso approssimando il segnale di accelerazione SACC con una funzione di predizione è meno significativo dell'errore che si commette utilizzando campioni effettivamente rileva-ti (non approssimati), ma resi disponibili con un ritardo considerevole, rispetto alla durata del periodo di controllo TCONTR. Inoltre, il dispositivo garantisce che in ogni ciclo di controllo venga generato esatta-mente un campione del segnale di accelerazione SACC evitando che in taluni cicli la compensazione in anello aperto fallisca o campioni vengano sovrascritti.

Un ulteriore vantaggio è dato dal fatto che sia il circuito di temporizzazione 32, sia il predittore 40 sono semplici da realizzare e richiedono un ridotto ingombro d'area.

Risulta infine evidente che al dispositivo descritto possono essere apportate modifiche e varianti, senza uscire dall'ambito della presente invenzione.

In particolare, il predittore 40 può utilizzare una funzione di predizione diversa da quella descritta in precedenza. Ad esempio, può essere impiegata una funzione di predizione quadratica che approssima la parabola interpolante gli ultimi tre campioni rilevati XJ, XJ-1, XJ-2, generati rispettivamente agli istanti di rilevamento J, J-1 e J-2 (si faccia riferimento alle figure 11a-11c). In questo caso, i campioni stimati S"ACC da selezionare sono ricavati in base all'equazione:

(3)

dove A, B e C sono tre coefficienti dati dalle equazioni :

(4)

Anche in questo caso, la funzione di predizione quadratica può essere implementata direttamente in "hardware" in modo chiaro al tecnico del ramo.

Inoltre, l'elemento di memoria 41 contiene due campioni rilevati ed è del tipo FIFO ("First In First Out") , ad esempio un registro a scorrimento; ad ogni periodo di decimazione TDEC, l'ultimo campione rilevato XJ viene memorizzato e il campione rilevato XJ-2 viene eliminato.

In figura 12 è mostrato, a titolo di esempio, l'andamento dei campioni approssimati S"ACC da selezio-nare generati utilizzando la funzione di predizione quadratica, nel caso in cui l'accelerazione A sia sinusoidale. Per semplicità i campioni stimati S"ACC da se-lezionare generati in uno stesso periodo di decimazione

TDEC sono illustrati con archi di parabola.

Per ridurre la potenza assorbita dal dispositivo, è possibile attivare il blocco stimatore 42 soltanto in prossimità di una richiesta di campioni. A tal fine, può essere sfruttato il segnale di abilitazione che viene comunemente utilizzato per abilitare, in modo noto, l'interfaccia 35 quando occorre un nuovo campione. Tale segnale di abilitazione può essere fornito anche al blocco stimatore 42, in modo da attivare quest'ultimo solo quando è abilitata l'interfaccia 35.

Inoltre, l'invenzione può essere applicata in tutti i casi in cui occorre generare un segnale numerico sincronizzato, sia in frequenza, sia in fase, ad un segnale numerico di riferimento.

Claims (22)

1. R I V E N D I C A Z I O N I 1. Dispositivo per la generazione di segnali numerici sincroni, comprendente: primi mezzi generatori di segnale (4, 21), fornenti un segnale numerico di riferimento (SCONTR) avente una prima frequenza e un primo periodo (TCONTR); secondi mezzi generatori di segnale (30-35), gene-ranti un segnale numerico interno (X0, X1,..., XJ), avente una seconda frequenza e un secondo periodo (TDEC)/ e un segnale numerico sincronizzato (SACC) ; caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono mezzi predittori (40) generanti, con un terzo periodo (THs) e una terza frequenza maggiore di detta prima frequenza e di detta seconda frequenza, campioni stimati (S'ACC/ S"ACC) correlati a un campione corrente (XJ) e a un prefissato numero di campioni passati (XJ-1, XJ-2) di detto segnale numerico interno (X0, X1,..., XJ); detti mezzi predittori (40) comprendendo mezzi di selezione (43) controllati da detti primi mezzi generatori di segnale (4, 21), per selezionare uno fra detti campioni stimati (S'ACC) in ciascun detto periodo di riferimento (TCONTR) , detto se-gnale numerico sincronizzato (SACC) essendo formato da detti campioni stimati (S'ACC) selezionati.
2. 2. Dispositivo secondo la rivendicazione 1, carat-terizzato dal fatto che detti mezzi di selezione (43) comprendono primi mezzi di memoria, memorizzanti in ciascun detto periodo di riferimento (TCONTR) un rispet-tivo detto campione stimato (S'ACC) selezionato per un rispettivo intervallo di tempo di durata sostanzialmen-te pari a detto periodo di riferimento (TCONTR) e aventi un terminale di controllo (43a) collegato a un'uscita (21a) di detti primi mezzi generatori di segnale (4, 21), fornente un segnale di selezione (SRQ) avente detta prima frequenza.
3. 3. Dispositivo secondo la rivendicazione 1 o 2, caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono secondi mezzi di memoria (41) memorizzanti detto prefissato numero di campioni passati (XJ-1, XJ-2).
4. 4. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono mezzi stimatori (42) generanti detti campioni sti-mati (S"Acc) secondo l'equazione:

   in cui J e K sono indici temporali relativi a detto segnale numerico interno (X0, X1,..., XJ) e, rispettivamente, a detti campioni stimati (S"ACC).
5. 5. Dispositivo secondo una qualsiasi delle rivendicazioni 1-3, caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono mezzi stimatori (42) generanti detti campioni stimati (S"ACC) secondo l'equazione:

   in cui J e K sono indici temporali relativi a detto segnale numerico interno (X0, X1,..., XJ) e, rispettivamente, a detti campioni stimati (S"ACC) e A, B e C sono coefficienti dati rispettivamente dalle equazioni:
6. 6. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono un elemento rilevatore (30) di una grandezza analogica (A) e mezzi convertitori analogico-digitale (37).
7. 7. Dispositivo secondo la rivendicazione 6, caratterizzato dal fatto che detti mezzi convertitori analogico-digitale (37) comprendono un convertitore di tipo sigma-delta .
8. 8. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto di comprendere mezzi decimatori (38) e mezzi numerici di filtraggio (39), collegati in cascata a detti mezzi convertitori analogico-digitale (37) .
9. 9. Dispositivo secondo la rivendicazione 8, caratterizzato dal fatto che detti secondi mezzi generatori di segnale (30-35) comprendono un circuito di temporizzazione (32) avente un ingresso (32a), ricevente un segnale di temporizzazione sorgente (CKEXT, CKINT); una prima uscita (32b) collegata a detti mezzi convertitori analogico-digitale (37) e fornente un segnale di tempo-rizzazione di pilotaggio (CKS), avente una frequenza di pilotaggio; una seconda uscita (32b), collegata e a detti mezzi predittori (40) e fornente un segnale di temporizzazione di conversione (CKBS), avente detta ter-za frequenza e detto terzo periodo (TBS); e una terza uscita (32c) , collegata a detti mezzi decimatori (38) e a detti mezzi numerici di filtraggio (39) e fornente un segnale di temporizzazione di decimazione (CKDEC), aven-te detta seconda frequenza e detto secondo periodo (TDEC))·
10. 10. Dispositivo secondo una qualsiasi delle riven-dicazioni precedenti, caratterizzato dal fatto che det-to periodo di decimazione (TDEC)) è pari a un multiplo intero (N) di detto periodo di conversione (TBS).
11. 11. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che det-ti primi mezzi generatori di segnale (4, 21) comprendono mezzi controllati (4) e mezzi controllori (21), fra loro collegati in modo da formare un anello di retro-azione (25), comprendente, inoltre, un nodo sommatore (24); e dal fatto di comprendere mezzi di compensazione in anello aperto (22) aventi un ingresso collegato a detti secondi mezzi generatori di segnale (30-35), per ricevere detto segnale numerico sincronizzato (SACC), e un'uscita collegata a detto nodo sommatore (24) e for-nente un segnale di compensazione (SCOMP) correlato a segnale numerico sincronizzato (SACC)·
12. 12. Metodo per la sincronizzazione di segnali numerici, comprendente le fasi di: generare un segnale numerico di riferimento (SCONTR) avente una prima frequenza e un primo periodo (ΤCONTR) ;e generare un segnale numerico interno (X0, X1,..., XJ) , avente una seconda frequenza e un secondo periodo (TDEC) r caratterizzato dal fatto di comprendere, inoltre, le fasi di: di predire campioni stimati (S'ACC, S "ACC), con un terzo periodo (TBS) e una terza frequenza maggiore di detta prima frequenza e di detta seconda frequenza, utilizzando un campione corrente (XJ) e un prefissato numero di campioni passati (XJ-1, XJ-2) di detto segnale numerico interno (X0, X1,..., XJ); e selezionare uno fra detti campioni stimati (S'ACC) in ciascun detto periodo di riferimento (TCONTR)·
13. 13. Metodo secondo la rivendicazione 12, caratte-rizzato dal fatto che detta fase di selezionare comprende: generare un segnale di selezione (SRQ) avente detta prima frequenza; e memorizzare un detto campione stimato (S'ACC) in ciascun detto periodo di riferimento (TCONTR), in corri-spondenza di commutazioni di detto segnale di selezione (SRQ).
14. 14. Metodo secondo la rivendicazione 12 o 13, caratterizzato dal fatto che detta fase di predire cam-pioni stimati (S'ACC/ S"ACC) comprende memorizzare detto prefissato numero di campioni passati (XJ-1, XJ-2 ) di detto segnale numerico interno (X0, X1,..., XJ)·
15. 15. Metodo secondo una qualsiasi delle rivendica-zioni 12-14, caratterizzato dal fatto che detta fase di predire campioni stimati (S’ACC, S"ACC) comprende genera-re detti campioni stimati (S'ACC) utilizzando l'equazione :

    in cui J e K sono indici temporali relativi a detto segnale numerico interno (X0, X1,..., XJ) e, rispettivamente, a detti campioni stimati (S"ACC)■
16. 16. Metodo secondo una qualsiasi delle rivendicazioni 12-14, caratterizzato dal fatto che detta fase di predire campioni stimati (S'ACC, S"ACC) comprende generare detti campioni stimati (S"ACC) utilizzando 1'equazione :

    in cui J e K sono indici temporali relativi a detto segnale numerico interno (X0, X1,..., XJ) e, rispettivamente, a detti campioni stimati (S”ACC) e A, B e C sono coefficienti dati rispettivamente dalle equazioni:
17. 17. Metodo secondo una qualsiasi delle rivendicazioni da 12-16, caratterizzato dal fatto che detta fase di generare detto segnale numerico interno (X0, X1,..., XJ) comprende : rilevare una grandezza analogica (A); e convertire detta grandezza analogica (A) in una grandezza numerica (BS).
18. 18. Metodo secondo la rivendicazione 17, caratterizzato dal fatto che detta fase di convertire comprende utilizzare mezzi convertitori analogico-digitale (37) di tipo sigma-delta.
19. 19. Metodo secondo la rivendicazione 17 o 18, caratterizzato dal fatto che detta fase di generare detto segnale numerico interno (X0, X1,..., XJ ) comprende, inoltre, decimare con detta seconda frequenza e filtrare numericamente detta grandezza numerica (BS).
20. 20. Metodo secondo una qualsiasi delle rivendicazioni 12-19, caratterizzato dal fatto che detto secondo periodo (TDEC) è pari a un multiplo intero (N) di detto periodo di conversione (TBS).
21. 21. Dispositivo per la generazione di segnali numerici sincroni, sostanzialmente come descritto con riferimento alle figure annesse.
22. 22. Metodo per la sincronizzazione di segnali numerici, sostanzialmente come descritto con riferimento alle figure annesse.