ITRM970135A1 - PROTECTION CIRCUIT FOR A SEMICONDUCTOR DEVICE ON INSULATOR - Google Patents
PROTECTION CIRCUIT FOR A SEMICONDUCTOR DEVICE ON INSULATOR Download PDFInfo
- Publication number
- ITRM970135A1 ITRM970135A1 IT97RM000135A ITRM970135A ITRM970135A1 IT RM970135 A1 ITRM970135 A1 IT RM970135A1 IT 97RM000135 A IT97RM000135 A IT 97RM000135A IT RM970135 A ITRM970135 A IT RM970135A IT RM970135 A1 ITRM970135 A1 IT RM970135A1
- Authority
- IT
- Italy
- Prior art keywords
- node
- transistor
- current electrode
- potential
- pad
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000012212 insulator Substances 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 241000266847 Mephitidae Species 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009429 distress Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
Campo dell invenzione Field of invention
La presente invenzione si riferisce ai circuiti di protezione e, in particolare, ai dispositivi a semiconduttore su isolatore (SOI) aventi dei circuiti di pr£ tezione ed ai procedimenti per la formazione dei dispcs_i_ tivi. The present invention relates to protection circuits and, in particular, to insulator semiconductor devices (SOI) having protection circuits and to methods for forming devices.
Precedenti dell'Invenzione Background of the Invention
I circuiti di protezione di ingresso sono tipica mente usati nei circuiti integrati per proteggere sensibili circuiti interni nel dispositivo dalla scarica elet trostatica (ESD). I tre tipi comuni di componenti usati per la protezione dalla scarica elettrostatica nei dispo sitivi a semiconduttore convenzionali (entro una massa di materiale semiconduttore) comprendono le giunzioni pn, i transistori ad effetto di campo a meta1lo-ossido-senn conduttore (MOSFET) ed *i dispositivi a perforazione ad ossido di campo spesso (TFO). In ciascuno di questi tre tipi di componenti, la tensione di scarica del componente è tipicamente determinata dalla tensione di scarica di una giunzione pn all'interno del componente. L'area della giunzione pn è usualmente adeguata perchè i bordi di fondo e di lato della regione di diffusione che forma parte della giunzione pn sono tipicamente adiacenti allo stesso substrato. Pertanto, un eccesso di carica durante la scarica elettrostatica si dissipa su un'area relativa mente estesa. Input protection circuits are typically used in integrated circuits to protect sensitive internal circuits in the device from electrostatic discharge (ESD). The three common types of components used for electrostatic discharge protection in conventional semiconductor devices (within a mass of semiconductor material) include pn junctions, conductive meta1lo-oxide-senn field effect transistors (MOSFETs) and * thick field oxide (TFO) piercing devices. In each of these three types of components, the component discharge voltage is typically determined by the discharge voltage of a pn junction within the component. The pn junction area is usually adequate because the bottom and side edges of the diffusion region forming part of the pn junction are typically adjacent to the same substrate. Thus, excess charge during electrostatic discharge dissipates over a relatively large area.
I componenti usati per i circuiti di protezione dalla scarica elettrostatica per i materiali semiconduttori in massa non possono essere facilmente utilizzati per se stessi nei dispositivi a semiconduttore su isolatore. Gran parte dell'area della giunzione pn viene perduta perchè i bordi di fondo delle regioni di diffusione toccano uno strato di ossido annegato (un isolatore) e sono delimitati sui lati dall'ossido di campo. Perciò, lo strato di ossido annegato impedisce che una giunzione pn venga formata al disotto di una regione di tipo p 0 di tipo n. Pertanto, un'area molto più piccola deve dissipare l'eccesso di carica. Una scarica e1ettrostatica in un transistore MOSFET per dispositivo a semiconduttore su isolatore aumenta il riscaldamento del transistore MOSFET perchè l'energia non si dissipa efficacemente dato che lo strato di ossido annegato è uno scadente conduttore di calore. L'aumentato riscaldamento abbassa la soglia di corrente alla quale può verificarsi il danneggiamento del dispositivo. Il punto al quale si verifica questa soglia di corrente è denominato valore di corrente di seconda scarica Ut2) del transistore. Una volta che il valore di sia stato superato, il dispositivo viene permanentemente danneggiato, poiché il silìcio all'interno del canale del transistore fonde e forma un M lamento di bassa resistenza dopo esseresi raffreddato. I dispositivi con spesso ossido di campo non possono essere usati su una regione di ossido annegata, poiché l'ossido di campo tipicamente tocca l'ossido annegato nel se miconduttore su isolatore. Il risultato è che non si verifica alcun percorso di perforazione in cui può fluire la corrente di scarica. The components used for electrostatic discharge protection circuits for bulk semiconductor materials cannot easily be used for themselves in isolator semiconductor devices. Much of the area of the pn junction is lost because the bottom edges of the diffusion regions touch a drowned oxide layer (an insulator) and are bounded on the sides by the field oxide. Therefore, the drowned oxide layer prevents a pn junction from being formed beneath a p-type or n-type region. Therefore, a much smaller area must dissipate the excess charge. An electrostatic discharge in a MOSFET transistor for semiconductor device on insulator increases the heating of the MOSFET transistor because the energy does not dissipate effectively since the embedded oxide layer is a poor heat conductor. The increased heating lowers the current threshold at which damage to the device can occur. The point at which this current threshold occurs is called the second discharge current value Ut2) of the transistor. Once the value of has been exceeded, the device is permanently damaged, as the silicon within the transistor channel melts and forms a low resistance crystalline after cooling. Devices with thick field oxide cannot be used on an embedded oxide region, as the field oxide typically touches the oxide embedded in the conductor on an isolator. The result is that there is no drilling path where the discharge current can flow.
Esiste, quindi, la necessità di formare un circuito di protezione per un dispositivo a semiconduttore su isolatore che consenta al circuito di essere adeguata mente protetto dai potenziali di scarica elettrostatica che possono raggiungere una piazzola di ingresso/uscita di un circuito integrato. Therefore, there is a need to form a protection circuit for a semiconductor device on an insulator that allows the circuit to be adequately protected from the electrostatic discharge potentials that can reach an input / output pad of an integrated circuit.
Breve descrizione dei Disegni Brief description of the Drawings
La presente invenzione è illustrata a titolo di esempio e non di limitazione nelle figure allegate, in cui riferimenti simili indicano elementi simili ed in cui: The present invention is illustrated by way of example and not of limitation in the attached figures, in which similar references indicate similar elements and in which:
la Figura 1 comprende uno schema circuitale di una porzione di un circuito di protezione di ingressoper un dispositivo a semiconduttore su isolatore in conformi tà ad una forma di realizzazione della presente invenzio ne, Figure 1 comprises a circuit diagram of a portion of an input protection circuit for a semiconductor device on an isolator in accordance with an embodiment of the present invention,
la Figura 2 comprende uno schema circuitale di una porzione di un circuito di protezione di ingresso per un dispositivo a semiconduttore su isolatore che illustra una protezione da piazzola a piazzola, Figure 2 comprises a circuit diagram of a portion of an input protection circuit for an insulator semiconductor device illustrating pad-to-pad protection,
la Figura 3 comprende uno schema circuitale di un circuito di protezione per un dispositivo a semiconduttore su isolatore, comprendente il circuito rapprese^ tato nella Figura 1, Figure 3 includes a circuit diagram of a protection circuit for an isolator-mounted semiconductor device, including the circuit shown in Figure 1,
la Figura 4 comprende una vista dall'alto di un transistore MOSFET con allacciamento di corpo, come usato nei circuiti di protezione di ingresso delle Figure 1 e 3, in conformità ad una forma di realizzazione della presente invenzione, Figure 4 includes a top view of a body tie MOSFET transistor, as used in the input protection circuits of Figures 1 and 3, in accordance with an embodiment of the present invention,
la Figura 5 comprende un grafico della tensione di polarizzazione in senso diretto in funzione della cO£ rente di un diodo di drain di un transistore quando la frequenza di allacciamento del transistore MOSFET con aj_ lacciamento di corpo viene fatta variare, e 5 includes a graph of the forward bias voltage as a function of the color of a drain diode of a transistor when the hook-up frequency of the body-tied MOSFET transistor is varied, and
la Figura 6 comprende un grafico della caratteM stica di tensione di scarica con collegamento a massa in gate'quando la frequenza di allacciamento di un transistore MOSFET con allacciamento di corpo viene fatta variare. FIG. 6 includes a graph of the gate grounded discharge voltage characteristic when the hookup frequency of a body attached MOSFET transistor is varied.
Coloro che sono esperti nel settore apprezzeranno che gli elementi delle figure sono illustrati per sem plicità e chiarezza e non sono necessariamente stati disegnati in scala. Per esempio, le dimensioni di alcuni degli elementi delle figure sono esagerate rispetto ad altri elementi per agevolare la migliore comprensione delle forme di realizzazione della presente invenzione. Those skilled in the art will appreciate that the elements of the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale. For example, the dimensions of some of the elements of the figures are exaggerated relative to other elements to facilitate better understanding of the embodiments of the present invention.
Descrizione dettagliata Detailed description
Un circuito di protezione per un dispositivo a semiconduttore su isolatore consente il verificarsi di un evento elettrostatico sulla piazzola di ingresso/uscj_ ta, senza influenzare negativamente componenti circuitali sensibili, quali i transistori MOSFET usati nei circuiti digitali. Il circuito di protezione consente alla piazzola di ingresso/uscita di essere polarizzata positj_ vamente e negativamente rispetto alle barre di alimentazione e a tutte le altre piazzolede! chip. A protection circuit for an isolator semiconductor device allows an electrostatic event to occur on the input / output pad, without adversely affecting sensitive circuit components, such as the MOSFET transistors used in digital circuits. The protection circuit allows the input / output pad to be positively and negatively biased with respect to the power rails and all other lead pads. chip.
La Figura 1 rappresenta uno schema circuitale di una porzione di un circuito di protezione 10 per una piazzola 12 di ingresso/uscita (I/O) che è elettricamente collegata ad un nodo di ingresso/uscita. Nel corso della presente descrizione, gli elettrodi di corrente dei transistori MOSFET elettricamente collegati ad un no do di alimentazione (VQD oppure V^ ) sono gli elettrodi di sorgente o di source e gli altri elettrodi di corrente per gli stessi transistori MOSFET sono gli elettrodi collettori o di drain. Il circuito 10 inoltre comprende un transistore MOSFET 14 con allacciamento di corpo ed un ttransistore MOSFET 16 con canale n. Le regioni collettrici o drain dei transistori MOSFET 14 e 16 sono elettricamente collegate al nodo di ingresso/uscita e le regioni di sorgente sono elettricamente collegate ad un nodo di Vss che è collegato per ricevere un potenziale Vss da un elettrodo di (non rapprasentato}. Nel tran, sistore MOSFET 14, un allacciamento di corpo viene usato per collegare elettricamente la regione di canale alla regione di sorgente del transistore, come illustrato in prossimità del nodo 142. La giunzione fra la regione di canale e la regione di drain forma un diodo pn, come illustrato nella Figura 1. La regione di gate del transj_ store MOSFET 16 è elettricamente collegata al nodo . Coloro che sono esperti nel ramo apprezzeranno che il transistore MOSFET 16 è un transistore MOSFET con "gate collegata a massa" che si basa sull'azione bipolare parassita fra la regione di source e la regione di drain del transistore MOSFET per la protezione dalla scarica elettrostatica. La differenza di potenziale (fra la regione di source e la ragione di drain di un transistore MOSFET) sulla quale l'azione bipolare parassita si avvia viene riferita nell'industria come 3VDSS. Figure 1 represents a circuit diagram of a portion of a protection circuit 10 for an input / output (I / O) pad 12 which is electrically connected to an input / output node. In the course of the present description, the current electrodes of the MOSFET transistors electrically connected to a power supply node (VQD or V ^) are the source or source electrodes and the other current electrodes for the same MOSFET transistors are the collector electrodes. or drain. The circuit 10 further comprises a MOSFET transistor 14 with body connection and a MOSFET transistor 16 with channel n. The collector or drain regions of the MOSFET transistors 14 and 16 are electrically connected to the input / output node and the source regions are electrically connected to a node of Vss which is connected to receive a potential Vss from an (unrepresented} electrode. In the MOSFET transistor 14, a body tie is used to electrically connect the channel region to the source region of the transistor, as illustrated near node 142. The junction between the channel region and the drain region forms a diode. pn, as illustrated in Figure 1. The gate region of the MOSFET transistor 16 is electrically connected to the node. Those skilled in the art will appreciate that the MOSFET transistor 16 is a "grounded gate" MOSFET transistor that is based on the parasitic bipolar action between the source region and the drain region of the MOSFET transistor for protection against electrostatic discharge. the source region and the drain reason of a MOSFET transistor) on which the parasitic bipolar action starts is referred to in the industry as 3VDSS.
Il circuito 10 inoltre comprende i diodi zener 15, 13 e 19, ciascuno dei quali presenta un terminale po sitivo ed un terminale negattivo. Il terminale positivo del diodo zener 15 è elettricamente collegato al nodo ed il terminale negativo è elettricamente collegato alla regione di gate del transistore MOSFET 14. Il terminale positivo del diodo zener 13 è elettricamente collegato al nodo Vss ed il terminale negativo è elettr_i_ camente collegato ad un nodo che è collegato per ricevere un potenziale da un elettrodo di (non rappresentato). Per il diodo zener 19, il terminale pos_i_ tivo è elettricamente collegatto al nodo di ingresso/ uscita ed il terminale negativo è elettricamente collegato al nodo . The circuit 10 further comprises the zener diodes 15, 13 and 19, each of which has a positive terminal and a negative terminal. The positive terminal of the zener diode 15 is electrically connected to the node and the negative terminal is electrically connected to the gate region of the MOSFET transistor 14. The positive terminal of the zener diode 13 is electrically connected to the node Vss and the negative terminal is electrically connected to a node which is connected to receive a potential from an electrode of (not shown). For the zener diode 19, the positive terminal is electrically connected to the input / output node and the negative terminal is electrically connected to the node.
Il diodo zener 18 è un tipo specifico di limitatore della tensione della linea di alimentazione comune o barra. La funzione del limitatore di barra è di fornire un percorso di scarica elettrostatica fra le barre di alimentazione. Un transistore MOSFET, unttransistore bipolare, un dispositivo TFO oppure un condensatore possono anche essere usati come limitatore di barra al posto del diodo zener 13. Una qualsiasi combinazione di questi cinque tipi di componenti può anche essere usata in .qualità di limitatore di barra. The zener diode 18 is a specific type of common power line voltage limiter or busbar. The function of the bar limiter is to provide an electrostatic discharge path between the power bars. A MOSFET transistor, a bipolar transistor, a TFO device or a capacitor can also be used as a bar limiter in place of the zener diode 13. Any combination of these five types of components can also be used in bar limiter quality.
In una forma di realizzazione,il potenziale V è approssimativamente di 2,0 volt ed il potenziale è approssimativamente di 0,0 volt. Ciascuno dei transistori MOSFET 14 e 15 presenta una tensione di soglia approssimativamente di 0,5 volt. Il transistore MOSFET 14 presenta una tensione di scarica approssimativamente di 7,0 volt ed il transistore MOSFET 16 presenta una tensi£ ne di scarica approssimativamente di 3,5 volt. I numeri specifici sono da intendere per illustrazione e non per limitazione dell'invenzione. In one embodiment, the potential V is approximately 2.0 volts and the potential is approximately 0.0 volts. Each of the MOSFET transistors 14 and 15 has a threshold voltage of approximately 0.5 volts. The MOSFET transistor 14 has a discharge voltage of approximately 7.0 volts and the MOSFET transistor 16 has a discharge voltage of approximately 3.5 volts. The specific numbers are intended for illustration and not for limitation of the invention.
Il circuito di protezine 10 viene usato per-proteggere i circuiti digitali sotto una varietà di scenari di scarica elettrostatica senza oppure con polarizzazione. I percorsi di scarica principali sono indicati dai percorsi 102, 104, 106, 108 e 103. La corrente fluisce come illustrato dal percorso 102, quando il potenzi^ le della piazzola di ingresso/uscita 12 è superiore al potenziale del nodo V . ^ diodo 19 presenta un potenziale di taglio in polarizzazione diretta approssimativa mente di 0,7 volt. Pertanto, quando il potenziale della piazzola di ingresso/uscita 12 è superiore per più di 0,7 volt al potenziale del nodo VQD, la corrente fluisce come dimostrato dal percorso 102. Se il nodo νβ si trova ad un potenziale approssimativamente di 2,0 volt, la corrente fluisce come rappresentato dal percorso 102 quando la piazzola di ingresso/uscita 12 si trova appros; simativamente ad un potenziale di 2,7 volt oppure ad un potenziale superiore. The protection circuit 10 is used to protect digital circuits under a variety of electrostatic discharge scenarios with or without bias. The main discharge paths are indicated by paths 102, 104, 106, 108 and 103. The current flows as illustrated by path 102, when the potential of the input / output pad 12 is greater than the potential of the node V. Diode 19 has a forward bias cut-off potential of approximately 0.7 volts. Therefore, when the potential of the input / output pad 12 is more than 0.7 volts higher than the potential of the VQD node, the current flows as demonstrated by path 102. If the νβ node is at a potential of approximately 2.0 volts, the current flows as represented by the path 102 when the input / output pad 12 is located approximately; similarly to a potential of 2.7 volts or to a higher potential.
I percorsi 104 e 106 illustrano il flusso della corrente quando il potenziale della piazzola di ingresso/ uscita 12 è significativamente inferiore a quello del n£ do Vgg . La corrente fluisce come rappresentato con il nu. mero di riferimento 104, quando il potenziale del nodo è di almeno 5 volt superiore al potenziale della piazzola di ingresso/uscita 12. Se il nodo V è approssimativamente ad un potenziale di 2,0 voltt, la corrente fluirà come rappresentato dal percorso 104 quando la piazzola di ingresso/uscita 12 si trova approssimativamente a -3,0 volt. La corrente fluisce come rappresentato dal percorso 105 quando la differenza di potenziale fra il nodo VQD e la piazzola di ingresso/uscita 12 sup£ ra la somma della tensione di scarica con polarizzazione inversa del diodo 18 (VRBD18) ed il potenziale di taglio con polarizzazione diretta del diodo di drain del trans_i_ store M0SFET 14. Utilizzando i numeri, questa differenza di potenziale è approssimativamente di 5,7 volt. Se il nodo VQD si trova approssimativamente a 2,0 volt, la cO£ rente fluirà come rappresentato dal percorso 106, quando il percorso di ingresso/uscita si trova approssimativamente a -3,7 volt. The paths 104 and 106 illustrate the flow of current when the potential of the input / output pad 12 is significantly lower than that of the n ° d or Vgg. The current flows as represented with the nu. reference point 104, when the potential of the node is at least 5 volts higher than the potential of the input / output pad 12. If the node V is approximately at a potential of 2.0 volts, the current will flow as represented by path 104 when the input / output pad 12 is located at approximately -3.0 volts. Current flows as represented by path 105 when the potential difference between node VQD and input / output pad 12 exceeds the sum of the reverse bias discharge voltage of diode 18 (VRBD18) and the bias cut-off potential direct of the drain diode of the trans_i_ store M0SFET 14. Using the numbers, this potential difference is approximately 5.7 volts. If the VQD node is at approximately 2.0 volts, the current will flow as represented by path 106, when the input / output path is at approximately -3.7 volts.
Il diodo zener 18 viene riferito come "zener di bus" poiché esso è elettricamente collegato fra il nodo di ed il nodo . Un dispositivo a semiconduttore su isolatore avrà altre piazzole 12 di ingressa/uscita e diodi zener 18 simili a quelli rappresentati. Sebbene la co ente,fluisca come rappresentato dal percorso 106 attraverso il diodo "locale" 13, altri diodi 18 su altre piazzole possono portare una porzione della corrente. Il percorso di scarica indicato dal percorso 106 forma un percorso ausiliario (secondario) per le condizioni di sollecitazione negative da piazzola a . Si noti che il percorso 106 potrebbe essere un percorso primario o principale se la somma di VR8D18 e del potenziale di taglio con polarizzazione diretta del diodo di drain del transistore MOSFET 14 è inferiore a VRBD19. Perciò, il diodo 19 potrebbe essere sostituito da un normale diodo pn (non un diodo zener), come determinato dalla concentrazione degli atomi di impurezze, senza perdita di gene ralità. Un normale diodo pn non viene tipicamente usato per consentire un significativo flusso di corrente dura te le tipiche condizioni di polarizzazione in senso inverso. Un diodo zener viene tipicamente usato quando una significativa corrente deve fluire, quando la differenza di potenziale con polarizzazione inversa attraverso il diodo zener non è superiore a 10 volt. In questa forma di realizzazione, i diodi zener consentono il flusso di una significativa corrente, quando la differenza di potenziale di polarizzazione in senso inverso è di circa 5,0 volt. I diversi diodi zener potrebbero essere adatta ti in modo da avere diverse tensioni di scarica con po rizzazione in senso inverso. The zener diode 18 is referred to as "bus zener" since it is electrically connected between the node and the node. An isolator-mounted semiconductor device will have other input / output pads 12 and zener diodes 18 similar to those shown. Although the current flows as represented by the path 106 through the " local " diode 13, other diodes 18 on other pads may carry a portion of the current. The discharge path indicated by path 106 forms an auxiliary (secondary) path for negative stress conditions from pad a. Note that the path 106 could be a primary or main path if the sum of VR8D18 and the forward bias cut-off potential of the drain diode of the MOSFET transistor 14 is less than VRBD19. Therefore, the diode 19 could be replaced by a normal pn diode (not a zener diode), as determined by the concentration of the impurity atoms, without loss of generality. A normal pn diode is typically not used to allow significant current flow under typical reverse bias conditions. A zener diode is typically used when a significant current must flow, when the reverse biased potential difference across the zener diode is no more than 10 volts. In this embodiment, the zener diodes allow a significant current to flow when the reverse bias potential difference is about 5.0 volts. The different zener diodes could be adapted to have different discharge voltages with reverse polarity.
Nel circuito di protezione 10, i percorsi 108 e 109 illustrano il flusso della corrente quando la piazzo la di ingresso/uscita 12 si trova ad un potenziale superiore ed inferiore in confronto con il potenziale del no do di . Il diodo drain dei transistore MOSFET 14 presenta un potenziale di taglio con polarizzazione in senso diretto approssimativamente di 0,7 volt. La corrente fluisce come illustrato dal percorso 10S quando il potere ziale del nodo è per più di 0,7 volt superiore al po tenziale della piazzola di ingresso/uscita 12. Se il nodo di V^5 si trova approssimativamente a 0 volt, la corrente fluisce come rappresentato dal percorso 108 quando la piazzola di ingresso/uscita 12 si trova approssimativamente a -0,7 volt o meno. La corrente fluisce come illustrato dal percorso 109 quando la differenza di potenziale fra la piazzola di ingresso/uscita 12 ed il nodo di Vss supera 8VDSS per il transistore MOSFET 16, che è approssimativamente di 3,5 volt. Se il nodo di Vss si trova ad approssimativamente 0 volt, la corrente fluisce come dimostrato dal percorso 109 quando la tensione della piazzola di ingresso/uscita 12 è approssimativamente di 3,5 volt o più. In the protection circuit 10, the paths 108 and 109 illustrate the flow of current when the input / output plate 12 is at an upper and lower potential in comparison with the potential of the node. The drain diode of the MOSFET transistors 14 has a forward bias cut-off potential of approximately 0.7 volts. Current flows as illustrated by path 10S when the node power is more than 0.7 volts greater than the potential of input / output pad 12. If the node of V ^ 5 is at approximately 0 volts, the current flows as represented by path 108 when the input / output pad 12 is at approximately -0.7 volts or less. Current flows as illustrated by path 109 when the potential difference between the input / output pad 12 and the Vss node exceeds 8VDSS for the MOSFET transistor 16, which is approximately 3.5 volts. If the node of Vss is at approximately 0 volts, the current flows as demonstrated by path 109 when the voltage of the input / output pad 12 is approximately 3.5 volts or more.
Poiché il transistore MOSFET 14 è un transistore con allacciamento di corpo, i percorsi 106 e 108 non es_i^ sterebbero ai potenziali specificati sopra. Se il transj_ store MOSFET 14 non avesse alcun allacciamento di corpo, la regione di canale del transistore MOSFET 14 sarebbe elettricamente fluttuante, nel qual caso il percorso 108 non esisterebbe. L'allacciamento di corpo del transistore MOSFET 14 fornisce un ulteriore vantaggio per il fatto che aumenta la tensione BVDSS del transistore MOSFET 14 in confronto con lo stesso transistore senza l'allacciamento di corpo. Ciò agevola la impostazione del percorso 109 come un percorso principale attraverso il tran_ sistore MOSFET 16 piuttosto che i percorsi paralleli attraverso i transistori MOSFET 14 e 16 oppure un percorso principale dalla piazzola di ingresso/uscita 12 fino al nodo di Vss attraverso il transistore MOSFET 14. Il tran^ sistore MOSFET 16 è specificamente ottimizzato per far passare le forti correnti associate agli eventi di scar_i_ ca elettrostatica. Le ottimizzazioni necessarie per il transistore MOSFET 16 sono in generale contrarie a quelle necessarie per le buone prestazioni elettriche del transistore MOSFET 14. E' vantaggioso assicurare che la tensione BVDSS si verifichi inizialmente nel transistore MOSFET 16 e che il transistore MOSFET 14 non si scariche rà nell'intervallo di funzionamento del transistore MOSFET 16. L'effetto sulla tensione BVDSS della frequenza di allacciamento di corpo è rappresentato nella Figura 5 che verrà descritta in maggiore dettaglio nel segu_i to in questa descrizione. Quanto più alta è la frequenza di allacciamento di corpo nel transistore MOSFET 14, tan to più elevato sarà l'incremento della sua tensione BVDSS. Since the MOSFET transistor 14 is a body bonded transistor, the paths 106 and 108 would not exist at the potentials specified above. If the MOSFET transistor 14 had no body connection, the channel region of the MOSFET transistor 14 would be electrically floating, in which case the path 108 would not exist. The body connection of the MOSFET transistor 14 provides a further advantage in that it increases the BVDSS voltage of the MOSFET transistor 14 in comparison with the same transistor without the body connection. This facilitates setting the path 109 as a main path through the MOSFET transistor 16 rather than the parallel paths through the MOSFET transistors 14 and 16 or a main path from the input / output pad 12 to the node of Vss through the MOSFET transistor 14. The MOSFET transistor 16 is specifically optimized to pass the strong currents associated with electrostatic discharge events. The optimizations necessary for the MOSFET transistor 16 are generally contrary to those necessary for the good electrical performance of the MOSFET transistor 14. It is advantageous to ensure that the BVDSS voltage initially occurs in the MOSFET transistor 16 and that the MOSFET transistor 14 will not discharge. in the operating range of the MOSFET transistor 16. The effect on the BVDSS voltage of the body tie frequency is shown in Figure 5 which will be described in greater detail later in this description. The higher the body connection frequency in the MOSFET transistor 14, the higher will be the increase of its BVDSS voltage.
In una alternativa forma di realizzazione, il diodo zener 13 può essere omesso. In questa forma di rea lizzazione, quando la piazzola di ingresso/uscita 12 si trova ad un potenziale significativamente inferiore a quello del nodo di V^ , la corrente fluisce fra il nodo di VQD e la piazzola 12 di ingresso/uscita, come illustrato dal percorso 105. Quando la piazzola di ingresso/ uscita 12 si trova ad un potenziale significativamente superiore a quello del nodo di V , la corrente fluisce fra il nodo di VQD e la piazzola di ingresso/uscita 12, come rappresentato nel percorso 105. Utilizzando i valori precedentemente descritti, la corrente fluisce quando il potenziale della piazzola di ingresso/uscita 12 si trova ad approssimativamente 5,2 volt o più. la tensione di 6,2 volt è la somma del potenziale di 3VDSS del transistore MOSFET 15, del potenziale di taglio in polarizza zione diretta del diodo zener 18 e del potenziale VQD. In an alternative embodiment, the zener diode 13 can be omitted. In this embodiment, when the input / output pad 12 is at a significantly lower potential than that of the V ^ node, the current flows between the VQD node and the input / output pad 12, as illustrated by path 105. When the input / output pad 12 is at a significantly higher potential than that of the node of V, the current flows between the node of VQD and the input / output pad 12, as represented in path 105. Using the values previously described, the current flows when the potential of the input / output pad 12 is at approximately 5.2 volts or more. the voltage of 6.2 volts is the sum of the 3VDSS potential of the MOSFET transistor 15, the forward bias cut-off potential of the zener diode 18 and the potential VQD.
Il circuito di protezione senza diodo zener 19 può proteggere i circuiti interni che possono sopportare con sicurezza tensioni relativamente più elevate. Tuttavia, se il circuito di protezione 10 deve proteggere i circuiti interni che possono sopportare soltanto tensioni relativamente inferiori, il diodo zener 19 è necessario. Con riferimento ai numeri precedentemente usati, la corrente fluisce lungo il percorso 102 quando la piaz. zola di ingresso/uscita si trova ad un potenziale basso fino ad approssimativamente 2,7 volt, però la corrente non fluisce lungo il percorso 105 se non quando la puzzola di ingresso/uscita si trova ad un potenziale di almeno approssimativamente 6,2 volt. Il diodo zener 19 può diventare effettivamente necessario con il progredire della tecnologia ed a mano a mano che gli ossidi di gate diventano più sottili. The zener diodeless protection circuit 19 can protect internal circuits which can safely withstand relatively higher voltages. However, if the protection circuit 10 is to protect internal circuits which can only withstand relatively lower voltages, the zener diode 19 is needed. Referring to the numbers previously used, the current flows along the path 102 when the place is placed. The input / output skunk is at a potential as low as approximately 2.7 volts, but the current does not flow along path 105 except when the input / output skunk is at a potential of at least approximately 6.2 volts. The zener diode 19 may actually become necessary as technology advances and as the gate oxides become thinner.
Una persona esperta nel ramo apprezza che possono essere disponibili altre opzioni ma il circuito dovrebbe essere analizzato sotto condizioni di polarizzazione positiva e negativa, per assicurare che i circuiti interni che debbono essere protetti siano adeguatamente protetti contro gli eventi ad alto potenziale ed a basso potenziale. A person skilled in the art appreciates that other options may be available but the circuit should be analyzed under positive and negative bias conditions to ensure that the internal circuits to be protected are adequately protected against high potential and low potential events.
La Figura 2 comprende uno schema circuitale che illustra i percorsi di corrente .per polarizzazione da piazzola a piazzola. La Figura 2 comprende componenti si_ mili a quelli della Figura 1. I componenti simili per la seconda piazzola di ingresso/uscita sono contrassegnati con apostrofi (')· Per esempio, la piazzola di ingresso/ uscita 12' è simile alla piazzola di ingresso/uscita 12. Le piazzole 102', 104', 108' e 109‘ indicano percorsi di corrente principali per il circuito rappresentato. Altri percorsi simili ai percorsi 105 e 106 esistono; ma non sono rappresentati nella Figura 2 per semplicità. Figure 2 includes a circuit diagram illustrating the current paths for pad-to-pad bias. Figure 2 includes components similar to those of Figure 1. Similar components for the second input / output pad are marked with apostrophes (') For example, the input / output pad 12' is similar to the input / output pad. output 12. Pads 102 ', 104', 108 'and 109' indicate main current paths for the circuit shown. Other routes similar to routes 105 and 106 exist; but they are not shown in Figure 2 for simplicity.
La Figura 3 comprende una illustrazione più dettagliata del circuito di protezione 10. Il transistore MOSFET 21 con canale n presenta una regione di sorgente o source ed una regione collettrice o di drain che sono elettricamente collegate ad altre porzioni del dispositi_ vo a semiconduttore, ma non sono illustrate nella Figura 3. Tipicamente, le regioni di gate dei transistori MOSFET interni, per esempio la regione di gate del transistore MOSFET 21, sono elettricamente collegate alle re gioni di drain del transistore MOSFET 22 con canale n e del transistore MOSFET 23 con canale p. Le regioni di source dei transistori MOSFET 22 e 23 sono elettricamente collegate ai nodi di V e V , rispettivamente. Le regioni di gate dei transistori MOSFET 22 e 23 sono ele_t tricamente collegate ad un nodo intermedio. Figure 3 includes a more detailed illustration of the protection circuit 10. The n-channel MOSFET transistor 21 has a source region and a collect or drain region which are electrically connected to other portions of the semiconductor device, but not are shown in Figure 3. Typically, the gate regions of the internal MOSFET transistors, for example the gate region of the MOSFET transistor 21, are electrically connected to the drain regions of the n-channel MOSFET transistor 22 and of the p-channel MOSFET transistor 23 . The source regions of the MOSFET transistors 22 and 23 are electrically connected to the nodes of V and V, respectively. The gate regions of the MOSFET transistors 22 and 23 are electrically connected to an intermediate node.
Il circuito di protezione 10 comprende anche un circuito logico di controllo tampone o buffer di uscita 23 avente due ingressi e due uscite. Con ENABLE e DATA sono indicati gli ingressi al circuito porta NOR 280. La uscita del circuito porta NOR 280 è un ingresso per lo inverttitore 282. L'uscita dell invertitore 282 è anche una uscita del circuito logico di controllo 28 ed è eiet_ tricamente collegata alla regione di gate del transistore MOSFET 27. Con ENABLE è anche indicato un ingresso per l'invertitore 234. L'uscita dell'invertitore 284 ed il terminale di DATA formano gli ingressi per il circuito porta NAND 286. L'uscita del circuito porta NAND 285 è l'ingresso per l invertitore 288. L'uscita dell'invertitore 288 è anche una uscita del circuito logico di con frollo 28 ed è elettricamente collegata alla regione di gate del transistore MOSFET 14. I transistori MOSFET 14 e 27 sono parte del circuito tampone o buffer di uscita per il dispositivo a semiconduttore su isolatore. The protection circuit 10 also comprises a logic buffer control circuit or output buffer 23 having two inputs and two outputs. ENABLE and DATA indicate the inputs to the gate circuit NOR 280. The output of the gate circuit NOR 280 is an input for the inverter 282. The output of the inverter 282 is also an output of the control logic circuit 28 and is electrically connected to the gate region of the MOSFET transistor 27. ENABLE also indicates an input for the inverter 234. The output of the inverter 284 and the DATA terminal form the inputs for the NAND gate circuit 286. The output of the gate circuit NAND 285 is the input for inverter 288. The output of inverter 288 is also an output of the control logic circuit 28 and is electrically connected to the gate region of the MOSFET transistor 14. The MOSFET transistors 14 and 27 are part of the buffer circuit or output buffer for the semiconductor device on the isolator.
Il circuito logico di controllo 28 del circuito tampone di uscita determina se la piazzola di ingresso/ uscita 12 sia attiva come piazzola di uscita e consente ai dati di passare alla piazzola di ingresso/uscita 12. The control logic circuit 28 of the output buffer circuit determines whether the input / output pad 12 is active as an output pad and allows the data to pass to the input / output pad 12.
I circuiti tampone di uscita vengono disabilitati quando il segnale ENAGLE è un "1". In questo caso, la piazzola di ingresso/uscita 12 è una piazzola di ingresso. I trar^ sistori 22 e 23 sono parti di un circuito tampone di ingresso elettricamente collegato ai transistori MOSFET ini terni. Quando il segnale ENABLE è uno "0", la piazzola di ingresso/uscita 12 è una piazzola di uscita ed i dati provenienti da DATA possono passare alla piazzola di ingresso/uscita 12. Chiaramente, la piazzola di ingresso/ uscita 12 può agire come una piazzola di ingresso oppure come una piazzola di uscita. Tuttavia, la piazzola di in gresso/uscita 12 non agisce come una piazzola di ingresso e come una piazzola di uscita simultaneamente per -il dispositivo. The output buffers are disabled when the ENAGLE signal is a "1". In this case, the entrance / exit stand 12 is an entrance stand. The transistors 22 and 23 are parts of an input buffer circuit electrically connected to the internal MOSFET transistors. When the ENABLE signal is a "0", the input / output pad 12 is an output pad and the data coming from DATA can pass to the input / output pad 12. Clearly, the input / output pad 12 can act as an entrance pad or as an exit pad. However, the input / output pad 12 does not act as an input pad and as an output pad simultaneously for the device.
Il circuito di protezione 10 comprende altri transistori MOSFET, diodi e nodi illustrati nella Figura 3. Il terminale negativo del diodo zener 24 ed il terminale positivo del diodo zener 25 sono elettricamente coJ[ legati al nodo intermedio. Il terminale positivo del di_o do zener 24 è elettricamente collegato al nodo di Vss ed il terminale negativo del diodo 25 è elettricamente collegato al nodo di V . Il nodo intermedio è collegato per via resistiva al nodo di ingresso/uscita per mezzo del resistore 26. Il transistore MOSFET 27 con canale p presenta una regione di drain collegata elettricamente ai nodo di ingresso/uscita ed una regione di source eie_t tricamente collegata al nodo di V . La regione di gate del transistore MOSFET 27 è elettricamente collegata al terminale positivo del diodo zener 29 ed il terminale ne gativo del diodo zener 29 è elettricamente collegato al nodo d i V The protection circuit 10 includes other MOSFET transistors, diodes and nodes illustrated in FIG. 3. The negative terminal of the zener diode 24 and the positive terminal of the zener diode 25 are electrically connected to the intermediate node. The positive terminal of the zener diode 24 is electrically connected to the node of Vss and the negative terminal of the diode 25 is electrically connected to the node of V. The intermediate node is resistively connected to the input / output node by means of the resistor 26. The p-channel MOSFET transistor 27 has a drain region electrically connected to the input / output node and a source region electrically connected to the node by V. The gate region of the MOSFET transistor 27 is electrically connected to the positive terminal of the zener diode 29 and the negative terminal of the zener diode 29 is electrically connected to the node of V
Il circuito di protezione 10 agevola la riduzione della probabilità di danneggiamento dei transistori MOSFET interni. Per esempio, si supponga che il dielettrico di gate in tali transistori MOSFET sia di 70 angstrom (A) di spessore ed abbia una tensione di scarica di 7,0 volt. Se la piazzola di ingresso/uscita 12 è direttamente collegata alla regione di gate dei transistori MOSFET interni ed il potenziale della piazzola di in gresso/uscita 12 è superiore a 7,0 volt, il dielettrico di gate per i transistori MOSFET interni sarebbe permanentemente perforato, rendendo cosi il dispositivo effettivamente inutile. The protection circuit 10 facilitates the reduction of the probability of damage to the internal MOSFET transistors. For example, assume that the gate dielectric in such MOSFET transistors is 70 angstroms (A) in thickness and has a discharge voltage of 7.0 volts. If the input / output pad 12 is directly connected to the gate region of the internal MOSFET transistors and the potential of the input / output pad 12 is greater than 7.0 volts, the gate dielectric for the internal MOSFET transistors would be permanently perforated. , thus rendering the device effectively useless.
La porzione del circuito di protezione 10 che in clude i diodi zener 24, 25, 15 e 29 ed il resistore 26 fornisce una protezione secondaria per il transistore 21 e per la logica di controllo 28 del circuito tampone di uscita. Il resistore 26 riduce il potenziale che raggiur^ ge il nodo intermedio. I diodi zener 24 e 25 sono proget tati in modo da impedire che il potenziale del nodo intermedio (e conseguentemente il potenziale attraverso il dielettrico di gate dei transistori MOSFET 22 e 23) raggiunga un valore assoluto superiore a 7,0 volt. Similmente, i diodi zener 15 e 29 sono progettati per impedire che il potenziale attraverso il dielettrico di gate dei transistori MOSFET 14 e 27 raggiunga un valore assoluto superiore a 7,0 volt. Se i diodi zener 24, 25 e 29 hanno lo stesso potenziale di taglio con polarizzazione in senso diretto e la stessa tensione di scarica con polarizzazione in senso inverso in confronto con i diodi zener 15 e 18, il potenziale del nodo intermedio non dovrebbe essere inferiore a -0,7 volt e superiore a 5,0 volt. The portion of the protection circuit 10 which includes the zener diodes 24, 25, 15 and 29 and the resistor 26 provides secondary protection for the transistor 21 and for the control logic 28 of the output buffer circuit. Resistor 26 reduces the potential reaching the intermediate node. The zener diodes 24 and 25 are designed to prevent the potential of the intermediate node (and consequently the potential across the gate dielectric of the MOSFET transistors 22 and 23) from reaching an absolute value greater than 7.0 volts. Similarly, the zener diodes 15 and 29 are designed to prevent the potential across the gate dielectric of the MOSFET transistors 14 and 27 from reaching an absolute value greater than 7.0 volts. If the zener diodes 24, 25 and 29 have the same forward bias cut-off potential and the same reverse bias discharge voltage in comparison with the zener diodes 15 and 18, the potential of the intermediate node should not be less. at -0.7 volts and above 5.0 volts.
Sebbene il numero dei potenziali specifici sia stato discusso, coloro che sono esperti nel ramo possono adattare i potenziali per i valori di alimentazione specifici e per i componenti che debbono essere protetti. Per esempio, gran parte della discussione è stata focalizzata su una differenza di potenziale di 2,0 volt fra le tensioni VDQ e V<.<. e con una tensione di scarica nel dielettrico di gate di 7,0 volt. Se la differenza di potenziale fra le tensioni e V<.<, è di 1,0 volt e la tensione di scarica del dielettrico di gate è di 5,0 volt, i componenti nel circuito di protezione 10 possono dover operare a potenziali aventi valori più vicini a zero. Although the number of specific potentials has been discussed, those skilled in the art can tailor the potentials for specific power values and components to be protected. For example, much of the discussion has focused on a potential difference of 2.0 volts between the voltages VDQ and V <. <. and with a discharge voltage in the gate dielectric of 7.0 volts. If the potential difference between the voltages and V <. <, Is 1.0 volts and the discharge voltage of the gate dielectric is 5.0 volts, the components in the protection circuit 10 may have to operate at potentials having values closer to zero.
In altre forme di realizzazione, una piazzola opera ad un potenziale che non si trova nell'intervallo dei potenziali di e Vs s Per esempio, la piazzola opera nell'intervallo fra i potenziali di Vss e -Vpp> quest'ultimo potrebbe essere di circa -2,0 volt. Il circuito rappresentato nella Figura 3 può essere usato, però il nodo di VDQ rappresentato nella Figura 3 si trova al potenziale Vss ed il nodo di Vss rappresentato nella Figura 3 si trova al potenziale -Vpp. Inoltre, le caratteristiche eletttriche dei componenti rappresentati nella Figura 3, per esempio le tensioni di scarica, BVDSS, etc, possono dover essere modificate per proteggere adeguatamente la circuiteria interna. Più generalmente, il nodo di alimentazione più vicino al fondo della Figura 2 si trova ad un potenziale inferiore al nodo di alimentazione più vicino alla sommità della Figura 3. In other embodiments, a pad operates at a potential that is not in the range of the potentials of e Vs s For example, the pad operates in the range between the potentials of Vss and -Vpp> the latter could be about -2.0 volts. The circuit represented in Figure 3 can be used, however the node of VDQ represented in Figure 3 is at the potential Vss and the node of Vss represented in Figure 3 is at the potential -Vpp. Furthermore, the electrical characteristics of the components shown in Figure 3, for example the discharge voltages, BVDSS, etc., may need to be modified to adequately protect the internal circuitry. More generally, the power node closest to the bottom of Figure 2 is at a lower potential than the power node closest to the top of Figure 3.
Nel quadro della presente invenzione è stato sco perto un complesso di arrangiamento del transistore 14 che funziona particolarmente bene con il dispositivo 20. La Figura 4 comprende una illustrazione di una vista daj_ l'alto del transistore MOSFET 14 ad al1acciamento di co_r po illustrato nelle Figure 1 e 3. Un elettrodo 34 di gate chiuso si sovrappone ad una regione di isolamento di campo 30 e ad una isoletta semiconduttrice 50. La forma dell'elettrodo di gate ad anello chiuso 34 può essere circolare, ovale, ellittica, convessa o qualsiasi tipo di poligono, con inclusione del quadrato, rettangolare, esagonale, ottagonale, etc. L'elettrodo di gate chiuso 34 viene usato per ridurre la corrente di perdita perchè l'elettrodo di gate 34 non interseca un bordo di isolamento canale-campo perchè il transistore MOSFET 14 non presenta un bordo di isolamento canale-campo. Within the framework of the present invention, a transistor arrangement assembly 14 has been discovered which works particularly well with the device 20. FIG. 4 includes an illustration of an overhead view of the power connection MOSFET transistor 14 illustrated in FIGS. 1 and 3. A closed gate electrode 34 overlaps a field isolation region 30 and a semiconductor islet 50. The shape of the closed loop gate electrode 34 can be circular, oval, elliptical, convex or any type of polygon, with inclusion of the square, rectangular, hexagonal, octagonal, etc. The closed gate electrode 34 is used to reduce the leakage current because the gate electrode 34 does not intersect a channel-field isolation edge because the MOSFET transistor 14 does not have a channel-field isolation edge.
Come si vede nella Figura 4, l'elettrodo di gate chiuso 34 presenta un bordo interno 341 ed un bordo esterno 342. Le regioni di source 35 e le regioni di allacciamento di corpo 32 si trovano in adiacenza al bordo interno 341 e la regione di drain 38 si trova in adiacen^ za al bordo esterno 342. I bordi delle regioni 32 e 36 in prossimità dell'elettrodo di gate chiuso 34 sono formati auto-allineati con l'elettrodo di gate chiuso 34 o con distanziatori di parete laterale (non rappresentati nella Figura 4) che si trovano in adiacenza all'elettrodo di gate chiuso 34. As seen in Figure 4, the closed gate electrode 34 has an inner edge 341 and an outer edge 342. The source regions 35 and the body lacing regions 32 are adjacent to the inner edge 341 and the drain 38 is located adjacent the outer edge 342. The edges of regions 32 and 36 in proximity to the closed gate electrode 34 are formed self-aligned with the closed gate electrode 34 or with side wall spacers (not shown in Figure 4) which are adjacent to the closed gate electrode 34.
Le linee tratteggiate in adiacenza alle regioni di allacciamento di corpo 32 illustrano la posizione de_l_ le maschere usate per le operazioni di drogaggio usate per formare le regioni 32, 36 e 38. Quando le regioni 32 vengono formate, una maschera copre tutto il transistore 14, eccetto le regioni 32 e le porzioni dell'elettrodo di gate chiuso 24 che si trovano all'interno delle linee tratteggiate. L'elettrodo di gate chiuso 24 impedisce che una significativa quantità dell'agente di drogaggio usato per formare le regioni 32 raggiunga la regione di canale che si trova al disotto di una porzione dell'elet trodo di gate chiuso 34. Una maschera dell'immagine inversa viene usata per formare le regioni 36 e 38. Tutto il transistore 14 è scoperto, eccetto per le regioni 32 e le porzioni dell'elettrodo di gate chiuso 34 che si trovano all'esterno delle linee tratteggiate. The dashed lines adjacent the body tie regions 32 illustrate the position of the masks used for the doping operations used to form regions 32, 36 and 38. When the regions 32 are formed, a mask covers the entire transistor 14. except the regions 32 and the portions of the closed gate electrode 24 which lie within the dashed lines. The closed gate electrode 24 prevents a significant amount of the doping agent used to form the regions 32 from reaching the channel region which lies beneath a portion of the closed gate electrode 34. An image mask inverse is used to form regions 36 and 38. All of the transistor 14 is exposed, except for the regions 32 and portions of the closed gate electrode 34 which lie outside the dashed lines.
Ciascuno dei contatti con la regione di drain, la regione di source 36, le regioni di allacciamento di corpo 32 e l'elettrodo di gate chiuso 34 è illustrato da [xj. Prima di formare i contatti, una fascetta conduttri_ ce viene formata per collegare elettricamente fra di loro le regioni 32 o 36. La fascetta conduttrice tipicamen^ te comprende un qualsiasi materiale usato per una interconnessione locale, per esempio un siliciuro, un nitruro di metallo refrattario e simili. Each of the contacts with the drain region, the source region 36, the body linking regions 32 and the closed gate electrode 34 is illustrated by [xj. Prior to forming the contacts, a conductive strap is formed to electrically connect regions 32 or 36 to each other. The conductive strap typically comprises any material used for local interconnection, for example a silicide, a refractory metal nitride. and similar.
Il transistore 14 ha una lunghezza effettiva del canale (misurata elettricamente) di circa 0,9 micron ed una larghezza effettiva del canale di circa 200 micron. Come usato nella presente descrizione, il termine di 1u_n ghezza effettiva del canale rappresenta approssimativamente la distanza fra una delle regioni di drain 38 e la più vicina delle regioni di source 36 ai disotto dello elettrodo di gate 34. La larghezza effettiva del canale è approssimativamente la somma delle singole regioni di canale in prossimità delle singole regioni di source 36. Le regioni di source 36 e gli allacciamenti di corpo 32 saranno elettricamente collegati fra di loro. The transistor 14 has an effective channel length (electrically measured) of about 0.9 microns and an effective channel width of about 200 microns. As used in the present disclosure, the effective channel length term represents approximately the distance between one of the drain regions 38 and the closest of the source regions 36 below the gate electrode 34. The effective channel width is approximately sum of the single channel regions in proximity of the single source regions 36. The source regions 36 and the body connections 32 will be electrically connected to each other.
Molti convenzionali transistori MOSFET che hanno gli elettrodi di gate chiusi collocano la regione di drain, contrariamente alla regione di source, in prossimità del bordo interno dell'elettrodo di gate. Quando la regione di drain si trova in prossimità del bordo interno dell'e1ettrodo di gate, la capacità di giunzione della regione di drain è inferiore, poiché l'area della giunzione fra la regione di drain e la regione di canale è più piccola (anche l'area sul substrato è più piccola). La inferiore capacità di giunzione in generale forma un transistore MOSFET più rapido. Many conventional MOSFET transistors that have closed gate electrodes place the drain region, as opposed to the source region, near the inner edge of the gate electrode. When the drain region is near the inner edge of the gate electrode, the junction capacitance of the drain region is smaller, since the area of the junction between the drain region and the channel region is smaller (also the area on the substrate is smaller). The lower junction capacitance generally forms a faster MOSFET transistor.
Contrariamente al desiderio convenzionale, la re gione di drain 33 si trova in adiacenza al bordo esterno 342 dell'elettrodo di gate ad anello chiuso 34. Il collo camento della regione di drain in adiacenza al bordo esterno 342 consente di applicare un potenziale più elevato sulle regioni di drain 38, prima che vi sia una significativa corrente di perdita fra la regione di drain e la regione di canale. Contrary to conventional desire, the drain region 33 is adjacent to the outer edge 342 of the closed-loop gate electrode 34. Placing the drain region adjacent to the outer edge 342 allows a higher potential to be applied on the drain regions 38, before there is a significant leakage current between the drain region and the channel region.
Sebbene sia stata riportata una specifica disposizione per un transistore 14 con allacciamento di corpo, altri tipi di transistori con allacciamento di corpo potrebbero essere usati al posto di quello illustrato nella Figura 4. I progettisti dei circuiti di protezione so no capaci di determinare quale tipo di transistore con allacciamento di corpo dovrebbe essere usato. Although a specific arrangement has been reported for a body-connected transistor 14, other types of body-connected transistors could be used in place of the one shown in Figure 4. Protection circuit designers are able to determine which type of transistor with body hookup should be used.
I componenti del dispositivo 20 sono formati entro uno stratos emiconduttore avente uno spessore nello intervallo fra 500 e 1000 angstrom. In questa descrizione, l'area interfacciale può essere espressa come una lunghezza poiché l'area è il prodotto della lunghezza e dello spessore dello strato semiconduttore. Le aree interfacciali dei diodi sono espresse come lunghezze. The components of the device 20 are formed within a hemiconductor layer having a thickness in the range of 500 to 1000 angstroms. In this description, the interfacial area can be expressed as a length since the area is the product of the length and thickness of the semiconductor layer. The interfacial areas of the diodes are expressed as lengths.
II transistore M0SFET 14 con allacciamento di corpo comprende un diodo di drain che è formato quando la regione di canale e la regione di drain si incontrano. La corrente di scarica distruttiva del diodo di drain p() larizzato in senso diretto può essere variata modificando il rapporto fra l'area della singola regione di sorgente e l'area della regione di allacciamento di corpo (frequenza di allacciamento). Nella Figura 5, un grafico della tensione di polarizzazione diretta (V^) in funzione della corrente con polarizzazione diretta (If) è i1l_u strato per tre diversi rapporti di allacciamento di corpo. The body bonded transistor M0SFET 14 comprises a drain diode which is formed when the channel region and the drain region meet. The destructive discharge current of the drain diode p () larized in the direct direction can be varied by changing the ratio between the area of the single source region and the area of the body connection region (connection frequency). In Figure 5, a graph of the forward bias voltage (V ^) as a function of the forward bias current (If) is i1l_u layer for three different body connection ratios.
Questi dati si riferiscono ad un transistore MQSFET che presenta una larghezza elettrica totale di 25 micron (va le a dire la somma delle larghezze delle singole regioni di sorgente 36. Il diodo di drain ha una lunghezza approssimativamente di 50 micron. Quando il rapporto di a_l_ lacciamento S/B è di 1:1, una corrente approssimativame_n te di 6 milliamp/micron viene fatta passare prima della rottura distruttiva. Con un rapporto di allacciamento S/B di 2,5:1, approssimativamente una corrente di 4,6 milliamp/micron viene fatta passare prima della rottura (36 micron del diodo di drain) e con un rapporto S/B di 5:1, viene fatta passare una corrente approssimativamente di 3,0 milliamp/micron (31 micron del diodo di drain). Come si può vedere nella Figura 5, la capacità di trasporto di corrente può essere aumentata aumentando la frequenza di allacciamento. Ciò è dovuto in parte alla maggiore area disponibile del diodo di drain, ma anche ad una riduzione della resistenza serie del diodo che duce il riscaldamento resistivo. These data refer to an MQSFET transistor which has a total electrical width of 25 microns (ie the sum of the widths of the individual source regions 36. The drain diode has a length of approximately 50 microns. When the ratio of a_l_ S / B connection is 1: 1, an approximate current of 6 milliamps / micron is passed before the destructive rupture. With an S / B connection ratio of 2.5: 1, approximately a current of 4.6 milliamps / micron is passed before rupture (36 microns of the drain diode) and with an S / B ratio of 5: 1, a current of approximately 3.0 milliamps / micron (31 microns of the drain diode) is passed. As can be seen in Figure 5, the current carrying capacity can be increased by increasing the link frequency. This is partly due to the greater available area of the drain diode, but also to a reduction in the series resistance of the diode which induces resistive heating.
La Figura 6 rappresenta il modo in cui il rappor to di allacciamento S/B (sorgente/corpo) influenza la tensione di scarica di un diodo di drain polarizzato in senso inverso in un transistore MOSFET. La tensione di scarica è la tensione della regione di drain (V^) quando la corrente I è maggiore di zero. Con un rapporto di a_l_ lacciamento S/3 di 1:1, la scarica del diodo di drain si verifica ad un potenziale approssimativamente di 7,0 volt. La tensione è approssimativamente di 5,8 volt per un rapporto di allacciamento S/3 di 2,5:1 e la tensione è approssimativamente di 5,0 volt per un rappo^ to di allacciamento S/B di 5:1. Figure 6 represents how the S / B (source / body) tie ratio affects the discharge voltage of a reverse biased drain diode in a MOSFET transistor. The discharge voltage is the voltage of the drain region (V ^) when the current I is greater than zero. With an S / 3 link ratio of 1: 1, the discharge of the drain diode occurs at a potential of approximately 7.0 volts. The voltage is approximately 5.8 volts for an S / 3 connection ratio of 2.5: 1 and the voltage is approximately 5.0 volts for an S / B connection ratio of 5: 1.
In futuro, i potenziali diventeranno più vicini a zero. Con il diminuire del potenziale V^ , il rap porto di a l lacciamento S/B dovrebbe essere aumentato. Co munque, se il rapporto di allacciamento S/3 diventa trop po grande, il vantaggio degli allacciamenti di corpo può diventare troppo piccolo, poiché soltanto un allacciamen to di corpo presenta una regione di canale troppo grande per l'allacciamento. Quando il rapporto di allacciamento S/B è maggiore di 10:1, si incontrerebbe un limite pratico superiore, però questo numero non deve essere in terpretato in senso restrittivo per la presente invenzio ne. In the future, the potentials will become closer to zero. As the potential V ^ decreases, the S / B link ratio should be increased. However, if the connection ratio S / 3 becomes too large, the advantage of the body connections can become too small, since only one body connection has a channel region that is too large for the connection. When the connection ratio S / B is greater than 10: 1, a practical upper limit would be encountered, however this number need not be construed strictly for the present invention.
Le dimensioni elettricamente misurate per alcuni dei componenti della Figura 3 sono presentate. Il diodo zener 18 presenta un'area superficiale della giunzione pn approssimativamente di 50 micron di lunghezza, il dio do zener 13 presenta un'area superficiale della giunzione pn approssimativamente di 400 micron di lunghezza e ciascuno dei diodi zener 15, 24, 25 e 29 presenta una area superficiale di giunzione pn approssimativamente di 25 micron di lunghezza. 11 transistore MOSFET 16 presenta una lunghezza effettiva del canale approssimativamente di 0,5 micron ed una larghezza effettiva del canale approssimativamente di 800 micron, mentre il transistore MOSFET 27 presenta una lunghezza effettiva del canale ap prossimativamente di 0,6 micron ed una larghezza effett_i va del canale approssimativamente di 400 micron. Mentre questi numeri sono specifici, coloro che sono esperti nel ramo saranno in grado di determinare le dimensioni elettricamente misurate che funzionano meglio con i loro circuiti. The electrically measured dimensions for some of the components of Figure 3 are presented. The zener diode 18 has a pn junction surface area approximately 50 microns in length, the zener diode 13 has a pn junction surface area approximately 400 microns in length, and each of the zener diodes 15, 24, 25 and 29 has a pn junction surface area of approximately 25 microns in length. The MOSFET transistor 16 has an effective channel length of approximately 0.5 microns and an effective channel width of approximately 800 microns, while the MOSFET transistor 27 has an effective channel length of approximately 0.6 microns and an effective channel width of approximately of the channel approximately 400 microns. While these numbers are specific, those skilled in the art will be able to determine the electrically measured dimensions that work best with their circuits.
Le forme di realizzazione della presente invenzione consentono di impiegare un circuito di protezione di ingresso con un dispositivo a semiconduttore su isol^ tore per proteggere appropriatamente i circuiti digitali oppure altri componenti sensibili dagli eventi elettrostatici che si verificano su una piazzola di ingresso/ uscita. La progettazione consente alla piazzola di ingresso/uscita di raggiungere sia tensioni alte, sia tensioni basse, senza influenzare negativamente i circuiti interni che debbono essere protetti. Durante un evento elettrostatico, la corrente può fluire fra la piazzola di ingresso/uscita 12 ed il nodo di VQD sia sotto condizione di polarizzazione negativa sia sotto condizione di polarizzazione positiva, fra la piazzola di ingresso/ uscita 12 e la tensione V$s in condizione di polarizzazione negative e positive e fra una qualsiasi combinazio ne di due piazzole di ingresso/uscita. La progettazione non richiede allacciamenti attraverso uno strato isolato re annegato nei confronti di un sottostante substrato. Pertanto, viene formato un effettivo dispositivo a semiconduttore su isolatore che comprende circuiti di protezione di ingresso. Un altro vantaggio della presente invenzione consiste nel fatto che essa può essere integrata in un flusso di procedimento senza l incorporazione di operazioni di procedimento marginali o difficili. Embodiments of the present invention allow the use of an input protection circuit with a semiconductor device on an isolator to properly protect digital circuits or other sensitive components from electrostatic events occurring on an input / output pad. The design allows the input / output pad to reach both high and low voltages, without negatively affecting the internal circuits that must be protected. During an electrostatic event, the current can flow between the input / output pad 12 and the VQD node both under the condition of negative bias and under the condition of positive bias, between the input / output pad 12 and the voltage V $ s in condition of negative and positive bias and between any combination of two input / output pads. The design does not require connections through an insulated re-embedded layer to an underlying substrate. Thus, an actual isolator semiconductor device is formed which includes input protection circuits. Another advantage of the present invention is that it can be integrated into a process flow without the incorporation of marginal or difficult process steps.
Nella precedente descrizione, l'invenzione è sta ta descritta con riferimento a specifiche forme di realizzazione. Tuttavia, una persona di normale esperienza nel settore apprezza che varie modificazioni e cambiarne^ ti possono essere apportati senza allontanrsi dall'ambito della presente invenzione come esposto nelle allegate rivendicazioni. In accordo con ciò, la descrizione e le figure debbono essere considerate in senso illustrativo piuttosto che in senso restrittivo e tutte queste modificazioni sono da intendere come incluse nell'ambito de_l_ la presente invenzione. Nelle rivendicazioni, le frasi di mezzi-più-funzioni, se ve ne sono, coprono le struttu re descritte che svolgono le funzioni indicate. Le frasi di mezzi-più-funzioni coprono anche gli equivalenti strutturali e le strutture equivalenti che svolgono le funzioni indicate. In the foregoing description, the invention has been described with reference to specific embodiments. However, one of ordinary skill in the art appreciates that various modifications and changes can be made without departing from the scope of the present invention as set forth in the appended claims. In accordance with this, the description and figures are to be considered in an illustrative rather than a restrictive sense and all such modifications are to be understood as being included in the scope of the present invention. In the claims, the half-plus-function phrases, if any, cover the described structures which perform the indicated functions. The half-plus-function sentences also cover structural equivalents and equivalent structures that perform the indicated functions.
Claims (5)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/625,858 US5726844A (en) | 1996-04-01 | 1996-04-01 | Protection circuit and a circuit for a semiconductor-on-insulator device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| ITRM970135A1 true ITRM970135A1 (en) | 1998-09-12 |
| IT1290968B1 IT1290968B1 (en) | 1998-12-14 |
Family
ID=24507904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT97RM000135A IT1290968B1 (en) | 1996-04-01 | 1997-03-12 | PROTECTION CIRCUIT FOR A SEMICONDUCTOR DEVICE ON INSULATOR |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5726844A (en) |
| JP (1) | JP3345296B2 (en) |
| KR (1) | KR100387189B1 (en) |
| DE (1) | DE19712834B4 (en) |
| FR (1) | FR2746964B1 (en) |
| GB (1) | GB2311894B (en) |
| HK (1) | HK1003685A1 (en) |
| IT (1) | IT1290968B1 (en) |
| SG (1) | SG63688A1 (en) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046897A (en) * | 1997-09-29 | 2000-04-04 | Motorola, Inc. | Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection |
| US6049119A (en) * | 1998-05-01 | 2000-04-11 | Motorola, Inc. | Protection circuit for a semiconductor device |
| US6369994B1 (en) * | 1998-07-31 | 2002-04-09 | International Business Machines Corporation | Method and apparatus for handling an ESD event on an SOI integrated circuit |
| KR100353471B1 (en) | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | Data sense amplifier |
| US6323522B1 (en) | 1999-01-08 | 2001-11-27 | International Business Machines Corporation | Silicon on insulator thick oxide structure and process of manufacture |
| KR100353529B1 (en) * | 1999-06-29 | 2002-09-26 | 주식회사 하이닉스반도체 | ESD protection device of semiconductor device |
| JP2002313947A (en) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | Semiconductor device |
| US6933567B2 (en) * | 2002-05-15 | 2005-08-23 | Texas Instruments Incorporated | Substrate pump ESD protection for silicon-on-insulator technologies |
| US6927957B1 (en) * | 2002-07-18 | 2005-08-09 | Newport Fab, Llc | Electrostatic discharge clamp |
| DE10246098A1 (en) * | 2002-10-02 | 2004-04-22 | Epcos Ag | circuitry |
| US8000067B1 (en) * | 2003-05-15 | 2011-08-16 | Marvell International Ltd. | Method and apparatus for improving supply noise rejection |
| US9029949B2 (en) | 2013-09-25 | 2015-05-12 | International Business Machines Corporation | Semiconductor-on-insulator (SOI) structures with local heat dissipater(s) and methods |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063274A (en) * | 1976-12-10 | 1977-12-13 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| US4173022A (en) * | 1978-05-09 | 1979-10-30 | Rca Corp. | Integrated gate field effect transistors having closed gate structure with controlled avalanche characteristics |
| US4274193A (en) * | 1979-07-05 | 1981-06-23 | Rca Corporation | Method for making a closed gate MOS transistor with self-aligned contacts |
| US4272881A (en) * | 1979-07-20 | 1981-06-16 | Rca Corporation | Method for making a closed gate MOS transistor with self-aligned contacts with dual passivation layer |
| JPS6048106B2 (en) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | semiconductor integrated circuit |
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| KR920009015A (en) * | 1990-10-29 | 1992-05-28 | 김광호 | Protection circuit of semiconductor chip |
| US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
| US5399507A (en) * | 1994-06-27 | 1995-03-21 | Motorola, Inc. | Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications |
-
1996
- 1996-04-01 US US08/625,858 patent/US5726844A/en not_active Expired - Fee Related
-
1997
- 1997-01-14 SG SG1997000076A patent/SG63688A1/en unknown
- 1997-03-12 IT IT97RM000135A patent/IT1290968B1/en active IP Right Grant
- 1997-03-25 GB GB9706209A patent/GB2311894B/en not_active Expired - Fee Related
- 1997-03-26 DE DE19712834A patent/DE19712834B4/en not_active Expired - Fee Related
- 1997-03-26 FR FR9703675A patent/FR2746964B1/en not_active Expired - Fee Related
- 1997-03-28 JP JP09456997A patent/JP3345296B2/en not_active Expired - Fee Related
- 1997-04-01 KR KR1019970011997A patent/KR100387189B1/en not_active IP Right Cessation
-
1998
- 1998-04-02 HK HK98102806A patent/HK1003685A1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3345296B2 (en) | 2002-11-18 |
| SG63688A1 (en) | 1999-03-30 |
| GB2311894A (en) | 1997-10-08 |
| US5726844A (en) | 1998-03-10 |
| JPH1032309A (en) | 1998-02-03 |
| FR2746964A1 (en) | 1997-10-03 |
| HK1003685A1 (en) | 1998-11-06 |
| GB2311894B (en) | 2000-08-30 |
| DE19712834B4 (en) | 2007-02-08 |
| KR970072376A (en) | 1997-11-07 |
| KR100387189B1 (en) | 2003-08-21 |
| GB9706209D0 (en) | 1997-05-14 |
| FR2746964B1 (en) | 2003-10-10 |
| IT1290968B1 (en) | 1998-12-14 |
| DE19712834A1 (en) | 1997-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5869873A (en) | Electrostatic discharge protection circuit having eprom | |
| USRE43326E1 (en) | Tap connections for circuits with leakage suppression capability | |
| ITRM970135A1 (en) | PROTECTION CIRCUIT FOR A SEMICONDUCTOR DEVICE ON INSULATOR | |
| US7420252B2 (en) | LDMOS device with improved ESD performance | |
| US5986307A (en) | Silicon-controlled rectifier integral with output buffer | |
| US6570226B1 (en) | Device and circuit for electrostatic discharge and overvoltage protection applications | |
| US7217980B2 (en) | CMOS silicon-control-rectifier (SCR) structure for electrostatic discharge (ESD) protection | |
| US5909347A (en) | Electrostatic discharge protection circuit having P-type flash memory cell | |
| US6452234B1 (en) | How to improve the ESD on SOI devices | |
| US6455898B1 (en) | Electrostatic discharge input protection for reducing input resistance | |
| US5706156A (en) | Semiconductor device having an ESD protective circuitry | |
| US5910675A (en) | Semiconductor device and method of making the same | |
| US7012304B1 (en) | Diode and transistor design for high speed I/O | |
| TW200917463A (en) | Semiconductor device | |
| JPH0555251A (en) | Mos transistor | |
| JPH10125801A (en) | Semiconductor integrated circuit device | |
| US20070278581A1 (en) | Semiconductor dual guardring arrangement | |
| JPH08181219A (en) | Semiconductor integrated circuit device | |
| US6891208B2 (en) | Protection structure against electrostatic discharges (ESD) for an electronic device integrated on a SOI substrate, and corresponding integration process | |
| JP2826498B2 (en) | Semiconductor device | |
| JPH06236965A (en) | Semiconductor device | |
| US6008974A (en) | Electrostatic discharge protective circuit for reducing an undesired channel turn-on | |
| US5929491A (en) | Integrated circuit with ESD protection | |
| US20220102338A1 (en) | Electrostatic protection element and semiconductor device | |
| US6445601B1 (en) | Electrostatic discharge protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 0001 | Granted |