ITMI951607A1

ITMI951607A1 - Dispositivo e metodo per l'implementazione di funzioni di protocollo del livello di adattamento atm (aal) in una rete

Info

Publication number: ITMI951607A1
Application number: IT95MI001607A
Authority: IT
Inventors: Edoardo Merli; Luigi Canato
Original assignee: Italtel Spa
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 1997-01-25
Also published as: IT1277335B1; ITMI951607A0; EP0757503A3; EP0757503A2

Abstract

L'invenzione riguarda un dispositivo ed un metodo per l'implementazione delle funzioni di protocollo del livello di adattamento ATM (AAL) in una rete B-ISDN, in specie per flussi di dati necessitanti di correlazione temporale tra sorgente e destinazione.Il metodo correlazione temporale prevede le fasi di:- trasmettere (AAL1_A pacchetti informativi (SYNCH_A) con contenuto informativo nullo indicanti una richiesta di sincronizzazione;- ricevere (AAL1_B) detti pacchetti informativi, ricavare da essi informazioni di sincronismo e porre il ricevitore in una condizione di sincronizzazione;- trasmettere (AAL1_B) pacchetti informativi (SYNCH_RECEIVER_B) con contenuto informativo nullo indicanti l'avvenuta condizione di sincronizzazione;- ricevere (AAL1_A) detti pacchetti informativi (SYNCH_RECEIVER b) indicanti l'avvenuta sincronizzazione;- riconoscere (AAL1_A) l'avvenuta sincronizzazione del ricevitore ed iniziare la trasmissione di pacchetti informativi a contenuto informativo non nullo.

Description

DESCRIZIONE dell'invenzione industriale

TESTO DELLA DESCRIZIONE

La presente invenzione riguarda in generale le reti a larga banda o B-ISDN (Broadband Integrated Service Digital Network) di tipo ATM (Asynchronous Transfer Mode) e trova applicazione sia nelle parti di accesso alla rete (terminali, concentratori, adattatori, Interworking Unit), sia nei nodi di commutazione (server).

Più in particolare l'invenzione riguarda un dispositivo ed un metodo per l'implementazione di funzioni di protocollo del livello di adattamento ATM (AAL) in una rete B-ISDN, in specie per flussi di dati necessitanti di correlazione temporale tra sorgente e destinazione.

L'invenzione trova applicatone nel trasferimento di segnali attraverso tali reti a larga banda. La figura 1 mostra a titolo puramente esemplificativo un nodo ATM schematicamente comprendente una rete di commutazione ATM_SW cui sono collegate diverse postazioni di accesso CPN-J ,...,CPNK (Customer Premises Network) ed un server CS ad esempio dedicato a servizi di tipo Video On Demand.

I dati generati dagli applicativi (audio, video, trasmissione dati) residenti in una postazione d'utente utente collegata alla rete B-ISDN sono strutturati in pacchetti di lunghezza variabile da pochi byte a decine di migliaia di byte. Per poter trasmettere questi paccheti su reti ATM occorre adatare il formato del paccheto al formato della cella ATM, costituita da 48 byte di informazione o payload e da 5 di intestazione (header) per un totale di 53 byte.

I pacchetti vanno dunque segmentati per essere inseriti nei payload delle celle ATM. Per poter effettuare i controlli tipici delle reti di trasmissione (errore, sequenza, etc) alcuni byte dei 48 disponibili sono occupati da informazioni aggiuntive mentre i byte rimanenti vengono occupati dalle porzioni (segmenti) del messaggio. Ovviamente, l'utente che riceve le celle deve compiere l'operazione inversa (riassemblaggio) per poter ottenere di nuovo il messaggio a partire dai payload ATM.

La conversione delle informazioni di utente in celle ATM da inoltrare in linea viene realizzata mediante una successione ordinata o pila (stack) di protocolli a diversi livelli, illustrati schematicamente in Fig. 2 dove i rettangoli rappresentano schematicamente il complesso delle operazioni eseguite sui dati. La trasmissione di informazioni comporta l'esecuzione dei protocolli di differente livello gerarchico dall'alto al basso; in ricezione i protocolli vengono eseguiti dal basso verso l'alto.

L'invenzione riguarda il cosiddetto livello di adattamento ATM, denominato AAL (ATM Adaptation Layer), che, come illustrato nella allegata Fig. 2, è situato tra i livelli di protocollo di ordine più alto HLP (Higher Layer Protocol), cioè il livello di applicativo dell’utente, ed il livello ATM.

Più in particolare l’invenzione riguarda un livello AAL, denominato AAL di classe 1 o AAL1 , per flussi di dati che necessitano di correlazioni temporali tra sorgente e destinazione.

Tipicamente tali flussi di dati sono generati da applicativi per la gestione di servizi di tipo audio e video.

In presenza di applicativi che necessitano di correlazioni temporali tra le sorgenti e le destinazioni, il livello di adattamento AAL1 deve trasportare l'informazione attraverso la rete B-ISDN in modo da propagare, senza alterare, le informazioni di temporizzazione e di sincronismo intrìnseche dei servizi.

Scopo della presente invenzione è quello di realizzare una implementazione hardware delle funzioni di protocollo del livello di adattamento ATM classe 1 (AAL1) che sia in grado di gestire l’adattamento di flussi di dati necessitanti una correlazione temporale tra sorgente e destinazione e che permetta di gestire in modo semplice ed efficace la sincronizzazione tra processi ed il recupero, da parte dei dispositivi in ricezione, del clock di trasmissione dei dispositivi in trasmissione.

Ulteriore scopo della presente invenzione è di fornire un dispositivo che sia in grado di raggiungere gli scopi precedentemente citati indipendentemente dalle caratteristiche di "jitter" della rete ATM di collegamento.

Particolare scopo della presente invenzione è di fornire un metodo che permetta di gestire in modo semplice ed efficace la sincronizzazione tra processi all'atto delle instaurazioni delle connessioni tra i dispositivi.

L'invenzione consiste in un dispositivo realizzato conformemente a quanto realizzato alla rivendicazione 1.

L'invenzione consiste inoltre in un metodo realizzato conformemente a quanto illustrato nella rivendicazione 3.

Ulteriori vantaggiose caratteristiche formano oggetto delle rivendicazioni dipendenti.

Un simile dispositivo trova applicazione nei multiplatori di servizio permettendo di realizzare il livello di adattamento ATM di classe 1 , sia in ricezione che in trasmissione.

La Fig. 1 in parte già descritta mostra i punti di utilizzo del dispositivo secondo la presente invenzione, indicato con AALu (lato upstream) e AALd (lato downstraam), nella rete B-ISDN.

Il dispositivo AAL1 realizza le seguenti operazioni in trasmissione: memorizza il flusso di bit ricevuti in modo seriale, insieme ad un segnale di sincronismo, dall'interfaccia verso il livello di utente (HLP);

verifica la presenza, sull'interfaccia del livello ATM, di un comando di trasmissione che interessi lo specifico applicativo;

in seguito alla ricezione di tale comando di trasmissione, elabora i bit ricevuti in modo tale da formare un pacchetto informativo di complessivi 48 byte;

invia tale pacchetto informativo, corrispondente al payload di una cella ATM, verso l'interfaccia del livello ATM.

Ildispositivo AAL1 realizza altrsì le seguenti operazioni in ricezione:

riceve dal livello ATM il payload di una cella ATM costituito da un pacchetto informativo di 48 byte;

converte tale pacchetto informativo in un flusso seriale di dati; estrae l'informazione di sincronismo (di bit) dal flusso dati, compensando le alterazioni di temporizzazione introdotte dalla rete ATM;

invia tale flusso seriale di dati, insieme al segnale di sincronismo recuperato, verso il livello di utente (HLP).

Le caratteristiche strutturali e funzionali ed ulteriori vantaggi in termini di prestazioni dei dispositivo secondo la presente invenzione risulteranno meglio comprensibili dalla descrizione esemplificativa e non limitativa data nel seguito, in unione alle allegate figure in cui:

la figura 1 , già descritta, illustra una rete ATM;

la figura 2, già descritta, illustra il modello di riferimento dei protocolli; la figura 3 è uno schema che illustra l 'implementazione hardware secondo l'invenzione del livello di adattamento ATM di classe 1, dal lato trasmissione;

la figura 4 mostra la struttura di un pacchetto informativo per il trasferimento dei dati dall’elemento di fig. 3 al livello ATM;

la figura 5 è uno schema che illustra la struttura dei blocco dell'elemento di fig. 3 per l'inserzione e la trasmissione di informazioni per il recupero del clock di sorgente secondo l'invenzione;

la figura 6 è uno schema che illustra l 'implementazione hardware secondo l'invenzione del livello di adattamento ATM di classe 1 , dal lato ricezione;

la figura 7 è uno schema che illustra la struttura del blocco dell'elemento di fig. 6 per il recupero del clock di sorgente secondo l'invenzione;

la figura 8 è uno schema che illustra i livelli di occupazione di un buffer per l'assorbimento del "jitter" della rete ATM;

la figura 9 è un comparatore di fase digitale del blocco di fig. 7;

la figura 10 è uno schema che illustra in maggiore dettaglio la struttura di un dispositivo per l'estrazione di informazioni RTS.

la figura 1 1 è uno schema che illustra in maggiore dettaglio un'unità di ricostruzione del clock di trasmissione.

la figura 12 illustra uno schema della procedura di sincronizzazione iniziale tra due dispositivi secondo la presente invenzione.

Con riferimento all'allegata Fig. 3, un'implementazione hardware del livello di adattamento ATM dal lato trasmissione è stata complessivamente indicata con un elemento AAL1 u.

L'elemento AAL1_u è collegato, tramite un'interfaccia AAb, al livello ATM, ed è collegato, tramite un’interfaccia seriale PCM, con il livello di applicativo HLP.

L'elemento AAL1_u comprende un comparatore di indirizzi ADDR_COMPJTX collegato ad un bus Tx_AAL_ADDR, ad un filo Tx_ADDR_MASK e ad un filo Tx_ADDR_Ck dell'interfaccia AAb con il livello ATM.

Il comparatore d'indirizzi ADDR_COMP_TX è inoltre collegato, tramite un bus Tx_ADDR, ad un’unità d’interfaccia a microprocessore mP_INT_UNIT_Tx.

La funzione principale del comparatore di indirizzi ADDR_COMP_TX consiste nel confrontare gli indirizzi fomiti dal livello ATM sui fili Tx_AAL_ADDR con un indirizzo fornito sul bus Tx_ADDR dall’unità d’interfaccia a microprocessore mP_lNT_UNIT_Tx.

Il valore dell'indirizzo fornito dall’unità mP_INT_UNIT_Tx può essere impostato dall’esterno mediante l’invio di opportuni segnali sull'interfaccia a microprocessore mP_INT_Tx dell’unità mP_INT_UNIT_Tx.

Il comparatore di indirizzi ADDR_COMP_TX è collegato con un bus ADDR_Bus ad un’unità di uscita OUT UNIT.

L'elemento AAL1_u comprende un convertitore seriale parallelo SP_UNIT che converte in un formato parallelo su 8 bit i dati ricevuti sul filo AAL_Unit_Data_Bit dell’interfaccia PCM.

Un divisore modulo otto DIV_8 divide il segnale di clock del livello di applicativo HLP ricevuto sul filo Tx_Ck_bit dell’interfaccia PCM.

Il convertitore seriale paradello SP_UNIT fornisce i dati in formato parallelo su di un bus Tx_Data collegato ad un buffer SERV_PDU_BUF.

Il buffer SERV_PDU_BUF comprende due unità di memoria separate BUF_0 e BUF_1 ciascuna in grado di memorizzare un pacchetto informativo di 47 byte.

Con riferimento all'allegata figura 4 tale pacchetto informativo di 47 byte è stato denominato AAL1_SDU (AAL1 Service Data Unit).

Il buffer SERV_PDU_BUF è collegato ad un’unità di controllo di scrittura WR_UNIT tramite il bus Addr_Wr.

Il buffer SERV_PDU_BUF è inoltre collegato ad un’unità di controllo di lettura RD_UNIT tramite il bus Addr_Rd.

Le due unità di controllo WR_UNIT e RD_UNIT sono entrambe ulteriormente collegate al buffer SERV_PDU_BUF tramite il filo Ch_Buf e sono collegato tra di loro tramite i fili Cell_Rdy e CLR_Rdy.

L’unità di controllo di lettura RD_UNIT è collegata all’interfaccia AAb tramite i fili Tx_data_start, Tx_data_mask, e Tx__Data_En.

L'unità di controllo di lettura RD_UNIT è inoltre collegata al comparatore d'indirizzi ADDR_COMP_TX mediante un filo ENABLE.

Le uscite del buffer SERV_PDU_BUFFER sono collegate, tramite due bus Buf_Out_0 e Buf_Out_1, agli ingressi dell’unità di uscita OUT_UNIT.

L’unità di controllo di scrittura WR_UNIT è collegata, tramite un bus SAR_PDU_HEADER, all'unità di uscita OUT_UNIT.

L'unità di controllo di lettura RD_UNIT è anch’essa collegata, tramite un bus ENABLE _HEADER, all’unità di uscita OUT_UNIT.

Tanto l’unità di controllo di lettura RD_UNIT quanto l’unità di controllo di scrittura WR UNIT ricevono il clock di riferimento della rete ATM tramite un filo ATM_Ref_Byte_Ck dell’interfaccia AAb.

L’unità di controllo di scrittura WRJJNIT riceve un ulteriore segnale di clock di servizio fnX e riceve, dall'interfaccia PCM, attraverso l'unità DIV_8 il segnale di clock Tx_Ck_bite .

L’unità di controllo di scrittura WR_UNIT comprende un blocco SRTS_Tx per la creazione d’informazioni eventualmente necessarie al recupero del clock di sorgente da parte di un altro elemento AAL1 in fase di ricezione.

La struttura del blocco SRTS_Tx verrà illustrata con maggiore dettaglio nel seguito.

L’unità di uscita OUT_UNIT è coilegata, tramite il bus Tx_AAL_DATA ed il filo Tx_DATA_Ck, all'interfaccia AAb con il livello ATM.

L'elemento AAL1_u funziona come segue.

Il flusso di bit AAL_Unit_DataJbit proveniente dall 'interfaccia PCM viene convertito in parallelo dal convertitore SPJJNIT ottenendo il segnale Tx_Data su 8 bit.

Contemporaneamente il clock Tx_Ck_Bit proveniente dall 'interfaccia PCM viene diviso per 8 dal divisore DIV_8 ottenendo il clock Tx_Ck_Byte.

Le informazioni Tx_Data vengono scritte all'interno del buffer SERV_PDU_BUF con cadenza data dal segnale Tx_Ck_Byte.

L’indirizzo di memoria del buffer SERV_PDU_BUF all’interno del quale scrivere di volta in volta i dati Tx_Data viene fornito sul bus Addr_Wr dall’unità di controllo di scrittura WR_UNIT.

Il livello ATM comanda la trasmissione di dati da parte di un applicativo di un utente collegato all’interfaccia PCM dell'elemento AAL1_u inviando sul bus Tx_AAL_ADDR dell 'interfaccia AAb parametri identificatori ID_AAL (ATM Adaptation Layer IDentifier) e ID_SSCS (Specific Service Convergence Sublayer IDentifier) che identificano univocamente il modulo AAL1 e l’applicativo.

Il comparatore di indirizzi ADDR_COMP_TX confronta l'identificatore ID_AAL.ID_SSCS presente sul bus Tx_AAL_ADDR con l’indirizzo memorizzato nell’unità d’interfaccia a microprocessore mP_NT_UNIT_x.

In caso di avvenuto riconoscimento dell'indirizzo, il comparatore d'indirizzi ADDR_COMP_TX invia un segnale di abilitazione alia lettura del contenuto del buffer SERV_PDU_BUF sul filo ENABLE.

L’unità di controllo di scrittura WR_UNIT invia, qualora nel buffer SERV_PDU_BUF sìa presente un pacchetto AAL1_SDU di 47 byte completo, un segnale all'unità di controllo di lettura RDJJNIT sul filo Celì_Rdy.

L’unità di controllo di lettura RDJJNIT comanda allora la lettura dei dati contenuti nel buffer SERV_PDU_BUF.

L’indirizzo di memoria del buffer SERV_PDU_BUF dal quale leggere di volta in volta i dati Tx_Data viene fornito sul bus Addr_Rd dall’unità di lettura RDJJNIT.

I dati letti di volta in volta dal buffer SERV_PDU_BUFFER vengono inviati verso l’unità di uscita OUT_UNIT.

Una volta completata la lettura del pacchetto AAL1_SDU dal buffer SERV_PDU_BUF, l'unità di lettura RD_UNIT invia un segnale CLR_Rdy all'unità di scrittura WR_UNIT che segnala la completa lettura dei 47 byte AAL1_SDU memorizzati nel buffer SERV_PDU_BUF.

L’unità di scrittura WR_UNIT provvede inoltre a comporre un ulteriore byte DO contenente informazioni di controllo proprie del livello di adattamento ATM di classe 1.

Tali informazioni di controllo contenute nel byte DO sono relative ad un contatore di sequenza Seq_COUNT dei pacchetti AAL1_SDU trasmessi, ad un indicatore CSI (Convergence Sublayer Indication) proprio del sottolivello di convergenza CS (Convergence Sublayer) del livello AAL, ed a codici di parità e di ridondanza ciclica per la correzione di errori del contatore di sequenza Seq_COUNT e dell'indicatore CSI.

L'indicatore CSI contiene informazioni di temporizzazione RTS (Residuai Time Stamp) elaborate a partire dai segnali ATM_Ref_Byte_Ck, Tx_Ck_bit e fnX, eventualmente destinate ad essere utilizzate in fase di ricezione da un altro elemento AAL1 per il recupero del clock di sorgente.

In particolare tali informazioni RTS rendono conto dello scostamento del clock di servizio fnX rispetto al clock di rete ATM_Ref_Byte_Ck.

Il significato delle informazioni RTS verrà spiegato in maggiore dettaglio nel seguito con riferimento alla fig. 5 che illustra la struttura del blocco SRTS_Tx.

L’unità di scrittura WRJJNIT invia direttamente, tramite il bus SAR_PDU_HEADER, tale byte DO all’unità di uscita OUT UNIT.

In fig. 4 il pacchetto informativo di 48 byte risultante dall’unione dei 47 byte del pacchetto AAL1_SDU e dal byte DO è stato indicato con AAL1_PDU (AAL1 Protocol Data Unit).

Tale pacchetto informativo AAL1_PDU corrisponde ai 48 byte del payioad di una cella ATM.

L’unità di uscita OUT_UNIT riceve dal comparatore d’indirizzi ADDR_COMP_TX, tramite ii bus ADDR_Bus, l'informazione relativa all'indirizzo dell'elemento AAL1 e della connessione.

L’unità di uscita OUT_UNIT riceve inoltre dall'unità di lettura RD_UNIT, l'abilitazione a creare cinque byte, indicati in fig. 4 con HO, H1 . H4, contenenti, oltre alle informazioni relative all'elemento AAL1 ed all’applicativo, altre informazioni utilizzate dal livello ATM.

Le informazioni inserite nei cinque byte HO, H1. H4 verranno infatti utilizzate' nel livello di protocollo ATM per tradurre i parametri che identificano (a connessione AAL1 (ID_AAL_ID_SSCS) nei parametri corrispondenti a livello (VCI, VPI) che andranno a comporre l'header della cella ATM trasmessa.

In fig. 4 il pacchetto informativo di 53 byte risultante dall’unione dei 48 byte del pacchetto AAL1_PDU e dai cinque byte HO, H1. H4 è stato indicato con ATM_DU (ATM Data Unit).

Sempre in figura 4 è illustrato il significato dei bite HO, H1 ,..,H4. Il byte HO (che assume sempre valore 0 è utilizzato per consentire la multiplazione di più AAL sul bus AAb; il byte H1 ed i primi 4 bit del byte H2 contengono l'identificativo della connessione AAL1 (ID_AAL_SSCS=IDentifier of ATM Adaptation Leyer IDentifier of Specific Service Convergence Sublayer); i bit meno significativi di H2, il byte H3, ed i primi 3 bit più significativi di H4 (tutti a zero) sono riservati ad altri livelli di adattamento (AAL 3/4 o AAL5) eventualmente presenti sul bus AAb; il byt 4 del byte H4 (P) contiene la priorità del servizio e tale priorità è "mappata" nel bit corrispopndente CLP;Cell_Loss_Pnority)della cella ATM; i bit meno significativi del byte H4 contengono un campo di protezione (Cyclic Redundant Code di 4 bit) delle informazioni contenute nell'Intero Header HO, H1 . H4.

L’unità di uscita OUTJJNIT unisce i byte HO, H1, ... H4 ai dati AAL1_PDU (47 1 byte) formando il pacchetto informativo ATM_DU di totali 53 byte in base alle indicazioni fornite dall’unità di controllo di lettura RD_UNIT sul bus ENABLE_HEADER.

Contemporaneamente l’unità di lettura RDJJNIT prende possesso dei bus Tx_Data_Start e Tx_Data_Mask ed invia su tali bus, tramite l'interfaccia AAb con il livello ATM, segnali indicanti l'inizio della trasmissione di un pacchetto informativo ATM_DU da parte dell'elemento AAL1_u verso il livello ATM, e la validità dell'informazione trasmessa.

L’unità di uscita OUT_UN!T prende allora possesso del bus Tx_AAL_Data ed invia su tale bus, sempre tramite l'interfaccia AAb con il livello ATM, il pacchetto informativo di 53 byte precedentemente formato.

Al termine della trasmissione di tale pacchetto informativo l'unità di uscita OUTJJNIT e l’unità di lettura RDJJNIT rilasciano l'impegno dei bus Tx_AAL_Data, Tx_Data_Start e Tx_Data_Mask.

In questo modo i bus Tx_AAL_Data, Tx_Data_Start e Tx_Data_Mask ritornano disponibili e possono essere utilizzati, sempre in risposta ai comandi inviati dal livello ATM sui bus Tx_AAL_ADDR, Tx_ADDR_MASK e Tx_ADDR_Ck, dal dispositivo AAL1 stesso oppure da altri dispositivi AAL1 delio stesso tipo collegati a tali bus.

Preferibilmente l’unità di uscita OUT_UNIT invia anche un segnale di clock di byte sul filo Tx_Data_Ck dell’interfaccia AAb.

Vantaggiosamente le unità di lettura RD_UNIT e di scrittura WR_UNIT, inviando un segnale sul filo Ch_BUF, possono abilitare alternativamente una delle due unità di memoria BUF_0 e BUF_1 che compongono il buffer SERV_P DU_BU F.

In questo modo le operazioni di lettura e di scrittura all'interno del buffer SERV_PDU_BUF possono venire effettuate contemporaneamente.

In una situazione di normale funzionamento i 47 byte del pacchetto informativo AAL1_PDU memorizzato all'interno di una delle due unità di memoria BUFJ) o BUF_1 vengono inviati verso il livello ATM prima che nell’altra unità di memoria vengano accumulati i 47 byte del successivo pacchetto informativo.

Se la rete ATM non può leggere una cella prima che la nuova cella venga scritta all'interno del buffer SERV_PDU_BUF, l’unità di scrittura WR_UNIT invia un segnale di overflow OVF verso l’interfaccia AAb.

Tuttavia le operazioni di scrittura all’interno del buffer SERV_PDU_BUF continuano e le nuove informazioni vengono riscritte sopra quelle già presentì, anche se non ancora prelevate, nel buffer SERV_PDU_BUF.

In questo caso una o più celle ATM possono andare perdute.

In una forma preferita di realizzazione, non mostrata, i dati in uscita dal convertitore seriale parallelo SP_UNIT possono essere inviati all’esterno dell’elemento AAL1_u per essere ulteriormente elaborati prima ancora di essere memorizzati all’interno del buffer SERV_PDU_BUF.

Ad esempio possono essere compiute, sui dati in uscita dal convertitore seriale parallelo SP_UNIT, operazioni di protezione dell’informazione secondo codici particolari.

Con riferimento all’allegata Fig. 5, verrà illustrata in maggiore dettaglio la struttura del blocco SRTS_Tx dell’unità di controllo di scrittura WR_UNIT dell’elemento AAL1 u.

Il blocco SRTS_Tx comprende un blocco CLOCK_ELAB che a sua volta comprende un divisore per otto SRTS_DIV_8, che divide per 8 il segnale di clock di riferimento ATM_Ref_Byte_Ck dell'interfaccia Mb con la rete ATM ed un divisore per N SRTS_DIV_N, che divide per N il segnale di clock Tx_Ck_bit dell'interfaccia PCM con il livello di applicativo HLP.

Il blocco SRTSJTx comprende anche un multiplexer CLOCK_MUX che seleziona o il segnale di clock fnX derivato dal clock di riferimento di rete o il segnale in uscita dal divisore per otto SRTSJDIV_8 in base ad un segnale f_switch ricevuto dall’unità d’interfaccia a microprocessore mP_INT_Unit_Tx.

Tale segnale f_switch specifica il tipo d'interfaccia PCM del servizio. Normalmente l'interfaccia PCM può essere del tipo a 2 Mbit/s oppure del tipo a 34 Mbil/s.

L'uscita fnx del multiplexer CLOCK_MUX è collegata ad un contatore modulo 16 SRTS_CNT_16.

L'uscita del contatore SRTS_CNT_16 e l'uscita LD_RTS del divisore SRTS_DIV_N, che coincidono con le uscite del blocco CLOCK_ELAB, sono collegate ad un registro RG_RTS per la memorizzazione dei dati.

L'uscita del registro RG_RTS è collegata ad un multiplexer MUXJTTS che riceve anche segnali SC_CNT relativi al numero sequenziale dell'attuale pacchetto informativo AAL1_SDU.

L'uscita del multiplexer MUX_RTS viene elaborata da una logica combinatoria ADD_O_TO_EVEN la cui uscita, che coincide con l'uscita dell'intero blocco SRTS_Tx, rappresenta il valore CSI del byte DO del pacchetto informativo AAL1_PDU.

Il blocco SRTSJTx funziona come segue.

Il divisore SRTS_DIV_8 del blocco CLOCK_ELAB divide per il valore oto il segnale di clock di riferimento ATM_Ref_Byte_Ck della rete ATM che normalmente assume il valore di 19.44 MHz.

Il multiplexer CLOCK_MUX, in base al valore f_switch fornisce un segnale fnx che rappresenta o il segnale fnX derivato dal clock di rete, oppure il segnale ATM_Ref_Byte.

Il segnate f_switch indica quale valore nominale, tra i tanti possibili, assume il segnale Tx_Ck_bit dell'interfaccia PCM.

Normalmente il valore nominale assunto dal segnale Tx_Ck_bit può essere di 2.048 MHz oppure di 34.368 MHz.

L’uscita fnx del multiplexer CLOCK_MUX assume, nel caso di Tx_Ck_bit pari a 2.048 MHz, il valore di 2.43 MHz, mentre assume, nel caso di Tx_Ck__bit pari a 34.368 MHz, il valore di 38.88 MHz.

Tale valore viene convertito su 4 bit dal contatore SRTS_CNT_16 e viene scritto all'interno del registro RG_RTS con cadenza dettata dal segnale LD_RTS.

Il segnale LD_RTS viene generato dal divisore SRTS_DIV_M con una opportuna divisione operata sul segnale di clock Tx_Ck_bit proveniente dall’interfaccia PCM.

Il valore N può assumere, ad esempio, il valore 3008, pari al numero di bit contenuto in 8 paccheti AAL1_SDU (8 * 47 = 376 Byte = 3008 bit). ;In questo modo il valore contenuto nel registro RG_RTS indica lo scostamento del clock di servizio rispetto al clock di rete o ad un derivato del clock di rete calcolato su un numero noto (ad es. 3008) di periodi del clock di servizio. ;Il multiplexer MUX_RTS Θ la logica combinatoria ADD_0_TO_EVEN provvedono ad inserire nel bit CSI del byte DO di più consecutivi pacchetti informativi AAL1_PDU le informazioni contenute nel registro RG_RTS. ;In questo modo le informazioni relative allo scostamento del clock vengono inviate verso la rete ATM mediante una struttura multitrama costituita da più pacchetti informativi AAL1_PDU (ad esempio 8), ciascuno dei quali sarà inserito in una diversa cella ATM. ;Poiché i bit contenuti nel registro RG_RTS sono soltanto 4, è possibile utilizzare una struttura multitrama costituita da soli 4 pacchetti AAL1_PDU per trasferire in modo completo l'informazione relativa allo scostamento del clock. ;Preferibilmente i quattro bit contenuti nel registro RG_RTS non vengono inseriti in quattro pacchetti AAL1_PDU immediatamente consecutivi ma, ad esempio, in un pacchetto ogni due pacchetti. ;In questo modo risulta possibile trasmettere altre informazioni utilizzando il bit CSI rimasti liberi. ;Le informazioni contenute nel bit CSI delle celle trasmesse dal elemento AAL1_u verranno utilizzate da un elemento AAL1_d in ricezione, che verrà illustrato nel seguito, per ottenere il recupero del clock di sorgente. ;Con riferimento all'allegata Fig. 6, un'implementazione hardware del livello di adattamento ATM dal lato ricezione è stata complessivamente indicata con un elemento AAL1_d. ;L'elemento AAL1_d è collegato, sempre tramite l'interfaccia AAb, al livello ATM, ed è collegato, tramite l’interfaccia seriale PCM, con II livello di applicativo HLP. ;L'elemento AAL1_d comprende un buffer d’ingresso IN_BUF con ingressi collegati ai bus Rx_AAL_Data e al filo Rx_Data_Ck dell 'interfaccia AAb con il livello ATM. ;Il buffer INJ3UF comprende due unità di memoria separate IN_BUF_0 e IN_BUF_1 ciascuna in grado di memorizzare un pacchetto informativo di 53 byte. ;L'elemento AAL1_d comprende un comparatore d’indirizzi ADDR_COMP_RX con ingressi collegati alle uscite IN_RG del buffer IN_BUF ed alle uscite Rx_ADDR di un’unità d’interfaccia a microprocessore m P_INT_UNIT_Rx. ;La funzione principale del comparatore di indirizzi ADDR_COMP_RX consiste nel confrontare gli indirizzi dei segmenti informativi ATM_DU memorizzati nel buffer 1N_BUF con un indirizzo fornito sul bus Rx_ADDR dall’unità d’interfaccia a microprocessore mP_INT_UNIT_Rx. ;Il valore dell’indirizzo fornito dall’unità mP_lNT_UNIT_Rx può essere impostato dall'esterno mediante l'invio di opportuni segnali sull’interfaccia a microprocessore mPJNT_Rx dell’unità mP_INT_UNIT_Rx. ;L’uscita dati DATA Out del buffer IN_BUF è collegata ad un buffer AAL_PDU_BUFFER la cui uscita dati DATAJN è a sua volta collegata ad un convertitore parallelo seriale PS_UNIT. ;L’uscita AAL_Unit_Data del convertitore PSJJNIT è infine collegata all’Interfaccia PCM con il livello di applicativo HLP. ;Il buffer AAL_PDU_BUFFER è controllato, mediante due fili ENABLE_PDU_WR ed ENABLE_PDU_OUT, da una unità di controllo AAL_PDU_BUF_CU. ;Le uscite DATA_OUT del buffer IN BUF sono anche collegato ad un'unità H_CRC per la verifica di errori nei cinque byte HO, H1, ..., H4 dell’header del segmento informativo ATM_SDU. ;L'unità H_CRC è collegata, tramite un filo ERR_CRC, all’unità d’interfaccia a microprocessore mPJNT_UNIT_Rx e tramite un filo CRC4_val al blocco AAL_HDP. ;Le uscite DATA_Out del buffer IN_BUF sono anche collegate ad un’unità SNP_CRC per la verifica di errori nel byte DO del segmento informativo ATM_DU. ;L’unità SNP_CRC è collegata, tramite un filo ERR_CRC, all’unità d’interfaccia a microprocessore mPJNT_UNIT_Rx. ;L'elemento AAL1_d comprende anche un processore di intestazione AAL_HDP che verifica la correttezza della sequenza d’arrivo delle celle ATM e l'esattezza della foro intestazione. ;L'elemento AAL1_d funziona come segue. ;I segnali Rx_AAL_Data contenenti pacchetti informativi ATM_DU di 53 byte corrispondenti alle celle ATM trasmesse dalla rete ATM, vengono memorizzati, con cadenza data dai segnale di clock della rete ATM Rx_Data_Ck, all'interno del buffer IN_BUF. ;All'interno dei byte H1 e H2 dell'header del pacchetto ATM_DU sono contenute informazioni, corrispondenti ai parametri ID_AALID_SSCS, comprendenti l'indirizzo dell'elemento AAL1 verso il quale i pacchetti ATM_DU sono destinati. ;II comparatore di indirizzi ADDR_COMP_RX confronta l'indirizzo contenuto nei byte H1 e H2 della cella entrante nel buffer IN_BUF con l'Indirizzo memorizzato nell’unità d’interfaccia a microprocessore m P JNT_UNlT_Rx. ;In caso di awenuto riconoscimento deH’indirizzo, il comparatore d’indirizzi ADDR_COMP_RX genera un segnale ENABLE_CELL diretto verso l'unità H_CRC, genera segnali di temporizzazione H_MASK diretti verso l'unità H_CRC per analizzare i byte H1 , H4 e DO, genera un segnale ENABLE_WR verso il buffer IN_BUF e genera segnali di controllo verso l'unità SNP_CRC (Enable_SNP) e verso l'unità H_CRC (H_CRC_Control). ;Per tutta la durata del segnale ENABLE_WR i byte in arrivo sul bus Rx_AAL_Data vengono scritti all'interno del buffer INJ3UF. All'interno del buffer IN_BUF_0 vengono scritti i byte di ordine più basso (pari), mentre all'interno del buffer IN_BUF_1 vengono scritti i byte di ordine più alto (dispari). ;L'unità H_CRC, una volta ricevuto il segnale ENABLE_CELL, utilizza i segnali H_MASK per ricevere i byte H1 , H2, H3 e H4, calcola il codice CRC e lo confronta con il codice CRC contenuto nel byte H4 verificando quindi la correttezza globale dell'header del pacchetto ATM_DU. ;In caso di errore l'unità H_CRC invia un segnale ERR_CRC4 verso l'unità d'interfaccia a microprocessore mP_INT_UNIT_Rx. Tale unità invia un segnale CRC4_val al blocco AAL_HDP per segnalare il risultato dell'operazione effettuata. ;L'unità SNP_CRC, una volta ricevuto il segnale (non riesco a leggere la sigla), riceve il byte DO, calcola il codice CRC e lo confronta con il bit di CRC contenuto nel byte DO. ;In caso di errore l'unità SNP_CRC tenta di correggere, se possibile, il byte DO partendo dal codice CRC, altrimenti invia un segnale ERR_CRC verso l'unità d'interfaccia a microprocessore mP_INT_UNIT_Rx. ;Il processore d'intestazione AAL_HDP, una volta ricevuto il segnale Enable_Val, verifica, analizzando il valore del contatore di sequenza Seq_COUNT del byte DO, la correttezza delle sequenze delle celle determinando la presenza di celle perse o di celle fuori sequenza. ;In caso di presenza di celle perse o fuori sequenza il processore d'intestazione AAL_HDP genera un'indicazione di eccezione ERR_SYNCH verso l'unità d'interfaccia a microprocessore m P _l NT_UNIT_Rx che genera un interrupt verso il microprocessore. ;Il processore d'intestazione AAL_HDP, inoltre, genera segnali LOST, EN_WR_RAM, WRX, e L_WR_CNT che comandano la scrittura del pacchetto informativo contenuto nel buffer IN_BUF all'interno del buffer AAL_PDU_BUF_CU. ;L' unità di controllo AAL_PDU_BUF_CU invia al buffer AAL_PDU_BUFFER segnali di controllo di scrittura ENABLE_PDU_WR e segnali di lettura ENABLE_PDU_OUT. ;In seguito alla ricezione del segnale di lettura ENABLE_PDU_OUT il buffer AAL_PDU_BUFFER invia, sulle sue uscite DATAJN, i dati in esso memorizzati al convertitore parallelo seriale PS_UNIT. ;Il convertitore parallelo seriale PS_UNIT invia infine un flusso seriale di bit verso l'interfaccia PCM sulla sua uscita AAL_Unit_Data. ;Con riferimento all'allegata figura 7 verrà illustrato un dispositivo, complessivamente indicato con SCR__UNIT (Source Clock Recovery UNIT), per il recupero del clock di trasmissione da parte dell'elemento AAL1_d. ;Il dispositivo SCR_UNIT comprende una unità aritmetico logica ALU che analizza lo stato dì riempimento del buffer AAL_PDU_BUFFER. ;Durante le operazioni di lettura e di scrittura nel/dal buffer AAL_PDU_BUFFER, l'unità ALU confronta il livello di riempimento del buffer AAL_PDU_BUFFER con due valori Overflow_Level e Underflow_Level impostati durante la fase di configurazione iniziale del dispositivo. ;Quando il livello di riempimento del buffer AAL_PDU_BUFFER è maggiore del valore Overflow_Level, l'unità ALU emette un segnale di BUF_OVERFLOW verso l'unità AAL_PDU_BUF_CU precedentemente menzionata con riferimento alla figura 6. ;Quando il livello di riempimento del buffer AAL_PDU_BUFFER è inferiore al valore Underflow_Level, l'unità ALU emette un segnale di BUF_UNDERFLOW sempre verso la suddetta unità AAL_PDU_BUF_CU. I suddetti due segnali BUF_OVERFLOW e BUF_UNDERFLOW vengono vantaggiosamente resi disponibili anche all'esterno del dispositivo per essere ad esempio utilizzati per controllare un corcuito ad aggancio di fase in modo up-down. ;L'unità ALU emette inoltre un segnale FILL_LEVEL che indica lo stato di occupazione del buffer AAL_PDU_BUFFER. ;Con riferimento all'allegata figura 8 verrà ora descritto il metodo secondo l'invenzione per ricavare un valore, rappresentato dal segnale FILL_LEVEL, indicante una stima della differenza tra la frequenza del clock di sorgente e la frequenza del ricevitore in base allo stato di occupazione del buffer AAL_PDU_BUFFER del dispositivo AAL1 ricevitore. ;Durante la configurazione iniziale del dispositivo viene determinato un valore Middle Levai indicante il valore medio, in normali condizioni di funzionamento, dello stato di occupazione del buffer AAL_PDU_BUFFER. ;Successivamente vengono determinati i valori delle due soglie Underflow Level e Overflow Level indicanti, rispettivamente, il valore minimo accettabile ed il valore massimo accettabile dello stato di occupazione del buffer AAL_PDU_B U FFER . ;I valori di tali soglie vengono scelti in modo tale che il "buffer virtuale" VIRTUAL BUFFER da esse determinato all'interno del buffer fisico AAL_PDU_BUFFER sia sufficientemente ampio da assorbire il "jitter" (o Cell Delay Variation) introdotto dalla rete ATM che collega il dispositivo AAL1 sorgente con il dispositivo AAL1 destinazione (si veda al riguardo anche la figura 8). ;Come ben noto, infatti, i nodi delia rete ATM, essendo la tecnica ATM una tecnica asincrona, possono introdurre alterazioni (ritardi, accodamenti, accorpamenti in burst) della temporizzazione originaria delle celle. ;I valori di tali soglie vengono inoltre scelti in modo tale che la dimensione del "buffer virtuale" da esse determinato sia la minore possibile, compatibilmente con l'esigenza di assorbimento del "jitter". ;Ciò perchè l'introduzione di buffer all'interno del dispositivo AAL1 implica l'introduzione di ritardi sempre maggiori al crescere delle capacità dei buffer stessi. ;Una volta determinati i valori Middle Level, Overflow Level e Underflow Level, il valore FILL_LEVEL viene determinato come differenza tra il valore attuale Actual Level dello stato di occupazione del buffer AAL_PDU_BUFFER ed il valore Middle Level, riferito all'ampiezza della fascia compresa tra i valori Overflow Level ed Underflow Level. ;Si potrà apprezzare che, in questo modo, il "buffer virtuale" che viene creato, oltre a permettere di assorbire il "jitter'' introdotto dalla rete ATM, fornisce anche un'utile stima della differenza tra la frequenza del clock di sorgente e la frequenza del ricevitore. ;Particolarmente apprezzabile risulta poi il fatto che, essendo i valori Overflow Level, Underflow Level e Middle Level variabili a piacere, risulta possibile "personalizzare" il buffer di compensazione del "jitter" in base alle caratteristiche della rete ATM alla quale il dispositivo AAL1 viene collegato. ;Ciò contribuisce ad aumentare l'elasticità di funzionamento e la versatilità del dispositivo AAL1 secondo la presente invenzione. ;Sempre con riferimento alla figura 7, il dispositivo SCRJJNIT comprende un blocco di recupero dei segnali RTS, complessivamente indicato con SRTS_Rx, per il recupero delle informazioni RTS inserite, in fase di trasmissione, dal blocco SRTS_Tx dell'elemento AAL1_u. ;Il blocco SRTS_Rx fornisce un segnale ADD_M che rappresenta una stima della frequenza di trasmissione dei dati calcolata a partire dalle informazioni RTS. ;Al variare di un segnale ADAPT_RTS, un multiplexer MUX_ADAPT_RTS sceglie se presentare sulla sua uscita l'uscita ADD_M del blocco SRTS oppure un segnale Cell_Wr_Div_8 indicativo della frequenza di scrittura dei pacchetti informativi AAL1_PDU all'interno del buffer AAL_PDU_BUFFER. ;Vantaggiosamente il segnale Cell_Wr_Div_8 viene ottenuto semplicerrte dividendo per 8 il valore Cell_Wr, ricavato da un contatore COUNT_WR, indicante la frequenza di scrittura dei pacchetti informativi AAL1 PDU all'interno del buffer AAL_PDU_BUFFER. ;L'uscita del multiplexer M UX_ADAPT_RTS e l'uscita FILL_LEVEL dell'unità aritmetico logica ALU sono collegate ad un PLL digitale complessivamente indicato con D_PLL. ;Il PLL digitale D_PLL comprende un comparatore di fase digitale DPD (Digital Phase Detector) che effettua una stima PH della differenza tra la frequenza del trasmettitore e la frequenza del ricevitore, ricevuta con un anello di retroazione. ;Tale frequenza del ricevitore è fornita da un oscillatore, non mostrato, tarato al valore nominale fs della frequenza di servizio del ricevitore. ;In una forma preferita di realizzazione il segnale PH entra in un'unità di correzione CU, ali'interno del quale viene ulteriormente elaborato. ;Il segnale PH entra poi in un filtro digitale FILTER ed in un'unità di controllo VCO. ;li segnale in uscita dall'unità di controllo VCO entra in un divisore DIVIDER che fornisce il segnale RD_Ck_bit. ;Il segnale RD_Ck_bit viene portato, con un anello di retroazione, al rilevatore di fase digitale DPD e rappresenta l'uscita del dispositivo SCR_UNIT. ;Con riferimento all'allegata figura 9 verrà mostrato in maggiore dettaglio il comparatore di fase digitale DPD di figura 7. ;Il comparatore DPD comprende un multiplexer MX in grado di fornire sulla sua uscita a 13 bit MX_OUT i valori presenti sull'uno o sull'altro dei suoi due ingressi MX_IN_1 e MXJN_2 al variare del valore presente sul suo ingresso di selezione MX_SEL. ;Sull'ingresso a 13 bit MX_IN_1 è presente un valore che rappresenta la costante numerica -1 , mentre sull'ingresso a 13 bit MX_IN_2 è presente un valore che rappresenta una costante numerica esattamente pah ai valore N utilizzato nel blocco SRTS_Jx del trasmettitore per dividere il clock di trasmissione Tx_Ck_bit, nell'esempio precedente 3008, pari ai numero di bit contenuto in 8 pacchetti AAL1_SDU (8 * 47 = 376 Byte = 3008 bit.

il valore presente sull'ingresso di selezione MX_SEL del multiplexer MX è rappresentato dall'uscita del multiplexer MUX_ADAPT_RTS.

L'uscita MX OUT del multiplexer MX, che può assumere solo i valori -1 oppure 3008, viene portata all'ingresso di un sommatore ADD_RD_CK, temporizzato in base al segnale Rd_Ck_bit.

L'ingresso di reset del sommatore ADD_RD_CK è collegato all'uscita FILL_LEVEL dell'unità aritmetico logica ALU.

L'uscita del sommatore ADD_RD_CK coincide con l'uscita del comparatore di fase digitale DPD.

Con riferimento all'allegata fig. 10 verrà descritta in maggiore dettaglio la struttura del blocco SRTS_Rx di fig. 7.

Il blocco SRTS_Rx comprende un'unità di cattura RTS, indicata con RTS_CAPT_UNIT collegata ad una memoria FIFO RTS_F!FO e ad un'unità di ricostruzione del clock SIRU (Source Interval Reconstruction Unit).

L'unità di cattura RTS__CAPT_UNIT riceve i valori dei singoli bit CSI di otto celle consecutive e li inserisce nella memoria RTS_FIFO.

I dati memorizzati nella memoria RTS_FIFO vengono forniti all'unità di ricostruzione del dock SIRU che genera il segnale ADD_M. Tale segnale indica lo scostamento residuale (temporale) della frequenza di sorgente rispetto alla frequenza di rete fnX.

In figura 11 è dettagliato il funzionamento dell'unità SIRU (Source clock Interval Reconstruction Unit) di figura 10. La frequenza di riferimento per i due servizi supportati (2Mbh/s e 34Mbit/s) è uguale rispettivamente a 19.44 per il 2Mbit/s ed a 38.88 per il 34Mbit/s ed è selezionabile -da microprocessoretramite il blocco MUX.

In dipendenza del servizio prescelto viene caricato, come base di conteggio, sul contatore CNT_T il valore costante M per il numero di cicli a frequenza fnX nel periodo T (pari a 3008 bit alla frequenza di servizio) indicato (raccomandazione ITU.T 1363) come riferimento di misure.

I blocchi B_Pulse, Compare e Gate consentono di costruire il segnale Add_M la cui durata esprime il numero di cicli residuali alla frequenza fnX nel periodo T di riferimento.

Sempre con riferimento alla figura 7, l'unità SCR_UNIT funziona come segue.

Nel caso in cui sia attivo il metodo di recupero dei clock basato sulle informazioni RTS, il multiplexer MUX_ADAPT_RTS fornisce al PLL digitale D_PLL il segnale ADD_M, che esprime lo scostamento della frequenza di servizio dalia frequenza di rete di trasmissione in un periodo T di osservazione predeterminato.

li periodo T viene scelto pari ad N/fs, in questo caso 3008/2048MHz oppure 3008/34.388MHz in modo tale che l'informazione RTS venga trasportata da e riferita a 8 pacchetti informativi AAL1_PDU

Il segnale ADD_M viene creato aggiungendo al numero di cicli nominali, M a frequenza fnx, il numero di cicli "residuali'' espresso dai valori RTS inseriti nella struttura di 8 AAL1_PDU.

Pertanto, non appena il segnale ADD_M assume un valore logico alto, all'incirca in corrispondenza di ogni trama di 8 celle AAL1_PDU, il contenuto del sommatore ADD_RD_CK viene incrementato di un valore pari a 3008.

Quando il segnale ADD_M assume un valore logico basso, il contenuto del sommatore ARR_RD_CK viene decrementato di 1 all'arrivo di ogni segnale Rd_Ck_bit.

In questo modo il valore contenuto all'interno del sommatore ADD_RD_CK è proporzionale all'errore tra la frequenza di trasmissione di sorgente e la frequenza pilotata della destinazione.

Nel caso in cui sia attivo il metodo di recupero del clock basato sulla stima dello stato di occupazione del buffer AAL_PDU_BUFFER, il multiplexer MUX_ADAPT_RTS fornisce al PLL digitale D_PLL il segnale Cell_Wr_Div_8.

Tale segnale cell_wr_div_8 assume un valore logico alto esattamente in corrispondenza all'arrivo di 8 pacchetti AAL1_PDU.

Pertanto, in corrispondenza all'arrivo di 8 pacchetti AAL1_PDU, il contenuto del sommatore ADD_RD_CK viene incrementato di un valore pari a 3008, mentre viene decrementato di 1 nei rimanenti istanti di tempo.

Quando io stato di occupazione del "buffer virtuale" determinato all'interno dei buffer AAL_PDU_BUFFER si discosta troppo dal valor medio Middle Level fissato, l'unità aritmetico logica ALU emette il segnale FILLJ-EVEL che resetta il contenuto del sommatore ADD_RD_CK determinando la correzione del valore di frequenza di lettura del ricevitore.

Anche in questo modo, quindi, il valore contenuto all'interno dei sommatore ADD_RD_CK è proporzionale all'errore tra la frequenza di trasmissione di sorgente e la frequenza pilotata della destinazione.

Si potrà apprezzare che, in questo modo, fornendo ai comparatore di fase digitale DPD informazioni di tipo omogeneo (ADD_M, Cell_Wr_Div_8) sia nel caso di recupero del clock con il metodo adattativo che con metodo SRTS, risulta possibile utilizzare lo stesso circuito con entrambi i metodi.

Ciò semplifica notevolmente la complessità dell'unità SCRJJNIT e consente di diminuire notevolmente i costi.

Ulteriormente apprezzabile risulta poi il fatto che, in questo modo, la scelta tra i due metodi di recupero del clock può venire effettuata semplicemente cambiando il valore di selezione ADAPT_RTS del multiplexer MUX_ADAPT_RTS.

Con riferimento all'allegata figura 12 verrà descritta la procedura di sincronizzazione iniziate tra due dispositivi secondo la presente invenzione, il primo utilizzato esemplificativamente come trasmettitore, il secondo come ricevitore.

Un primo dispositivo AAL1 secondo la presente invenzione, indicato in fig. 11 con AAL1_A, inizia a trasmettere verso un secondo dispositivo AALf _B pacchetti informativi a contenuto informativo nullo SYNCH_A indicanti una richiesta di sincronizzazione.

I pacchetti informativi SYNCH_A sono pacchetti informativi di tipo ATM_DU contenenti, all'interno dei 5 byte d'intestazione HO, ..., H4, un identificatore di tipo che li qualifica come pacchetti recanti una richiesta di sincronizzazione.

II dispositivo AAL1_B, una volta ricevuto un certo numero di pacchetti informativi di tipo SYNCH_A, ricava da essi informazioni di sincronismo e si pone in una condizione di sincronizzazione.

Ciò fatto, il dispositivo AAL1_B trasmette verso il dispositivo AAL1_A pacchetti informativi SYNCH_RECEIVER_B a contenuto informativo nullo indicanti una avvenuta condizione di sincronizzazione.

Anche i pacchetti informativi SYNCH_RECEIVERJ3 sono pacchetti informativi di tipo ATM_DU contenenti, all'interno dei 5 byte d'intestazione HO, ..., H4, un identificatore di tipo che li qualifica come pacchetti recanti una segnalazione di avvenuta condizione di sincronizzazione.

Il dispositivo AAL1_A, una volta ricevuti i pacchetti informativi di tipo SYNCH_RECEIVER_B, riconosce l'avvenuta sincronizzazione ed inizia a trasmettere pacchetti informativi INF a contenuto informativo non nullo verso il dispositivo AAL1_B.

La procedura di sincronizzazione è perfettamente duale e potrebbe avvenire anche nel senso inverso, come illustrato in figura 1 1 ove il dispositivo AAL1_B invia richieste di sincronizzazione SYNCH_B verso il dispositivo AAL1_A, mentre il dispositivo AAL1_A invia segnali di avvenuta sincronizzazione SYNCH_RECEIVER_A verso il dispositivo AAL1_B.

In una forma preferita di realizzazione, gli identificatori di tipo dei pacchetti SYNCH, SYNCH_RECEIVER ed INF sono costituiti da due bit 11.10 del byte H2 dell'intestazione dei pacchetti.

Vantaggiosamente i diversi tipi di pacchetti informativi SYNCH, SYNCH_RECEIVER a contenuto informativo nullo vengono trasportati su connessioni ATM diverse in base al valore dei bit l1.IO.

Il diverso valore dei bit 11.10 permette di tradurre in diverse connessioni ATM il valore del campo ID_AAL (ATM Adaptation Layer IDentifier) dell'header dei pacchetti informativi.

In ricezione il dispositivo AAL1 riconosce il proprio indirizzo ID_AAL ed è in grado di riconoscere, grazie ai bit l1.10, il tipo di pacchetto informativo.

Si potrà apprezzare ii fatto che, in questo modo, si riesce a garantire una connessione sicura nella rete ATM tra i vari dispositivi AAL1 .

Grazie al fatto che le celle iniziali hanno contenuto informativo nullo, il metodo secondo l'invenzione garantisce che tutti i pacchetti contenenti dati significativi, anche quelli iniziali, vengano trasmessi solo ad avvenuta sincronizzazione.

Ciò risulta molto vantaggioso poiché alcuni servizi trasportano proprio nelle trame iniziali, informazioni vitali di riconoscimento e di configurazione delle modalità trasmissive.

Più in generale si potrà apprezzare il fatto che i blocchi di riconoscimento degli indirizzi (ADDR_COMP_RX, ADDR_COMP_TX) ed i blocchi di controllo della trasmissione (OUT_UNIT) permettono al dispositivo secondo la presente invenzione di essere multiplexato, insieme ad altri livelli di adattamento, sul livello ATM.

Ciò permette di fornire piattaforme di elaborazione multiservizio (audio, video, dati).

Inoltre tale architettura consente a dispositivi controllori di parametri di traffico (SHAPER) localizzati a livello ATM di gestire esattamente l'emissione dell'informazione.

Un tale dispositivo controllore, conoscendo i parametri di traffico di ogni connessione attiva nel multiplatore, può distribuire i diritti di trasmissione ai diversi moduli in modo da multiplare correttamente più traffici, di natura anche diversa (video, voce, dati, etc.) rispettando le rispettive qualità di servizio.

Un ulteriore evidente vantaggio consiste nella presenza di più modalità distinte di recupero del clock di sincronismo, ii che permette l'utilizzo efficiente del dispositivo in reti con caratteristiche diverse.

In definitiva si è fornito un dispositivo che, grazie alla sua flessibilità architetturale e d'impiego e alla sua compattezza di realizzazione, permette a terminali d'utente, server, multiplatori di servizio di fruire di servizi audio-video trasportati attraverso la rete B-ISDN in tecnica ATM.

E' evidente che quanto descritto è stato dato a titolo di esempio non limitativo. Varianti e modifiche sono possibili senza per questo uscire dal campo di protezione delle seguenti rivendicazioni.

Claims

RIVENDICAZIONI 1 . Dispositivo per l'implementazione di funzioni di protocollo del livello di adattamento ATM (AAL) in una rete B-ISDN, in specie per flussi di dati necessitanti di correlazione temporale tra sorgente e destinazione, detto dispositivo (AAL1) essendo collegato, tramite un'interfaccia seriale (PCM), a dispositivi d'utente operanti ad un generico livello di applicativo d'utente (HLP), caratterizzato dal fatto di essere collegato, tramite un'interfaccia parallela (AAb), sia a dispositivi ATM (ATM_u, ATM_d) operanti ad un livello di protocollo ATM, sia ad altri dispositivi dello stesso tipo (AAL1) mediante un sistema a bus con architettura a tre bus separati, il primo di detti tre bus (Tx_AAL_DATA, Tx_DATA_CK) essendo dedicato alla trasmissione dei dati da parte di detto dispositivo (AAL1), il secondo di detti tre bus (Rx_AAL_DATA, Rx_DATA_CK) essendo dedicato alla ricezione, da parte di detto dispositivo (AAL1), dei dati trasmessi da detti dispositivi ATM (ATM_u, ATM_d) operanti ad un livello di protocollo ATM, ed il terzo di detti tre bus (Tx_AAL_ADDR, Tx_ADDR_MASK, TX_ADDR_CK) essendo dedicato alla ricezione, da parte di detto dispositivo (AAL1 ), di segnali di abilitazione alla trasmissione trasmessi da un unità di controllo e di supervisione (SHAPER), essendo i dati transitanti su detto primo bus (Tx_AAL_DATA, Tx_DATA_CK) dedicato alla trasmissione e su detto secondo bus (Rx_AAL_DATA, Rx_DATA_CK) dedicato alla ricezione strutturati come pacchetti informativi (ATM_DU) comprendenti identificatori (ID_AAL, ID_SSCS) del dispositivo (AAL1) stesso e dell’applicativo, detto dispositivo (AAL1) comprendendo mezzi (ADDR_COMP_TX) per il riconoscimento di un segnale di abilitazione (Tx_AAL_ADDR, TX_ADDR_MASK) alla trasmissione, transitante su detto terzo bus (Tx_AAL_ADDR, Tx_ADDR_MASK, TX_ADDR_CK), riguardante il dispositivo (AAL1) stesso, mezzi (OUT_UNIT) per l'acquisizione del controllo, all'atto della ricezione di detto segnale di abilitazione, di detto primo bus (Tx_AAL_DATA, Tx_DATA_CK), e mezzi (ADDR_COMP_RX) per il riconoscimento dei dati transitanti su detto secondo bus (Rx_AAL_DATA, Rx_DATA_CK) diretti verso il dispositivo stesso (AAL1).
2. Dispositivo secondo la rivendicazione 1 , caratterizzato dal fatto che detti pacchetti informativi (ATM_DU) transitanti su detto primo bus (Tx_AAL_DATA, Tx_DATA_CK) e su detto secondo bus (Rx_AAL_DATA, Rx_DATA_CK) sono pacchetti informativi di 53 byte complessivi costituiti da un pacchetto informativo di 48 byte (AAL1_PDU) e da 5 byte di intestazione (HO, H1 . H4).
3. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che detti 5 byte d’intestazione (HO, H1 , H4) di detti pacchetti informativi (ATM_DU) comprendono informazioni necessarie a creare, da parte del livello di protocollo ATM, corretti parametri identificatori di applicativo delle celle ATM destinate a formarsi a partire da detti pacchetti informativi (ATM_DU).
4. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che detto pacchetto informativo di 48 byte (AAL1_PDU) è costituito da un payload di 47 byte (AAL1_SDU) e da un byte aggiuntivo di controllo (DO) contenente informazioni di controllo proprie del livello di adattamento ATM di classe 1.
5. Dispositivo secondo la rivendicazione 4, caratterizzato dal fatto che detto byte aggiuntivo di controllo (DO) comprende un indicatore della sequenza (Seq_COUNT) dei pacchetti informativi (AAL1_PDU) trasmessi.
6. Dispositivo secondo la rivendicazione 4, caratterizzato dal fatto che detto byte aggiuntivo di controllo (DO) comprende un indicatore (CSI) del sottolivello dì convergenza CS del livello di adattamento ATM (AAL).
7. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che la parte upstream (AAL1 _u) per l'adattamento dei dati provenienti da detta interfaccia seriale (PCM) verso detta interfaccia parallela (AAb) comprende: un convertitore seriale-parallelo (SP_UNIT) collegato (AAL_UNIT_DATA_BIT, TX_Ck_BIT) a detta interfaccia seriale (PCM); un buffer di servizio (SERV_PDU_BUF) collegato (TX_DATA) a detto convertitore seriale-parallelo (SP_UNIT); un'unità (WR_UNIT) di controllo di scrittura collegata (Addr_Wr) a detto buffer di servizio (SERV_PDU_BUF) per il controllo delle operazioni di scrittura all'interno di detto buffer di servizio (SERV_PDU_BUF) e per la creazione, all'interno di detto buffer di servizio (SERV_PDU_BUF), di un pacchetto informativo (AAL1_PDU); un comparatore d'indirizzi (ADDR_COMP_TX) collegato (Tx_AAL_ADDR, Tx_ADDR_MASK, Tx_ADDR_Ck) a detta interfaccia parallela (AAb) per il riconoscimento della presenza, su detta interfaccia parallela (AAb), di un comando di trasmissione riguardante il processo applicativo attuato da detto dispositivo d'utente collegato a detta interfaccia seriale (PCM); un'unità (RD_UNIT) di controllo di lettura dei dati collegata (Addr Rd) a detto buffer di servizio (SERV_PDU_BUF) per il controllo delle operazioni di lettura da detto buffer di servizio (SERV_PDU_BUF), collegata (ENABLE) a detto comparatore d'indirizzi (ADDR_COMP_TX) per l'avvio delle operazioni di lettura, collegata (Tx_Data_En, Tx_Data_Start, Tx_Data_Mask) a detta interfaccia parallela (AAb) per l'invio di segnali di controllo di trasmissione verso detto livello di protocollo ATM; mezzi (WRJJNIT) per la creazione di detti 5 byte d'intestazione (HO . H4); un'unità di controllo d'uscita (OUT_UNIT) coilegata (Buf_Out_0, Buf_Out_1) a detto buffer di servizio (SERV_PDU_BUF), collegata (SAR_PDU_HEADER) a detti mezzi (WRJJNIT) per la creazione dei 5 byte d'intestazione (H0,..,H4), collegata (ENABLE_HEADER) a detta unità di controllo di lettura (RD_UNIT), collegata (ADDR_Bus) a detto comparatore d'indirizzi (ADDR_COMP_Tx) e collegata (Tx_AAL_Data, Tx_Data_Ck) a detta interfaccia parallela (AAb), il comparatore d'indirizzi (ADDR_COMP_Tx) inviando un segnale (ENABLE) all'unità di controllo di lettura (RD_UNIT) che comanda la trasmissione del pacchetto informativo di 48 byte (AAL1_SDU) e del pacchetto informativo di controllo di 5 byte (HO, ..., H4) verso l'unità di controllo d'uscita (OUT_UNIT) che provvede ad inviare un pacchetto informativo di complessivi 53 byte (ATM_DU) all'interfaccia parallela (AAb) con il livello ATM.
8. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto che detto buffer di servizio (SERV_PDU_BUF) è composto da due parti separate (BUF_0, BUF_1) sostanzialmente di uguale capacità, per cui le operazioni di lettura e di scrittura da/in tale buffer di servizio (SERV_PDU_BUF) possono venire effettuate contemporaneamente.
9. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto di comprendere un blocco di codifica per l'elaborazione dei dati in uscita da detto convertitore seriale parallelo (SP_UNIT) prima della memorizzazione all'interno di detto buffer di servizio (SERV_PDU_BUF).
10. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto che detto comparatore d'indirizzi (ADDR_COMP_Tx) di detta parte upstream (AAL1_u) è collegato (Tx_ADDR) ad un'interfaccia a microprocessore (mP_NT_UNIT_Tx) per l'impostazione dell'indirizzo di detto processo applicativo.
11. Dispositivo secondo la rivendicazione 7, caratterizzato dal fatto che detto pacchetto informativo memorizzato in detto buffer di servizio (SERV PDUJ3UF) di detta parte upstream (AAL1_u) ha le dimensioni di 47 byte (AAL1_SDU), che detta unità di controllo di scrittura (WR_UNIT) di detta parte upstream (AAL1 _u) comprende mezzi per creare un byte aggiuntivo di controllo (DO) contenente informazioni di controllo proprie dei livello di adattamento ATM di classe 1 ed un indicatore della sequenza (Seq_COUNT) dei pacchetti informativi (ATM_SDU) trasmessi, e che detta unità di controllo d'uscita (OUT_UNIT) comprende mezzi per aggiungere detto byte aggiuntivo di controllo (DO) a detto pacchetto informativo di 47 byte (AAL1_SDU) formando un pacchetto informativo di complessivi 48 byte (AAL1_PDU).
12. Dispositivo secondo la rivendicazione 11, caratterizzato dal fatto che detta unità di controllo di scrittura (WR_UNIT) comprende un blocco (SRTS_Tx) per la creazione di informazioni (CSI) relative al clock di sorgente dell'applicativo e per l'inserimento di dette informazioni (CSI) all'interno di detto byte aggiuntivo di controllo (DO) dei pacchetti informativi (ATM_DU) trasmessi, dette informazioni relative al clock di sorgente deH'applicativo essendo ricavate da un segnale di clock di servizio (fnX) e da un segnale di clock di applicativo (Tx_Ck_bit) ricevuto da detta interfaccia seriale (PCM).
13. Dispositivo secondo la rivendicazione 12, caratterizzato dal fatto che detto blocco (SRTS_Tx) per la creazione di informazioni (CSI) relative al clock di sorgente dell'applicativo comprende mezzi (CLOCK_ELAB, RG_RTS, MUX_RTS, ADD_0_TO_EVEN) per l'inserimento delle informazioni (CSI) relative al clock di sorgente all'interno dei byte aggiuntivi di controllo (DO) di solo alcuni particolari pacchetti informativi (ATM_DU) tra tutti i pacchetti informativi trasmessi da detto dispositivo (AAL1).
14. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che la parte downstream (AAL1_d) per l'adattamento dei dati provenienti da detta interfaccia parallela (AAb) verso detta interfaccia seriale (PCM) (AAL1_d) comprende: un buffer d'ingresso (IN_BUF) collegato (Rx_AAL_Data, Rx_Data_Ck) a detta interfaccia parallela (AAb) per la memorizzazione di detti pacchetti informativi di 53 byte (ATM_DU) provenienti dal livello ATM; un comparatore d'indirizzi (ADDR_COMP_Rx) collegato (IN_RG, ENABLE_WR) a detto buffer d'ingresso (IN_BUF) per il riconoscimento della presenza, in detto buffer d'ingresso (IN_BUF), di un pacchetto informativo riguardante il processo applicativo attuato da detto dispositivo d'utente collegato a detta interfaccia seriale (PCM); un buffer di servizio (AAL_PDU_BUFFER) collegato (DATA_OUT) a detto buffer d'ingresso (IN_BUF); un convertitore parallelo-seriale (PSJJNIT) collegato (DATAJN) a detto buffer di servizio (AAL_PDU_BUFFER) e collegato (AAL_Unit_Data) a detta interfaccia seriale (PCM); un'unità (H_CRC) di verifica di errori in detti 5 byte d'intestazione (HO, ..., H4) del pacchetto informativo memorizzato in detto buffer d'ingresso (IN_BUF) collegata (DATA__OUT) a detto buffer d'ingresso (IN_BUF) e collegata (H_MASK, ENABLE_CELL, H_CRC_Control) a detto comparatore d'indirizzi (ADDR_CMP_Rx); un processore d'intestazione (AAL_HDP) collegato (CRC4_val) a detta unità di verifica errori (H_CRC) e collegato (LOST, EN_WR_RAM, WRX, L_WR_CNT) ad una unità di controllo (AAL_PDU_BUF_CU) di detto buffer di servizio (AAL_PDU_BUFFER) per il controllo delle operazioni di scrittura all'interno di tale buffer di servizio , il comparatore d'indirizzi (ADDR_COMP_Rx) essendo idoneo ad inviare un segnale (ENABLE_WR) al buffer d'ingresso (IN_BUF) per la memorizzazione dei dati provenienti dall'interfaccia parallela (AAb) nonché idoneo ad inviare, un segnale di abilitazione (ENABLE_CELL) all'unità (H_CRC) di verifica di errori nell'intestazione di 5 byte (HO, .... H4), l'unità di verifica (H_CRC) essendo idonea ad ad inviare a sua volta un segnale (CRC4_val) al processore d'intestazione (AAL_HDP) per consentire (LOST, EN_WR_RAM, WRX, L_WR_COUNT) la scrittura dei dati corrispondenti al payload di 48 byte (AAL1_PDU) del pacchetto informativo di 53 byte (ATM_DU) contenuto nel buffer d'ingresso (IN_BUF) nel buffer di servizio (AAL_PDU_BUFFER) per il tramite di detta unità di controllo (AAL_PDU_BUF_CU), tale unità di controllo comandando altrsì l'invio di tali dati verso l'interfaccia seriale (PCM).
15. Dispositivo secondo la rivendicazione 14, caratterizzato dai fatto che detto buffer d'ingresso (IN_BUF) di detta parte downstream (AAL1_d) è composto da due parti separate (IN_BUF_0, IN_BUF_1)sostanziaimente di uguale capacità, per cui le operazioni di lettura e di scrittura da/in tale buffer d'ingresso (IN_BUF) possono venire effettuate contemporaneamente.
16. Dispositivo secondo la rivendicazione 14, caratterizzato da] fatto che detto comparatore d'indirizzi (ADDR_COMP_Rx) di detta parte downstream (AAL1_u) è collegato (Rx_ADDR) ad un'interfaccia a microprocessore (mP_NT_UNIT_Rx) per l'impostazione dell'indirizzo di detto processo applicativo.
17. Dispositivo secondo la rivendicazione 14, caratterizzato dal fatto che detto pacchetto informativo di 53 byte (ATM_DU) proveniente dal livello ATM comprende un byte aggiuntivo di controllo (DO) contenente informazioni di controllo proprie del livello di adattamento ATM di classe 1 ed un indicatore della sequenza (Seq_COUNT) dei pacchetti informativi (AAL1_PDU) trasmessi, e che deto processore d'intestazione (AAL_HDP) comprende mezzi per analizzare i valori dei contatori di sequenza (Seq_COUNT) presenti nei pacchetti informativi di volta in volta memorizzati in detto buffer d'ingresso (IN_BUF).
18. Dispositivo secondo la rivendicazione 17, caraterizzato dal fato che detto processore d'intestazione (AAL_HDP) di detta parte downstream (AAL1_d) è collegato (ERR_SYNCH) ad un'interfaccia a microprocessore (mP_NT_UNIT_Rx) per trasmettere, una volta determinata la presenza di paccheti informativi (AAL1_PDU) fuori sequenza, un segnale di eccezione (ERR_SYNCH).
19. Dispositivo secondo la rivendicazione 17, caraterizzato dal fatto che deto byte aggiuntivo di controllo (DO) ulteriormente comprende codici di parità e di ridondanza ciclica per la verifica della presenza e la correzione di errori eventualmente presenti in detto byte (DO), e che detta parte downstream (AAL1_d) di detto dispositivo (AAL1) comprende un'unità (SNP_CRC) per la verifica e la correzione di errori presenti in detto byte aggiuntivo di controllo (DO).
20. Dispositivo secondo la rivendicazione 19, caratterizzato dal fatto che detta unità (SNP_CRC) per la verifica e la correzione di errori presenti in detto byte aggiuntivo di controllo (DO) è collegata (ERR_CRC) ad un'interfaccia a microprocessore (mP_NT_UNIT_Rx) per trasmettere, una volta determinata la presenza di errori in detto byte aggiuntivo di controllo (DO) e l'impossibilità a correggere tali errori, un segnale di eccezione.
21. Dispositivo secondo la rivendicazione 14, caratterizzato dal fatto che all'interno di detto buffer di servizio (AAL_PDU_BUFFER) viene creato un buffer virtuale (VIRTUAL BUFFER) i cui parametri di capacità sono variabili in funzione dei valori assunti da tre parametri indicanti, rispettivamente, il valore minimo accettabile di occupazione (Underflow Level) di detto buffer di servizio (AAL_PD_BUFFER), il valore medio stimato di occupazione (Middle Level) di detto buffer di servizio (AAL_PDU_BUFFER) ed il valore massimo accettabile di occupazione (Overflow Level) di detto buffer di servizio (AAL_PD_BUFFER).
22. Dispositivo secondo la rivendicazione 14, caratterizzato dal fatto che deta parte downstream (AAL1_d) comprende un dispositivo (SCR_UNIT) per il recupero del clock di trasmissione di sorgente.
23. Dispositivo secondo la rivendicazione 22, caratterizzato dal fatto che detto byte aggiuntivo di controllo (DO) ulteriormente comprende informazioni (CSI) relative ai clock di sorgente dell'applicativo, che detto dispositivo (SCR_UNIT) per il recupero del clock di sorgente comprende: un'unità (SRTS_Rx) di recupero di dete informazioni (CSI) relative ai clock di sorgente dell’applicativo che fornisce un segnale RTS (ADD_M) indicante una stima della frequenza di trasmissione dei dati calcolata su di un tempo di osservazione (T) pari al tempo di arrivo di un numero K di pacchetti informativi (AAL1_PDU); mezzi (COUNT_WR, DIV_8) che forniscono un segnale di scrittura di celle (Cell_WR_Div_8), omogeneo a detto segnale RTS (ADD_M), indicante la frequenza di scrittura di una trama costituita da un numero K di detti pacchetti informativi (AAL1_PDU) all'interno di detto buffer di servizio (AAL _PDU_BUFFER); un multiplexer (MUX_ADAPT_RTS) che fornisce in uscita detto segnale RTS (ADD_M) o detto segnale di scrittura di celle (CELL_WR_DIV_8) al variare del valore di un segnale di selezione (ADAPT_RTS); una unità aritmetico logica (ALU) che fornisce un segnale di riempimento (FILL_LEVEL) indicativo dello scostamento fra lo stato di riempimento (Actual Level) di detto buffer di servizio (AAL_PDU_BUFFER) ed un valore preimpostato indicante il valore medio stimato di occupazione (Middle Level); e un PLL digitale (D_PLL) che insegue la frequenza del trasmettitore impostando la frequenza del ricevitore (RD_CK_Bit) in funzione di detto segnale RTS (ADD_M) oppure di detto segnale di scrittura di celle (CELL_WR_DIV_8) e di detto segnale di riempimento (FILL_LEVEL).
24. Dispositivo secondo la rivendicazione 23, caratterizzato dal fatto che detto PLL digitale (D_PLL) comprende un comparatore di fase digitale (DPD) che effettua una stima (PH) della differenza fra la frequenza stimata del trasmettitore (ADD_M, Cell_WR_Div_8) e la frequenza del ricevitore, ricevuta con un anello di retroazione.
25. Dispositivo secondo la rivendicazione 24, caratterizzato dal fatto che detto comparatore di fase digitale (DPD) comprende un multiplexer (MX) che riceve sul suo ingresso di selezione (MX_SEL) detto segnale riportante la frequenza stimata del trasmettitore (ADD_M o Cel l_WR_Div_8) e fornisce sulle sue uscite (MX OUT) il valore numerico -1 oppure un valore numerico pari al numero di bit contenuti in detto numero K di pacchetti informativi (AAL1_PDU), essendo le uscite di detto multiplexer collegato agli ingressi di un sommatone (ADD_RD_CK) temporizzato in base alla frequenza del ricevitore (Rd_CK_Bit) e con ingresso di reset collegato a detto segnale di riempimento (FILL_LEVEL) generato da detta unità aritmetico logica (ALU).
26. Dispositivo secondo la rivendicazione 23, caratterizzato dal fatto che detto PLL digitale (D_PLL) comprende un filtro digitale (FILTER), un'unità di controllo (VCO) ed un divisore (DIVIDER).
27. Dispositivo secondo la rivendicazione 23, caratterizzato dal fatto che detta unità (SRTS_Rx) di recupero di dette informazioni relative al clock di sorgente comprende un'unità di cattura RTS (RTS_CAPT_UNIT) collegata ad una memoria FIFO (RTS_FIFO) e ad un'unità di ricostruzione del clock (SIRU).
28. Dispositivo secondo la rivendicazione 27, caratterizzato dal fatto che detta unità di ricostruzione del clock (SIRU) è idonea a generare un segnale (ADD_M) la cui durata è in relazione al numero di cicli residuali (RTS) alla frequenza (fnX) di riferimento ricavata dalla frequenza di rete nel periodo di riferimento costituito da un predeterminato numero di pacchetti informativi (AAL1_PDU) alla frequenza di servizio della sorgente, tale segnale essendo utilizzato da detto PLL digitale per ricostruire il clock di sorgente.
29. Dispositivo secondo la rivendicazione 23, caratterizzato dal fatto che detta unità aritmetico logica (ALU) fornisce detto segnale di riempimento (FILL_LEVEL) riferito anche ali'ampiezza di una fascia compresa tra due valori indicanti ii valore minimo (Underflow Level) e massimo (Overflow Level) accettabile di occupazione di detto buffer di servizio (AAL_PD_BUFFER).
30. Metodo per la sincronizzazione tra due dispositivi operanti ad un livello di adattamento ATM (AAL) in una rete B-ISDN utilizzando due dispositivi secondo la rivendicazione 2, caratterizzato dal fatto di comprendere, per ciascuno di detti dispositivi da sincronizzare, le seguenti fasi di: trasmettere, mediante un secondo dispositivo AAL (AAL1_A), pacchetti informativi (SYNCH__A) con contenuto informativo nullo indicanti una richiesta di sincronizzazione verso un secondo dispositivo AAL (AAL1_B) con il quale detto dispositivo AAL trasmettitore (AAL1_A) deve sincronizzarsi; ricevere, mediante detto secondo dispositivo AAL (AAL1_B), un certo numero di detti pacchetti informativi (SYNCH_A) indicanti la richiesta di sincronizzazione e ricavare da detti pacchetti informativi informazioni di sincronismo; in base a dette informazioni di sincronismo, porre in una condizione di sincronizzazione detto secondo dispositivo AAL (AAL1_B); trasmettere, mediante detto primo dispositivo AAL (AAL1_B), pacchetti informativi (SYNCH_RECEIVER_B) con contenuto informativo nullo indicanti l'avvenuta condizione di sincronizzazione con detto primo dispositivo AAL (AAL1_A); ricevere, mediante detto primo dispositivo AAL (AAL1_A), detti pacchetti informativi (SYNCH_RECEIVER_B) indicanti l'avvenuta condizione di sincronizzazione di detto secondo dispositivo AAL (AAL1_B); riconoscere, mediante detto primo dispositivo AAL (AAL1_A), l 'avvenuta sincronizzazione di detto secondo dispositivo AAL ed iniziare le trasmissioni di pacchetti informativi (INF) a contenuto informativo non nullo tra detto primo dispositivo AAL (AAL1_A) e detto secondo dispositivo AAL (AAL1 J3).
31. Metodo secondo la rivendicazione 30, caratterizzato dal fatto che l'intestazione (H0,...,H4) di detti pacchetti informativi (ATM_DU) comprende informazioni (11.10) atte ad identificare il tipo di pacchetto informativo (SYNCH, SYNCH_RECEIVER, INF) e che detti pacchetti informativi a contenuto informativo nullo (SYNCH, SYNCH_RECEIVER) vengono trasmessi da detto primo dispositivo verso connessioni ATM diverse Cuna dalle altre al variare del tipo di pacchetto informativo.