ITMI940311A1 - Sistema composito a multiplazione ortogonale a divisione di frequenza (ofdm) per la trasmissione di sequenze di dati - Google Patents
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Description
TESTO DELLA DESCRIZIONE
La presente invenzione riguarda sistemi per telecomunicazione del tipo noto come OFDM (Orthogonal Frequency Division Multiplexing), ossia sistemi digitali per la trasmissione di dati con multiplazione ortogonale a divisione di frequenza, in cui i dati provenienti da una sorgente vengono suddivisi in un certo numero di sequenze di dati e multiplate secondo un formato a divisione di frequenza.
In particolare l'invenzione trova applicazione preferita, ma non limitativa, nel campo della trasmissione di segnali relativi alla televisione numerica o digitale.
I sistemi di questo genere (o multicarrier) vengono impiegati per ottimizzare la trasmissione di un grande flusso di informazioni suddividendo lo spettro da trasmettere in un gran numero di sottobande. Tale sistema consente diversi vantaggi, come ad esempio quello di distribuire 1'informazione riducendo gli inconvenienti dovuti a fenomeni di evanescenza (fading). Si pone quindi il problema tecnico di costruire un gran numero di ricetrasmettitori con una elevata efficienza, riducendo in particolare il numero di operazioni complesse da eseguire in ogni secondo.
Nel seguito lo stato della tecnica anteriore e la presente invenzione verranno illustrati con riferimento soprattutto alla parte trasmittente del sistema, in quanto la parte ricevente ha una struttura ed un funzionamento sostanzialmente inversi.
Con riferimento ad un trasmettitore per sistemi OFDM, nello schema di principio (noto) illustrato in Fig. 1, si parte da una pluralità di N sequenze di dati (o canali), indicati con cn(t), che viene suddivisa in 2N coppie, ciascuna coppia della sequenza essendo formata dalla componente reale R e dalla componente immaginaria IM. Una delle sequenze della coppia, ad esempio la sequenza reale, viene ritardata in un blocco DT, e quindi entrambe attraversano due distinti filtri interpolatori G(f), e successivamente entrambe le sequenze della coppia vengono modulate (MD) con due portanti p0n(t) e Pinit) aventi la stessa frequenza, ma sfasate di 90°, tipicamente seno e coseno, e i segnali cosi modulati vengono sommati in un sommatore ∑ la cui uscita è costituita dal segnale vR(t0).
Le frequenze delle portanti p0n(t) e Pin(t) devono essere equidistanti secondo la relazione:
fn = F/4 nF/2
dove F è la velocità dei dati di ciascuna sequenza.
In Fig. 1, con T e T0 sono state indicate le distanze temporali (time spacing) tra due consecutivi valori delle sequenze.
Una implementazione nota che utilizza questo modo di trattare i canali è mostrata schematicamente in Fig. 2, e prevede di suddividere il trattamento dei segnali in quattro fasi, mediante elaborazioni indicate con DS(n), P&O, SC ed R, rispettivamente, e rappresentate, sempre in forma schematica, tramite blocchi disposti in cascata.
L'operazione eseguita dal blocco di sfalsamento o spostamento dati DS (o Data Staggering) sulle sequenze di dati cn(t) comporta una semplice moltiplicazione, per 1 o per -j rispettivamente, essendo j l'unità immaginaria, e produce in uscita le sequenze xn(t). Il blocco P&O di premodulazione ed ordinamento comporta operazioni quali la moltiplicazione per jk, l'esecuzione di collegamenti e l'eventuale estrazione di un segnale coniugato e la sua moltiplicazione per jk, e produce in uscita le sequenze sn(t).
Le operazioni dei blocchi DS, P&O ed R non sono critiche, trattandosi di operazioni di complessità computazionale irrilevante, mentre le elaborazioni critiche, sotto l'aspetto della velocità e della complessità, sono quelle effettuate nel blocco indicato con SC.
Con riferimento alla Fig. 3, secondo una soluzione descritta da B. Hirosaki in "An Orthogonally Multiplexed QAM System Using Discrete Fourier Transform", IEEE Trans, on Communications, voi. COM-29, No. 7, luglio 1881, l’elaborazione indicata con SC viene realizzato in tre fasi, e cioè mediante un processore (o dispositivo similare) in grado di effettuare una N-DFT (trasformata discreta di Fourier su N punti), il passaggio attraverso una rete polifase PN composta da N filtri che operano a basso rate, e quindi una conversione parallelo-serie nel blocco P/S.
Più precisamente, la soluzione rappresentata in Fig. 3 prevede un processore N-DFT che segue la trasformata di Fourier discreta sugli N canali da 0 a N-l, una rete polifase PN avente N ingressi collegati al processore N-DFT, ed N uscite collegate ad un convertitore paralleloserie P/S. I componenti N-DFT e PN funzionano al rate (basso) F degli N canali in ingresso, mentre l'uscita è ad alto rate F0, esattamente N volte più grande di F.
Infine, ritornando allo schema generale di Fig. 2, il blocco R legge semplicemente la parte reale.
Secondo un'altra nota soluzione (vedasi G. Cariolaro ed altri "A new architecture for orthogonally multiplexed QAM signals", GLOBECOM 1993), le operazioni del blocco SC possono essere realizzate dall'architettura mostrata nella Fig. 4 che prevede un convertitore parallelo-serie P/S alimentato dagli N canali da 0 a N-l, la cui singola uscita è collegata ad un unico filtro polifase PF, che è un filtro passa-tutto con fase costante in ciascuna banda laterale del risultante segnale OFDM. L'uscita del filtro è collegata ad un modulatore multitono MTM che riceve una portante g(F0t) e produce N contemporanee traslazioni in frequenza, ossia realizza una modulazione multitono del segnale in ingressso. L'uscita del modulatore multitono MTM è collegata ad un equalizzatore HE(f).
Secondo la soluzione rappresentata in Fig. 4, si lavora in modo seriale invece che parallelamente, ossia tutti i componenti lavorano ad un rate elevato F0 = N.F, dove F è il rate di ciascuno degli N canali in ingresso. La semplificazione circuitale comporta, come contropartita, il passaggio immediato ad un funzionamento ad elevato rate.
Scopo della presente invenzione è quello di migliorare i sistemi di trasmissione e ricezione sopra indicati, ed in particolare di ridurre la complessità circuitale di un sistema OFDM.
L'invenzione consegue questi scopi mediante un sistema con multiplazione ortogonale a divisione di frequenza per la trasmissione di N sequenze o canali di dati con un assegnato rate, formato da un trasmettitore comprendente:
- mezzi di staggering dei dati che ricevono in ingresso le dette sequenze;
- mezzi di premodulazione ed ordinamento collegati alle uscite dei detti mezzi di staggering dei dati; e
- mezzi di multiplazione a divisione di frequenza;
- mezzi di conversione parallelo-serie collegati alle uscite dei detti mezzi di multiplazione,
caratterizzato dal fatto che detti mezzi di multiplazione comprendono:
- un convertitore di rate avente N ingressi ed I uscite, dove N=M.I, con M ed I interi, che produce in uscita I canali a0, alf a2, .. a^ ad un rate maggiore di F;
- un processore i cui ingressi sono collegati alle uscite del detto convertitore, e che esegue la trasformata di Fourier discreta sugli I canali;
una prima pluralità di modulatori multitono, ciascuno collegato ad una uscita del detto processore, e che riceve sull'altro ingresso una portante:
(M Fjt) = 0<i<I-l
dove βΜ(η) è il resto della divisione intera di n per M e wH=exp<3251/11);
- una pluralità di filtri polifase Q±(f), ciascuno collegato all'uscita del corrispondente modulatore multitono;
- una seconda pluralità di modulatori multitono, ciascuno collegato all'uscita del corrispondente filtro polifase Q^f), e che riceve sull'altro ingresso una portante :
Yi(Fit) = W2M(Fit)a .
Si fa presente che lo schema del trasmettitore prevede i seguenti rate:
- rate "basso” F relativo a ciascuna sequenza di dati;
- rate "alto" F0=N.F;
- rate "medio" Fl=M.F, dove M=N/I.
In coseguenza di ciò ne derivano le spaziature temporali delle sequenze:
- T=l/F;
- T1=1/F1;
- To=l/F0.
L'invenzione consiste inoltre in un sistema con multiplazione ortogonale a divisione di frequenza, caratterizzato dal fatto che il ricevitore comprende:
- mezzi di conversione serie-parallelo che ricevono in ingresso il segnale emesso dal trasmettitore;
- mezzi di demultiplazione comprendenti:
a) una terza pluralità di modulatori multitono ciascuno collegato ad una uscita dei detti mezzi di conversione serie-parallelo, e che riceve sull'altro ingresso una port ante:
Φι(^ιΐ) = W„iP“(«t) 0<i<l-l
dove βΜ(η) è il resto della divisione intera di n per M e WN=exp<32K/N);
b) una pluralità di filtri polifase Qi(f)R, ciascuno collegato all’uscita del corrispondente modulatore multitono;
c) una quarta pluralità di modulatori, ciascuno collegato all'uscita del corrispondente filtro polifase QÌ(Ì)R* e che riceve sull'altro ingresso una portante: ;;Yi(Fit ) = W2M(Fit)2 ;d) un processore i cui ingressi sono collegati alle uscite dei modulatori multitono della quarta pluralità, e che esegue la trasformata di Fourier discreta inversa sui canali; ;e) un convertitore di rate avente N ingressi ed I uscite, dove N=M.I, con M ed I interi, che produce in uscita N canali s0, s1# s2, .. 3Κ-1 ad un rate minore di F2; ;- mezzi di demodulazione ed ordinamento collegati alle uscite dei detti mezzi di demultiplazione; ;- mezzi di riallineamento dei dati che ricevono in ingresso le uscite dei mezzi di demultiplazione ed emettono in uscita le sequenze di dati. ;L'invenzione verrà ora descritta più dettagliatamente con riferimento ad una forma realizzativa preferita, ma non limitativa, illustrata nei disegni allegati in cui: ;la Fig. 1, già descritta, mostra schematicamente il trattamento di una delle coppie di sequenze secondo lo schema convenzionale; ;la Fig. 2, già descritta, illustra lo schema generale di elaborazione di un sistema OFDM in trasmissione; ;la Fig. 3, già descritta, mostra uno schema noto di trasmettitore ; ;la Fig. 4, già descritta, mostra un altro schema noto di trasmettitore; ;la Fig. 5 mostra uno schema di realizzazione del trasmettitore SC secondo l'invenzione; ;la Fig. 6 illustra lo schema generale di elaborazione di un sistema OFDM in ricezione; e ;la Fig. 7 mostra uno schema di realizzazione del ricevitore CS secondo 1'invenzione. ;Secondo l'invenzione, la parte SC in trasmissione (e la parte CS in ricezione) contiene la complessità computazionale del sistema. Lo schema completo del trasmettitore si ottiene aggiungendo le parti DS, P&O ed R indicate in Fig. 2, mentre quello completo del ricevitore si ottiene aggiungendo le parti DDS, D&O ed R indicate in Fig. 6 alla parte CS. ;Secondo l'invenzione, il numero N delle sequenze (o canali) in ingresso S0, Si, S2, .. S,,^ viene diviso in due fattori M ed I, interi e tali per cui N=M.I. ;Ad esempio nel caso di N=128, i valori M ed I possono essere rispettivamente pari a 32 e a 4, oppure 16 e 8, oppure 8 e 16. ;Gli N canali di origine s0 - s,,^ vengono portati in ingresso ad un convertitore di rate LMRC (da basso a medio) che produce in uscita un numero I di canali a0, alf .. a^ . ;Le I uscite del convertitore LMRC costituiscono gli ingressi di un processore I-DFT (a I punti) che esegue la trasformata di Fourier discreta sugli I canali in ingresso. ;Le uscite del processore I-DFT sono collegate ad altrettanti modulatori multitono di una prima pluralità A<j, A1# A2, .. Aj.! che ricevono sull'altro ingresso le portanti : ;= WNiPM<Flt> 0<i<I-l ;dove βΜ(η) è il resto della divisione intera di n per M e WN=exp<i2"'H>. ;Le uscite dei modulatori multitono A sono collegate ad un banco di filtri polifase costituito da I filtri diversi Q±(f), ciascuno avente una risposta all'impulso data da: ;qi( f )Tr = iMfTi) X(r) (2) dove hif fTi) è il S/P della risposta all ' impulso h ( t0 ) =g ( t0 ) ee523lf oto , e ;λ(Γ) = W2N r2 ;Le uscite dei filtri polifase Q±(f) sono collegate ad un secondo banco di modulatori multitono formato da modulatori B0, Β^ B2, .. B^ , identici e alimentati da portanti espresse da: ;Yi(Fit) = W2M<^ )2 (3 ) Si noti che tutti i componenti da 1 a 4 lavorano ad un rate "intermedio" Fx = M.F = F0/I ;Le uscite dei modulatori multitono B sono collegate ad un convertitore parallelo-serie P/S, la cui uscita è collegata ad un equalizzatore HE(f) che produce il segnale in uscita v. ;Per quanto riguarda la parte ricezione, che è duale della parte trasmissione, la Fig. 6 mostra lo schema generale di elaborazione del ricevitore comprendente un equalizzatore, alla cui uscita è collegato un convertitore serie-parallelo S/P le cui uscite sono collegate al dispositivo CS che esegue la parte essenziale della demultiplazione , e a mezzi D&O di demodulazione ed ordinamento alla cui uscita sono collegati mezzi DDSk di riallineamento dei dati. ;La Fig. 7 mostra più dettagliatamente la struttura del dispositivo SC che comprende una pluralità di demodulatori multitono MTM, ciascuno collegato ad una uscita dei detti mezzi di conversione serie-parallelo (S/P), e che riceve sull'altro ingresso una portante ;«M^it ) = WN*PM<rit) 0<i<l-l
dove βΗ(η) è il resto della divisione intera di n per M;
Le uscite dei demodulatori multitono sono collegate ad una corrispondente pluralità di filtri polifase Qi(f)R, ciascuno dei quali ha una uscita che è collegata ad un demodulatore multitono MTM e che riceve sull'altro ingresso una portante:
YitPit) = W2M<«t)2 -Le uscite dei demodulatori sono collegate ad un processore I-DFT che esegue la trasformata di Fourier discreta inversa sui canali e le uscite del processore sono collegate ad un convertitore di rate da medio a basso (MLC) avente I ingressi ed N uscite, dove N=M.I, con M ed I interi, che produce in uscita N canali s0, slf s2, .. s,,.! ad un rate (F) minore di F^
Benché l'invenzione sia stata descritta con particolare riferimento ad una forma realizzativa preferita, essa non è da ritenersi limitata a quest'ultima, ma si estende a coprire tutte le ovvie varianti e modifiche che risulteranno evidenti al tecnico del settore.
Claims (2)
- RIVENDICAZIONI 1. Sistema con multiplazione ortogonale a divisione di frequenza (OFDM) per la trasmissione di N sequenze o canali di dati (s„ - s^ ) con un assegnato rate (F), formato da un trasmettitore comprendente: - mezzi (DS) di staggering dei dati che ricevono in ingresso le dette sequenze (c0 -mezzi (P&O) di premodulazione ed ordinamento collegati alle uscite dei detti mezzi (DS) di staggering dei dati; e - mezzi di multiplazione (SC); - mezzi di conversione parallelo-serie (P/S) collegati alle uscite dei detti mezzi di multiplazione (SC), caratterizzato dal fatto che detti mezzi di multiplazione (SC) comprendono: - un convertitore di rate (LMRC) avente N ingressi ed I uscite, dove N=M.I, con M ed I interi, che produce in uscita I canali a0, alf a2, .. ar-! ad un rate (F^ maggiore di F; - un processore (I-DFT) i cui ingressi sono collegati alle uscite del detto convertitore (LMRC), e che esegue la trasformata di Fourier discreta sugli I canali; - una prima pluralità di modulatori multitono (A0, Alf A2, .. A^ ), ciascuno collegato ad una uscita del detto processore (I-DFT), e che riceve sull'altro ingresso una portante : ((^ (Fjt ) = WNiPM<Flt) 0<Ì<I-1 dove βΗ(η) è il resto della divisione intera di n per M e WN=expM2jt/N>; - una pluralità di filtri polifase Qi(f), ciascuno collegato all'uscita del corrispondente modulatore multitono (ΒΑ); - una seconda pluralità di modulatori multitono (B0/ Bi, B2, ■· ΒΓ_ι), ciascuno collegato all'uscita del corrispondente filtro polifase Qiff), e che riceve sull'altro ingresso una portante: Yi(F]t) = W2H<Fit,2 .
- 2. Sistema con multiplazione ortogonale a divisione di frequenza (OFDM) secondo la rivendicazione 1, caratterizzato dal fatto che il ricevitore comprende: - mezzi di conversione serie-parallelo (S/P) che ricevono in ingresso il segnale emesso dal trasmettitore; - mezzi di demultiplazione (CS) comprendenti: a) una terza pluralità di modulatori multitono (MTM) ciascuno collegato ad una uscita dei detti mezzi di conversione serie-parallelo (S/P), e che riceve sull'altro ingresso una portante: •M Fit) = W„iP«<Flt> 0<i<l-l dove βΜ(η) è il resto della divisione intera di n per M e WN=exp(52x/H); b) una pluralità di filtri polifase Qi(f)R, ciascuno collegato all'uscita del corrispondente modulatore multitono (MTM) ; c) una quarta pluralità di modulatori (MTM), ciascuno collegato all'uscita del corrispondente filtro polifase e che riceve sull'altro ingresso una portante: Yi (Fit ) = W2M(Fit)2 . d) un processore (I-DFT) i cui ingressi sono collegati alle uscite dei modulatori multitono (MTM) della quarta pluralità, e che esegue la trasformata di Fourier discreta inversa sui canali; e) un convertitore di rate (MLC) avente N ingressi ed I uscite, dove N=M.I, con M ed I interi, che produce in uscita N canali s0, slf s2, .. 3Ν-1 ad un rate (F) minore di mezzi (D&O) di demodulazione ed ordinamento collegati alle uscite dei detti mezzi di demultiplazione; - mezzi (DDSk) di riallineamento dei dati che ricevono in ingresso le uscite dei mezzi di demultiplazione (D&O) ed emettono in uscita le sequenze di dati (s0 - Sj^ ).
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 0001 | Granted |