ITMI913304A0 - Metodo architettura e circuiti per la multiplazione di piu' tributari plesiocroni a 2.048 mb/s in una trama stm-1 della gerarchia sincrona
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Metodo architettura e circuiti per la multiplazione di piu' tributari plesiocroni a 2.048 mb/s in una trama stm-1 della gerarchia sincrona
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ITMI913304A0
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ITMI913304A1991-12-101991-12-10Metodo, architettura e circuiti per la multiplazione di piu' tributariplesiocroni a 2.048 mb/s in una trama stm-1 della gerarchia sincrona
IT1252242B
(it)
Metodo per la realizzazione di una rete di connessione per segnali appartenenti alla gerarchia sincrona sdh (synchronous digital hierarchy), e circuiti integrati per l'implementazione del metodo
Sistema per la riduzione del rumore di fase introdotto dalla rete sdh (synchronous digital hierarchy) mediante giustificazione di puntatore e circuiti integrati per l'implementazione del sistema.