ITMI20082352A1

ITMI20082352A1 - INTEGRATED DEVICE WITH OVERVOLTAGE PROTECTION SYSTEM

Info

Publication number: ITMI20082352A1
Application number: IT002352A
Authority: IT
Inventors: Giuseppe Meola
Original assignee: St Microelectronics Srl
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2010-06-30

Description

DESCRIZIONE DESCRIPTION

La soluzione in accordo con una forma di realizzazione della presente invenzione riguarda il settore della micro-elettronica. Più specificamente, tale soluzione riguarda la protezione di dispositivi integrati da sovratensioni. The solution according to an embodiment of the present invention relates to the micro-electronics sector. More specifically, this solution concerns the protection of integrated devices from overvoltages.

I dispositivi integrati in una piastrina di materiale semiconduttore sono molto sensibili a fenomeni di sovra-tensioni. Infatti, tensioni di valore elevato possono provocare danni permanenti a componenti funzionali inclusi in un dispositivo integrato. In alcuni casi, i danni possono essere di lieve entità, e provocare solamente un degrado del dispositivo integrato (il quale può ridurre le sue prestazioni, può inficiare sporadicamente il suo funzionamento corretto, o può ridurre la sua vita utile); in altri casi, invece, le sovra-tensioni possono provocare danni più gravi che compromettono completamente il funzionamento del dispositivo integrato. Ad esempio, ciò avviene quando la tensione applicata ai capi di uno strato isolante supera un suo valore di rottura (breakdown), con conseguente perforazione dello stesso; un altro esempio è quello della generazione di una corrente superiore a quella che può essere sostenuta da un elemento conduttivo (come una traccia metallica). The devices integrated in a chip of semiconductor material are very sensitive to over-voltage phenomena. In fact, high voltages can cause permanent damage to functional components included in an integrated device. In some cases, the damage can be minor, and only cause a degradation of the integrated device (which can reduce its performance, can sporadically affect its correct functioning, or can reduce its useful life); in other cases, on the other hand, over-voltages can cause more serious damage that completely compromise the operation of the integrated device. For example, this occurs when the voltage applied to the ends of an insulating layer exceeds its breakdown value, with consequent perforation of the same; another example is that of the generation of a current greater than that which can be sustained by a conductive element (such as a metal trace).

Una delle cause principali delle sovra-tensioni è l’energia elettrostatica, la quale può provocare improvvise scariche elettrostatiche (ElectroStatic Discharge, o ESD) di elevata intensità. Ad esempio, scariche elettrostatiche possono essere causate semplicemente dal contatto di piedini (pin) esterni del dispositivo integrato da parte di una persona. Tale fenomeno è rappresentato (per scopi di test) con un modello del corpo umano (Human Body Model, o HBM), il quale simula il contatto con una persona tramite un condensatore (opportunamente caricato), il quale è improvvisamente collegato al dispositivo integrato attraverso un resistore; ciò provoca una corrispondente sovra-tensione con un fronte di salita molto veloce (dell’ordine di 10ns). Ad esempio, lo standard JDEC 22-A114-B modella il corpo umano tramite un condensatore con una capacità di 100pF ed un resistore con una resistenza di 1,5kΩ. One of the main causes of over-voltages is electrostatic energy, which can cause sudden electrostatic discharges (ElectroStatic Discharge, or ESD) of high intensity. For example, electrostatic discharge can be caused simply by a person touching external pins (pins) of the integrated device. This phenomenon is represented (for test purposes) with a model of the human body (Human Body Model, or HBM), which simulates contact with a person through a capacitor (suitably charged), which is suddenly connected to the integrated device through a resistor; this causes a corresponding over-voltage with a very fast rising edge (of the order of 10ns). For example, the JDEC 22-A114-B standard models the human body using a capacitor with a capacity of 100pF and a resistor with a resistance of 1.5kΩ.

Al fine di limitare i rischi di danneggiamento causati dalle sovra-tensioni, i dispositivi elettronici sono in genere dotati di corrispondenti sistemi di protezione (noti anche come protezioni ESD). Ad esempio, le protezioni ESD possono consistere in elementi che sono collegati ai piedini principali del dispositivo integrato. Tali protezioni ESD non interferiscono con il normale funzionamento del dispositivo integrato; tuttavia, nel caso di un’improvvisa sovra-tensione, ogni protezione ESD collega il corrispondente piedino ad un terminale di alimentazione (ad esempio, che fornisce una tensione di riferimento o massa) in modo da limitare la tensione al piedino e deviare (shunt) la corrispondente corrente. In order to limit the risk of damage caused by over-voltages, electronic devices are generally equipped with corresponding protection systems (also known as ESD protections). For example, ESD protections can consist of elements that are connected to the main pins of the integrated device. These ESD protections do not interfere with the normal operation of the integrated device; however, in the event of a sudden over-voltage, each ESD protection connects the corresponding pin to a power supply terminal (for example, which supplies a reference voltage or ground) in order to limit the voltage to the pin and shunt (shunt) the corresponding current.

Un tipico esempio di protezione ESD nota nell’arte consiste in un diodo, il quale ha un terminale di anodo collegato al terminale di massa ed un terminale di catodo collegato al pin da proteggere. Quando al pin è applicata una tensione negativa, il diodo è portato in conduzione diretta (una volta superata una sua tensione di soglia), per cui il pin è mantenuto a massa. Al contrario, quando al pin è applicata una tensione positiva, il diodo è polarizzato in inversa per cui non interferisce con il funzionamento del pin. Tuttavia, appena la tensione applicata al pin raggiunge una tensione di rottura (breakdown), il diodo entra in conduzione inversa per effetto valanga in modo da mantenere il pin a massa. A typical example of ESD protection known in the art consists of a diode, which has an anode terminal connected to the ground terminal and a cathode terminal connected to the pin to be protected. When a negative voltage is applied to the pin, the diode is brought into direct conduction (once its threshold voltage has been exceeded), so the pin is kept to ground. Conversely, when a positive voltage is applied to the pin, the diode is reverse biased so it does not interfere with the operation of the pin. However, as soon as the voltage applied to the pin reaches a breakdown voltage, the diode goes into reverse conduction due to the avalanche effect in order to keep the pin grounded.

Ad esempio, in un dispositivo integrato realizzato in tecnologia Bipolar-CMOS-DMOS (BCD) – in cui BJT per applicazioni analogiche di precisione, CMOS per applicazioni digitali, e DMOS per applicazioni di potenza sono integrati nella stessa piastrina – tale protezione ESD può essere implementata tramite un transistore NPN laterale (LNPN). In particolare, il transistore LNPN include una regione di base di tipo P, in cui sono formate una regione di emettitore ed una regione di collettore entrambe di tipo N; la regione di collettore è collegata al pin da proteggere, e le regioni di base e di emettitore sono corto-circuitate tra loro e collegate ad un substrato di tipo P mantenuto a massa. For example, in an integrated device made in Bipolar-CMOS-DMOS (BCD) technology - in which BJT for precision analog applications, CMOS for digital applications, and DMOS for power applications are integrated in the same chip - this ESD protection can be implemented via a lateral NPN transistor (LNPN). In particular, the LNPN transistor includes a base region of the P type, in which an emitter region and a collector region both of the N type are formed; the collector region is connected to the pin to be protected, and the base and emitter regions are short-circuited to each other and connected to a grounded P-type substrate.

Tuttavia, la protezione ESD a singolo diodo (ossia, a singolo transistore LNPN) non consente di utilizzare il pin a tensioni negative (sotto-massa). However, single diode (ie, single transistor LNPN) ESD protection does not allow the pin to be used at negative (sub-ground) voltages.

Per risolvere il problema, è possibile collegare il terminale di anodo del diodo ad un terminale di alimentazione che fornisce una tensione negativa. Tale soluzione non è comunque di applicabilità generale. Infatti, non è sempre possibile collegare il terminale di anodo al terminale di alimentazione negativa – a causa di problemi di instradamento (routing); inoltre, ciò non è possibile se una classe di tensione dell’alimentazione (che definisce un suo intervallo di variazione ammissibile) è inferiore ad una classe di tensione del pin da proteggere. To solve the problem, it is possible to connect the anode terminal of the diode to a power supply terminal that supplies a negative voltage. However, this solution is not of general applicability. In fact, it is not always possible to connect the anode terminal to the negative power supply terminal - due to routing problems; furthermore, this is not possible if a power supply voltage class (which defines its admissible range of variation) is lower than a voltage class of the pin to be protected.

In alternativa, la protezione ESD può essere realizzata con due diodi collegati in opposizione (back-to-back); in particolare, un diodo ha un terminale di catodo collegato al terminale di massa ed un terminale di anodo collegato ad un terminale di anodo di un altro diodo, il cui terminale di catodo è collegato al pin da proteggere. Normalmente, uno dei due diodi è polarizzato in inversa (circuito aperto), per cui la protezione ESD non interferisce con il funzionamento del pin. Tuttavia, appena la tensione (positiva o negativa) applicata al pin raggiunge la tensione di rottura del diodo polarizzato in inversa (mentre l’altro diodo è polarizzato in diretta), tale diodo entra in conduzione inversa per effetto valanga in modo da mantenere il pin a massa. Alternatively, ESD protection can be achieved with two diodes connected in opposition (back-to-back); in particular, a diode has a cathode terminal connected to the ground terminal and an anode terminal connected to an anode terminal of another diode, whose cathode terminal is connected to the pin to be protected. Normally, one of the two diodes is reverse biased (open circuit), so ESD protection does not interfere with pin operation. However, as soon as the voltage (positive or negative) applied to the pin reaches the breakdown voltage of the reverse biased diode (while the other diode is forward biased), that diode goes into reverse conduction due to the avalanche effect in order to maintain the pin to mass.

Ad esempio, con riferimento ancora ad un dispositivo integrato realizzato in tecnologia BCD, tale protezione ESD può essere implementata tramite due transistori LNPN realizzati in due regioni di base di tipo P separare, in ciascuna delle quali sono formate corrispondenti regioni di emettitore e di collettore di tipo N. In particolare, le regioni di base e di emettitore di un transistore LNPN sono corto-circuitate tra loro e collegate al pin da proteggere, mentre le regioni di base e di emettitore dell’altro transistore LNPN sono corto-circuitate tra loro e collegate al substrato di tipo P mantenuto a massa; le regioni di collettore dei due transistori LNPN sono cortocircuitate tra loro e lasciate flottanti. For example, with reference again to an integrated device made in BCD technology, this ESD protection can be implemented by means of two LNPN transistors made in two separate P-type base regions, in each of which corresponding emitter and collector regions are formed. type N. In particular, the base and emitter regions of an LNPN transistor are short-circuited to each other and connected to the pin to be protected, while the base and emitter regions of the other LNPN transistor are short-circuited to each other and connected to the grounded P-type substrate; the collector regions of the two LNPN transistors are short-circuited to each other and left floating.

Tuttavia, la protezione ESD a doppio diodo (ossia, doppio transistore LNPN) occupa un’area relativamente elevata della piastrina. Infatti, in generale l’insieme dei due transistori LNPN ha un’estensione decisamente superiore a quella del pin da proteggere (ad esempio, maggiore del 50%); pertanto, la protezione ESD non può essere contenuta completamente sotto il pin (in pianta), con conseguente sostanziale spreco di area nella piastrina (uguale al 50% dell’intera area occupata da tutti i pin). Inoltre, il collegamento tra le regioni di collettore dei due transistori LNPN (in genere realizzato tramite uno strato metallico superficiale sotto il pin) impatta negativamente l’adesione del pin alla piastrina, con il rischio di una sua delaminazione. However, the double diode ESD protection (ie, double LNPN transistor) occupies a relatively large area of the chip. In fact, in general, the set of the two LNPN transistors has a much greater extension than that of the pin to be protected (for example, greater than 50%); therefore, the ESD protection cannot be completely contained under the pin (in plan), resulting in a substantial waste of area in the plate (equal to 50% of the entire area occupied by all pins). Furthermore, the connection between the collector regions of the two LNPN transistors (generally made through a surface metal layer under the pin) negatively impacts the adhesion of the pin to the plate, with the risk of its delamination.

La protezione ESD sopra descritta può anche provocare un fenomeno di latch-up, il quale consiste nell’accensione di un SCR parassita formato tra la protezione ESD ed un componente adiacente (ad esempio, un CMOS). Per evitare tale fenomeno, la protezione ESD deve essere mantenuta opportunamente distanziata dal CMOS, oppure è necessario aggiungere un anello di guardia - ad esempio, formato da una regione altamente drogata mantenuta ad una tensione di alimentazione o da un solco (trench) riempito di materiale isolante. Tuttavia, ciò comporta un ulteriore spreco di area nella piastrina. The ESD protection described above can also cause a latch-up phenomenon, which consists in the ignition of a parasitic SCR formed between the ESD protection and an adjacent component (for example, a CMOS). To avoid this, the ESD protection must be kept properly spaced from the CMOS, or a guard ring must be added - for example, formed by a highly doped region maintained at a power supply voltage or by a trench filled with material. insulating. However, this results in a further waste of area in the platelet.

In termini generali, la soluzione in accordo con una forma di realizzazione della presente invenzione propone una specifica topologia (layout) del sistema di protezione. In general terms, the solution according to an embodiment of the present invention proposes a specific topology (layout) of the protection system.

In particolare, diversi aspetti della soluzione in accordo con una forma di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti. Caratteristiche vantaggiose della stessa soluzione sono indicate nelle rivendicazioni dipendenti. In particular, various aspects of the solution in accordance with an embodiment of the invention are indicated in the independent claims. Advantageous features of the same solution are indicated in the dependent claims.

Più specificamente, un aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione propone un dispositivo integrato. Il dispositivo integrato è formato in una piastrina di materiale semiconduttore di un primo tipo di conduttività (ad esempio, un substrato ed uno strato epitassiale di tipo P), la quale ha una superficie principale; il dispositivo integrato include almeno un sistema di protezione per proteggere un componente funzionale del dispositivo integrato da sovra-tensioni (ad esempio, una protezione ESD per un pin). Ogni sistema di protezione comprende una regione comune di un secondo tipo di conduttività (ad esempio, una regione di collettore di tipo N), la quale si estende dalla superficie principale nella piastrina. Una prima regione ed un’ulteriore prima regione del primo tipo di conduttività (ad esempio, corrispondenti regioni di base di tipo P) si estendono dalla superficie principale nella regione comune. Una seconda regione ed un’ulteriore seconda regione del secondo tipo di conduttività (ad esempio, corrispondenti regioni di emettitore di tipo N) si estendono a loro volta dalla superficie principale nella prima regione e nell’ulteriore prima regione, rispettivamente. Un contatto (ad esempio, uno strato metallico) corto-circuita sulla superficie principale la prima regione e la seconda regione; il contatto è adatto ad essere polarizzato ad una tensione di riferimento (ad esempio, collegato allo strato epitassiale e quindi al substrato mantenuto a massa). Un ulteriore contatto (ad esempio, un ulteriore strato metallico) corto-circuita sulla superficie principale l’ulteriore prima regione e l’ulteriore seconda regione. Mezzi di collegamento sono inoltre previsti per collegare l’ulteriore contatto al componente funzionale (ad esempio, una via che collega tale strato metallico ad una piazzola del pin da proteggere realizzato sopra il sistema di protezione, il quale si estende in pianta completamente al suo interno). More specifically, an aspect of the solution in accordance with an embodiment of the invention proposes an integrated device. The integrated device is formed in a chip of semiconductor material of a first conductivity type (for example, a substrate and a P-type epitaxial layer), which has a main surface; the integrated device includes at least one protection system for protecting a functional component of the integrated device from over-voltages (for example, an ESD protection for a pin). Each protection system comprises a common region of a second conductivity type (e.g., an N-type collector region), which extends from the main surface in the chip. A first region and a further first region of the first type of conductivity (for example, corresponding P-type base regions) extend from the main surface into the common region. A second region and a further second region of the second type of conductivity (for example, corresponding N-type emitter regions) extend in turn from the main surface in the first region and in the further first region, respectively. A contact (for example, a metallic layer) short-circuits the first region and the second region on the main surface; the contact is suitable for being biased to a reference voltage (for example, connected to the epitaxial layer and therefore to the substrate kept grounded). A further contact (for example, a further metal layer) short-circuits the further first region and the further second region on the main surface. Connection means are also provided for connecting the further contact to the functional component (for example, a way that connects this metal layer to a pad of the pin to be protected made above the protection system, which extends in plan completely inside it. ).

Un ulteriore aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione propone un sistema comprendente uno o più di tali dispositivi integrati. A further aspect of the solution in accordance with an embodiment of the invention proposes a system comprising one or more of these integrated devices.

Un altro aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione propone un corrispondente metodo per realizzare il dispositivo integrato. Another aspect of the solution in accordance with an embodiment of the invention proposes a corresponding method for making the integrated device.

La soluzione in accordo con una o più forme di realizzazione dell'invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, saranno meglio compresi con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate. A tale riguardo, è espressamente inteso che le figure non sono necessariamente in scala e che, a meno di indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure descritte. In particolare: The solution in accordance with one or more embodiments of the invention, as well as further characteristics and the relative advantages, will be better understood with reference to the following detailed description, given purely by way of non-limiting example, to be read in conjunction with the attached figures. In this regard, it is expressly understood that the figures are not necessarily to scale and that, unless otherwise indicated, they are simply used to conceptually illustrate the structures and procedures described. In particular:

FIG.1 è una vista in sezione schematica di un dispositivo integrato con un sistema di protezione da sovra-tensioni in accordo con una forma di realizzazione dell’invenzione; FIG.1 is a schematic sectional view of a device integrated with an over-voltage protection system in accordance with an embodiment of the invention;

FIG.2A, FIG2B e FIG.2C sono circuiti equivalenti del sistema di protezione in accordo con una forma di realizzazione dell’invenzione, e FIG.2A, FIG2B and FIG.2C are equivalent circuits of the protection system in accordance with an embodiment of the invention, and

FIG.3A e FIG.3B mostrano esempi comparativi di curve caratteristiche di un sistema di protezione noto e di un sistema di protezione in accordo con una forma di realizzazione dell’invenzione. FIG.3A and FIG.3B show comparative examples of characteristic curves of a known protection system and of a protection system in accordance with an embodiment of the invention.

Con riferimento in particolare a FIG.1, è mostrata una vista in sezione schematica di un dispositivo integrato 100 in accordo con una forma di realizzazione dell’invenzione. In particolare, la figura illustra una porzione del dispositivo integrato 100 con un pin IO a forma di piazzola (ad esempio, di ingresso, di uscita o di alimentazione) ed una corrispondente protezione ESD Pr. With reference in particular to FIG.1, a schematic sectional view of an integrated device 100 is shown in accordance with an embodiment of the invention. In particular, the figure illustrates a portion of the integrated device 100 with a pad-shaped IO pin (for example, input, output or power supply) and a corresponding ESD protection Pr.

Il dispositivo integrato 100 è formato in una piastrina di materiale semiconduttore. Tipicamente, la stessa struttura è realizzata in gran numero in più aree identiche di una fetta (wafer) di materiale semiconduttore, che sono successivamente separate tramite un’operazione di taglio. Come usuale, le concentrazioni di impurità (o drogante) di tipo N e P sono denotate aggiungendo il segno o il segno - alle lettere N e P per indicare, rispettivamente, una concentrazione elevata o bassa di impurità; le lettere N e P senza l'aggiunta di segni o - denotano concentrazioni di valore intermedio. The integrated device 100 is formed in a chip of semiconductor material. Typically, the same structure is made in large numbers in multiple identical areas of a wafer of semiconductor material, which are subsequently separated by a cutting operation. As usual, the concentrations of impurities (or dopants) of type N and P are denoted by adding the sign or the sign - to the letters N and P to indicate, respectively, a high or low concentration of impurities; the letters N and P without the addition of signs or - denote concentrations of intermediate value.

Ad esempio, il dispositivo integrato 100 è realizzato in tecnologia BCD a tre livelli di metallizzazione (metal). In particolare, un substrato 105 in silicio monocristallino di tipo P definisce un sostegno meccanico della piastrina. Uno strato epitassiale 110 di tipo P- è cresciuto sul substrato 105, in modo da avere una superficie superiore libera 115 (la quale definisce una superficie principale della piastrina); lo strato epitassiale 110 alloggia i vari componenti funzionali del dispositivo integrato 100, come BJT, CMOS e DMOS (non mostrati in figura). For example, the integrated device 100 is made in BCD technology with three metallization levels (metal). In particular, a P-type monocrystalline silicon substrate 105 defines a mechanical support for the chip. A P-type epitaxial layer 110 is grown on the substrate 105, so as to have a free upper surface 115 (which defines a main surface of the chip); the epitaxial layer 110 houses the various functional components of the integrated device 100, such as BJT, CMOS and DMOS (not shown in the figure).

La protezione ESD Pr include una regione 120 di tipo N, la quale si estende dalla superficie principale 115 nello strato epitassiale 110. Due regioni distinte 125a e 125b di tipo P si estendono a loro volta dalla superficie principale 115 nella regione 120. Una regione di contatto 130a di tipo P+ si estende nella regione 125a in una sua area esterna (affacciata allo strato epitassiale 110), mentre una regione 135a di tipo N si estende nella regione 125a in una sua area interna (affacciata ad una porzione della regione 120 che separa le regioni 125a e 125b). Analogamente, una regione di contatto 130b di tipo P+ si estende nella regione 125b in una sua area esterna, mentre una regione 135b di tipo N si estende nella regione 125b in una sua area interna. The ESD protection Pr includes an N-type region 120, which extends from the main surface 115 into the epitaxial layer 110. Two distinct P-type regions 125a and 125b in turn extend from the main surface 115 into the region 120. A region of contact 130a of the P + type extends in the region 125a in an external area thereof (facing the epitaxial layer 110), while an N type region 135a extends in the region 125a in an internal area thereof (facing a portion of the region 120 which separates regions 125a and 125b). Similarly, a P + type contact region 130b extends in the region 125b in an external area thereof, while an N type region 135b extends in the region 125b in an internal area thereof.

Uno strato metallico 140a ad un primo livello di metallizzazione sulla superficie principale 115 (ad esempio, in Siliciuro di Titanio) corto-circuita tra loro le regioni 130a e 135a; un analogo strato metallico 145b al primo livello di metallizzazione sulla superficie principale 115 corto-circuita tra loro le regioni 130b e 135b. Uno strato isolante 145 (ad esempio, ossido di silicio) ricopre completamente la superficie principale 115 (inclusi gli strati metallici 140a e 140b). Un contatto 150 collega lo strato metallico 140a (e quindi le regioni 130a e 135a) allo strato epitassiale 110. In particolare, il contatto 150 è formato da un foro metallizzato (viahole, o semplicemente via) che attraversa lo strato isolante 145 sino allo strato metallico 140a e da un'altra via che attraversa lo strato isolante 145 sino alla superficie principale 115; uno strato metallico ad un secondo livello di metallizzazione sullo strato isolante 145 collegata tra loro le due via. Un ulteriore strato isolante 155 ricopre completamente tale struttura (ossia, lo strato isolante 145 e lo strato metallico del contatto 150), in modo da proteggere l’intero dispositivo integrato 100. Il pin IO è formato da una piazzola definita da uno strato metallico ad un terzo livello di metallizzazione sullo strato isolante 155. Una via 160 attraversa gli strati isolanti 145,155 sino a raggiungere lo strato metallico 140b; la via 160 collega lo strato metallico 140b (e quindi le regioni 130b e 135b) al pin IO. A metallic layer 140a at a first level of metallization on the main surface 115 (for example, in Titanium Silicide) short-circuits the regions 130a and 135a to each other; an analogous metal layer 145b at the first metallization level on the main surface 115 short-circuits the regions 130b and 135b between them. An insulating layer 145 (e.g., silicon oxide) completely covers the main surface 115 (including the metal layers 140a and 140b). A contact 150 connects the metal layer 140a (and therefore the regions 130a and 135a) to the epitaxial layer 110. In particular, the contact 150 is formed by a metallized hole (viahole, or simply via) which crosses the insulating layer 145 up to the layer metallic 140a and from another way which crosses the insulating layer 145 up to the main surface 115; a metal layer at a second level of metallization on the insulating layer 145 connected the two vias to each other. A further insulating layer 155 completely covers this structure (ie, the insulating layer 145 and the metal layer of the contact 150), so as to protect the entire integrated device 100. The pin IO is formed by a pad defined by a metal layer with a third level of metallization on the insulating layer 155. A way 160 passes through the insulating layers 145, 155 until it reaches the metal layer 140b; the via 160 connects the metal layer 140b (and therefore the regions 130b and 135b) to the pin 10.

Con riferimento ora congiuntamente a FIG.1 e FIG.2A, la protezione ESD Pr include un transistore BJT NPN T1 formato dalla regione 135a di tipo N (regione di emettitore), dalla regione 125a di tipo P (regione di base) e dalla regione 120 di tipo N (regione di collettore); la regione di emettitore 135a e la regione di base 125a sono corto-circuitate tra loro tramite lo strato metallico 140a, e sono quindi collegate tramite il contatto 150 allo strato epitassiale 110 ed al substrato 105, a sua volta collegato al terminale di massa. Un altro transistore BJT NPN T2 è analogamente formato dalla regione 135b di tipo N (regione di emettitore), dalla regione 125b di tipo P (regione di base) e dalla regione 120 di tipo N (regione di collettore); la regione di emettitore 135b e la regione di base 125b sono corto-circuitate tra loro tramite lo strato metallico 140b, e sono quindi collegate tramite la via 160 al pin IO. Referring now jointly to FIG.1 and FIG.2A, the ESD protection Pr includes a BJT NPN transistor T1 formed by the N-type region 135a (emitter region), the P-type region 125a (base region) and the 120 of type N (collector region); the emitter region 135a and the base region 125a are short-circuited to each other through the metal layer 140a, and are then connected through the contact 150 to the epitaxial layer 110 and to the substrate 105, in turn connected to the ground terminal. Another BJT NPN transistor T2 is similarly formed by the N-type region 135b (emitter region), the P-type region 125b (base region) and the N-type region 120 (collector region); the emitter region 135b and the base region 125b are short-circuited to each other through the metal layer 140b, and are therefore connected through the path 160 to the pin 10.

Di conseguenza, il transistore T1 definisce un diodo D1 avente un terminale di anodo formato da un terminale di collettore del transistore T1, ed un terminale di catodo formato da un terminale di emettitore ed un terminale di base del transistore T1 corto-circuitati tra loro. Analogamente, il transistore T2 definisce un diodo D2 avente un terminale di anodo formato da un terminale di collettore del transistore T2, ed un terminale di catodo formato da un terminale di emettitore ed un terminale di base del transistore T2 corto-circuitati tra loro. I diodi D1 e D2 sono collegati in opposizione; infatti, il diodo D1 ha il terminale di catodo collegato al terminale di massa ed il terminale di anodo collegato al terminale di anodo del diodo D2, il cui terminale di catodo è collegato al pin IO. Consequently, the transistor T1 defines a diode D1 having an anode terminal formed by a collector terminal of the transistor T1, and a cathode terminal formed by an emitter terminal and a base terminal of the transistor T1 short-circuited together. Similarly, the transistor T2 defines a diode D2 having an anode terminal formed by a collector terminal of the transistor T2, and a cathode terminal formed by an emitter terminal and a base terminal of the transistor T2 short-circuited together. Diodes D1 and D2 are connected in opposition; in fact, the diode D1 has the cathode terminal connected to the ground terminal and the anode terminal connected to the anode terminal of the diode D2, whose cathode terminal is connected to the pin 10.

Normalmente, quando il pin IO è ad una tensione positiva il diodo D2 è polarizzato in inversa; al contrario, quando il pin IO è ad una tensione negativa il diodo D1 è polarizzato in inversa. In entrambi i casi, il pin IO è isolato dal terminale di massa tramite il diodo D1 o D2 (circuito aperto), per cui la protezione ESD Pr non interferisce con il funzionamento del pin IO. Tuttavia, appena la tensione (positiva) applicata al pin IO raggiunge una tensione di rottura inversa del diodo D2, esso entra in conduzione inversa per effetto valanga, mentre il diodo D1 è polarizzato in diretta. In questo modo, il pin IO è mantenuto a massa dai diodi D1 e D2 (corto-circuiti). Considerazioni duali si applicano quando la tensione (negativa) applicata al pin IO raggiunge una tensione di rottura inversa del diodo D1, per cui esso entra in conduzione inversa per effetto valanga, mentre il diodo D2 è polarizzato in diretta (mantenendo ancora il pin IO a massa). Normally, when pin IO is at a positive voltage, diode D2 is reverse biased; on the contrary, when the pin IO is at a negative voltage the diode D1 is reverse biased. In both cases, the IO pin is isolated from the ground terminal by diode D1 or D2 (open circuit), so the ESD protection Pr does not interfere with the operation of the IO pin. However, as soon as the (positive) voltage applied to pin IO reaches a reverse breakdown voltage of diode D2, it enters reverse conduction due to the avalanche effect, while diode D1 is forward biased. In this way, the IO pin is kept to ground by diodes D1 and D2 (short-circuits). Dual considerations apply when the (negative) voltage applied to pin IO reaches a reverse breakdown voltage of diode D1, whereby it enters reverse conduction due to avalanche effect, while diode D2 is forward biased (still keeping pin IO a mass).

La protezione ESD Pr sopra descritta è molto compatta, per cui occupa un’area relativamente contenuta della piastrina. The ESD Pr protection described above is very compact, so it occupies a relatively small area of the plate.

Inoltre, la protezione ESD Pr è sostanzialmente immune da fenomeni di latchup, in quanto non consente la formazione di alcun SCR parassita con componenti adiacenti (ad esempio, CMOS) realizzati nella piastrina (non mostrati in figura); infatti, la regione 120 di tipo N che potrebbe concorrere alla formazione di un transistore BJT NPN parassita con CMOS adiacenti è flottante (per cui il corrispondente SCR non può mai essere acceso). Pertanto, è possibile ridurre la distanza tra la protezione ESD Pr e gli altri componenti del dispositivo integrato 100, ed evitare l’aggiunta di qualsiasi anello di guardia - con ciò riducendo l’occupazione di area del dispositivo integrato. Furthermore, the ESD protection Pr is substantially immune to latchup phenomena, as it does not allow the formation of any parasitic SCR with adjacent components (for example, CMOS) made in the chip (not shown in the figure); in fact, the N-type region 120 which could contribute to the formation of a parasitic BJT NPN transistor with adjacent CMOS is floating (so the corresponding SCR can never be turned on). Therefore, it is possible to reduce the distance between the ESD protection Pr and the other components of the integrated device 100, and avoid the addition of any guard ring - thereby reducing the area occupation of the integrated device.

In particolare, in una forma di realizzazione dell’invenzione (come mostrato in figura), la protezione ESD Pr è contenuta completamente all’interno del pin IO (in pianta); in questo modo, la protezione ESD Pr può essere disposta completamente sotto il pin IO, senza richiedere alcuno spreco di area nella piastrina. Ad esempio, quando il pin IO ha un’estensione di 80x80μm, ciò consente di risparmiare un’area aggiuntiva di 80x40μm - richiesta invece da un’analoga protezione ESD nota a doppio transistore LNPN. In particular, in one embodiment of the invention (as shown in the figure), the ESD Pr protection is completely contained within the IO pin (in plan); in this way, the ESD protection Pr can be placed completely under the IO pin, without requiring any waste of area in the chip. For example, when the IO pin has an extension of 80x80μm, this saves an additional area of 80x40μm - required instead by a similar ESD protection known with double LNPN transistor.

La struttura sopra descritta della protezione ESD Pr presenta anche un’elevata robustezza. Infatti, quando la giunzione P-N tra la regione di base (125a o 125b) e la regione di collettore (120) è polarizzata in inversa, la corrispondente tensione è applicata uniformemente su tutta l’estensione di tale giunzione. Ciò consente di sfruttare l’intera estensione della protezione Pr per iniettare corrente, il che aumenta una tensione di fallimento della protezione Pr (oltre la quale essa non è più in grado da proteggere il pin IO da sovra-tensioni). The structure described above of the ESD Pr protection also has a high robustness. In fact, when the P-N junction between the base region (125a or 125b) and the collector region (120) is reverse biased, the corresponding voltage is applied uniformly over the entire extension of this junction. This allows you to take advantage of the entire extension of the Pr protection to inject current, which increases a failure voltage of the Pr protection (beyond which it is no longer able to protect the IO pin from over-voltages).

Con riferimento ora congiuntamente a FIG1 e FIG.2B, la protezione ESD Pr include anche un transistore BJP PNP parassita Tp, il quale è formato dalla regione 125a di tipo P (regione di collettore quando il diodo D1 è polarizzato in diretta – ossia, la tensione al pin IO è positiva), dalla regione 120 di tipo N (regione di base) e dalla regione 125b di tipo P (regione di emettitore); la regione di collettore 125a del transistore Tp è comune alla regione di base del transistore T1 e la regione di emettitore 125b del transistore Tp è comune alla regione di base del transistore T2, mentre la regione di base 120 del transistore Tp è in comune alle regioni di collettore dei transistori T1 e T2. In questo modo, il transistore Tp forma con il transistore T1 un SCR Sp. L’SCR Sp ha un terminale di anodo formato dal terminale di catodo del diodo D2 (collegato al pin IO), un terminale di catodo formato dal terminale di catodo del diodo D1 (collegato al terminale di massa), ed un terminale di controllo (gate) collegato al nodo in comune tra i diodi D1 e D2. Referring now in conjunction with FIG1 and FIG.2B, the ESD protection Pr also includes a parasitic PNP BJP transistor Tp, which is formed by the P-type region 125a (collector region when diode D1 is forward biased - i.e., the voltage at pin 10 is positive), from the N-type region 120 (base region) and from the P-type region 125b (emitter region); the collector region 125a of the transistor Tp is common to the base region of the transistor T1 and the emitter region 125b of the transistor Tp is common to the base region of the transistor T2, while the base region 120 of the transistor Tp is common to the regions of collector of transistors T1 and T2. In this way, the transistor Tp forms an SCR Sp with the transistor T1. The SCR Sp has an anode terminal formed by the cathode terminal of the diode D2 (connected to the pin IO), a cathode terminal formed by the cathode terminal of the diode D1 (connected to the ground terminal), and a control terminal (gate) connected to the node in common between diodes D1 and D2.

Inizialmente, appena una tensione (positiva) applicata al pin IO ha superato la tensione di rottura inversa del diodo D2, la corrente che fluisce attraverso la protezione ESD Pr è data dalla corrente per effetto valanga attraverso il diodo D2. Tuttavia, quando la tensione applicata al pin IO raggiunge una tensione di innesco dell’SCR Sp (ossia, il transistore Tp si accende), si crea una reazione positiva che porta i transistori Tp e T1 in saturazione. In tale modo, l’SCR Sp incrementa la corrente che fluisce attraverso la protezione ESD Pr. In particolare, ciò provoca una re-distribuzione della corrente nella protezione ESD Pr che riduce la tensione ai capi delle corrispondenti giunzioni P-N, fornendo una maggiore robustezza della protezione ESD Pr. Initially, as soon as a (positive) voltage applied to pin IO has exceeded the reverse breakdown voltage of diode D2, the current flowing through the ESD protection Pr is given by the avalanche current through diode D2. However, when the voltage applied to pin IO reaches a trigger voltage of the SCR Sp (ie, the transistor Tp turns on), a positive reaction is created which brings the transistors Tp and T1 into saturation. In this way, the SCR Sp increases the current flowing through the ESD protection Pr. In particular, this causes a re-distribution of the current in the ESD protection Pr which reduces the voltage across the corresponding P-N junctions, providing greater strength of the ESD protection Pr.

In modo duale, come mostrato in FIG.2C (da leggersi congiuntamente a FIG.1), quando il diodo D2 è polarizzato in diretta il transistore BJP PNP parassita (differenziato con il riferimento Tp’) funziona in modo contrario – ossia, con la regione 125a di tipo P che funge da regione di emettitore e la regione 125b di tipo P che funge da regione di collettore. In questo modo, il transistore Tp’ forma con il transistore T2 un SCR invertito (differenziato con il riferimento Sp’), il quale ha il terminale di anodo formato dal terminale di catodo del diodo D1 (collegato al terminale di massa) ed il terminale di catodo formato dal terminale di catodo del diodo D2 (collegato al pin IO). In a dual way, as shown in FIG. 2C (to be read in conjunction with FIG. 1), when the diode D2 is forward biased the parasitic transistor BJP PNP (differentiated with the reference Tp ') works in the opposite way - that is, with the P-type region 125a serving as an emitter region and P-type region 125b serving as a collector region. In this way, the transistor Tp 'forms with the transistor T2 an inverted SCR (differentiated with the reference Sp'), which has the anode terminal formed by the cathode terminal of the diode D1 (connected to the ground terminal) and the terminal of cathode formed by the cathode terminal of diode D2 (connected to pin IO).

Come sopra, appena una tensione (negativa) applicata al pin IO ha superato la tensione di rottura inversa del diodo D1, la corrente che fluisce attraverso la protezione ESD Pr è data dalla corrente per effetto valanga attraverso il diodo D1. Tuttavia, quando la tensione applicata al pin IO raggiunge una tensione di innesco dell’SCR Sp’ (ossia, il transistore Tp’ si accende), si crea una reazione positiva che porta i transistori Tp’ e T2 in saturazione (ridistribuendo la corrente attraverso la protezione ESD, con ciò riducendo la tensione ai capi delle corrispondenti giunzioni P-N e quindi fornendo una maggiore robustezza della protezione ESD Pr). As above, as soon as a (negative) voltage applied to pin IO has exceeded the reverse breakdown voltage of diode D1, the current flowing through the ESD protection Pr is given by the avalanche current through diode D1. However, when the voltage applied to pin IO reaches a trigger voltage of the SCR Sp '(i.e., the transistor Tp' turns on), a positive reaction is created which brings the transistors Tp 'and T2 into saturation (redistributing the current across ESD protection, thereby reducing the voltage across the corresponding P-N junctions and thus providing greater strength of the ESD protection Pr).

Ad esempio, un esemplare di tale protezione ESD Pr presenta una tensione di mantenimento (definita come la tensione necessaria per mantenere acceso l’SCR Sp o Sp’) uguale a 6,2V. For example, an example of this ESD protection Pr has a maintenance voltage (defined as the voltage necessary to keep the SCR Sp or Sp 'on) equal to 6.2V.

La protezione ESD Pr presenta caratteristiche comparabili a quelle di una protezione ESD nota a singolo transistore LNPN. Ad esempio, un esemplare di tale protezione ESD (con una larghezza di 150μm) ha mostrato una tensione di rottura (di ogni giunzione base-collettore dei transistori T1,T2 polarizzate in inversa) di circa 9,3V, una tensione di innesco (necessaria per ottenere un fenomeno di snap-back in cui ogni giunzione base-emettitore è portata in conduzione diretta dopo la rottura della corrispondente giunzione base-collettore) di circa 10,3V con una corrispondente corrente di innesco di circa 11mA. ESD protection Pr has characteristics comparable to those of a known ESD protection with single LNPN transistor. For example, an example of such ESD protection (with a width of 150μm) showed a breakdown voltage (of each base-collector junction of transistors T1, T2 reverse biased) of about 9.3V, a trigger voltage (necessary to obtain a snap-back phenomenon in which each base-emitter junction is brought into direct conduction after breaking the corresponding base-collector junction) of about 10.3V with a corresponding starting current of about 11mA.

Comunque, la protezione ESD Pr presenta una migliore robustezza rispetto alla protezione ESD nota. Ad esempio, la protezione ESD Pr consente di ottenere una robustezza media (definita come la tensione di fallimento per unità di estensione della protezione ESD Pr lungo la superficie principale della piastrina 115, secondo lo standard HBM JEDED JESD22-A114B) di circa 30-40V/μm – ad esempio, 32V/μm (contro una robustezza media di 20V/μm di una tipica protezione ESD nota a singolo transistore LPNP). Ad esempio, una protezione ESD realizzata come descritto sopra con una larghezza di 150μm può supportare sovra-tensioni sino a 32·150=4.800V (contro 20·150=3.000V di una protezione ESD nota di pari dimensioni). However, the ESD protection Pr has a better robustness than the known ESD protection. For example, the ESD protection Pr allows to obtain an average robustness (defined as the failure voltage per extension unit of the ESD protection Pr along the main surface of the plate 115, according to the HBM JEDED JESD22-A114B standard) of about 30-40V / μm - for example, 32V / μm (versus an average robustness of 20V / μm of a typical known single-transistor LPNP ESD protection). For example, an ESD protection made as described above with a width of 150μm can support over-voltages up to 32 · 150 = 4,800V (against 20 · 150 = 3,000V of a known ESD protection of the same size).

Esempi comparativi di curve caratteristiche di una protezione ESD nota a singolo transistore LNPN e di una protezione ESD in accordo con una forma di realizzazione dell’invenzione sono illustrate in FIG.3A e FIG.3B. Comparative examples of characteristic curves of a known ESD protection with a single LNPN transistor and an ESD protection in accordance with an embodiment of the invention are shown in FIG.3A and FIG.3B.

In particolare, FIG.3A mostra la variazione di tensione (in V) ai capi della protezione ESD in funzione di una corrente (in A) che la attraversa. Una curva 305 rappresenta una caratteristica tensione/corrente in continua (DC) della protezione ESD nota, mentre una curva 310 rappresenta una corrispondente caratteristica della protezione ESD sopra descritta. In particular, FIG.3A shows the voltage variation (in V) across the ESD protection as a function of a current (in A) flowing through it. A curve 305 represents a DC voltage / current (DC) characteristic of the known ESD protection, while a curve 310 represents a corresponding characteristic of the ESD protection described above.

Come si può notare, la curva 310 presenta una tensione di rottura superiore a quella della curva 305 di circa 0,5-0,6V (ossia, ad un valore di circa 9,3V); ciò consente di utilizzare la protezione ESD proposta per terminali adatti a lavorare a tensioni che presentano una maggiore escursione (ad esempio, compresa tra –5,5V e 5,5V). As can be seen, curve 310 has a breakdown voltage higher than that of curve 305 of approximately 0.5-0.6V (ie, at a value of approximately 9.3V); this makes it possible to use the ESD protection proposed for terminals suitable for working at voltages with a greater excursion (for example, between –5.5V and 5.5V).

FIG.3B mostra invece la variazione della corrente (in A) che attraversa la protezione ESD in funzione della tensione (in V) ai suoi capi in un test di tipo ad impulsi di linea di trasmissione (Transmission Line Pulse, o TLP). Nel test LTP, la protezione ESD è soggetta ad una serie di impulsi di corrente molto veloci (ossia, a forma d’onda rettangolare con una durata di 100ns); tale test consente di investigare condizioni di funzionamento della protezione ESD in un regime ad elevata corrente per brevi periodi (tipico delle scariche elettrostatiche). FIG.3B instead shows the variation of the current (in A) that passes through the ESD protection as a function of the voltage (in V) across it in a transmission line pulse (TLP) test. In the LTP test, ESD protection is subject to a series of very fast current pulses (ie, a rectangular waveform with a duration of 100ns); this test allows to investigate operating conditions of the ESD protection in a high current regime for short periods (typical of electrostatic discharges).

In particolare, una curva 315 rappresenta una caratteristica corrente/tensione della stessa protezione ESD nota (effettivamente misurata); una curva 320 rappresenta invece una corrispondente caratteristica della protezione ESD sopra descritta ottenuta tramite simulazione. In particular, a curve 315 represents a current / voltage characteristic of the same known ESD protection (actually measured); a curve 320 instead represents a corresponding characteristic of the ESD protection described above obtained by simulation.

Anche in questo caso, la curva 320 presenta valori di corrente maggiori rispetto a quelli della curva 315 (indicativi del fatto che la protezione ECD proposta consente di supportare correnti più elevate rispetto alla protezione ESD nota in presenza di scariche elettrostatiche). Also in this case, curve 320 has higher current values than those of curve 315 (indicative of the fact that the proposed ECD protection allows to support higher currents than the known ESD protection in the presence of electrostatic discharges).

Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene tale soluzione sia stata descritta con un certo livello di dettaglio con riferimento a sue forme di realizzazione preferite, è chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, la stessa soluzione può essere messa in pratica anche senza gli specifici dettagli (come gli esempi numerici) esposti nella precedente descrizione per fornire una sua più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, è espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione della soluzione esposta possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno. Naturally, in order to satisfy contingent and specific needs, a person skilled in the art can make numerous logical and / or physical modifications and variations to the solution described above. More specifically, although this solution has been described in some level of detail with reference to its preferred embodiments, it is clear that various omissions, substitutions and changes in form and detail as well as other embodiments are possible. In particular, the same solution can be put into practice even without the specific details (such as the numerical examples) set out in the previous description to provide a more complete understanding of it; on the contrary, well-known features may have been omitted or simplified in order not to obscure the description with unnecessary details. Furthermore, it is expressly understood that specific elements and / or method steps described in relation to each embodiment of the disclosed solution can be incorporated into any other embodiment as a normal design choice.

In particolare, considerazioni analoghe si applicano se il dispositivo integrato ha una diversa struttura o include elementi equivalenti; inoltre, i vari elementi possono essere separati tra loro o combinati insieme, in tutto o in parte. In particular, similar considerations apply if the integrated device has a different structure or includes equivalent elements; moreover, the various elements can be separated from each other or combined together, in whole or in part.

Ad esempio, il dispositivo integrato può includere un numero qualsiasi di protezioni ESD (al limite anche uno solo); tali protezioni ESD possono essere usate per proteggere da scariche elettrostatiche (o più in generale da qualsiasi altro fenomeno di sovra-tensione) qualsiasi componente funzionale del dispositivo integrato (come singoli elementi attivi o passivi, circuiti complessi, linee di segnale o di alimentazione, strati isolanti, e simili). For example, the integrated device can include any number of ESD protections (possibly even one); these ESD protections can be used to protect any functional component of the integrated device (such as single active or passive elements, complex circuits, signal or power lines, layers insulators, and the like).

Le regioni che formano la protezione ESD possono avere qualsiasi forma ed essere realizzate con qualsiasi materiale. Inoltre, tali regioni possono essere cortocircuitate tra loro tramite strati realizzati in altri metalli (o qualsiasi materiale conduttivo); analogamente, più via (o altri mezzi equivalenti) possono essere utilizzate per collegare la protezione ESD al componente da proteggere. In ogni caso, nulla vieta di mantenere la protezione ESD ad una qualsiasi altra tensione di riferimento (anche diversa da massa). The regions that form the ESD protection can have any shape and be made of any material. Furthermore, these regions can be short-circuited to each other by means of layers made of other metals (or any conductive material); similarly, several ways (or other equivalent means) can be used to connect the ESD protection to the component to be protected. In any case, nothing prevents ESD protection from being maintained at any other reference voltage (even other than ground).

Le varie regioni della protezione ESD possono avere concentrazioni variabili del corrispondente drogante (secondo le specifiche applicazioni). The various regions of the ESD protection can have variable concentrations of the corresponding dopant (according to the specific applications).

Il pin da proteggere può avere una piazzola di qualsiasi forma (ad esempio, interdigitata). In ogni caso, il riferimento a pin a piazzola non deve essere interpretato in modo limitativo; infatti, la protezione ESD proposta può essere applicata a pin a sfera, elastici, o a qualsiasi altro tipo di collegamento al componente funzionale da proteggere (anche interno alla piastrina). The pin to be protected can have a pad of any shape (for example, interdigitated). In any case, the reference to pin to pad must not be interpreted in a limiting way; in fact, the proposed ESD protection can be applied to ball or elastic pins, or to any other type of connection to the functional component to be protected (even inside the plate).

Sebbene la soluzione proposta sia particolarmente vantaggiosa quando la protezione ESD è disposta (in pianta) all’interno della corrispondente piazzola, nulla vieta di realizzare la protezione ESD anche con dimensioni maggiori (o in qualsiasi altra posizione). Although the proposed solution is particularly advantageous when the ESD protection is arranged (in plan) within the corresponding pitch, nothing prevents ESD protection from being implemented even with larger dimensions (or in any other position).

La regione di contatto e la regione di emettitore possono essere disposte in qualsiasi altro modo all’interno della corrispondente regione di base; in ogni caso, è possibile corto-circuitare tra loro la regione di base e la regione di emettitore in modo diverso (anche senza alcuna regione di contatto aggiuntiva). The contact region and the emitter region can be arranged in any other way within the corresponding base region; in any case, it is possible to short-circuit the base region and the emitter region together in a different way (even without any additional contact region).

Ovviamente, la protezione ESD proposta si presta ad essere realizzata sostituendo le regioni di tipo P con corrispondenti regioni di tipo N, e vice-versa. Obviously, the proposed ESD protection lends itself to being realized by replacing the P-type regions with corresponding N-type regions, and vice-versa.

In alternativa, la piastrina può avere una qualsiasi altra struttura (ad esempio, con più strati epitassiali). Alternatively, the chip can have any other structure (e.g., with multiple epitaxial layers).

In una diversa forma di realizzazione, la protezione ESD è collegata diversamente al substrato, oppure è mantenuta a massa (o ad una tensione di riferimento equivalente) in qualsiasi altro modo. In a different embodiment, the ESD protection is connected differently to the substrate, or is held to ground (or an equivalent reference voltage) in any other way.

Il riferimento alla tecnologia BCD non deve essere interpretato in modo limitativo; infatti, la stessa soluzione può essere utilizzata in dispositivi integrati (elettronici, opto-elettronici, e simili) realizzati con qualsiasi altra tecnologia - di segnale, di potenza e mista. The reference to BCD technology must not be interpreted in a limiting way; in fact, the same solution can be used in integrated devices (electronic, opto-electronic, and the like) made with any other technology - signal, power and mixed.

Il dispositivo integrato (ed in particolare la protezione ESD) possono essere realizzati con qualsiasi metodo (con passi non essenziali rimossi e/o con passi opzionali aggiunti, i quali possono essere eseguiti in qualsiasi ordine). The integrated device (and in particular the ESD protection) can be made by any method (with non-essential steps removed and / or with optional steps added, which can be performed in any order).

Il progetto del dispositivo integrato sopra descritto può anche essere creato in un linguaggio di programmazione; inoltre, se il progettista non fabbrica i dispositivi integrati o le relative maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il dispositivo integrato risultante può essere distribuito dal relativo fornitore in forma di fetta (wafer) grezza, come piastrina nuda, o in contenitori (package). Inoltre, il dispositivo integrato proposto può essere realizzato con altri circuiti nella stessa piastrina, o può essere montato in prodotti intermedi (come schede madri) ed accoppiato ad una o più altre piastrine (come un processore o una memoria). In ogni caso, il dispositivo integrato è adatto ad essere usato in sistemi complessi (come elaboratori). The integrated device project described above can also be created in a programming language; furthermore, if the designer does not manufacture the integrated devices or related masks, the design can be transmitted through physical means to others. In any case, the resulting integrated device can be distributed by the relative supplier in the form of a raw wafer, as a bare plate, or in containers (packages). Furthermore, the proposed integrated device can be made with other circuits in the same chip, or it can be mounted in intermediate products (such as motherboards) and coupled to one or more other chips (such as a processor or a memory). In any case, the integrated device is suitable for use in complex systems (such as computers).

Claims

CLAIMS 1. An integrated device (100) formed in a chip of semiconductor material of a first conductivity type (105,110) having a main surface (115), in which the integrated device includes at least one protection system (Pr) for protecting a component functional of the integrated device (IO) from over-voltages, characterized by the fact that each protection system comprises a common region of a second conductivity type (120) extending from the main surface in the chip, a first region (125a) and a further first region (125b) of the first conductivity type extending from the main surface into the region common, a second region (135a) and a further second region (135b) of the second conductivity type extending from the main surface into the first region and the further first region, respectively, a contact (140a) which short-circuits on the main surface the first region and the second region, the contact being adapted to be biased to a reference voltage, a further contact (140b) which short-circuits the further first region and the further second region to the main surface, and connecting means ( 160) to connect the further contact to the functional component.

The integrated device (100) according to claim 1, wherein the common region (120) is a collector region, the first region (125a) and the further first region (125b) are a base region and a further base region, respectively, and the second region (135a) and the further second region (135b) are an emitter region and a further emitter region, respectively.

The integrated device (100) according to claim 1 or 2, further comprising a conductive pad (10) above the main surface (115) for accessing the functional component from outside the integrated device, the means for connecting (160) comprising at least one way that connects the stand to the further contact (140b).

4. The integrated device (100) according to claim 3, in which the protection system (Pr) extends in plan inside the pad (IO).

The integrated device (100) according to any one of claims 1 to 4, further comprising a contact region (130a) and a further contact region (130b) extending from the main surface (115) into the first region (125a) and in the further first region (125b), respectively, the contact (140a) and the further contact (140b) being connected to the contact region and to the further contact region, respectively.

The integrated device (100) according to any one of claims 1 to 5, wherein the first type of conductivity is P and the second type of conductivity is N.

The integrated device (100) according to any one of claims 1 to 6, wherein the chip includes a substrate (105) and an epitaxial layer (110) grown on the substrate, the epitaxial layer having an exposed surface defining the surface main (115), and in which the common region (120) extends into the epitaxial layer.

The integrated device (100) according to claim 7, further comprising means (150) for connecting the contact (140a) to the epitaxial layer (110) on the main surface (115), the substrate (105) being adapted to be maintained at reference voltage.

The integrated device (100) according to any one of claims 1 to 8, wherein the integrated device is of the BCD type.

10. A method of making an integrated device (100) in a chip of semiconductor material of a first conductivity type (105,110) having a main surface (115), wherein the method includes the step of making at least one protection system ( Pr) to protect a functional component of the integrated device from over-voltages, characterized by the fact to understand for each protection system the steps of: forming a common region of a second conductivity type (120) extending from the main surface in the chip, forming a first region (125a) and a further first region (125b) of the first type of conductivity extending from the main surface into the common region, forming a second region (135a) and a further second region (135b) of the second type of conductivity extending from the main surface in the first region and in the further first region, respectively, forming a contact (140a) which short-circuits the first region and the second region on the main surface, the contact being adapted to be biased to a reference voltage, form a further contact (140b) which short-circuits the further first region and the further second region on the main surface, and connect the additional contact to the functional component.