IT8220919A1 - Identificatore automatico di circuiti - Google Patents

Description

U>-02-505 IT;

ft "IDENTIFICATORE AUTOMATICO DI CIRCUITI "

? LOCKHEED CORPORATIONf a Burbank, California (T7.S.A.) ?zo Inventore designato? William George STEINER. Pss^ Depositata il 2 3 ?F R 1982 n*

RIASSUNTO 20 919 A/ 82 Apparecchiatura portatile per identificare automaticamente un circuito integrato ibrido o monolitico o qualsiasi modulo circuitale standard avente una configurazione nota dei piedini (TO) e un?identit??sconosciuta.Una piu ralit? di istruzioni di prova (fig.6) per dispositivi di identit? nota sono memorizzate in una memoria {22) della procedura di prova e fornite sequenzialmente (125) all'unit? sotto prova finche l?unit? o supera una prova,rivelando cosi la sua identit? (137) oppure fallisce tutte le prove nella memoria (I45). La "basetta (10) ? collegata ad una coppia di piastrine periferiche (25a, 25?) aventi porte d?ingresso/uscita definibili dai piedini (46, 65, 66) che sono impiegati selettivamente per trattare un qualsiasi piedino come ingresso, uscita oppure alimentazione,

DESCRIZIONE

ia presente invenzione riguarda dispositivi di prova di circuiti e riguarda pi? particolarmente apparecchiatura di prova portatile con una inter faccia programmabile fra un'unit? sotto prova ed una apparecchiatura di pr? va la quale fornisce una pluralit? di prove per una pluralit? di circuiti diversi noti e fornisce identificazione dell?unit? sotto prova in seguito al^ la rivelazione del superamento di una prova.

Pi? specificatamente la presente invenzione riguarda un identificatore di circuiti portatile. In questi ultimi anni, si ? avuto pressocch? un'espl? ??SS^ sione nel mercato dell'elettronica a circuiti integrati, sia di tipo analogi - i <? >.

co che di tipo digitale. In molte applicazioni, in cui sono richieste elevata precisione e tolleranza rispetto a condizioni ambientali estremamente gravose, sono pu?re diffusi circuiti integrati ibridi e vari moduli standard,

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Oggigiorno sono disponibili centinaia di oircuiti integrati standard,tut^ ti-i quali!sono suscettibili di adattarsi in una di varie configurazioni di basette standard. La configurazione largamente pi? nota ? una basetta a doppia fila di connettori o d?al-in-line (DIP) standard, per circuiti aventi fra 4 e 16 .piedini.Pi? recentemente, sono divenute popolari nel campo dei circu??-ti in;tegra,ti su larga scala (LSI), configurazioni di basette del tipo dual-inline a 24, 40 e 64 piedini. In aggiunta, in apparecchiature militari sono comunemente impiegati moduli SEM e SEEM standard. Con l?ottenimento di una den-! ?

sita dei circuiti sempre maggiore nel campo dei circuiti integrati, assieme alla capacit? di fabbricare circuiti su piastrine relativamente grandi, il campo dei circuiti integrati su larga scala ha fornito funzioni estremamente complesse disponibili in contenitori di circuiti integrati (le) standard.

La proliferazione dell'impiego dei circuiti integrati in prodotti destinati al consumo ha creato la necessit? di avere a disposizione un?dispositi-

*

vo di prova portatile per circuiti integrati complessi. Un "tester" portatile per circuiti integrati, di tipo nuovo e molto efficiente, costruito con componenti o hardware simili a quelli della forma di realizzazione preferita della presente invenzione, ? illustrato in Tina domanda di brevetto copendente statunitense della stessa richiedente n? di serie 96*030 depositata il 20 novembre 1979 ? intitolata "AUTOMATIC CIRCUIT TESTER WITH IMPROVED VOLTAGE REC-ULATOR", L'invenzione qui descritta ? affine alla presente domanda poich? ?<' >? V le^oime di realizzazione preferite sono materialmente realizzate come ? raj) presentato nella figura 3 acclusa. In aggiunta, vi sono aspetti comuni degli intercollegamenti impiegati nell 'invenzione della citata domanda di brevetto copendente e nella presente invenzione. Perci? la citata domanda di brevetto .copendente n<e >di serie 96*030 ? qui inclusa a titolo di riferimento nella sua completezza.

L'apparecchiatura illustrata nella citata domanda? di brevetto statuniten se co pendente n? di serie 96.030 consiste in un, dispositivo per provare se un circuito posto in una basetta di prova esegue in maniera appropriata le fun zioni di un particolare circuito identificato selezionato. In altre parole ? necessario conoscere l ' identit? del circuito al fine di accertare se il circuito sta funzionando in maniera appropriata.

Il grande aumento nell' impiego dei circuiti integrati e, in particolare l'impiego di un gran numero di circuiti diversi alloggiati in contenitori identici, assieme all'uso di contrassegnare circuiti con numeri "in-house<M >( o interni ), ha determinato gravi problemi per il personale addetto al servizio di manutenzione sul posto . La natura di uno di (questi problemi ? fondamentalmente costituita da una semplice non conoscenza della identit? di un circuito integrato particolare.

Come risulter? evidente agli esperti nella fabbricazione dei moderni com ponenti elettronici destinati all'utenza, molti fabbricanti di apparecchiature originali (OEf?) ordinano circuiti integrati standard in grandi quantit?, con il numero di catalogo "in-house" dell' acquirente designato su essi, e ome^t tono l 'identificazione generica per il dispositivo. Tale consuetudine viene im piegata al fine di mantenere lo schema di numerazione delle parti interne dell'acquirente OEM in una forma desiderata dall'acquirente stesso, e per fornire un modo jper costringere gli utenti finali a acquistare parti di ricambio per l'apparecchiatura dall'OM .'

Cosi ? possibile rilevare che in operazioni di assistenza sul posto, si incontrano spesso situazioni in cui l'unico "anello mancante" della catena di ! . m conoscenze<! >necessarie per riparare un componente o dispositivo particolare ? ( ^

1'identit?, generica di un circuito integrato contrassegnato con un numero inhouse. <? >u E* perci? desiderabile fornire apparecchiatura in grado<1>,di realizzare l'identificazione di un circuito particolare in un contenitori standard. In aggiunta, in molti componenti di apparecchiature militari, come ad esempio in aerei o sottomarini particolari, ? noto che nel componente o dispositivo particolare sono impiegati solo alcuni tipi di moduii <' ' >li standard. E' perci? desiderabile fornire apparecohiatura in grado di provare rapidamente un modulo standard per determinare se il suo funzionamento corrisponde al funzionamento appropriato di un qualsiasi elemento componente di un gruppo noto di moduli possibili. La presente invenzione fornisce una apparecchiatura in grado di realizzare in modo molto rapido una pluralit? di prove per caratteristiche di trasferimento particolari fra i pie dini di una basetta standard al fine di identificare un circuito sotto prova inserito nella basetta. Si deve tener presente che, come im piegata nel contesto, la dizione "circuito integrato ibrido" vuole includere generalmente sia la definizione dello standard 100?1977 AUSl/lEEE sia qual siasi disposizione modulare di componenti elettronici alloggiati in una unit? con una disposizione di piedini di collegamento predeterminata.

Preferibilmente la presente invenzione include una pluralit? di procedu \ 5 <? >o. <?y re .di prova memorizzate In memoria per accertare funzionamento appropriato di -una pluralit? di circuiti integrati, tutti i quali sono atti a adattarsi nella "basetta particolare prevista sulla apparecchiatura di prova.

La presente invenzione ? in grado di funzionare in modo selettivo per av-?viare una-sequenza di prove che, una volta iniziata, continuer? attraverso tut to l'intero repertorio di prova della apparecchiatura di prova, finche il circuito sotto prova non fornisce un insieme completo di risposte corrette a ingressi di prova particolari indicativi della identit? del circuito, oppure sin ch? il repertorio di prova non ? stato esaurito. Nel primo caso, viene fornito un segnale di identificazione (preferibilmente un?uscita alfanumerica visibile) per identificare il particolare circuito sotto prova all'utente. Nel secondo caso viene generata un?uscita indicativa o del fatto che il circuito sotto pr? va ? di un tipo diverso dalla pluralit? di circuiti nel repertorio di prova, oppure che il circuito ? di un tipo entro il repertorio o corpo di prova ma non sta funzionando appropriatamente.

Nella sua forma di realizzazione preferita, la presente invenzione include una disposizione di porte.o terminali bidirezionale, coilegata ad una particolare basetta standard che pu? essere attivata sotto il controllo di un mi croelaboratore dedicato per fornire definizioni dei piedini in corrispondenza dei piedini della basetta standard. Le definizioni dei piedini includono condizioni relative al pilotaggio d?ingresso, carico di-uscita, alimentazione e massa. Perci? uno scopo della presente invenzione ? quello di for nire una apparecchiatura nuova, estremamente rapida, per identificare la carat teristica di trasferimento di un circuito particolare disposto in un contenitore standard, il quale pu?.,non essere contrassegnato in modo adeguato per la Ocq'i identificazione di esso da parte dell'utente.

Un altro scopo della presente invenzione ? quello di fornire una apparecchiatura di identificazione automatica di circuiti avente una pluralit? di ingressi definibili collegati ai piedini di una configurazione di <">basetta sten dard. Ancora un altro scopo della presente invenzione ? quello di fornire una apparecchiatura di identificazione di circuiti avente una plurali^ t? di procedure-di prova, ciascuna delle quali comprende una pluralit? di con dizioni di prova fornenti un gruppo particolare di ingressi e attuanti prova per un'uscita rispondente o sensibile particolare, in cui la mancanza del cir cuito sotto prova relativa a fornire l'uscita a risposta particolare a qualsiasi condizione di prova, far? s? che l'apparecchiatura abbia ad avviare un'al tra procedura di prova. I summenzionati e altri scopi della presente invenzione risulteranno evidenti dalla descrizione della forma di realizzazione preferita dell'invenzione stessa, qui di seguito fornita.

Nei disegni :

la figura 1 ? una vista prospettica di una forma di realizzazione preferita della presente invenzione;

-la figura 2 ? imo schema a blocchi della forma di realizzazione preferita della presente invenzione;

la figura 3 ? un diagramma, parzialmente schematico e parzialmente a bloc chi, della foiroa di realizzazione preferita della presente invenzione;

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la figura 4? ? un diagramma illustrante la relazione fra la struttura<' >di memoria a tabella scorrevole e le istruzioni della procedura di prova;

la figura 4B ? un diagramma di flusso della procedura di prova sequenziale della presente invenzione per l'identificazione di un'unit? sotto prova ; ci.

9ss^ la figura 5 -? -un diagramma dell'interfaccia, fra un piedino particolare delia basetta ritenente l'unit? sotto prova e la forma di realizzazione preferita della presente invenzione; e

| la figura 6 ? un diagramma del formato delle istruzioni per la m tine di;prova memorizzata nella memoria della procedura di prova nella forma di realizzazione preferita della presente invenzione.

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Facendo riferim?nto alla figura 1, in essa ? illustrata una vista prospettica della forma di realizzazione preferita della presente invenzione. La semplicit? di funzionamento di una forma di realizzazione della presente invenzione pu? essere ben compresa dalla semplicit? della forma di realizzazio ?

ne preferita illustrata nella figura 1. La basetta 10 fornisce tuamezzo per realizzare un collegamento elettrico con una.unit? sotto prova (UUT). Come ? mostrato nella figura 1t la basetta 10 consiste in una basetta del tipo dual in line a 40 piedini standard. Oli esperti del ramo comprenderanno che altre configurazioni di basette, come ad esempio quelle per il Modulo Elettronico Standard (SEM) o per il Modulo Elettronico a Dispositivo di Supporto (SEEM) sono disponibili, e che con la presente invenzione possono essere impiegati semplici adattatori dalla basetta 10 o altre configurazioni di basette.

La forma di realizzazione preferita della presente invenzione ? contro^ lata dall'operatore tramite l'impiego di tre interruttori o commutatori ester ni, e cio? 1'interruttore 11 di accensione/prova (on/test), e due interrutto ri 12 e 13 a doppio fermo, che sono, rispettivamente, "in avanti" (FWD) e "all'indietro" (REV).

Nella forma di realizzazione preferita ? pure prevista una visualizzazione alfanumerica 16. Nella forma di realizzazione preferita ? impiegata una visualizzazione a quattro caratteri, e si ? trovato che ci? ? sufficiente per

!

l'identiificazione di un centinaio o pi? di moduli circuitali standard. E' na turalmente possibile impiegare un numero maggiore o minore di caratteri nella visualizzazione 16. Poich? l'impiego della forma di realizzazione prefer? ta della presente invenzione ? cos? semplice, esso sar? descritto con rifer? I

mento alla!figura 1. Nella descrizione che segue, le operazioni illustrate I

saranno correlatealle funzioni interne della macchina.

Come sar? descritto pi? dettagliatamente in seguito, la forma di real?z zazione pr?ferita della presente invenzione include memoria la.quale contie? <? >l

ne istruzioni per trovare approssimativamente un centinaio di dispositivi i !

standard che,possono essere accettati dalla <">basetta 10. All'interno della forma di realizzazione preferita vi ? una tabella (o, pi? precisamente, mezzi per generare una tabella) disposta in ordine alfanumerico. Questa tabella sar? chiamata in tutta la seguente descrizione "tabella scorrevole" ("roll table"). Per attivare la forma di realizzazione preferita, l'utente preme dapprima il pulsante di prova 11 il quale determiner? l?accen sione della macchina. Gli interruttori 12 e 13 sono interruttori a fermo doppio. Perci? l'abbassamento di uno di questi interruttori per una prima distan za nel dispositivo determina la chiusura di un primo gruppo di contatti, e un ulteriore abbassamento dell'interruttore determina la chiusura di un secondo gruppo di contatti. La forma di realizzazione preferita controlla la tensione di uscita della propria batteria, e visualizzer? un messaggio appropriato indicante che la tensione di batteria ? troppo bassa e che la batteria deve essere sostituita oppure ricaricata.

L'unit? pu? essere sp?nta o mantenendo il pulsante di prova 11 in uno \j>v v j&into-abbassato perjun..periodo di tempo predeterminato (approssimativamente 2 secondi nella forma di realizzazione preferita) oppure mancando di fornire ?& qualsiasi ingresso al dispositivo per un secondo periodo di tempo predeter minato, approssimativamente 30 secondi nella forma di realizzazione preferita. _SA noter? perci? che qualsiasi routine di prova memorizzata per un circuito particolare inserito nella basetta 10 pu? essere eseguita rapidamente e sera plioemente con l?impiego di solo tre ingressi estermi (interruttori 11, 12 e 13)* Facendo riferimento alla figura 2, in essa ? illustra to ft?0 schema a "blocchi della forma di realizzazione preferita. Come si pu? os servare in figurai, gli interruttori 11, 12 e 13 sono gli unici ingressi eeterni attivati dall?utente richiesti per controllare la presente invenzione, li?, visualizzazione 16 ? mostrata in fig. 2 come un Hocco, Come si pu? osserva re da fig. 2, gli interruttori 12 e 13 sono collegati direttamente ad un ingresso del microelaboratore 20, L'interruttore 11 di accensione/prova ? coll? goto sia al microelaboratore 20 che all?alimentatore 17? Il microelaboratore 20 ? collegato con il resto della forma di realizzazione preferita attraverso una via collettrice o bus bidirezionale 18 che, ?come si noter? da fig. 2, include un bus di dati bidirezionale, un bus di indirizzi e linee di control 10 o comando appropriate. Il Tbus 18 ? collegato al bloc co di memoria i/o, 25, il quale include l?interfaccia 21 programmabile da sub-componenti, e la memoria di sola lettura 22 che contiene istruzioni per 11 repertorio delle procedure di prova per l?unit? sotto prova. In fig. 2 ? illustrato un collegamento generalizzato 19 con l'unit? sotto prova 27. Si comprender? .che, nella forma di realizzazione preferita, questo collegamento si tradurr? di per s? stesso nella forma della baseiftta 10 illustrata in fig.1.

??> La linea!26 di fig. 2 mostra come l?alimentatore 17 fornisca energia o poten i '

za elettrica al blocco di memoria i/o, 20, e all'unit? sotto prova 27. Energia o potenza elettrica viene alimentata al blocco di memoria i/o, 25j e all'unit?!sotto prova 27 solo al verificarsi di talune condizioni specificate sotto il controllo del microelaboratore 20,minimizzando cos? l'assorbimento j

a batteria<1 >di alimentazione 17.

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Facendo ora riferimento alla fig. 3, in essa ? illustrata pi? dettaglia tamente la forma di realizzazione preferita della presente invenzione. Nella I

formaidi realizzazione preferita, il microelaboratore 20 ? realizzato sotto forma iidi un;m<'>icroelaboratore su piastrina singola a 8 bit tipo 8748? correntemente fabbricato dalla Intel Corporation di Santa Clara, California. Descri zioni particolareggiate del funzionamento del microelaboratore 8746 sono dii <S> . sponibili nel "M C S-48 Microcomputer .Users Kanual'<1>,: 7977? qui incluso a titolo di riferimento. Saranno qui forniti dettagli sufficienti a consentire all'esperto nel ramo di comprendere come il microelaboratore lavori nella pr? sente invenzione, e come possano essere impiegati altri microelaboratori per costruire una forma di realizzazione della presente<' >invenzione.

Il microelaboratore tipo 8748 include 1K di memoria di sola lettura programmabile cancellabile a 8 bit (EPROM). Gli esperti del ramo comprenderanno che un microelaboratore di tipo 8?48 potrebbe essere impiegato nella produzione della forma di realizzazione preferita della presente invenzione, poich? il tipo 8?48 include una memoria di sola lettura programmabile masche rata. La memoria I/O, 25? (illustrata in fig. 2) ? reali^ zata sotto forma di due circuiti integrati??5u <e >25? illustrati nella fig.3. Ciascuno di questi circuiti ? una EPROM tipo 8755A con ?/?, correntemente

oO,.QC;^3 fabbricata dalla Intel Corporation di Santa Clara, California, Dalla descrizione della 8755A che seguir?, risulter? evidente agli esperti del ramo come altre combinazioni similari di memorie di sola lettura e porte o terminali i/o possano essere impiegate per costruire una forma di realizzazione della presente invenzione,,Tuttavia si deve tener presente che l?impiego nuovo di que sto<* >dispositivo peraltro standard costituisce una delle caratteristiche inventive della presente invenzione.

L?alimentatore 17 ? rappresentato da un blocco in fig. 3, Dalla discussione relativa a fig. 2 si ricorder? che 1' 1K di memoria per il microelaboratore 20 ' pu? essere ritenuto come diviso in due porzioni, e cio?una memoria del sistema operativo (28 in fig, 2) e una memoria a tabella scorrevole (29 io fig? 2), La memoria del sistema operativo (28 in fig. 2) include, come risulter? chiaro, istruzioni per l?esecuzione della routine di identifi^ cazione (fig? 4D), mentre le istruzioni specifiche per la pluralit? di pr?ce dure di prova risiedono nelle piastrine 25<a >e 25h.

La EPRQM a 16 K associata con ciascuna delle piastrine 25<a >e 25h della 8755A ? tinpL memoria 2 K X 8 e contiene le istruzioni di programma per una pluralit? di procedure di prova per vari dispositivi noti. Si deve tener pre sente che poich? oiascuna delle piastrine 25<a e >25?>contiene 2 K parole di 8 bit, allora un totale di indirizzi di memoria esterni corrispondenti a 4 K devono essere accessibili nella forma di realizzazione preferita illustrata

e*

nella fig. 3, Perci?, 12 bit sono richiesti per indirizzare la memoria ester na contenente istruzioni della procedura di prova nelle piastrine 25& <e >25?? Il bus generalizzato 18 di fig, 2 ? indicato ancora con 18 in fig. 3 e include i componenti seguenti; un bus bidirezionale a 8 bit 30, un bus quasi Pssi bidirezipnale a 4 bit 31 collegato a met? diuna porta o terminale bidirezio-I? .?

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naie a S bit dal microelaboratore 20;un bus a 4 linee di controllo, indicato da 32, comprendente la linea di abilitazione di aggancio di indirizzi 35 (ALE), la linea di abilitazione di memoria di programma negato 36 (pSEif), la linea di scrittura negata 37 (WR), e la linea di lettura negata 38 (RD) e un bus a 6 b<*>it 39 collegato ad una porzione di un altro terminale quasi bidirezionale a 8 bit dal microelaboratore 20. Il bus a 6 bit 39 ? collegato direttamente ai 6 piedini della basetta 10. Il bus 39, come si comprender?, avr? resistori diiinnalzamento interni al microelaboratore 20 associati con esso, e perci? n?n richiede resistor! di innalzamento esterni.

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Gli interruttori in avanti e all'indietro 12 e 13 hanno un polo collega to a massa. Come ? stato descritto precedentemente,questi interruttori sono interruttori a doppio fermo e ciascun contatto di ciascun fermo pu? essere os servato nella fig. 3. Il contatto di primo livello dell'interruttore 12 ? indicato da 40 mentre il secondo contatto di esso ? indicato da 42. In tal modo si comprender? che l?abbassamento dell?interruttore 12 ad un primo livello porr? a massa il contatto 40 mentre l?abbassamento di tale interruttore ad un secondo livello porr? a massa entrambi i contatti 4O ? 42. Da figura 3 si pu? notare che l'interruttore 13 funziona in un modo analogo. Si deve notare che i contatti 42 e 43 degli interruttori 12 e 13, rispettivamente, sono elettricamente identici e che perci? l'abbassamento del secondo livello dell?uno o l?altro interruttore porr? a massa il punto 45 che ? collegato ad un ingresso del microelaboratore 20 indicato da'interruzione" (????). Il funzionamento degli interruttori 12 e 13 ? descritto dettagliatamente nella domanda di brevetto statunitense copendente n? di serie 96*030.Ai fini della presente invenzione, ? sufficiente comprendere che gli interruttori 12 e 13 fanno B? che la tabella scorrevole abbia ad essere generata in avanti e al-1'indietro.

Le uscite dell?alimentatore 17 compaiono sulle linee 48, 55 <e >56?'L? Li nea .56 alimenta potenza al microelaboratore .20 e ai resistori associati con gli interruttori 12 e 13. La linea 48 alimenta energia o potenza elettrica alle piastrine 25<a >e 25b dove essa viene prelevata in corrispondenza dei pun ti 49 e 5?. La linea 55 dall'alimentatore 17 alimenta potenza o energia elet trica all?unit? sotto prova in corrispondenza del punto 57 e ai resistori di aumento-esterni 58 che sono collegati agli elementi ricettori della basetta 10 Si comprender? che mentre in fig. 3 la basetta 10 :? mostrata come avente un alimentatore dedicato e piedino di massa, coste, ad esempio, nel caso del Standard Electronic Module (SEK), vari piedini della basetta 10 possono e^s sere definiti come adduttori di alimentazione e di massa nello stesso modo col quale sono definite altre condizioni di pilotaggio d'ingresso e condizioni di carico d?uscita.

Come si pu? osservare da fig. 3, gli 8 bit di'indirizzo inferiori AO? A7-delle piastrine di memoria i/o, 25& e 25L sono collegati al bus bidirezionale 30. I tre bit d'indirizzo superiori sono collegati a tre bit del bus 31. Si deve notare che l'uscita P23 del microelaboratore 20 ? collegata all'abilitazione di piastrina negata (CE) della piastrina 25a.? alla abilitazione vera della piastrina 25b.Perci?, l'uscita P23 del microelaboratore 20 che compare sulla linea 59 pu? essere ritenuta come il bit d?imdirizzo pi? significativo di un bus di indirizzo per accedere alle piastrine 25a e 25? poich? esso sel? zioner? una piastrina oppure l?altra.

La basetta 10,.come c illustrato nella fig. 3? ? rappresentativa della basetta 10 a 40 piedini rappresentata in fig. 1, e gli ingressi e le uscite ai terminali della basetta sono illustrati nella fig. 3? 32 piedini della ba setta 10 sono fissati a 4 porte a 8 bit dalle piastrine 25<a >e 25b. I*<' >porta o terminale A dalla piastrina i/o 25<a>'? indicato da 46 e tre bit della porta-B della piastrina i/o 25? sono contrassegnati da 47 nella fig. 3. Si deve nota re che ciascuno di queste porte a 8 bit ?ma porta^bidirezionale a 8 bit aven te resistor! di aumento 58 collegati esternamente ad essa^Sei ricettacoli o sedi dalla basetta 10 sono collegati al bus 39 dai piedini P10? P15 del mi croelaboratore 20, _

Si deve tener presente che dopo che gli interruttori 12 e 13 sono stati manipolati al fine di selezionare la procedura di identificazione per l'unit? sotto prova che ? inserita nella basetta 10, l?abbassamento del pulsante di prova 11 far? s? che la forma di realizzazione preferita abbia ad eseguire sequenzialmente una pluralit? di procedure di prova attraverso le uscite dalie porte bidirezionali delle piastrine di memoria i/o 25<a e >25b e bus 39 al fi-ne di accertare l?identit? della UUT.

Tabella Scorrevole

Come si ? osservato precedentemente, la presente invenzione ? relativa all'invenzione illustrata nella domanda di brevetto copendente n? di serie 96.?3?. La forma di realizzazione preferita della presente invenzione impi? ga una struttura di memoria a tavola scorrevole simile a quella illustrata in detta domanda di brevetto copendente. Perci?, una descrizione particolareggiata delle caratteristiche della tabella scorrevole della presente ?nven zione che sono simili a quelle dell?apparecchiatura descritta in detta doman -*da-di-brevetto pop.e.nde.nte non ;sar? qui fornita in ulteriore dettaglio.

I

In breve., gli elementi della tabella o tavola scorrevole che risiedono nell-a memoria 29 della -tabellascorrevole (fig, 2) contengono le parole di jmemqnia!necessarie per generare, attraverso uno schema iterativo, i nomi di <? >I <">

I !

oireui-t.i per i quali procedure di -prova risiedono nella memoria della proc^ djmla di prova -per far s? .che i nomi -possano essere rappresentati nella visus <'>lizzazio.ne | 16, Ciascun elemento della tabella scorrevole comprender? fra 3 e -6 byte di 8 bit della.memoria 29 della tabella scorrevole. Da 1 a 4 dei byte i

|' <*>

per ciascun elemento della tabella scorrevole comprendono un bit identificatore e u?ia parola di 7 bit in codice ASCII. Ciascuna delle parole a 7 bit in podice ASCII corrisponde a nuova lettera o nuovo numero (in codice ASCII) ,phe ? diversa da una parola o numero nell'elemento immediatamente precedente i ?

I ?

della tabella scorrevole.. Il bit identificatore 0 reso uguale a 1 per identi ficare l'ultima parola in codice ASCII in quel particolare elemento della ta bella scorrevole.

? rimanenti 2 byte forniscono un puntatore di indirizzo a 12 bit, che punta a un indirizzo di 12 bit nella memoria 22 della<? >procedura di prova (fig.

2) che risiede nelle piastrine 8755<a>? Questo indirizzo contiene il primo passo della procedura di prova per il circuito particolare identificato dalla visualizzazione alfanumerica generata da quel particolare elemento scorrevole* Come ? illustrato in detta domanda di brevetto copendente, il puntatore di indirizzi a 12 bit comprende: (1) i quattro bit meno significativi del penultimo byte nell'elemento della tabella scorrevole; e (2) il successivo byte a 8 bit che ? l'ultimo byte nell'elemento della tabella.

Un perfezionamento nella struttura di memoria della tabella scorrevole PcC .<7 >'V rispetto alla struttura di memoria della tabella scorrevole illustrata nella summenzionata domanda di.brevetto copendente statunitense n? di serie 96*030 ? illustrato nella fig. 4^?. in connessione al problema che si ha con disposai tivi a circuiti integrati identificati solo da numeri <' >interni che, costituisce l'oggetto della presente invenzione, si ? trovato utile avere una tabella scorrevole generante certi numeri interr? (in-house ) per dispositivi da provare, come pure nomi generici per i dispositivi per i quali una procedura di prova esiste nel repertorio di prova.

Ad esempio, se l'utente della presente invenzione o dell?invenzione illustrata nella domanda di brevetto copendente n? di serie 96.030 ? in un ambiente che richiede manutenzione di molti componenti di apparecchiatura fabbricati da un particolare OEM impiegante numeri in-house, allora ? desiderabile includere nella tabella scorrevole numeri in-house di detto OEM per taluni circuiti generici, in maniera tale che essi possano essere provati quando l'apparecchiatura viene impiegata come un dispositivo di prova per un circuito di identit? nota.

Al fine di apportare questo perfezionamento all'apparecchiatura illustrata nella citata domanda di brevetto copendente, l?invenzione qui descrit ta ha previsto un nuovo impiego per uno dei quattro bit non usati del primo byte del puntatore di indirizzo in ciascun elemento della tabella .scorrevole. Bench? tale perfezionamento sia specificatamente rivolto ad un dispositivo perfezionato del tipo illustrato nella domanda di brevetto copendente summen zionata, lo schema particolare per effettuare (questo perfezionamento viene incontrato nel funzionamento della presente invenzione e, in un modo che sar? in seguito descritto, ?-impiegato per aumentare la velocit? con la quale 17 ??vn <?/ la presente invenzione funziona attraverso.una tabella scorrevole contenente sia nomi generici che nomi non generici (in-house) per circuiti noti.

Facendo ora riferimento alla figura 4?, in essa,a sinistra ? illustrata una porzione esemplificativa della memoria 29 della tabella scorrevole, a d? etra essendo rappresentato uno schema a blocchi di una porzione esemplificativa della memoria 22 della procedura di prova.

La porzione della memoria della tabella scorrevole illustrata nella fig.

4A include 6 elementi della tabella scorrevole indicati da (K-1) a (K 4)? Sulla destra di fig. 4A, lo schema a blocchi rappresenta i passi per tre pr? cedure di prova esemplificative, contrassegnate con prova da (L-1) a (L+?)* L'ultimo byte di ciascuna procedura di prova contiene un codice dedicato indicante completamento della prova particolare. Ci?-? rappresentato in fig,4A con "END" (FINE). E' pure possibile dedicare un bit di ciascun byte come iden tificatore dell'ultimo passo.

Nella struttura della memoria della tabella scorrevole illustrata nella figura 4A, si pu? osservare che il bit pi? significativo per ciascun byte, tranne il secondo byte del puntatore di indirizzo a 12 bit, ? un bit identificatore. Come ? illustrato nella fig, 4A, il bit identificatore viene impostato a 1 per indicare la fine del nome di ciascun elemento della tabella scorrevole in una sequenza di byte rappresentanti un nome. Il bit identifica tore nei puntatori di indirizzo viene impostato a 1 per indicare che il nome precedente ? generico.

Come si ? osservato precedentemente,,il nome dell'elemento della tabella scorrevole ? contenuto fra 1 e 4 byte, ciascuno dei quali indica una varia zione in un carattere alfanumerico (iniziando con il carattere visualizzato ?? VpSg>4 / pi? a destra) dal nome dell'elemento precedente. Si noter? perci? che una porzione NAI?E (NOI?) dell'elemento della tabella scorrevole contenente.4 ? te ? indicativa di una variazione nel carattere alfanumerico pi? a sinistra visualizzato, e un elemento NAI? della tabella scorrevole contenente 3 byte ? indicativo di assenza di variazione nel carattere pi? a sinistra dall'elle mento della tabella scorrevole precedente,ma include una variazione nel ca rattere contiguo al carattere pi? a sinistra. Tale ragionamento prosegue si_ no alla conclusione che un elemento della tabella scorrevole avente una por zione NAI? costituita da un T?rteindica che i tre caratteri alfanumerici pi? a sinistra sono identici al nome dell'elemento della tabella scorrevole pr? cedente e che solo il carattere pi? a destra ? variato*

Si noter? perci? che nell'esempio illustrato in fig. ??? l'elemento del la tabella scorrevole (K?1) contiene un carattere pi? a sinistra diverso daJL l?elemento (K-2) della tabella scorrevole. Analogamente, il carattere pi? a sinistra viene variato nel procedere dall'elemento (K?1) della tabella scorrevole all'elemento (K) di detta tabella scorrevole. Inoltre si pu? notare che solo il carattere pi? a destra differisce nel passare dall'elemento (K) della tabella scorrevole all'elemento (K+1) di detta tabella scorrevole.

Poich? 1? nella posizione del bit identificatore dell'ultimo byte del? la porzione NANE dell'elemento della tabella scorrevole indica che i 7 bit successivi sono codice ASCII per l'ultimo byte da variare in quel particola re elemento della tabella scorrevole, si comprender? che il sistema operati^ vo della presente invenzione tratta due byte successivi come se essi contenessero un puntatore di indirizzi a 12 bit puntante al primo passo della pr? cedura di prova per il circuito corrispondente al nome dell'elemento della tabella scorrevole. Nell'esempio illustrato, si supponga che la porzione NANE dell'elemento (K) della tabella scorrevole conteneva i caratteri 7406 (nell'or dine 8047 procedendo sequenzialmente attraverso lamemoria della tabella scor revole), per cui il nome dell'elemento (K) della tabella scorrevole era 7448. Coin? gli esperti del ramo comprenderanno, ci? corrisponde ad un nome generico per un circuito TTL a porte AND a due ingressi quadruple.Si noter? perci? che i quattro bit meno significativi del byte successivo dopo il NOME dell'elemento scorrevole (K), assieme al byte a 8 bit successivo, costituiscono ua > puntatore di indirizzo a 12 bit puntante a prova (L) nella memoria della procedura di prova. Si noter? perci? che nell'esempio fornito, prova (L) fornisce i-passi appropriati per provare un circuito integrato a porte AND a due ingressi quadruple del tipo 7408?

Come si pu? osservare da fig.4AJ l'ultimo byte della porzione NAKE (NO !?) di ciascun elemento della tabella scorrevole ? identificato da un 1 nella posizione del bit identificatore.Perci? i due byte successivi rappresentano sempre il puntatore di indirizzo a 12 bit al primo passo della prova appropriata per tale circuito. Nello schema della presente invenzione, il pri^ mo bit (pi? significativo) d?i primo byte del puntatore di indirizzi ? impie gato come un identificatore generico. Si noter? perci? che una pluralit? di elementi della tabella scorrevole possono puntare alla medesima procedura di prova, per cui la memoria della tabella scorrevole pu? generare parecchi nomi diversi per il medesimo circuito :uno dei nomi essendo generico; e il resto dei nomi essendo costituito da numeri in-house impiegati da vari CETI per quel particolare circuito. Questa disposizione consente di avere un not^ vele risparmio di spazio di memoria, poich? procedure di prova identiche non ?i?s^ devono essere duplicate nella memoria 22 delle procedure di prova.

Come si pu? osservare dall?esempio della fig. 4A, gli elementi (K), (K+2), e (K+3) della tabella scorrevole sono i nomi generici per tre circuiti par-ticolari. Si pu? pure osservare che l?elemento (x+2) della tabella scorrevole ? un nome non generico o nome "in-house" per il circuito genericamente identificato dall?elemento della tabella scorrevole (K?1). Analogamente, l?elemento (K+1) della tabella scorrevole ? un nome non generico per il circuito corrispondente all'elemento (K) della tabella scorrevole. Analogamente, l?elemento (K+3) della tabella scorrevole ? il nome generico per un circuito pure iden tificato dal nome non generico generato dall'elemento (K+4) della tabella scorrevole.

Perci?, la forma di realizzazione preferita della presente invenzione, fornisce una apparecchiatura di prova o tester, che funziona secondo la descrizione della domanda di brevetto copendente summenzionata, e che contiene sia nomi generici che nomi non generici per ? circuiti particolari.Bench? l'inclusione di un gran numero di nomi entro la medesima procedura di prova limiter? alla fine il repertorio della apparecchiatura (in dipendenza dalle dimensioni della memoria 29 della tabella scorrevole), la scelta di quali nomi non generici debbano essere inclusi nella tabella scorrevole sar? imposta dall'ambiente dell'utente. Tuttavia, si noter? che in una apparecchiatura fun zionante secondo la presente invenzione, si avrebbe sia spreco di tempo che di energia della batteria se venisse eseguita una prova per ciascun elemento della tabella scorrevole, poich? molte delle prove sarebbero eseguite pi? di tuia volta.Perci?, lo schema operativo della presente invenzione esegue prove solo per elementi della tabella scorrevole contenenti l?identificatore g? <'>% .*? nerico nel bit pi? significativo del primo <">byte contenente il puntatore di in dirizzi a 12 bit, come ? illustrato nella fig.4A.

Un diagramma di flusso dei passi eseguiti dal sistema operativo della presente invenzione ? illustrato nella fig.4^? Si deve pure tener presente che la routine illustrata nella fig,'4B ? eseguita da firmware contenuto nel. la memoria di sola lettura del microelaboratore 20 e, pi? specificatamente, nella porzione 2Q del sistema operativo della memoria di sola lettura dell?e laboratore (ved, fig.1), Si deve tener presente che la forma di realizzazione preferita dell'invenzione ? costruita per fornire un perfezionamento della apparecchiatura.di prova illustrata nella summenzionata do-manda di bretto copendente n? di serie 96,030. E* naturalmente possibile costruire altre forme di realizzazione della presente invenzione, ma si ritiene che il miglior modo di attuazione della presente invenzione sia quello secondo la descrizione qui fornita per cui sia la funzione di identificazione della presente invenzione, sia l'apparecchiatura di prova dell'invenzione descritta in detta domanda di brevetto copendente, possono essere combinate van taggiosamente, poich? le forme di realizzazione preferite di entrambe le invenzioni richiedono entrambe generazione di una tabella scorrevole e la memorizzazione di una pluralit? di procedure di prova.

Si deve perci? tener presente che nella forma di realizzazione prefer? ta della presente invenzione, la routine illustrata nella fig. 4B ? una rou tine la quale ? richiesta mediante l'abbassamento di un interruttore di pr? va 11 quando lo schema di generazione della tabella scorrevole illustrata nella domanda di brevetto copendente summenzionata ha incrementato la tabel la scorrevole al numero di elemento 2, Ci? ? rappresentato schematicamente nella fig. 4B sotto forma del passo 112? Si deve tener presente che una proce

? <? >?

dura diJinizializzazione di routine ? illustrata nel passo HO in fig, 4B, e che l'e|emento 1 della tabella scorrevole della forma di realizzazione preferita ? una routine di autoprova che pu? essere eseguita dalla apparecchiatura.'.? Perci?,iil passo decisionale 115 illustrato nella fig,433 corrisponde al passo deqisionale di PROVA (TEST) identico illustrato come passo 110 di fig.4 nella domanda di <">brevetto copendente che ? un diagramma di flusso per la generazione della tabella scorrevole.

Come si pu? osservare nella fig.4B, l?incrementazione della tabella scor revole (mediante un passo non mostrato) costituisce l?equivalente della dira?! .Ii .. <?>

inazione UO, 116, dal passo I15, che fa si che la forma di realizzazione preferita abbia a ritornare alla sua routine di prova normale illustrata sotto

!

forma del blocco 120?

Una volta che l?operatore della forma di realizzazione preferita ha mani polato gli interruttori 11, 12 e 13 in modo da eseguire la diramazione 116 illustrata nella fig.4B, la fonna di realizzazione preferita della presente invenzione funzioner? come ? descritto nella citata domanda di brevetto copendente. Tuttavia, se la diramazione 117 dal passo 115 vi? ne selezionata mediante azionamento dell?interruttore di prova 11 quando l'e lemento della tabella scorrevole ? uguale a 2, allora si entra nella routine di identificazione che viene eseguita. Come si pu? notare dalla fig. 4?i la routine di identificazione comprende un anello o ciclo chiuso, che ? delimitato dalla linea tratteggiata 130 per la quale, dopo l'entrata attraver so il ramo 117* si pu? solo uscire dopo che l?unit? sotto prova ha superato un'intera procedura di prova risiedente nella memoria 22 (fig. 2) oppure finche non ? stato eseguito l 'intero repertorio della procedura di prova, e l'unit? sotto prora non ha superato nessuna delle procedure. Nel primo caso,

! .

l'uscita dal ciclo o anello 130 viene fatta sul ramo 137 mentre nel secondo caso si esce dall'anello o ciclo chiuso sul ramo. 145.

Al fine di spiegare il funzionamento della presente invenzione tramite il ?

diagramma di flusso illustrato nella fig.4B, si supponga per un istante che un circuito la cui identit? generica corrisponde all'elemento (K+2) della tabella scorrevole illustrata nella fig. 4^ sia stato inserito nella basetta 10 e che sia stato selezionato il ramo 117 illustrato in fig.4B in modo da entrare nel ciclo chiuso 130. Si supponga inoltre che il ciclo 130 sia stato eseguito ad un punto tale per cui la variabile "scorrimento" (ROLL) citata nei passi I4O e 141 di fig.4B sia uguale a (K-1) corrispondent? al primo elemento della tabella scorrevole illustrato nell'elemento della tabella scorrevole della fig. 4A? Il primo passo del ciclo ? la diramazione condizionata 119 ? Poich? da fig, 4A si p<11>^ osservare che l' identificatore generico (il primo byte del puntatore di indirizzi a 12 bit) ? uguale a 0, dal passo condizionato 119 sar? preso il ramo 122. Il ROLL variabile sar? incrementato nel passo 140, e quindi sar? eseguito il passo condizionato 141. Il passo 141 esegue prova per deterrai nare se l'elemento ROLL ? uguale a N+1, in cui N ? il numero di procedure di prova memorizzate nella memoria 22 di fig. 2. Se il test 141 ? soddisfatto, allora esso indica che l'intera tabella scorrevole ? stata scandita senza un completamento riuscito di un'intera prova per l?unit? sottoprova, e perci? si esce dal ciclo 130 lungo il remo I45.

Tuttavia, nell'esempio fornito, (K) ? minore di N+1, per cui dal passo 141 viene seguito il ramo>l42. Nuovamente viene eseguito il passo condizio?S S'*/ nato 119| sull'elemento ( K) della tabella scorrevole e, come si pu? osservare ; f *

dalla filg. l?identificat?re generico ? uguale a 1,Perci?, viene seguito il ramo[121, il che fa s? che il sistema operativo abbia a entrare nel ciclo della procedura di prova delimitato dalla linea tratteggiata 125?

II!primo passo del ciclo della procedura di prova ? quello di impostare una variabile chiamata STEP <">(PASSO) con un valore corrispondente al puntatore di indirizzo dalla tabella scorrevole. Ci? ? mostrato nel passo 126 della fig.

4BS-Si comprender? che il passo 126 pu? essere eseguito caricando il contatore degli indirizzi del microelaboratore oppure mediante l'impiego di uno sche ma ad| indirizzamento relativo. Come si pu? osservare dalla fig. 4A1 il passo ! ! , .

126 nella procedura descritta caricher? l?indirizzo del primo passo di prova !

L nel registro corrispondente alla variabile STEP,

Il passo successivo 127 corrisponde al fornire un particolare gruppo di condizione di prova definite dal primo passo di prova L. Come gli esperti del ramo comprenderanno, ciascun passo qui indicato pei*la fig. pu? comportare un insieme di condizioni definite da pi? di un byte della memoria 22 delle pr? cedure di prova, ma ciascun gruppo di condizioni per cui viene provata un?usui ta deve essere considerato un passo in conformit? col diagramma di flusso della fig, 4B.. Il passo condizionato 128 esegue prova per determinare se l'uscita corretta per la prova L ? presente sui piedini appropriati della basetta 10. Si supponga per il momento'che l?unit? sotto prova fornisca l'uscita corretta per il primo gruppo di condizioni di prova e che sia perci? seguito il ramo 131. Il passo successivo rappresentato nella fig. ? un pa? so condizionato per determinare se ? presente il codice END (PINE), indicante che l'intera prova L ? stata eseguita. Poich? per l'esempio considerato non ? 25 V'oV *7 cos?, sar? seguito il ramo 135 e la variabile STEP sar? incrementata nel pas so 136, Perci? il sistema operativo raccoglier? il gruppo di condizioni successivo, definito come parte della procedura di prova L dalla memoria 22 del la procedura di prova, e eseguir? nuovamente prova per determinare l'uscita corretta. Si supponga che questo sia il passo che ? in difetto, e perci? che il sistema prenda il ramo 129 dal passo condizionato 128.

Il ramo 129 conduce al passo 140, o incrementazione della tabella scorrevole, che ora rende la variabile ROLL uguale a (K+1). Nuovamente, viene pre so il ramo o diramazione 142 dalla prova condizionata I4I1 che conduce indi<; tro all'identificatore di prova generico del passo 119? Poich? la fig, ?? in dica che l'identificatore generico per l'elemento (K+1) della tabella scorre vole ? uguale a 0, viene preso o seguito il ramo 122 incrementando la tabella scorrevole ad un valore di (K+2). Come si pu? osservare dalla fig. 4A, l'identificatore generico ? uguale a 1 per l'elemento (K+2) della tabella scorrevole, e perci? viene seguito il ramo 121 nel ciclo o anel lo 125 della procedura di prova* .

Come si pu? osservare dalla fig.4A,il puntatore di indirizzo a 12 bit associati con l'elemento (K+2) della tabella scorrevole punta a (L-1) e perci? la variabile STEP sar? caricata, nel passo 126, con un numero corrispondente all'indirizzo del primo passo di prova (b?1).<'>

poich?, nell'esempio considerato, si.suppone che l'unit? sotto prova sia del tipo corrispondente all'elemento (K+2) della tabella scorrevole, s? noter? da quanto precede che il ciclo 125 sar? eseguito con successo finch? non viene raggiunto l'ultimo passo di prova (L?1), Quando si verifica ci?, la diramazione o remo SI, 137? dal passo condizionato 132 viene seguita cos? da arrivare al ramo 138 intitolato "visualizza l?elemento della tabella scorrevole", In corrispondenza di questo passo, l?elemento (K+2) della tabella scorrevole viene visualizzato nella visualizzazione 16 (fig, 1) e -perci? l?unit? sottoprova sar? stata identificata con successo mediante il suo nome generico corrispondente all'elemento (K+2) della tabella scorrevole, ? Dopo che il passo di visualizzazione ? stato completato, il sistema operativo riporta l'apparecchiatura alla sua procedura di prova normale illustra ta nel blocco 120,

Da quanto precede si noter? che quando l'unit? sotto prova e un circuito per il quale nella memoria 22 delle procedure di prova non risiede alcuna pr? cedura di prova ) o il quale sta malfunzionando cos? da non superare nessuna della pluralit? di procedure di prova, allora alla fine si uscir? dal ciclo 130 attraverso il ramo o diramazione 145 dal passo condizionato 141 dopo che la tabella scorrevole si ? esaurita. In questo caso, viene eseguito il passo 146 visualizzante la parola "NESSUNO" ("NONE"), mostrante che l?unit? sottoprova ha mancato di soddisfare una qualsiasi procedura di prova risiedente nel dispositivo, C?me conseguenza di tale visualizzazione, il controllo viene nuovamente riinviato alla routine di procedura di prova normale del sistema operativo.

Da quanto precede si noter? che la memoria 22 (fig. 2) contiene una piu ralit? di procedure di prova, alcune esemplificative delle quali sono indica ~ te nella fig, 4-^ con da (E~1) <a >(L+1), Si noter? inoltre che ciascuna delle procedure di prova comprende una pluralit? di condizioni di prova che sono fomite sequenzialmente,<- >una alla volta, attraverso i passi comprendenti il ciclo di procedura di prova 125 della fig. 43.

?SS'<<1 >Si noter? inoltre che ciascuna della pluralit? di condizioni di prova definite per una qualsiasi procedura di prova corrispondono a pilotaggio d?ingresso per piedini definiti come ingressi, caricamento di uscita per piedini definiti come uscite, condizioni di alimentazione corrispondenti alla fornitura di tensioni appropriate in corrispondenza di piedini di alimentazione, ?

e messa a massa di piedini di massa di alimentazione.

Si deve tener presente che l'attuazione del sistema operativo illustrata nella fig. 4B funziona in pratica molto pi? velocemente di quanto si potreb? be a prima vista supporre.Si deve anche notare che una procedura d? prova viene iniziata nel passo 126 ogni qualvolta viene incontrato un identificatore generico nella tabella scorrevole in corrispondenza del passo condizi? nato 119. Tuttavia risulter? evidente dalla struttura del sistema operativo illustrato nella fig. 4B che ciascuna procedura di prova viene eseguita attraverso un ciclo 125 della procedura di prova solo sino al punto per il qua le un gruppo particolare di condizioni manca di fornire l?uscita appropriata. Quando si verifica ci?, viene seguito il ramo 129, <e >la tabella scorrevole viene incrementata finch? non ? incontrato l'identificatore generico successivo;

In pratica si noter? che normalmente solo un piccolissimo numero di pas si (corrispondenti a valori sequenziali della variabile STEP nel ciclo 125) vengono eseguiti finche un dispositivo non subisce malfunzione e viene iniziata la procedura di prova successiva.

Nella forma di realizzazione illustrata, ciascun gruppo di condizioni. pu? essere impostato e provato, ossia si pu? attuare esecuzione dei passi 127 - 132 in approssimativamente un millisecondo. In base al presupposto (in pratica valido) che ciascuna proceduta di prova non appropriata abbia a non essere superata durante uno dei suoi passi iniziali, si noter? che l?in-tero repertorio,delle procedure di prova pu? essere applicato ad un'unit? sotto prova in un periodo di tempo dell'ordine di alcune centinaia di millisecondi?.

1

? Al fine di valutare la elevata velocit? con la quale la presente invensione pu? seguire i passi illustrati nella fig. 4? per definire parametri d'ingresso e di uscita per vari piedini della basetta 10, sar? ora illustrata l 'interfaccia fra l 'unit? sotto prova inserita nella basetta 10 e il siste ma op i?ratiyo risiedente nel microelaboratore 20, facendo riferimento alle fi gure 3 e 5;.

Fra le caratteristiche nuove dell'interfaccia fra il microelaboratore 20 e l'unit? sotto prova, vi sono il modo col quale ingressi e uscite sono defi-I <*>

niti e forniti all'unit?sottoprova,e il modo nuovo e non ovvio di intercollegamento di un microelaboratore e un dispositivo di memoria I/O come ad e? sempio il tipo 8755A illustrato nella forma di realizzazione preferita.

Da figura 5 risulter? evidente agli esperti del ramo che 1'intercollega mento del microelaboratore 20 del dispositivo dimemoria ?/? 25? ? nuovo, c? me illustrato nella domanda di brevetto copendente summenzionata. Si deve ad esempio notare che il collegamento dell'uscita di lettura negata (RD) del mi croelaboratore 20 con l'ingresso di lettura i/O (IGR) negato della piastrina 25a.ed il collegamento dell'uscita di abilitazione di memorizzazione di programma (PSSN<?>) del microelaboratore con l'ingresso di lettura (RD) della piastrina 25a non sono suggeriti in alcuno schema standard per collegare 1*8755-^? ad un elaboratore.Particolarmente, questi collegamenti non sono impiegati n? ?ss^ in una disposizione i/o standard n? in una disposizione I/O a memorie inserite. Quando IOR ? attiva, essa fa s? che i dati in corrispondenza diuna porta o terminale, come ad esempiola porta., ?/?, 42, abbiano ad essere let ti sul bus 30? e quindi ci? costituisce un ingresso di lettura di porta o terminale. t '

, Lo schema dell*intercollegament? del microelaboratore 20 e di disposi tivi di memoria I/O, 25a e 25b, costituisce una delle caratteristiche della presente invenzione che consente di realizzare la fonna di realizzazione preferita con dimensioni abbastanza piccole e al tempo stesso memorizza re routine di prova per oltre 100 dispositivi. In particolare, i mezzi per intercollegare il microelaboratore 20 e i dispositivi di memoria i/o 25a e 25?>forniscono uno schema di indirizzamento in cui il microelaboratore 20 tratta l'accesso dei terminali i/o delle piastrine 25* ? 25? in modo analo go alla lettura dalla o alla scrittura nella memoria ad accesso casuale esterna per un collegamento normale in un sistema a microelaboratore.

Analogamente 1'intercollegament? dell'ingresso di abilitazione di memorizzazione di programma negato (p S E H) dal microelaboratore 20 all'ingresso di lettura negato delle piastrine 25? e 25? lungo la linea 36, garantisce che la lettura dalle porzioni PHOK delle piastrine 25& e 25? al>? bia a verificarsi solo quando il microelaboratore 20 sta raccogliendo una istruzione da memoria esterna. Come gli esperti nel ramo comprenderanno, l'uscita di abilitazione di memorizzazione di programma del microelaboratore 20 diviene attiva solo quando detto microelaboratore sta eseguendo tale raccolta. Si noter? perci? che 1'intercollegament? illustrato nelle figure 3 e 5 fornisce una combinazione univocamente intercollegata di di? _spo sitivi standard, che .consentono il ..trattamento . del le porte, o.ierminali I/O delle piastrine di memoria l/O,-25ae f?5b pome adattatori diInterfacciapr? grammabili e delle porzioni di memoria delle -piastrine dimemoria l/?,25<a >e 251, come memoria diprogramma per il micro.elaboratore.In Aggiunta,-poich? inuna forma direalizzazione preferita della -presente invenzionepolo istruzioni per routine di -prova sono memorizzate dn e;25b,.queste piastrine, assieme al 1 ' uni t ? so t 1 o pr? va , non sono alimentate o eccitate durante l?operazione precedentemente descritta della tabella scorrevole.;In -tal modo ? ottenuto un notevole risparmio della energia della <">batteria.

Facendo ora riferimento alla figura 5i saranno illustrate le manifesta zioni funzionali dell'intercollegamento unico fra -il microelaboratore 20 e le piastrine di memoria ;l/025* ? 2?>,?La figura 5 illustra, a -titolo .esemplificativo, l'equivalente logico interno di un piedino particolare indicato da AH dellaporta <&i uscita A del dispositivo di memoria I/O 25<a>* Gli esperti del ramo comprenderanno che le porzioni di figura 5 delimitate dal blocco 25<a >illustrano equivalenti logici del tipo 8755A effettivo correntemente disponibile. ?

Si deve'tener presente che il piedino AH contrassegnato da 60 in fig.5? un piedinodella porta i/o, A, della piastrina 25<a>? Perci? si deve tener presente che una linea dal bus 46 (fig. 3) ? collegata al piedino 60? Il piedino 60 ? collegato elettricamente ad un punto 61 che costituisce sia l'uscita di un buffer a tre stati 62 che l'ingresso di un buffer a tre stati 65? L'aggancio di direzione di dati (DDR) 66 controlla l'uscita del buffer 62 e la porta AND 67 controlla l'uscita del buffer 65.

Un altro buffer a tre stati 68 ? collegato al punto 69 che, come si no > VoV <QJ >ter? da fig. 5? si trova sul bus di dati interno della piastrina 8755-^? Il buffer 68 porta la linea di uscita N-esima dalle uscite della PROM del 8755^? Perci? la linea 70 porta il bit ??-esimo della parola d?uscita da questa PROM al bus di dati interno 71 di 6755-1?

Come gli esperti del ramo comprenderanno, una pluralit? di agganci indicati da 72 costituiscono gli agganci di indirizzo interni ad un dispositi vo di memoria l/? come ad esempio il tipo 8755A. Gli agganci per i due bit meno significativi sono illustrati in fig. 5 da 75 e 76? Questi agganci con tengono un vettore puntatore o di pointing a due bit il quale-determina la sorgente e la destinazione di dati per il bus di dati interno 71? L'aggancio 75 aggancia il bit meno significativo del bus di dati 30 quando.il segnale di abilitazione dell?aggancio d?indirizzi sulla linea 35 presenta un fronte posteriore. Uno 0 nell'aggancio 75 puntaalla portaoterminale A del 8755A, e un 1puntaallaportaoterminale B. Perci?, come si noter? dalla fji gura 5? uno 0 deve essere agganciato nell'aggancio 75 perch? il piedino eseraplificativo 60 abbia ad essere influenzato durante operazioni successive mentre la linea ALE ? bassa.

L?aggancio 76 aggancia un bit il quale punta o al registro 66 della di^ rezione dei dati (quando viene agganciato un 1) oppure all?aggancio di usci, ta 86 (quando viene agganciato uno 0).

Gli esperti del ramo comprenderanno che la circuiteria racchiusa nel blocco 80 di figura 5 ? tale. che la messa a massa del piedino l/o/M, indicato da 81 ha come conseguenza ci? che segue. Durante tutte le operazioni del 8755A? dopo che ? stata alimentata potenza e dopo il primo comando 0 selezione della linea 35j l<a >linea 77 rimarr? sempre 0 e perci? la linea 82, 'che controlla in parte il buffer a tre stati 65 tramite la porta AJTD.; 76, s?r? Gefnplicemente l'inverso logico della linea 36 all'ingresso IOR negato. La messa a massa dell'ingresso 81 garantisce pure che la linea 79 abbia ad essere semplicemente l'inverso logico dell'ingresso di lettura (RD) dalla li^ nea 36, Perci?, quando il microelaboratore 20 fornisce un'uscita attiva sulla linea 36 (0 logico) indicante che un'istruzione che deve essere eseguita ? raccolta da una memoria esterna, allora la linea 79 diverr? un 1 logico e in corrispondenza del punto 69 l'uscita QN dalla PROM sar? posta sul bus di datij interno di 8755A, e quindi sul bus di dati bidirezionale 30.

jogni>qualvolta.un'operazione di scrittura deve aver luogo dal microela i ] <' ? >-boratore 20, i dati presenti in corrispondenza del punto 85 sulla linea N del bus di dati interno saranno scritti o nel registro 66 di direzione dei dati oppure nell'aggancio di uscita 86. Quale sia l'aggancio particolare fra gli agganci 66 o 86 .in cui i dati vengono scritti, ? determinato solo dal vettore agganciato nell'aggancio 72 degli indirizzi. Perci?, nel,trovare una particolare unit? sotto prova, la prima istruzione di scrittura dal microe? laboratore 20 ? una in cui l'uscita agganciata dell'aggancio indirizzi 76 ? un 1, consentendo cosi scrittura nell'aggancio 66?della direzione dei dati.

Come risulter? evidente dalla fig, 5? uno 0 scritto nell'aggancio 66 della direzione dei dati disabilita buffer 62 (pone la sua uspita in uno sta to di alta.impedenza) definendo cos? il piedino 60 come un piedino di uscita dell'unit? sotto prova. Tutte le operazioni di scrittura successive (linea 37 che va a bassa) dal microelaboratore 20 saranno quelle che eseguiran no scrittura negli agganci di uscita per ciascun piedino delleporteo termi, nali A e B. Con uno 0 nell'aggancio DDR, 66, dati scritti nell'aggancio .di uscita 86 saranno <'>.ignorati poich? questi dati non possono passare attraverso il buffer 62. ?laturalmente, si. presume che alcuni degli altri piedini abbiano avuto degli 1 scritti negli agganci di direzione dei dati associati con essi, e quindi siano stati definiti come ingressi per l'unit? sotto pr?

/?

va. Questi piedini avranno dati dall'aggancio associato con essi (che corri^ sponde all<1>aggancio di uscita $6 illustrata in fig* 5) posti sul piedino in /Seguito a ciascuna operazione di scrittura.

Qualsiasi operazione di lettura dal microelaboratore 20 che non ? accompagnato da un impulso di abilitazione <l>di memorizzazione del programma sul ;la linea 3^ legger? i dati presenti sul piedino 60. Questi dati si trovano in corrispondenza del punto 69 e quindi sul bus di dati interno J1 di 8755-^? Si noter? perci? che un vettore agganciato negli agganci 75 e 76 punter? ad ?n aggancio di direzione di dati durante la prima operazione di scrittura dal microelaboratore 20 durante una prova specificata.

Da questo punto in poi, il contenuto degli agganci della direzione dei dati, come ad esempio l'aggancio 66 illustrato in fig. 5j determiner? quali., piedinidalleporte?/? degli8755A sonoingressi quali piedini sono invece uscite. Operazioni di scrittura successive scriveranno negli agganci di usci, ta per il terminale o porta i/o.Tutte le operazioni di lettura successive 0: (1) leggeranno i piedini dei porti ?/?; o (2) leggeranno un'istruzione memorizzata esternamente dalla PI?0K del 8755-^ nel microelaboratore 20.

Si noter? poroi? che una volta che il contenuto degli agganci di direzione dei dati ? stato determinato, un*operazione di lettura legger? dalle PRQM delle piastrine 8755^?quando la linea 36 ? bassa, e prelever? datidalle porte o terminali i/o quando la linea 36 ? alta.Si noter? in tal modo che e'sv ?l?intercollegamento singolare fra il microelaboratore 20 e la piastrina di !_ . .

memoria l/O 25 che ? illustrato nella forma di realizzazione preferita della presente invenzione, consente il trattamentodelleporte oterminalil/? delle 8755^ c^me interfacce programmabili. Questo<' >collegamento ha consentito al microelaboratore 20 di attivare (0 logico) la linea 38 e richiede solo il controllo di abilitazione di memorizzazione di programma per determinare seda "tidallaporta l/? devono essere letti oppure se tuia parola deve essere for <' >j

nita in uscita dalla PROM della 8755-A??

Formato delle Istruzioni ner Procedure di Prova

! , -jLa Fijg; 6 illustra il formato per istruzioni di procedure di prova risiedenti nella memoria 22 delle procedure di prova (fig. 2).

Oli esperti, del ramo comprenderanno che istruzioni generate in questo <? >? i

formato nella memoria 22 delle procedure di prova saranno eseguite nella for j i .

ma di realizzazione preferita mediante il microelaboratore 20, tipo 8748? P<er >implementare effettivamente le procedure di prova descritte. Alla luce degli insegnamenti della presente descrizione, e considerando il formato illustrato in fig. 6 e che sar? in seguito descritto, l'esperto del ramo comprender? che un.sistema operativo includente un elemento di interpretazione appropria, to pu? essere facilmente scritto per far s? che la memoria di.sola lettura 28 (fig. 1) abbia a implementare la procedura illustrata nella fig. 4^? Il miglior modo per attuare praticamente la presente invenzione, e che sfruttanoimodopi? economico lo spazio di memoria disponibile ? la disposizione descritta in cui la basetta 10 ? strutturata per accettare moduli SEM o SE3M.E' ben noto che questi moduli hanno piedini di alimentazione e di massa dedicati e quindi 38..piedini possono essere variamente ingressi/uscite e essere scollegati.

Da quanto precede si noter? che il formato delle istruzioni illustrato in fig. 6, pu? risultare talmente compatto da,sfruttare in modo massimale lo spazio di memoria della memoria 22 delle procedure di.prova, grazie al fatto di avere due piedini dedicati. Risulter? inoltre evidente agli esperti del rado, che pu? essere costruita una foirca di realizzazione della presente invenzione in cui sono definibili 400 pi? piedini, in base agli insegnamenti forniti, e che, alla luce degli insegnamenti forniti, pu? essere implementato un formato di istruzioni per l? procedure di prova il quale, in alcuni ca si, richieder? un byte extra di spazio di memoria per le istruzioni.

Facendo ora riferimento alla fig. 6, il blocco 210 illustra un formato generalizzato per una delle tre istruzioni che imposta gli stati dei piedini di ingresso/uscita* come ? stato descritto precedentemente con riferimento alla fig. 5* Come ? illustrato nel blocco 210 contrassegnato da "matrice dei piedini", questo formato d'elle istruzioni ? costituito da 5 byte a 6 bit, in cui i due bit pi? significativi del primo byte definiscono l'istruzione e i byte rimanenti selezioneranno quali elementi della matrice debbano essere im postati in conformit? con l'istruzione definita dai due bit summenzionati. Vi ? una corrispondenza diretta fra gli elementi della matrice dei piedini illustrati nel blocco 210 ed i collegamenti con la basetta 10 (fig. 3). In. istruzioni aventi il formato del blocco 210, i rimanenti 6 bit del primo byte della istruzione hanno una corrispondenza uno-a-uno con le 6 sedi per pie dini collegate al bus 39 illustrato nella fig. 3. Il byte successivo della matrice dei piedini ha corrispondenza uno-a-uno con le 8 linee costituenti il bus 46 collegato al porto A della piastrina 8755^, indicata da 25a. Come si pu? osservare da fig. 6, le righe rimanenti della matrice dei piedini cor rispondonoalleporte rimanenti delle 8755A.

I <">blocchi 215 e 216 di fig. 6 illustrano istruzioni di "IMPOSTAZIONE DA TI" (SET DATA), e "IMPOSTAZIONE INGRESSI" (SET INFUTS), rispettivamente. Come si pu? osservare, l'istruzione di impostazione dati ? identificata da due 0 nelle posizioni pi? significative del primo byte e l?istruzione di IMPOSTA ?????? INGRESSI <">? identificata da 01 in tale posizione. Il resto di queste istruzioni costituiscono la matrice di piedini illustrata nel <">blocco 210.

Si noter? perci? che l?istruzione 216 di impostazione ingressi avr? l'ef fetto seguente. Per ciascuna posizione della matrice dei piedini in corrispondenza della quale compare un 1, questa istruzione sar? elaborata dal microelaboratore 20 avente il.contenuto della ROM illustrato nella tabella 2 per definire quegli elementi particolari della matrice dei piedini come ingressi. Dalla discussione precedente di fig. 5 si noter? che ci?.far? s? che un 1 abbia ad essere scritto nell<1>aggancio 66 della direzione di dati per ciascun piedino cos? definito come ingresso abilitando cos? il buffer 62 associato, con tale piedino, per cui il contenuto dell?aggancio di uscita 86 pu? essere applicato al piedino60 al fine di pilotare un ingresso alla unit? sotto prova.

L'istruzione 215 di IMPOSTAZIONE DATI definisce gli ingressi e le usci^ te previsti in corrispondenza di ciascun piedino della matrice dei piedini per la prova successiva che deve essere eseguita sull?unit? sotto prova.

Un?istruzione di "IMPOSTAZIONE USCITE" (SET OTTPUTS) illustrata nel blocco 217 pu? essere richiesta per talupi tipi di dispositivi.

Il microelaboratore 20 ,in seguito a interpretazione e esecuzione di una I <' ? >XVsyjy ? ?

istruzione di impostazione ingressi far? s? che tutti i piedini non definiti I?. ?

I

coin? ingressi abbiano a essere assunti ad una definizione di uscite.

Per alcuni tipi di dispositivi, alcuni piedini possono non essere appropriatamente trattati n? come ingressi n? come uscite.Perci? pu? essere impiegata '

la combinazione di una istruzione 216 di IMPOSTAZIONE INGRESSI e di una istru !

zione di impostazioni uscite, e si deve tener presente che la istruzione di DIPOSTAZIONE USCITE mascherer? qualsiasi piedino non definito come uscita.

i ?

Si noter? peroi? che se ? fornita un?istruzione IMPOSTAZIONE INGRESSI definente met? dei piedini come ingressi, seguita da una istruzione IMPOSTA-ZIOIil USCITE in cui la met? rimanente, tranne uno, sono definiti come uscite, allora detto un piedino non definito come uscita sar? ignorato durante la pr? va successivamente verificantesi applicata all?unit? sotto prova, L?istruzio t <'>

ne 217 diiIMPOSTAZIONE USCITE richiede un intero,%te costituito da numeri in esadecimale B, H1 per precedere la matrice dei piedini. Perci?, si noter? che in una disposizione che definisce selettivsaente 40 piedini, 1?istru zione IMPOSTAZIONE USCITE pu? essere ritenuta nel suo medesimo formato con i primi due bit del secondo byte che sono impiegati per definire i rimanenti due piedini dedicati nella forma di realizzazione preferita qui descritta.

Una volta che sono state fornite le istruzioni 215? 216 e, opzionalmente 217j una prova pu? essere condotta sull'unit? sottoprova. Questa prova ? eseguita in risposta al comando "VERIFICARE" (VER2FT) 223 avente una prima porzione come B esadecimale e la seconda porzione come H3 esadecimale.

Se ? richiesto un gruppo di istruzioni 215?216 e 217 diverso, allora ci? pu? essere nuovamente eseguito. Tuttavia si noter? dalla lunghezza di tali istruzioni che la variazione selettiva di piedini individuali con istru \ v??v zioni di un byte pu? in molti casi sfruttare in modo migliore lo spazio di memoria delle procedure di prova.Perci? sono previste l'istruzione 220 di "C?MPLEpEHTAZIOHE PIEDINO (r,o)" (COKPLEUENT PIU (r,c)) e l'istruzione 221 di "PUISAZIONE PIEDINO (r,c)" (PULSE PIN (r,c)). Come si pu? osservare dai v

bl?cchi di definizione 200 di fig. 6, r ? un numero binario compreso fra 0 e 4 definente una delle 5 righe della matrice deipiedini illustrata da 210. In tal modo r avr? un valore compreso fra 000 e 100. Il blocco 200 mostra pu re come l'elemento di colonna, c, sia costituito da un qualsiasi numero bii . <' '>

nario a 3 bit compreso fra 0 e 7 (000, 111)*

jLe istruzioni indicate da 220 e 221, complementeranno o pulseranno il ? !-piedino avente il numero di righe di colonna definito dai rimanenti 6 hit.

i

Risulter? facilmente evidente che l'istruzione 220 di COMPLSMENTAZIONE PIEDINO inverte se implicemente il valore per quel piedino particolare (- *r, c) che era stato precedentemente definito da un'istruzione 215 di IKPOSTAZIONE DATI.

L'istruzione 220 di PULSAZIONE PIEDINO fa s? che il piedino particolare <* >(r, c) abbia ad essere pulsato approssimativamente una volta ogni millisecon do. Se il contatore ? stato impostato mediante un'istruzione 218 oppure 222, allora il piedino particolare (r, c) sar? pulsato per quel numero di volte.

Le istruzioni 218 e 222 di;IKPOSTAZIONE CONTATORE possono essere impiega te per impostare un contatore interno nel 8748 ad un valore qualsiasi compreso fra 0 e 255? Come si pu? notare dalle istruzioni 218 e 222 e dalle d? finizioni fornite nel blocco di definizione 200, l'istruzione 222 pu? essere impiegata ogni qualvolta il numero che deve essere caricato nel contatore ? minore di 16, Quando il contatore deve essere caricato con un numero compreso fra 16 e 255> ? richiesta l'istruzione 218 a due byte. Per una istru zione di IMPOSTAZIONE CONTATORE o a m oppure a n, sono forniti, rispettivamente^ m+1 e n+1 conteggi.

Si noter? perci? che una procedura di prova sar? generalmente introdot^ ta da una serie delle istruzioni di.impostazione 215? 216 e possibilmente 217. Successivamente sar? fornita una istruzione -223 di VERIFICA.

Se l?unit? sotto prova ha successo nel fornire tutti i dati e nell<1>ac cettare gli ingressi che sono stati definiti dall'istruzione 215 di-IKPCSTA ZIONE DATI, allora possono quindi essere elencate o nu?ve istruzioni di im-postazione oppure istruzioni di comp?ementazione??pulsazione 220 e 221, le quali saranno seguite:da un?istruzione di VERIFICA successiva. Si pu? perci? notare che, in un codice abbastanza compatto, l?esperto del ramo potr? facilmente costruire una routine di prova laquale sar? adeguata per verifica re se l'unit? sotto prova sta funzionando in maniera appropriata.

Le istruzioni rimanenti del gruppo delle istruzioni delle procedure di prova sono pure illustrate nella fig. 6. L'istruzione di ROUTINE, 219, indica che i byte seguenti B esadecimale, Hp esadecimale, del codice di istru zione sono in linguaggio macchina. Gli ultimi byte in linguaggio macchina di un..<1>istruzione nel formato di 219 saranno, come risulter? chiaro, l?istru zione di SALTO (JUKP) in linguaggio macchina, che far? ritornare 8748 al suo Biodo di interpretazione delle istruzioni illustrate in fig. 6.

L?istruzione NO OP, indicata da 224i far? semplicemente s? che il programma abbia a continuare l?esecuzione. Analogamente, l'istruzione di AZZE-RAMENTO VISUALIZZAZIONE (BLANK DISPUY), indicata da 226, non richiede spie gazione.

L'istruzione 227 di RITARDO MEDIANTE CONTATORE (DELAY BY COUNTER),vie ' ne eseguita per far s? che lo stato attuale delle uscite in corrispondenza della basetta 10 abbia a rimanere invariato finche il valore del contatore (impostato mediante una istruzione di IMPOSTAZIONE precedente) non conta al 1?indietro sino a 0. L?istruzione 225 di "CONTINUA" (CONTINUE) indica che la successiva istruzione di IMPOSTAZIONE INGRESSI ? nella medesima procedu ra-di prova e che perci? l'ultima istruzione di "VERIFICA" non deve essere trattata come la fine della procedura di prova attuale o presente.

. L?ultima istruzione ? l?istruzione di VISUALIZZAZIONE (DISPLAY) indica ta da 228. Il verificarsi del byte B, H?,indica che i byte successivi contengono codice ASCII a 6 o 7 bit, il cui equivalente alfanumerico deve essere visualizzato. Il bit pi? significativo di questo ASCII <' >? impiegato come identificatore, come ? mostrato nel blocco 228, e un 1 verificantesi in questa posizione di bit ? indicativo dell'ultimobyte del codice ASCII che deve essere visualizzato.

La tabella che segue illustra la relazione fra la prima porzione del gruppo di istruzioni, gli equival?nti in numeri esadecimali, e l'istruzione corrispondente.

TABELLA 1

Primi 4 bit del primo byte Equivalente esadecimale Istruzione 1011 B Una qualsiasi di BH1?BH9 ooxx 0-3 IMPOSTAZIONE DATI 01XX 4-7 IMPOSTAZIONE INGRESSI 1111 F IMPOSTA -CONTATORE a m 1000

1001 8-A COMPLSKENTAZIONE

1010

1100

1101 C-E PULSAZIONE 1110

OJ-- ? ?

Un,esame della Tabella 1 congiuntamente alla fig. 6, mostrer? che i primi 4jbit di una qualsiasi istruzione rappresentata in fig. 6 definiscono un numero esadecimale il quale determina in modo non ambiguo la natura dell'istruzione. Si deve notare che ciascuna delle istruzioni 215? 216, 220 e 221 pu? fornire varie possibili combinazioni per la porzione pi? significa tiva del primo byte. Le istruzioni di IMPOSTAZIONE DATI e IMPOSTAZIONE IN-i

GRESSI sono identificate da una qualsiasi cifra esadecimale.compresa fra 0 e 3| fra 4 e'7, rispettivamente.

jQualsiasi istruzione avente B. esadecimale come prima porzione, pu? essere jinterpretata per controllare l? seconda porzione al fine di accertare l'istruzione particolare. Analogamente, un verificarsi di F esadecimale vie ne trattato nello stesso modo.

L<1>impiego del formato a righe/colonne nelle istruzioni 220 e 221 costi tuisce uno dei vantaggi della presente invenzione che consente di avere codificazione molto compatta delle istruzioni delle procedure di prova. Risul ter? facilmente evidente che queste istruzioni si verificheranno molto frequentemente in una-routine di prova. Poich? la matrice ha solo 5 righe ?.il numero r pu? assumere solo valori compresi tra 0 e 4t risulter? facilmente evidente che l'istruzione 220 di COMPLETAMSNTASIONE PIEDINO pu? generare un primo valore frazionario compreso fra 8 e A ma non.pu? raggiungere B, poich? ci? corrisponderebbe alla coaplementazione di un piedino nella riga 6 o 7, che non esiste. Analogamente, l'istruzione 221 di PULSAZIONE PIEDINO ini zia con C ma, poich? essa ? seguita dal numero di riga r, E esadecimale ? il valore pi? grande che la prima porzione o frazione pu? assumere.

Risulter? facilmente evidente che l?apparecchiatura che ? stata descrit 'S?sv -% ta si presta facilmente alla prova di un circuito per accertare se esso ? un elemento di un gruppo predeterminato di possibili circuiti.Ad esempio, se la memoria 22 della procedura di prova viene caricata per contenere routine di prova per tutti i moduli circuitali per un componente di apparecchiatura particolare, come ad esempio un dato aereo, allora pu? essere impiegata la proce dura seguente* L'utente deve semplicemente inserire e provareciascun-moduloche accertare che esso sia in grado di superare qualsiasi prova del repertorio. Se il modulo superaunaqualcheprova,alloral'identificazionevisualizzatapu? essere considerata come un segnale di "PASSA?. Se il dispositivo non riesce a superarenessuna prova esso ? difettoso poich? saranno state applicate le routine di prova per tutti i moduli possibili. In tal modo, si comprender? che il termine IUSIiTIPICAZIOlIS come qui impiegato include l?identificazione di un circuito con un elemento operativo di una popolazione predeterminata nota di circuiti.

Bench? in quanto precede siano state fornite istruzioni piene complete per realizzare la forma di realizzazione preferita della presente invenzione, gli esperti del ramo comprenderanno che altri microelaboratori e altri dispo sitivi simili possono essere impiegati per costruire una forma di realizzazione della presente invenzione alla luce degli insegnamenti della presente descrizione. Perci? l 'ambito protettivo dell ' invenzione sar? limitato solo daJL le rivendicazioni seguenti.

RIVEIJDIC AZIONI

1 - Apparecchiatura per identificare un circuito avente una configurazione di piedini,nota ed una caratteristica di trasferimento incognita fra detta configurazione di piedini comprendente :

\ v<c>ov o una basetta comprendente una pluralit? di sedi per ritenere detta configura zione di piedini;

mezzi a terminalioportievidenziali collegati elettricamente a detta basetta, detti mezzi a porte:-bidirezionali essendo attivabili selettivamente per fornire condizioni di pilotaggio ad ingresso, caricamento d'uscita e ali mentazione di energia o potenza elettrica fra detta pluralit? di sedi; mezzi di memoria per memorizzare dati corrispondenti ad una pluralit? di parametri d'ingresso e di uscita per una pluralit? di circuiti di identit? nota; mezzi operativi collegati a detti mezzi di memoria e rispondenti a detti dati per attivare o far funzionare detti mezzi a porte bidirezionali per forni, re dette condizioni di pilotaggio ad ingresso, caricamento di uscita e alimentazione di energia o potenza elettrica corrispondenti a detti parametri di ingresso e di uscita sequenzialmente per ciascuno di detta pluralit? di circuiti di identit? nota; e

mezzi di prova per fornire un segnale di identit? in risposta alla rivelazione di un gruppo di dette condizioni corrispondenti a detti parametri di ingresso e di uscita per uno di detta pluralit? di circuiti di identit? nota, 2 - Apparecchiatura per identificare un circuito avente -una configurazione di piedini nota ed una caratteristica di trasferimento incognita fra detta configurazione di piedini comprendente : ? ?

mezzi a basetta comprendenti una pluralit? di sedi per ritenere detta configurazione di piedini; <'>

mezzi di memoria per memorizzare una pluralit? di procedure di prova; mezzi operativi funzionalmente collegati a detti mezzi di memoria e azionabili selettivamente per fornire sequenzialmente, una alla volta, una pluralit? di condizioni di prova a detti mezzi a basetta in risposta a ciascuna di detta pluralit? di procedure di prova; e

mezzi di identificazione rispondenti a uscita alimentata a detti mezzi a <">basetta da detto circuito per fornire un?uscita di identificazione particolare in risposta alla rivelazione di un gruppo predeterminato specifico di de?te uscite da detta pluralit? di sedi in corrispondenza di detti mezzi a basetta in risposta a detta pluralit? di condizioni di prova corrispondenti ad una procedura di prova particolare.

3 - Apparecchiatura secondo la rivendicazione 1, in cui detti mezzi a porte bidirezionali comprendonouna<'>portad'ingresso/uscita programmabile con una pluralit? di punti di collegamento d?ingresso/uscita collegati a una di detta pluralit? di sedi, ciascun punto di collegamento di detta pluralit? di punti di collegamento essendo controllato da un aggancio di direzione di dati per rendere detto punto di collegamento operativo come un punto d'ingresso e alternativamente operativo come un punto di uscita, e un aggancio di uscita operativamente collegato a detto punto di collegamento quando detto punto di collegamento viene reso operativo coqie un'uscita.

4 - Apparecchiatura secondo la rivendicazione 3, in cui detti mezzi ope rativi comprendono un microelaboratore includente un bus di dati/indirizzi collegato a detti mezzi di memoria per accedere a detti dati;

detto bus di dati/indirizzo essendo inoltre collegato a detti mezzi a porte bidirezionali e rispondenti a detti dati per caricare ciascun detto aggancio di direzione di dati e per caricare successivamente ciascun dejt to aggancio di uscita per quelli di detti punti di collegamento resi operativi come uscite

45 '?V?9</ >5 - Apparecchiatura per identificare e provare un.circuito avente ima

1

configurazione di piedini nota comprendente :

una basetta comprendente una pluralit? di sedi per ritenere detta configurazione di piedini; /

unaporta o terminale bidirezionale programmabile includente.una pluralit? di punti di collegamento collegati elettricamente a detta pluralit? di sedi, detta porta bidirezionale comprendendo una pluralit? di agganci di di^ rezione di dati controllanti una pluralit? di buffer a tre stati collegati a detta pluralit? di punti di collegamento per rendere detta pluralit? di punti di collegamento selettivamente attivabili per fornire condizioni di pi lotaggio ad ingresso, caricamento di uscita e alimentazione di energia o potenza elettrica fra detta pluralit? di sedi; ?

mezzi di memoria per memorizzare dati corrispondenti ad una pluralit? di parametri d'ingresso e di uscita per una pluralit? di circuiti d'identit? nota;

mezzi operativi comprendenti un microelaboratore collegato a detti mezzi di meaioria e a detto,porto bidirezionale programmabile per accederesequenziali mentea detti dati e i<n >risposta a ci? attivare detta pluralit? di agganci di direzione di dati per fornire dette condizioni di pilotaggio d'ingresso, caricamento di uscita e alimentazione di energia o potenza elettrica corrispondenti a detti parametri d'ingresso e di uscita sequenzialmente per ciascuno di detta pluralit? di circuiti di identit? nota; e

mezzi di prova per fornire un segnale di identit? in risposta alla rivelazione di un gruppo di dette condizioni in corrispondenza di detta plura lit? di punti di collegamento corrispondenti a detti parametri d'ingresso e

Claims (1)

1. a detti parametri di uscita per uno di detta pluralit? di circuiti di identit? nota.

   ?