IT202100017264A1 - Dispositivo isolato di pilotaggio di gate per un sistema elettrico di potenza e relativo sistema elettrico di potenza - Google Patents
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Description
DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?DISPOSITIVO ISOLATO DI PILOTAGGIO DI GATE PER UN SISTEMA ELETTRICO DI POTENZA E RELATIVO SISTEMA ELETTRICO DI POTENZA?
La presente soluzione ? relativa ad un dispositivo isolato di pilotaggio di gate (?isolated gate driver?) per un sistema elettrico di potenza, ad esempio un convertitore o un inverter per applicazioni ad elevata tensione (?high voltage?), e ad un relativo sistema elettrico di potenza.
Sono noti convertitori di potenza (ad esempio per applicazioni SMPS - Switched Mode Power Supply), invertitori di trazione (ad esempio per applicazioni automotive, per il pilotaggio di un motore trifase di trazione), o in generale sistemi elettrici di potenza, che prevedono l?utilizzo di interruttori di potenza (ad esempio realizzati in tecnologia SiC, GaN, MOSFET, IGBT) per implementare il trasferimento di potenza ad un carico elettrico.
In questi sistemi elettrici, ? tipicamente richiesto un isolamento galvanico tra un relativo stadio di controllo, ad esempio includente un microcontrollore, o un?analoga unit? di elaborazione, atto a controllare il funzionamento degli interruttori di potenza secondo una logica desiderata ed operante a bassa tensione, ed un relativo stadio di pilotaggio, includente gli elementi circuitali richiesti per il pilotaggio degli stessi interruttori di potenza ed operante ad alta tensione.
In particolare, ? generalmente richiesto che il microcontrollore, che esegue un opportuno algoritmo di controllo, operi ad una certa distanza dallo stadio di potenza, al fine di evitare malfunzionamenti causati da un?eccessiva dissipazione di calore e da interferenze elettromagnetiche (EMI ? Electro-Magnetic Interference) dovute all?attivit? di commutazione ad elevata potenza.
? dunque tipicamente richiesto un isolamento galvanico tra la sezione di controllo e la sezione di potenza, cos? da minimizzare i suddetti effetti indesiderati ed inoltre garantire la sicurezza degli operatori; a seconda delle applicazioni, tale isolamento pu? essere di tipo funzionale, basico o doppio/rinforzato.
In tali sistemi elettrici ? dunque previsto l?utilizzo di dispositivi isolati di pilotaggio di gate, configurati in modo da realizzare il suddetto isolamento galvanico e consentire dunque il controllo ed il pilotaggio degli interruttori di potenza, in particolare dei relativi terminali di controllo (terminali di gate).
Come illustrato schematicamente in Figura 1, un dispositivo isolato di pilotaggio di gate (?isolated gate driver?) 1 ? generalmente configurato in modo da ricevere da uno stadio di controllo 2, includente ad esempio un microcontrollore, segnali di controllo di commutazione in bassa tensione, ad esempio segnali in modulazione a larghezza di impulso (PWM), ed in modo da generare segnali di potenza (in alta tensione) per il pilotaggio di uno stadio di potenza 4, includente uno o pi? interruttori di potenza 5.
In particolare, il dispositivo isolato di pilotaggio di gate 1 ? configurato in modo da implementare un isolamento galvanico tra il suddetto stadio di controllo 2 e lo stadio di potenza 4; ad esempio, in una possibile implementazione, il dispositivo isolato di pilotaggio di gate 1 comprende una sezione a bassa tensione 1a, accoppiata allo stadio di controllo 2; ed una sezione ad alta tensione 1b, accoppiata allo stadio di potenza 4 ed isolata galvanicamente dalla sezione a bassa tensione 1a.
Al fine di realizzare un controllo ad anello chiuso, ? richiesto inoltre che lo stadio di controllo 2 riceva dallo stadio di potenza 4 opportuni segnali di retroazione (?feedback?), preferibilmente acquisiti in tempo reale; inoltre, ? richiesto che i segnali di retroazione non siano affetti da rumore di commutazione e che siano trasferiti allo stadio di controllo 2 in maniera affidabile, garantendone la relativa integrit?.
Soluzioni note prevedono l?utilizzo di elementi circuitali di retroazione, indicati in generale con 6 nella suddetta Figura 1, esterni al dispositivo isolato di pilotaggio di gate 1, includenti ad esempio (in modo non illustrato) elementi di acquisizione e di amplificazione dei segnali di retroazione provenienti dallo stadio di potenza 4 ed elementi isolatori, per la trasmissione isolata dei segnali di retroazione verso lo stadio di controllo 2.
Tali soluzioni note presentano tuttavia lo svantaggio di non essere generalmente integrabili in un?area ridotta e di avere una affidabilit? che pu? essere inferiore alle attese, in particolare durante l?attivit? di commutazione.
? stato inoltre proposto un dispositivo isolato di pilotaggio di gate, prodotto dalla Texas Instruments con il codice UCC5870-Q1, che realizza in maniera integrata non solo una funzione di pilotaggio di un relativo stadio di potenza sulla base di segnali di controllo in PWM ricevuti da uno stadio di controllo, ma anche una funzione di comunicazione dei segnali di retroazione indicativi del funzionamento dello stesso stadio di potenza.
In particolare, tale dispositivo isolato di pilotaggio di gate integra: un convertitore ADC (Analog to Digital Converter) per ricevere i segnali di retroazione e convertirli in segnali digitali (in base a comandi di temporizzazione ricevuti dallo stadio di controllo); ed un modulo di comunicazione bidirezionale, in particolare implementante una linea di comunicazione di tipo full duplex, per la comunicazione di tali segnali digitali da una sezione ad alta tensione, accoppiata allo stadio di potenza, ad una sezione a bassa tensione, accoppiata allo stadio di controllo.
Il suddetto dispositivo isolato di pilotaggio di gate presenta il vantaggio di non richiedere stadi circuitali esterni, consentendo quindi in generale un risparmio di area ed una maggiore libert? in sede di progetto del risultante sistema elettrico.
La presente Richiedente ha tuttavia constatato che tale dispositivo presenta alcuni inconvenienti.
In primo luogo, l?implementazione del suddetto modulo di comunicazione bidirezionale richiede una comunicazione full-duplex al fine di aggiornare costantemente registri della sezione a bassa tensione, evitando conflitti con eventuali comandi asincroni in arrivo dallo stadio di controllo; la comunicazione full-duplex implica due linee di isolamento indipendenti (una per la trasmissione, e l?altra per la ricezione) con conseguente occupazione di area.
Inoltre, l?implementazione dello stesso modulo di comunicazione bidirezionale richiede un protocollo di comunicazione veloce per scambiare rapidamente i segnali digitali, prima che arrivi un nuovo fronte del segnale di controllo in PWM; maggiore velocit? significa in generale un maggiore consumo di corrente.
Si pu? inoltre verificare la possibilit? che un nuovo campione del segnale di retroazione non venga correttamente acquisito, nel caso ad esempio in cui il valore del dutycycle del segnale di controllo sia molto piccolo o molto alto. In particolare, ci? si pu? verificare nonostante sia impiegato un convertitore ADC con tempo di conversione molto ridotto (pari a 5,1 ?s); a questo riguardo, si nota che un tempo di conversione ridotto comporta una conseguente ridotta immunit? al rumore.
Per garantire l?acquisizione per quanto possibile in tempo reale, l?implementazione richiede inoltre la trasmissione di un ?timestamp? sulla linea di comunicazione; ci? implica un carico pi? elevato del protocollo di comunicazione.
Il sistema non consente inoltre conversioni su richiesta da parte dello stadio di controllo, cosa che risulterebbe invece particolarmente utile per eseguire controlli diagnostici all?accensione, come la misurazione della tensione di soglia di gate, o per eseguire un cosiddetto HardWare Self Check (HWSC).
Il sistema presenta inoltre un limite massimo per la frequenza di commutazione, pari a 30 kHz, che pu? risultare non sufficiente per determinate applicazioni.
Scopo della presente soluzione ? dunque quello di fornire un dispositivo isolato di pilotaggio di gate, che consenta di superare le problematiche precedentemente evidenziate e presenti caratteristiche e prestazioni migliorate.
Secondo la presente soluzione vengono forniti un dispositivo isolato di pilotaggio di gate ed un relativo sistema elettrico di potenza, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la Figura 1 mostra uno schema a blocchi di massima di un sistema elettrico di potenza includente un dispositivo isolato di pilotaggio di gate, di tipo noto;
- la Figura 2 mostra uno schema a blocchi di massima di un sistema elettrico di potenza includente un dispositivo isolato di pilotaggio di gate, secondo una forma di realizzazione della presente soluzione;
- la Figura 3 mostra uno schema a blocchi pi? dettagliato del dispositivo isolato di pilotaggio di gate di Figura 2;
- le Figure 4A e 4B mostrano diagrammi temporali relativi al funzionamento del dispositivo isolato di pilotaggio di gate di Figura 2, in rispettive condizioni operative; e
- la Figura 5 mostra un ulteriore diagramma relativo al funzionamento del dispositivo isolato di pilotaggio di gate di Figura 2.
Come mostrato in Figura 2, un dispositivo isolato di pilotaggio di gate 10 comprende, secondo una forma di realizzazione della presente soluzione:
una sezione di bassa tensione 10a, che presenta un ingresso di controllo INPWM destinato a ricevere, da uno stadio di controllo 12 di un associato sistema elettrico di potenza 100, segnali di controllo in PWM SPWM ad una frequenza di commutazione fPWM_HV (e corrispondente periodo di commutazione TPWM_HV) ed inoltre un?uscita di retroazione OUTFB, destinata a fornire allo stesso stadio di controllo 12 segnali di uscita di retroazione Sout_FB, indicativi del funzionamento di uno stadio di potenza 14 del sistema elettrico di potenza 100, accoppiato allo stesso dispositivo isolato di pilotaggio di gate 10;
una sezione di alta tensione 10b, isolata galvanicamente dalla sezione di bassa tensione 10a, che presenta un?uscita di pilotaggio OUTDRV, destinata a fornire segnali di pilotaggio di gate VG allo stadio di potenza 14, ed un ingresso di retroazione INFB, destinato a ricevere almeno un segnale di retroazione SFB, indicativo del funzionamento dello stesso stadio di potenza 14 (si noti che tale ingresso di retroazione INFB pu? eventuale essere utilizzato in multiplexing, per ricevere una pluralit? di segnali di retroazione SFB); ed
un canale di comunicazione 15, configurato in modo da realizzare una comunicazione di tipo half-duplex mediante accoppiamento capacitivo tra la sezione di bassa tensione 10a e la sezione di alta tensione 10b.
In una possibile forma di realizzazione, la sezione di bassa tensione 10a e la sezione di alta tensione 10b sono realizzate in due distinte piastrine (die) di materiale semiconduttore 10?, 10?, tra loro separate da una barriera di isolamento galvanico 11.
Il suddetto canale di comunicazione 15 accoppia in comunicazione le sezioni di bassa e alta tensione 10a, 10b consentendo il trasferimento di informazioni e segnali attraverso la suddetta barriera di isolamento galvanico 11.
In particolare, un primo modulo di comunicazione (di ricetrasmissione, RX/TX) 15a nella sezione di bassa tensione 10a (o lato bassa tensione, LV ? Low Voltage) agisce da ?Master?, inviando domande, ?query?, con una data frequenza di interrogazione o polling fPOL, ad esempio pari a 20 kHz, secondo un meccanismo di domanda e risposta (Q&A); un corrispondente secondo modulo di comunicazione (di ricetrasmissione, RX/TX) 15b nella sezione di alta tensione 10b (o lato alta tensione, HV ? High Voltage) agisce invece da ?Slave?, rispondendo alle interrogazioni ricevute.
Il processo (?thread?) di domanda e risposta pu? inoltre essere interrotto da eventi di comunicazione asincroni (cosiddetti interrupt) dovuti ad attivit? da parte dello stadio di controllo 12, il canale di comunicazione 15, in particolare il secondo modulo di comunicazione 15b, essendo comunque configurato in modo tale da gestire le priorit? dei thread, evitando conflitti (come meglio descritto in seguito).
Il suddetto stadio di controllo 12, esterno al dispositivo isolato di pilotaggio di gate 10, ? dotato di un microcontrollore, o di un?analoga unit? di elaborazione, e comprende in particolare: un controllore PWM 16, configurato in modo da generare i segnali di controllo in PWM SPWM, a bassa tensione, in funzione di una desiderata strategia di controllo dello stadio di potenza 14; ed un?interfaccia di lettura 17, configurata in modo da ricevere i segnali di uscita di retroazione Sout_FB.
Il suddetto stadio di potenza 14 comprende uno o pi? interruttori di potenza 18, ad esempio realizzati in tecnologia SiC, GaN, MOSFET, IGBT, che vengono azionati in commutazione per realizzare il trasferimento di potenza ad un carico elettrico, ad esempio un motore trifase (qui non illustrato).
In particolare, gli interruttori di potenza 18 (di cui, a titolo di esempio, vengono illustrati in Figura 2 un interruttore high-side HS, accoppiato a un terminale di alimentazione di batteria Vbat (a sua volta accoppiato ad una batteria di alimentazione mediante un condensatore di stabilizzazione, qui non illustrati) ed un interruttore lowside LS, accoppiato ad un terminale di riferimento o massa GND) presentano un relativo terminale di gate accoppiato all?uscita di pilotaggio OUTDRV, in modo da ricevere il relativo segnale di pilotaggio di gate VG.
Si noter? che, in generale, saranno presenti tanti dispositivi isolati di pilotaggio di gate 10 quanti sono gli interruttori di potenza 18 nello stadio di potenza 14 del sistema elettrico di potenza 100.
Lo stadio di potenza 14 comprende inoltre opportuni elementi sensore, indicati schematicamente con 19, per l?acquisizione dei segnali di retroazione SFB, indicativi del funzionamento dello stesso stadio di potenza 14, tra cui ad esempio segnali di temperatura (TEMP), tensione (VDC), corrente (CSA), richiesti dallo stadio di controllo 12 per implementare la desiderata strategia di controllo.
Ad esempio, nel caso in cui il carico elettrico sia un motore elettrico trifase, tali segnali di retroazione SFB possono comprendere: una tensione VDC sul condensatore di stabilizzazione, che pu? ad esempio essere rilevata per applicare un fattore di correzione al duty-cycle di fase, secondo la strategia di controllo; una corrente di fase CSA, che pu? essere acquisita per controllare la coppia del motore elettrico trifase; una temperatura TEMP associata ad un interruttore di potenza 18, che pu? essere acquisita per motivi di sicurezza e per applicare una strategia a frequenza di commutazione variabile al fine di fornire un sollievo termico (?thermal relief?).
In dettaglio, la suddetta sezione di alta tensione 10b comprende:
un modulo di pilotaggio 20, atto a generare i segnali di pilotaggio di gate VG, in alta tensione, a partire dai segnali di controllo in PWM SPWM, a bassa tensione (i segnali di pilotaggio di gate VG essendo dunque segnali in modulazione a larghezza di impulso che commutano tra uno stato ON, acceso, ed uno stato OFF, spento, con un relativo valore di duty cycle e di frequenza);
un modulo convertitore ADC (Analog to Digital Converter) 22, configurato in modo da ricevere i segnali di retroazione SFB e convertirli in un flusso digitale di dati, in particolare un nuovo campione Sk essendo acquisito ad ogni ciclo (o periodo) del segnale di controllo in PWM SPWM; un modulo di controllo di conversione 24, accoppiato al modulo convertitore ADC 22 per fornire allo stesso modulo convertitore ADC 22 un segnale di trigger di conversione STrig, che determina in modo automatico, sulla base di una logica di ottimizzazione eseguita internamente al dispositivo isolato di pilotaggio di gate 10 (che sar? dettagliata in seguito), l?avvio della conversione (SoC ? Start of Conversion) per l?acquisizione di un nuovo campione Sk di un relativo segnale di retroazione SFB; ed
un primo modulo di interfaccia 25, atto a ricevere il flusso digitale di dati dal modulo convertitore ADC 22 e fornirlo in maniera opportuna al secondo modulo di comunicazione 15b per l?invio sul canale di comunicazione 15 verso la sezione a bassa tensione 10a.
In dettaglio, il modulo convertitore ADC 22 acquisisce i segnali di retroazione SFB con un tempo di conversione TCONV (ad esempio pari a 10 ?s) adatto alla specifica applicazione. La configurazione del modulo convertitore ADC 22 ? tale da garantire un?acquisizione priva di rumore, pur soddisfacendo i criteri di Nyquist per prevenire l?aliasing. Per applicazioni che commutano ad alta frequenza, ? possibile implementare un convertitore ADC ad alta velocit? (ad esempio di tipo Flash/SAR) con una successiva catena di filtraggio; al contrario, applicazioni che commutano a bassa frequenza possono beneficiare di una topologia di convertitore ADC pi? lenta, come un modulatore Sigma Delta, ??.
Secondo un aspetto particolare della presente soluzione, come mostrato in dettaglio nella Figura 3, il modulo di controllo di conversione 24 comprende:
un blocco di acquisizione 26, includente un comparatore analogico che acquisisce il valore di una tensione gatesource VGS di un rispettivo interruttore di commutazione 18 (o, in alternativa, la tensione del segnale di pilotaggio di gate VG o un?altra grandezza indicativa dello stato operativo dello stesso interruttore di commutazione 18) e lo confronta con un valore fisso di soglia VTH (ad esempio pari al 70% del valore obiettivo della stessa tensione gate-source VGS in stato di accensione, ON), in tal modo rilevando le transizioni di accensione e spegnimento in uscita e fornendo un segnale di stato VGS_STATUS indicativo dello stato operativo dell?interruttore di commutazione 18 (si noti che la larghezza di banda del suddetto comparatore analogico ? compatibile con i tempi di salita/discesa dell?uscita, ad esempio decine di ns, in modo da non introdurre una latenza eccessiva nella sequenza di attivazione del modulo convertitore ADC 22);
un blocco contatore temporale (timer) 27, che riceve il segnale di stato VGS_STATUS dal blocco di acquisizione 26 ed ? azzerato e riavviato in corrispondenza delle transizioni dello stesso segnale di stato VGS_STATUS, in tal modo misurando la durata degli intervalli di accensione, TON e spegnimento, TOFF (si noti che la risoluzione e l?intervallo del suddetto timer sono compatibili con la frequenza di commutazione del segnale di pilotaggio di gate VG e del valore minimo/massimo del relativo duty cycle);
un primo registro 28, accoppiato al blocco contatore temporale 27 per memorizzare la durata dell?intervallo di accensione TON;
un secondo registro 29, accoppiato allo stesso blocco contatore temporale 27 per memorizzare la durata dell?intervallo di spegnimento TOFF; ed
un blocco di logica di controllo 30, accoppiato ai suddetti primo e secondo registro 28, 29 per ricevere le suddette durate degli intervalli di accensione e spegnimento TON, TOFF ed inoltre al blocco di acquisizione 26 per ricevere il suddetto segnale di stato VGS_STATUS.
In maggiore dettaglio, il blocco di logica di controllo 30 raccoglie le informazioni sullo stato operativo dell?uscita dal blocco di acquisizione 26 e combina tale stato con le misurazioni di durata degli intervalli di accensione TON e spegnimento TOFF per determinare l?istante di tempo pi? conveniente per attivare l?inizio della conversione da parte del modulo convertitore ADC 22.
In particolare, dato il periodo di commutazione TPWM_HV (ad esempio pari a 25 ?s nel caso di una frequenza di commutazione fPWM_HV di 40 kHz) associato al segnale di controllo in PWM SPWM, la logica implementata dal blocco di logica di controllo 30 prevede che:
se TON > TCONV TGUARD, l?acquisizione venga eseguita durante l?intervallo di accensione TON, in particolare in modo allineato al centro di tale intervallo di accensione TON;
in caso contrario, ovvero se TON ? TCONV TGUARD, l?acquisizione venga eseguita durante l?intervallo di spegnimento TOFF, in particolare in modo allineato al centro di tale intervallo di spegnimento TOFF.
Si noti che nelle suddette espressioni, TGUARD (ad esempio pari a 2 ?s) indica un intervallo di tempo di guardia implementato per garantire l?inizio della conversione sufficientemente lontano dal fronte di salita/discesa del segnale PWM.
In sostanza, la conversione viene avviata in maniera allineata al centro della fase del duty cycle programmata; per ottenere ci?, il blocco di logica di controllo 30 osserva lo stato dell?uscita, segnalato dal segnale di stato VGS_STATUS. Quando l?uscita evolve nello stato programmato per l?acquisizione, viene avviato il timer interno (blocco contatore temporale 27). Se lo stato di acquisizione programmato ? ?ON?, quando il timer raggiunge la soglia (TON-TCONV)/2 (senza considerare, per semplicit?, in questo caso il tempo di guardia TGUARD), la logica genera l?impulso di avvio di conversione (SoC) mediante il segnale di trigger di conversione STrig. Diversamente, se lo stato di acquisizione programmato ? ?OFF?, la logica genera l?impulso di avvio di conversione SoC quando il timer raggiunge la soglia (TOFF-TCONV)/2 (senza considerare nuovamente, per semplicit?, il tempo di guardia TGUARD).
In generale, l?acquisizione durante l?intervallo di accensione TON ? preferibile, in quanto garantisce un minor rumore accoppiato al segnale (? noto infatti che l?effetto di ?ringing? dovuto all?accensione degli interruttori di commutazione 18 ? minore rispetto all?analogo effetto dovuto allo spegnimento degli stessi interruttori di commutazione 18). Tuttavia, vantaggiosamente, quando l?intervallo di accensione TON non risulta compatibile con il tempo di conversione TCONV, l?algoritmo implementato dal blocco di logica di controllo 30 passa autonomamente all?acquisizione nell?intervallo di spegnimento TOFF, in modo da garantire un campionamento continuo del segnale, senza perdita di campioni in alcuno dei cicli di commutazione (ovvero, un?effettiva acquisizione in tempo reale dei segnali di retroazione SFB).
Il conteggio temporale da parte del blocco contatore temporale 27 consente quindi al blocco di logica di controllo 30 di determinare l?esatto istante di attivazione del modulo convertitore ADC 22 (con un?approssimazione adeguata, ad esempio pari all'1% del periodo di commutazione TPWM_HV).
Secondo un ulteriore aspetto della presente soluzione, il primo modulo di interfaccia di comunicazione 25 comprende un primo blocco accumulatore (accumulatore HV) 32, configurato in modo da accumulare i campioni Sk risultanti dalla conversione ADC da parte del modulo convertitore ADC 22, agendo come un filtro a media mobile ?moving average filter? (con effetto anti-aliasing, come anche discusso in seguito).
La dimensione del primo blocco accumulatore 32, NSAMPLES_HV (ad esempio pari a quattro), viene scelta in modo da adattare la larghezza di banda del segnale di controllo in PWM SPWM (che pu? arrivare anche fino a 40 kHz) alla frequenza di polling associata al canale di comunicazione 15 (che pu? essere differente, ad esempio pari a 20 kHz), al fine di evitare fenomeni di aliasing.
Il primo blocco accumulatore 32 viene inoltre azzerato ogni volta che arriva una richiesta di polling dallo stesso canale di comunicazione 15.
In maggiore dettaglio, si evidenzia che il tempo di conversione TCONV pari a 10us garantisce una corretta acquisizione del segnale di controllo in PWM SPWM fino ad una frequenza di 40 kHz. L?acquisizione infatti richiede di avere almeno 12 ?s disponibili o nell?intervallo di accensione TON o nell?intervallo di spegnimento TOFF; ci? ? garantito per qualsiasi duty-cycle fino alla frequenza di 40 kHz, poich? la somma degli intervalli TON e TOFF ? in tal caso sempre uguale a 25 ?s.
Inoltre, si evidenzia che l?utilizzo di un convertitore ADC di tipo ?? con tempo di conversione TCONV pari a 10 ?s fa s? che il risultato della conversione sia dato dal valore medio del segnale acquisito su una finestra temporale pari al tempo di conversione TCONV; ci? garantisce una capacit? di filtraggio del rumore, grazie allo sfruttamento di tutto l?intervallo TON (o TOFF) per eseguire la media del segnale.
In particolare, anche nel caso in cui il segnale venga acquisito durante l?intervallo di spegnimento TOFF, la strategia di campionamento garantisce il miglior risultato possibile in termini di rumore, acquisendo il segnale in corrispondenza della met? dello stesso intervallo di spegnimento TOFF.
Il primo modulo di interfaccia di comunicazione 25 comprende inoltre un primo blocco di controllo di integrit? 35, configurato in modo da eseguire una verifica di integrit? e convalidare le richieste (?query?) ricevute attraverso il canale di comunicazione 15 (dalla sezione a bassa tensione 10a) e attivare una risposta (?answer?) solo in caso di esito positivo di tale verifica di integrit?. In caso contrario, qualsiasi query ritenuta non conforme (ad esempio, perch? danneggiata) viene eliminata.
La sezione di bassa tensione 10a comprende, a sua volta: un secondo modulo di interfaccia 36 dotato di un secondo blocco di controllo di integrit? 37 e di un secondo blocco accumulatore (accumulatore LV) 38; ed
un blocco generatore PWM 39, per la generazione dei segnali di uscita di retroazione Sout_FB che vengono forniti all?uscita di retroazione OUTFB ad una frequenza di uscita fOUT_PWM, avente un valore (ad esempio pari a 10 kHz) progettato per essere compatibile con la frequenza di campionamento richiesta dall?algoritmo di controllo in esecuzione nello stadio di controllo 12.
In dettaglio, il secondo blocco di controllo di integrit? 37 ? configurato in modo da scartare e non aggiungere al secondo blocco accumulatore 38 alcun pacchetto danneggiato che venga ricevuto dal canale di comunicazione 15 (dal relativo primo modulo di comunicazione 15a, qui non illustrato per semplicit?).
Il secondo blocco accumulatore 38 ? configurato in modo da raccogliere in un buffer interno i dati raccolti dalla routine di polling in esecuzione sullo stesso canale di comunicazione 15. In particolare, il secondo blocco accumulatore 38 viene caricato con un nuovo campione acquisito dal modulo convertitore ADC 22 e trasmesso attraverso il canale di comunicazione 15 solo nel caso in cui i dati ricevuti siano considerati validi, cio? non corrotti; lo stesso secondo blocco accumulatore 38 viene inoltre resettato ad ogni nuovo periodo (di durata 1/fOUT_PWM) dei segnali di uscita di retroazione Sout_FB generati dal blocco generatore PWM 39. La dimensione del secondo blocco accumulatore 38, NSAMPLES_LV (ad esempio pari a due) viene scelta in maniera opportuna in base alla suddetta frequenza di uscita fOUT_PWM dei segnali di uscita di retroazione Sout_FB generati del blocco generatore PWM 39.
Il blocco generatore PWM 39 ? quindi configurato in modo da codificare i dati memorizzati nel secondo blocco accumulatore 38, utilizzando un?onda quadra a frequenza fissa, fOUT_PWM, ed il cui duty cycle ? determinato direttamente dal risultato della conversione ADC, in particolare secondo l?espressione seguente:
T?ONz-1 = f(ACCz-1/NSAMPLES_LV),
dove ACCZ-1 rappresenta il contenuto del secondo blocco accumulatore 38, determinato all?istante di campionamento precedente (z-1) e T?ONz-1 la durata dell?intervallo acceso del suddetto duty cycle.
In maggiore dettaglio, il blocco generatore PWM 39 opera dunque in modo del tutto asincrono e genera un segnale in PWM con frequenza fissa, fOUT_PWM, il cui duty-cycle dipende dai dati medi memorizzati nel secondo blocco accumulatore 38, secondo l?espressione precedentemente evidenziata.
Ogni volta che inizia un nuovo periodo del segnale di uscita di retroazione Sout_FB generato dal blocco generatore PWM 39, il secondo blocco accumulatore 38 viene resettato.
L?intervallo di tempo elementare (risoluzione) del segnale di uscita di retroazione Sout_FB generato dal blocco generatore PWM 39 dipende dalla codifica dei dati derivanti dalla conversione ADC. Se vengono utilizzati NBIT (ad esempio 10 bit) per codificare i dati di conversione, la risoluzione temporale sar?: fOUT_PWM*2<N>.
Si evidenzia che il processo di acquisizione e accumulazione nel primo blocco accumulatore 32 nella sezione ad alta tensione 10b ? in questo modo asincrono rispetto al processo di polling (domanda e risposta) in esecuzione sul canale di comunicazione 15. Infatti, la frequenza di accumulazione nel primo blocco accumulatore 32 ? associata alla frequenza di commutazione fPWM_HV dei segnali di controllo in PWM SPWM generati dallo stadio controllore 12, che ? del tutto indipendente dalla frequenza di polling fPOL sul suddetto canale di comunicazione 15.
Si evidenzia inoltre che il blocco generatore PWM 39 pu? operare anch?esso in modo del tutto asincrono, generando un segnale in PWM con frequenza di uscita fOUT_PWM, che pu? essere diversa dalla suddetta frequenza di polling fPOL e dalla suddetta frequenza di commutazione fPWM_HV.
Il funzionamento del dispositivo isolato di pilotaggio di gate 1 viene ora ulteriormente evidenziato mediante i diagrammi temporali di Figura 4A e di Figura 4B, relativi all?acquisizione di un nuovo campione Sk dei segnali di retroazione SFB durante l?intervallo di accensione TON e, rispettivamente, di spegnimento TOFF.
Nell?esempio di Figura 4A, sulla base delle elaborazioni effettuate nel periodo (o ciclo) precedente, il blocco di logica di controllo 30 del modulo di controllo di conversione 24 ha programmato l?avvio della conversione del modulo convertitore ADC 22 durante l?intervallo di accensione TON.
Lo stadio di controllo 12 porta alto il segnale di controllo in PWM SPWM, che viene immesso nella sezione a bassa tensione 10a del dispositivo isolato di pilotaggio di gate 10. Tale segnale viene quindi trasferito alla sezione ad alta tensione 10b dello stesso dispositivo isolato di pilotaggio di gate 10 tramite la barriera di isolamento 11 ed ? ulteriormente elaborato dal modulo di pilotaggio 20, che genera l?equivalente segnale di pilotaggio di gate VG, in alta tensione (ad esempio con una tensione pari a 18 V).
Di conseguenza, la tensione gate-source VGS dell?interruttore di commutazione evolve, incrementando il proprio valore in base al segnale di pilotaggio di gate VG.
Quando tale tensione gate-source VGS supera la soglia prefissata VTH, il comparatore analogico del blocco di acquisizione 26 commuta il segnale di stato VGS_STATUS in uscita e attiva cos? il blocco contatore temporale (timer) 27. Allo stesso tempo, il blocco di logica di controllo 30 riceve l?informazione che l?uscita (ovvero, l?accoppiato interruttore di commutazione 18) si trova nello stato di accensione.
Quando il timer raggiunge la soglia (TON(k-1)-TCONV)/2 (dove TON(k-1) rappresenta la durata dell?intervallo di accensione del periodo precedente e TCONV rappresenta, come indicato in precedenza, la durata della conversione ADC), viene generato il segnale di trigger di conversione STrig, che determina l?avvio della conversione (SoC) per l?acquisizione di un nuovo campione Sk del segnale di retroazione SFB presente all?ingresso di retroazione INFB.
In particolare, in seguito all?intervallo TCONV, il modulo convertitore ADC 22 genera il nuovo campione Sk, che viene aggiunto al primo blocco accumulatore 32, il cui valore precedente era ACC(k-1), determinandone il nuovo valore ACC(k).
In modo asincrono, una richiesta (query) ? in arrivo dalla sezione a bassa tensione 10a attraverso il canale di comunicazione 15. Il primo blocco di controllo di integrit? 35 convalida la richiesta e risponde con il contenuto medio del primo blocco accumulatore 32, ACC(k)/NSAMPLES_HV; quindi, il primo blocco accumulatore 32 viene azzerato.
I dati si propagano attraverso il canale di comunicazione 15 e raggiungono la sezione a bassa tensione 10a, dove vengono convalidati dal secondo blocco di controllo di integrit? 37 e, se validi, aggiunti al secondo blocco di accumulatore 38, che evolve dal valore precedente ACC(z-1) (ad esempio avente un valore pari a zero) ad un nuovo valore ACC(z), che ? dunque funzione del suddetto contenuto medio del primo blocco accumulatore 32, ACC(k)/NSAMPLES_HV.
Viene quindi generato, da parte del blocco generatore PWM 39, il segnale di uscita di retroazione Sout_FB, con frequenza fissa fOUT_PWM e duty cycle determinato dal valore medio del secondo blocco di accumulatore 38 al periodo precedente, secondo l?espressione: T?ONz-1 = f(ACCz-1/ NSAMPLES_LV).
Secondo un ulteriore aspetto della presente soluzione, possibili conflitti tra la routine di polling ed eventuali richieste asincrone (interrupt, INT) provenienti direttamente dallo stadio di controllo 12 (e dal relativo microcontrollore), ad esempio a fini di diagnostica, vengono gestiti come raffigurato schematicamente in Figura 5 e come ora descritto in dettaglio.
In particolare, alla routine di polling relativa alla conversione ADC viene assegnata la massima priorit?. Nel caso in cui la richiesta di polling (POL) per la lettura di un nuovo campione del segnale acquisito e la richiesta asincrona (MCU Interrupt) da parte dello stadio di controllo 12 arrivino contemporaneamente, la richiesta di polling viene servita per prima; la richiesta proveniente dallo stadio di controllo 12 viene memorizzata in un buffer e ritardata fino a quando la routine di conversione ADC non ? stata servita. Ci? evita overflow del primo blocco accumulatore 32, poich? tale strategia garantisce che lo stesso primo blocco accumulatore 32 venga costantemente svuotato entro un intervallo di tempo compatibile con la frequenza massima di commutazione (ad esempio pari a 40 kHz).
Durante l?intervallo temporale in cui la routine originante dalla richiesta diretta dello stadio di controllo 12 interrompe la routine di conversione ADC, qualsiasi richiesta di polling viene scartata. Tuttavia, il primo blocco accumulatore 32 garantisce che non si verifichi alcuna perdita di dati, accumulando nuovi campioni di misura anche durante l?intervallo temporale in cui viene servita la suddetta richiesta originata dallo stadio di controllo 12.
I vantaggi della presente soluzione emergono in maniera evidente dalla descrizione precedente.
In ogni caso, si evidenzia che il dispositivo isolato di pilotaggio di gate 10 consente tra l?altro di:
garantire l?acquisizione in tempo reale dei segnali di retroazione SFB, indicativi del funzionamento dello stadio di potenza 14, in modo da implementare una strategia di controllo ottimale;
garantire l?acquisizione anche in caso di duty-cycle del segnale di controllo in PWM molto piccolo o molto alto;
garantire una massima immunit? ai disturbi; sfruttare un canale di comunicazione half-duplex eventualmente gi? esistente (ad esempio dedicato a comunicazioni originate direttamente dallo stadio di controllo 12) per lo scambio di dati tra le sezioni a bassa ed alta tensione 10a, 10b;
evitare perdite di dati anche in caso di velocit? di comunicazione ridotta e nel caso in cui la comunicazione venga interrotta da comandi asincroni ricevuti dallo stadio di controllo 12;
evitare l?uso di timestamp per garantire l?integrit? dei dati e la coerenza temporale;
consentire conversioni su richiesta attivate dallo stadio di controllo 12, anche quando il segnale PWM non sta commutando.
In particolare, come discusso in precedenza, il dispositivo isolato di pilotaggio di gate 10 ? dotato internamente del blocco di logica di controllo 30, cos? da determinare autonomamente e senza interventi esterni i tempi e le modalit? ottimali per la conversione ADC e l?acquisizione di nuovi campioni dei suddetti segnali di retroazione SFB.
Inoltre, l?utilizzo del primo e secondo blocco accumulatore 32, 38, rispettivamente nella sezione di alta tensione 10b e di bassa tensione 10a, consente di evitare perdite di dati (in sostanza, realizzando filtri anti-aliasing per rispettare il criterio di Nyquist), anche nel caso di operativit? del tutto asincrona (e dunque frequenze differenti) della routine di polling, della routine di conversione ADC ed inoltre del processo di generazione in PWM dei segnali di uscita di retroazione Sout_FB.
Le suddette caratteristiche vantaggiose sono inoltre ottenute con un dispositivo totalmente integrato, con minima occupazione di area, non richiedendo la presenza di dispositivi esterni.
Risulta infine chiaro che a quanto descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall?ambito di tutela della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, i segnali di uscita di retroazione Sout_FB per lo stadio di controllo 12 potrebbero essere generati dal secondo modulo di interfaccia 36 con una differente codifica rispetto alla codifica in PWM descritta in precedenza.
Inoltre, si evidenzia nuovamente che la soluzione descritta pu? trovare vantaggiosa applicazione per qualsiasi sistema di potenza in commutazione, in cui sia richiesto il pilotaggio isolato di terminali di gate di interruttori in commutazione atti ad implementare il trasferimento di potenza.
Claims (16)
1. Dispositivo isolato di pilotaggio di gate (10), comprendente:
una sezione di bassa tensione (10a), avente un ingresso di controllo (INPWM) destinato a ricevere da uno stadio di controllo (12) un segnale di controllo in PWM (SPWM) ad una frequenza di commutazione (fPWM_HV);
una sezione di alta tensione (10b), isolata galvanicamente dalla sezione di bassa tensione (10a), avente un?uscita di pilotaggio (OUTDRV), destinata a fornire un segnale di pilotaggio di gate (VG), in funzione di detto segnale di controllo in PWM (SPWM), ad uno stadio di potenza (14) includente almeno un interruttore di commutazione (18), ed un ingresso di retroazione (INFB), destinato a ricevere almeno un segnale di retroazione (SFB) indicativo del funzionamento dello stadio di potenza (14); ed
un canale di comunicazione (15), configurato in modo da implementare una comunicazione isolata tra la sezione di bassa tensione (10a) e la sezione di alta tensione (10b), in cui la sezione di alta tensione (10b) comprende un modulo convertitore ADC (22) configurato in modo da convertire il segnale di retroazione (SFB) in un flusso digitale di dati, e detto canale di comunicazione (15) ? configurato in modo da inviare detto flusso digitale di dati (Sk) verso la sezione a bassa tensione (10a) per l?invio in retroazione allo stadio di controllo (12), caratterizzato dal fatto che la sezione ad alta tensione (10b) comprende inoltre un modulo di controllo di conversione (24), accoppiato al modulo convertitore ADC (22) e configurato in modo da fornire un segnale di trigger di conversione (STrig) atto a determinare l?avvio della conversione per l?acquisizione di un nuovo campione (Sk) del segnale di retroazione (SFB).
2. Dispositivo secondo la rivendicazione 1, in cui detto modulo di controllo di conversione (24) comprende:
un blocco di acquisizione (26), configurato in modo da acquisire un segnale (VGS) indicativo di uno stato operativo, di accensione o spegnimento, in corrispondenza di detta uscita di pilotaggio (OUTDRV) e fornire in uscita un segnale di stato (VGS_STATUS) indicativo di detto stato operativo;
un blocco contatore temporale (27), configurato in modo da ricevere il segnale di stato (VGS_STATUS) dal blocco di acquisizione (26) e misurare le durate di un intervallo di accensione (TON) e di un intervallo di spegnimento (TOFF) associati a detto stato operativo; ed
un blocco di logica di controllo (30), configurato in modo da generare detto segnale di trigger di conversione (STrig) in funzione delle durate di detti intervalli di accensione e spegnimento (TON, TOFF) ed in funzione di detto segnale di stato (VGS_STATUS).
3. Dispositivo secondo la rivendicazione 2, in cui un nuovo campione (Sk) di detto segnale di retroazione (SFB) ? acquisito ad ogni periodo del segnale di controllo in PWM (SPWM).
4. Dispositivo secondo la rivendicazione 2 o 3, in cui detto blocco di acquisizione (26) ? configurato in modo da acquisire il valore di una tensione gate-source (VGS) associata all?interruttore di commutazione (18) accoppiato a detta uscita di pilotaggio (OUTDRV) e confrontare detto valore con un valore di soglia (VTH), in modo da rilevare transizioni di accensione e spegnimento di detto interruttore di commutazione (18) e pertanto detto stato operativo; in cui detto blocco contatore temporale (27) ? azzerato in corrispondenza di ciascuna di dette transizioni, cos? da misurare dette durate degli intervalli di accensione e spegnimento (TON, TOFF).
5. Dispositivo secondo una qualsiasi delle rivendicazioni 2-4, in cui detto modulo di controllo di conversione (24) comprende inoltre un primo registro (28), accoppiato al blocco contatore temporale (27) per memorizzare la durata dell?intervallo di accensione (TON); ed un secondo registro (29), accoppiato a detto blocco contatore temporale (27) per memorizzare la durata dell?intervallo di spegnimento, (TOFF).
6. Dispositivo secondo una qualsiasi delle rivendicazioni 2-5, in cui detto blocco di logica di controllo (30) ? configurato in modo da determinare l?avvio di detta conversione in corrispondenza del centro dell?intervallo di accensione (TON), nel caso in cui la durata di detto intervallo di accensione (TON) sia compatibile con un tempo di conversione (TCONV) impiegato da detto modulo convertitore ADC (22) per eseguire la conversione da analogico a digitale per l?acquisizione del nuovo campione (Sk) del segnale di retroazione (SFB); o, alternativamente, in corrispondenza del centro dell?intervallo di spegnimento (TOFF), nel caso in cui la durata di detto intervallo di accensione (TON) non sia compatibile con detto tempo di conversione (TCONV).
7. Dispositivo secondo la rivendicazione 6, in cui detto blocco di logica di controllo (30) ? configurato in modo da determinare l?avvio di detta conversione:
in corrispondenza del centro dell?intervallo di accensione (TON) se TON > TCONV + TGUARD;
in corrispondenza del centro dell?intervallo di spegnimento (TOFF), se TON ? TCONV + TGUARD,
in cui TGUARD ? un intervallo di tempo di guardia, TON ? la durata di detto intervallo di accensione, TOFF ? la durata di detto intervallo di spegnimento e TCONV ? la durata di detto tempo di conversione.
8. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui la sezione ad alta tensione (10b) comprende un primo modulo di interfaccia (25), configurato in modo da ricevere il flusso digitale di dati (Sk) dal modulo convertitore ADC (22) per l?invio al canale di comunicazione (15); in cui detto primo modulo di interfaccia (25) comprende un primo blocco accumulatore (32), configurato in modo da accumulare un numero di campioni risultanti dalla conversione ADC da parte del modulo convertitore ADC (22), in modo da adattare la frequenza del segnale di controllo in PWM (SPWM) ad una differente frequenza di comunicazione (fPOL) associata a detto canale di comunicazione (15).
9. Dispositivo secondo la rivendicazione 8, in cui detto primo blocco accumulatore (32) ? configurato in modo da essere azzerato ogni volta che arriva una richiesta di dati da detto canale di comunicazione (15).
10. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detta sezione a bassa tensione (10a) comprende: un secondo modulo di interfaccia (36) configurato in modo da ricevere il flusso digitale di dati dal canale di comunicazione (15); ed un blocco generatore PWM (39), configurato in modo da generare segnali di uscita di retroazione (Sout_FB) ad una frequenza di uscita (fOUT_PWM) per l?invio a detto stadio di controllo (12); in cui detto secondo modulo di interfaccia (36) comprende un secondo blocco accumulatore (38), configurato in modo da accumulare un numero di campioni trasmessi attraverso il canale di comunicazione (15), in modo da adattare la frequenza di uscita (fOUT_PWM) ad una differente frequenza di comunicazione (fPOL) associata a detto canale di comunicazione (15).
11. Dispositivo secondo la rivendicazione 10, in cui detto secondo blocco accumulatore (36) ? configurato in modo da essere azzerato ad ogni nuovo periodo del segnale di uscita di retroazione (Sout_FB) generato dal blocco generatore PWM (39).
12. Dispositivo secondo la rivendicazione 10 o 11, in cui la frequenza di uscita (fOUT_PWM) dei segnali di uscita di retroazione (Sout_FB) generati da detto blocco generatore PWM (39) ? fissa, ed il relativo duty cycle ? determinato da un contenuto medio di detto secondo blocco accumulatore (36).
13. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui dette sezione ad alta tensione (10a) e sezione a bassa tensione (10b) comprendono un rispettivo primo (35) e secondo (37) blocco di controllo di integrit?, accoppiati a detto canale di comunicazione (15) e configurati per verificare un?integrit? dei dati trasmessi attraverso detto canale di comunicazione (15).
14. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detto canale di comunicazione (15) ? di tipo half duplex ad accoppiamento capacitivo.
15. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui detto modulo convertitore ADC (22) implementa un convertitore sigma delta con tempo di conversione (TCONV) inferiore a met? del periodo di commutazione, dato dall?inverso della frequenza di commutazione (fPWM_HV).
16. Sistema elettrico (100), comprendente un dispositivo isolato di pilotaggio di gate (10) secondo una qualsiasi delle rivendicazioni precedenti; in cui detto stadio di controllo (12) comprende un controllore PWM (16), configurato in modo da generare i segnali di controllo in PWM (SPWM), a bassa tensione, in funzione di una desiderata strategia di controllo dello stadio di potenza (14) ed un?interfaccia di lettura (17), configurata in modo da ricevere i segnali di uscita di retroazione (Sout_FB); ed in cui detto stadio di potenza (14) comprende almeno un interruttore di potenza (18), atto ad essere azionato in commutazione per realizzare un trasferimento di potenza ed avente un rispettivo terminale di gate accoppiato all?uscita di pilotaggio (OUTDRV), in modo da ricevere il segnale di pilotaggio di gate (VG).
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