IT202100012395A1 - Circuito controllore, sistema e procedimento corrispondenti - Google Patents
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Description
DESCRIZIONE dell?invenzione industriale dal titolo:
?Circuito controllore, sistema e procedimento corrispondenti?
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione ? relativa ai circuiti controllori.
Una o pi? forme di attuazione possono essere applicate ? vantaggiosamente, anche se non esclusivamente ? nei sistemi airbag nel campo automotive.
Sfondo tecnologico
Un grado elevato di configurabilit? e di parallelismo ? una caratteristica desiderabile nei sistemi airbag.
A tal fine, si fa spesso ricorso ad architetture di elaborazione che comprendono una pluralit? di blocchi sostanzialmente identici, completamente configurabili indicati correntemente come ?motori di sicurezza? (?safing engine?).
Questi blocchi sono usati nei circuiti integrati (IC, ?Integrated Circuit?) per elaborare dati di sensori esterni.
I singoli safing engine possono essere configurati per implementare vari tipi di procedure (algoritmi) al fine di ridurre il rumore di un segnale. Queste procedure possono comprendere, per esempio, una procedura di contatore (che conta il numero di volte per cui un segnale digitale cambia stato) e/o un algoritmo di media mobile che facilita l?ottenimento di una buona affidabilit? e una bassa complessit?.
L?ottimizzazione dell?area digitale e il costo dell?IC sono fattori che possono diventare critici in varie applicazioni. Per esempio, la memoria complessiva inerente al?implementazione di una media mobile per tutti i dati di sensore pu? introdurre un costo operativo (?overhead?) apprezzabile nei termini dell?area dell?IC digitale, principalmente se implementata usando memorie volatili standard basate su flip-flop.
Scopo e sintesi
Uno scopo di una o pi? forme di attuazione ? di contribuire ad affrontare i problemi discussi in precedenza.
Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto per mezzo di un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono.
Una o pi? forme di attuazione possono essere relative a un sistema corrispondente.
Un sistema di controllo per airbag per l?uso nel settore automotive pu? essere un esempio di un tale sistema.
Una o pi? forme di attuazione possono essere relative a un procedimento corrispondente.
Le rivendicazioni sono parte integrante dell?insegnamento tecnico qui fornito con riferimento alle forme di attuazione.
In una o pi? forme di attuazione, un?implementazione basata su RAM fornisce, specialmente per grandi dimensioni di memoria, risparmi apprezzabili nei termini dell?area logica rispetto alle implementazioni con flip-flop.
In una o pi? forme di attuazione, il rischio di rendere pi? complessa la gestione e di dare verosimilmente origine a effetti collaterali pu? essere contrastata efficacemente, in modo tale da poter evitare un costo operativo dell?area per la logica e una latenza di elaborazione.
Breve descrizione delle figure
Una o pi? forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:
la Figura 1 ? uno schema a blocchi di un circuito controllore che pu? essere usato, per esempio, in un sistema airbag,
la Figura 2 ? un esempio di uno schema circuitale secondo principi alla base di forme di attuazione della presente descrizione,
le Figure 3 e 4 sono esempi di possibili forme di attuazione di elementi illustrati nella Figura 2,
la Figura 5 ? un esempio di un diagramma di flusso di un possibile funzionamento di un circuito di controllo secondo forme di attuazione della presente descrizione, e la Figura 6 ? un esempio di uno schema a blocchi di un sistema che incorpora un circuito di controllo secondo forme di attuazione della presente descrizione.
Descrizione dettagliata
Nella descrizione che segue, sono illustrati uno o pi? dettagli specifici, allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo da evitare di rendere poco chiari certi aspetti delle forme di attuazione.
Un riferimento a ?una forma di attuazione? nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, le frasi come ?in una forma di attuazione? o simili che possono essere presenti in uno o pi? punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione.
Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per comodit? e pertanto non definiscono l?ambito di protezione o l?ambito delle forme di attuazione.
I sistemi airbag sono al giorno d?oggi un?applicazione diffusa, rilevante per la sicurezza, nei settori automotive.
Come rappresentato schematicamente nella Figura 1, un sistema airbag pu? comprendere una sezione ?pirotecnica? (indicata con AB nella Figura 1) che comprende uno o pi? airbag configurati per essere montati nell?abitacolo di un veicolo (non visibile nelle figure) e per essere attivata per far s? che gli airbag si gonfino nel caso di una rapida decelerazione, che pu? essere indicativa di una collisione cui il veicolo ? stato oggetto.
Il sistema comprende anche una circuiteria di controllo comprendente un?unit? di controllo principale (come un?unit? microcontrollore, indicata con MCU) e un insieme di circuiti quali circuiti integrati (101, 102, ? 10N, collettivamente indicati con 10) configurati per elaborare digitalmente in parallelo dati di sensori SD (esterni) ricevuti mediante differenti circuiti di acquisizione di dati di sensore 121, 122, ?, 12N.
Tale dispositivo mira a dare origine a una elaborazione ridondante, in cui i dati di sensore SD siano elaborati in parallelo (sostanzialmente mediante algoritmi o procedure di elaborazione identiche).
I risultati di tale elaborazione (segnali di stato di armamento indicati con AS nella Figura 1) sono usati per controllare il funzionamento dell?airbag come desiderato, vale a dire, con l?airbag che si dispiega nel caso di una rapida decelerazione (una collisione, per esempio) sperimentata dal veicolo, evitando, da una parte, un dispiegamento non richiesto dell?airbag e, dall?altra parte, un mancata dispiegamento dell?airbag quando richiesto.
Per il resto si apprezzer? che un sistema di controllo per airbag ? solo un esempio di uno di una variet? di possibili campi di applicazioni di forme di attuazione.
Similmente, si apprezzer? che le forme di attuazione qui discusse sono principalmente inerenti a un?architettura circuitale alla base del funzionamento dei circuiti di sicurezza (?safing engine?) 101, 102, ? 10N, indicati nel complesso con 10 nella Figura 1, invece che ai criteri alla base:
della ricezione del segnale di dati di sensore SD mediante la circuiteria di acquisizione di dati di sensore (blocchi 121, 122, ?, 12N nella Figura 1), che pu? effettuare ? in maniera di per s? nota agli esperti del settore - azioni come un (pre)filtraggio, una conversione analogico/digitale (ADC, ?Analog-to-Digital Conversion?) e altre forme di condizionamento dei dati di sensore SD, e/o del funzionamento del sistema controllato (qui, un sistema airbag AB) come coordinato ? di nuovo, in maniera di per s? nota agli esperti del settore - dall?unit? di controllo indicata con MCU.
Il riferimento al controllo di un sistema airbag ? cos? puramente esemplificativo ? e non limitativo ? di possibili campi di applicazioni delle forme di attuazione.
Forme di attuazione come qui discusse possono essere applicate, in generale, a contesti in cui si elaborano segnali di ingresso quali segnali di sensore SD in vista di innescare eventualmente uno o pi? attuatori (come la sezione ?pirotecnica? di un sistema airbag) secondo uno schema di ridondanza, in cui procedure di elaborazione simili (virtualmente identiche) sono applicate a uno stesso segnale di ingresso.
In breve, forme di attuazione come qui discusse riguardano circuiti che, come nel caso del circuito 10, comprendono un insieme di unit? di elaborazione 101, 102, ?, 10N configurate per effettuare un?elaborazione parallela di segnali dati di sensore di ingresso (SD, come preelaborati nei blocchi di acquisizione di dati di sensore 121, 122, ?, 12N) e produrre segnali dati di uscita in funzione di valori correnti e passati dei segnali dati di sensore SD.
I (segnali di) dati di ingresso hanno valori correnti x(n) e valori passati x(n-K), ?, x(n-(K-1), X(n-1) e l?elaborazione (digitale) nelle unit? o nei motori (?engine?) 101, 102, ?, 10N produce segnali dati di uscita y(n) che sono funzione sia dei valori correnti sia di quelli passati dei dati di ingresso.
Al fine di rendere il pi? versatile possibile un sistema come rappresentato a titolo di esempio nella Figura 1 (un sistema airbag essendo solo un esempio di un tale sistema), si desiderano un parallelismo e una configurabilit? elevata in cui blocchi completamente configurabili come i safing engine 101, 102, ??, 10N sono usati per elaborare dati di sensore SD in un circuito di controllo 10 adatto a essere implementato come circuito integrato.
Per esempio, i vari safing engine 101, 102, ?., 10N possono essere configurati (in maniera nota di per s? agli esperti del settore) per implementare differenti procedure che intendono ridurre, per esempio, il rumore che affligge il segnale di sensore ?utile?.
Un contatore di eventi o una media mobile sono esempi di tali procedure che facilitano come desiderato l?ottenimento dell?affidabilit? con bassa complessit?.
L?ottimizzazione dell?area digitale e un costo operativo (e cos? un costo globale) ridotto nel circuito risultante (un circuito integrato, per esempio) sono pertnato fattori di cui tenere conto.
Facendo riferimento, a titolo di esempio, a un?elaborazione di media mobile dei dati di sensore SD, una funzione di trasferimento a media mobile su una lunghezza di finestra di campioni K pu? essere definita (questa pu? essere considerata sostanzialmente una definizione standard) come
<con la sommatoria>
La complessit? di implementazione pu? essere ridotta da K a 2 ? passando da (K-1) a due somme (addizioni) per ciascun campione ? con una formula semplificata
y(n)= (1/K).S(n) = (1/K).((x(n) Ky(n-1) ? x(n-K)) = (1/K)((x(n)+S(n-1)-x(n-K),
dove S(n) e S(n-1) indicano il valore corrente della sommatoria a un n-esimo tempo (campione) e S(n-1) ? il valore precedente della sommatoria a un (n-1)-esimo tempo (campione).
Per il resto, si nota che lo spazio di memoria coinvolto in tale elaborazione non cambia nella misura in cui la memoria complessiva coinvolta nel contenere tutti i dati di sensore aventi una lunghezza di bit L per N safing engine 101, 102, ?., 10N pu? essere espressa come MeM [bits]=N.K.L.
Un modo noto per implementare una memoria volatile digitale in un circuito integrato (IC) custom ? basato su flip-flop (FF, ?Flip-Flop?). Tuttavia, questo approccio pu? introdurre un costo operativo apprezzabile in termini dell?area dell?IC digitale.
Come illustrato nella Figura 2, una o pi? forme di attuazione possono ridurre il costo operativo dell?area digitale dovuto alla memoria coinvolta nella memorizzazione dei dati di sensore sostituendo un?intera memoria basata su FF dedicata per ciascun safing engine 101, 102, ?, 10N con una memoria ad accesso casuale o RAM (?Random-Access Memory?) concentrata.
Un tale approccio ? rappresentato a titolo di esempio nello schema circuitale della Figura 2.
Questo schema pu? essere considerato come un esempio di una possibile architettura di uno qualsiasi dei safing engine 101, 102, ?., 10N come rappresentato a titolo di esempio da 10j (j=1, 2, ?, N).
Un?architettura come rappresentato a titolo di esempio nella Figura 2 pu? essere configurata per implementare la relazione discussa in precedenza (cio?, y(n)=(1/K).(x(n)+S(n-1)-x(n-K)).
In tale architettura, i valori ?passati? dei dati dai moduli di acquisizione di dati di sensore 121, 122, ?., 12N ? cio?, x(n-1), ??, x(n-(K-1), x(n-K) ? possono essere memorizzati in una memoria di dati di sensore (una memoria ad accesso casuale o RAM, indicata con 100 nella Figura 2) per essere forniti (con un segno negativo, nel caso di esempio qui considerato) a un blocco sommatore 1020.
Il blocco sommatore riceve anche (con un segno positivo, nel caso di esempio qui considerato) il campione corrente x(n) dalla circuiteria di acquisizione di dati di sensore (121, 122, ?, 12N) e il valore S(n-1), vale a dire il valore precedente della somma accumulata all?uscita del sommatore 102 (rappresentato nella Figura 2 come fatto ricircolare tramite un registro 1040).
L?uscita dal sommatore 1020 - cio? S(n) - ? applicata a un blocco di guadagno 1060 (in pratica un moltiplicatore con un fattore di guadagno 1/K o, visto altrimenti, un divisore con un fattore di divisione uguale a K) per produrre il valore di uscita corrente y(n).
Una o pi? forme di attuazione facilitano cos? il passaggio da N blocchi di memoria a flip-flop, ciascuno dedicato a un safing engine, a un singolo blocco di memoria RAM, condiviso per tutti i safing engine.
Lo schema della Figura 3 ? un esempio di una possibile implementazione pratica del concetto delineato nella Figura 2 (vale a dire, usare una RAM al posto dei registri a flipflop equivalenti) che facilita l?ottenimento di un?occupazione di area digitale inferiore all?aumentare della dimensione della memoria.
Nella Figura 3, i riferimenti 101, 102, ?, 10N indicano di nuovo i safing engine configurati per implementare ? a titolo di esempio - una relazione a media mobile come discusso in precedenza.
Come indicato, le forme di attuazione non sono limitate a una tale specifica procedura/algoritmo: gli stessi criteri discussi qui possono applicarsi ad altre procedure/algoritmi come, solo per fare un possibile esempio, un contatore di eventi (che conta il numero di volte per cui un segnale digitale cambia stato).
Si pu? considerare che i safing engine 101, 102, ?, 10N nella Figura 3 includano blocchi come i blocchi 1020, 1040 e 1060 nella Figura 2 configurati per funzionare su rispettivi insiemi di dati di ingresso xn_se1, xn_se2, ?, xn_seN (vale a dire, xn_se[1:N] nella Figura 4) per produrre corrispondenti insiemi di dati di uscita yn_se1, yn_se2, ?., yn_seN (vale a dire, yn_se[1:N] nella Figura 4).
Come illustrato nelle Figure 3 e 4, l?elaborazione nei safing engine 101, 102, ?, 10N ? basata su insiemi di dati xo_se1, xo_se2, ?., xo_seN che includono dati passati (?vecchi?) recuperati dalla circuiteria di memoria 100 comprendente una pluralit? di sezioni di memoria RAM (un blocco di memoria RAM proprio, condiviso da tutti i safing engine) 100A avente associato un controllore di RAM (con memoria tampone) 100B.
Si ? verificato che una o pi? forme di attuazione beneficiano vantaggiosamente di un controllore di RAM 100B configurato per gestire un accesso in scrittura/lettura rispetto all?area (alle sezioni) di memoria RAM 100A senza introdurre una latenza di elaborazione indesiderata.
Come rappresentato a titolo di esempio nella Figura 4, il controllore di RAM indicato con 100B nella Figura 3 pu? essere configurato in modo da includere un controllore principale 1000B con una memoria tampone 1002B associata che controlla la consegna ai vari safing engine 101, 102, ??, 10N dei rispettivi valori per xo, cio? xo_se[1:N] che comprendono valori memorizzati e recuperati dall?area di memoria RAM 100A. Vantaggiosamente, questo pu? avvenire mediante un circuito di verifica di ridondanza ciclica (CRC, ?Cyclical Redundancy Check?) 1400B.
Come rappresentato a titolo di esempio nella Figura 4, i dati di sensore di ingresso xn_se[1:N] sono ricevuti mediante un multiplexer di dati di ingresso 1600B con il controllore principale 1000B che invia all?area di memoria RAM 100A segnali di controllo di lettura/scrittura R/W_C, cos? come segnali di indirizzo A.
Il funzionamento di un dispositivo come rappresentato a titolo di esempio nella Figura 4 pu? essere controllato da un segnale di sincronizzazione Sync[1:N] (come generato eventualmente dal controllore MCU ?generale? della Figura 1 o in una qualsiasi maniera nota agli esperti nella tecnica a tale scopo).
Per esempio, il segnale di sincronizzazione pu? essere relativo alla sorgente dei dati di sensore e pu? commutare ogni volta che sopraggiunge un nuovo elemento di dati. Pu? cos? essere costruito come un clock dedicato per ciascun safing engine.
Come illustrato nella Figura 4, il controllore di RAM 100B ? configurato per effettuare, in parallelo per tutti i safing engine 101, 102, ??., 10N, le funzioni seguenti:
gestione indipendente delle sezioni di RAM dedicate nell?area di memoria RAM 100A per ciascun safing engine, memorizzazione nell?area di RAM 100A di (tutti i) dati di sensore ricevuti,
lettura dall?area di RAM 100A dei dati di sensore ?passati? (o ?vecchi?) in funzione di (ciascuna) lunghezza della finestra di campioni di media mobile (o di altri parametri coinvolti nell?elaborazione come effettuata nei safing engine 101, 102, ?, 10N),
gestione di una piccola memoria tampone basata su FF per ridurre (e virtualmente evitare) una latenza di elaborazione,
calcolo e verifica del CRC per l?integrit? dei dati di sensore dei dati memorizzati nell?area di RAM 100A, e inizializzazione della RAM globale e pulizia di sessioni individuali nel caso di impostazione di safing engine 101, 102, ?, 10N individuali.
In un?architettura come qui illustrata, ciascun safing engine 101, 102, ?, 10N pu? funzionare sincronizzato in modo indipendente da un segnale di sincronismo Sync[1:N] dedicato, con il controllore principale 1000B configurato per funzionare come rappresentato a titolo di esempio nel diagramma di flusso della Figura 5:
leggere vecchi dati dall?area di RAM 100A e memorizzare tali dati nella memoria tampone 1002B; queste azioni, come rappresentato a titolo di esempio dal blocco 2000 nella Figura 5, facilitano una riduzione della (e virtualmente evitano la) latenza per l?elaborazione successiva, principalmente se si verifica una nuova richiesta durante le operazioni di lettura/scrittura;
scrivere nell?area di RAM 100A nuovi dati sovrascrivendo i vecchi dati caricati precedentemente nella memoria tampone 1200B, come rappresentato a titolo di esempio dal blocco 2002 nella Figura 5, e aggiornare l?indirizzo per un successivo (prossimo) accesso in RAM, come rappresentato a titolo di esempio dal blocco 2004 nella Figura 5.
Vale a dire, un circuito 10 come rappresentato qui a titolo di esempio comprende una circuiteria di memoria ad accesso casuale, RAM come 100 che ? configurata, per esempio mediante il controllore 1006B, per memorizzare i segnali dati di sensore.
Una tale circuiteria RAM comprende un insieme di sezioni di memoria ad accesso casuale o RAM (100A) e una circuiteria di gestione di RAM (come rappresentato dal blocco 100B nella Figura 3) comprendente un circuito di memoria tampone 1002B, cos? come un circuito controllore 1000B configurato per gestire le sezioni di RAM nell?insieme di sezioni di RAM 100A indipendentemente le une dalle altre mediante sequenze di:
una fase di lettura (come rappresentato dal blocco 2000 nella Figura 5), durante la quale valori passati dei segnali dati di sensore SD letti dalle sezioni di RAM 100A sono memorizzati nel circuito di memoria tampone 1002B e sono resi disponibili a una rispettiva unit? di elaborazione 101, 102, ?, 10N, e
una fase di scrittura (come rappresentato dal blocco 2002 nella Figura 5), durante la quale valori correnti dei segnali dati di sensore SD sono scritti nelle sezioni di RAM 100A sovrascrivendo in esse i valori passati di segnali dati di sensore SD memorizzati nel circuito di memoria tampone 1002B durante la fase di lettura.
Vantaggiosamente, il circuito controllore 1000B pu? essere configurato per produrre segnali di indirizzo A per l?accesso alle sezioni di RAM 100A, con la capacit? di produrre (come rappresentato dal blocco 2004 nella Figura 5) segnali di indirizzo A aggiornati per l?accesso alle sezioni di RAM 100A in risposta alla fase di scrittura (come rappresentato dal blocco 2002 nella Figura 5).
Vantaggiosamente, la circuiteria di gestione di RAM 100B pu? comprendere una circuiteria di calcolo e di verifica di codice di ridondanza ciclica, CRC 1004B accoppiata all?insieme di sezioni di memoria RAM 100A.
La circuiteria di calcolo e di verifica di CRC 1004B pu? essere configurata per produrre codici CRC per i segnali dati di sensore scritti nell?insieme di sezioni di memoria RAM 100A. Questi codici CRC sono accoppiati e memorizzati insieme a rispettivi segnali dati di sensore scritti nelle sezioni di RAM 100A.
La circuiteria di calcolo e di verifica di CRC 1004B pu? essere configurata per effettuare un?elaborazione di CRC dei segnali dati di sensore letti dalle sezioni di RAM 100A.
La presenza del blocco circuitale di calcolo e di verifica di CRC 1004B facilita il calcolo, per ciascun elemento di dati che si intende memorizzare nella memoria 100A, di una verifica di ridondanza ciclica (CRC) che ? memorizzata insieme ai dati nell?area di RAM 100A da verificare quando i dati sono letti dall?area di memoria RAM (sezioni di RAM 100A).
Ci? facilita la conservazione dell?integrit? dei dati durante i processi di lettura/scrittura, contrastando anche nel contempo un ribaltamento di bit indesiderato nelle sezioni di RAM 100A.
Come indicato, le unit? di elaborazione 101, 102, ?, 10N possono essere configurate vantaggiosamente per ricevere un segnale di sincronizzazione sync[1:N] comune ed effettuare un?elaborazione parallela mutuamente indipendente dei segnali dati di sensore di ingresso SD (eventualmente come pre-elaborati nei blocchi di acquisizione di dati 121, 122, ?, 12N) sincronizzati dal segnale di sincronizzazione sync[1:N] comune. A tal fine, la circuiteria di gestione di RAM, indicata con 100B, pu? comprendere un multiplexer di dati di ingresso 1006B controllato dal segnale di sincronizzazione sync[1:N] comune e configurato per ricevere segnali dati di sensore di ingresso e dirigere i segnali dati di sensore di ingresso individuali all?interno della circuiteria di gestione di RAM (vale a dire 1000B, 1002B, 1004B, 100A: si veda la Figura 4) per avere la sequenza di una fase di lettura (blocco 2000 nella Figura 5) e di una fase di scrittura (blocco 2002 nella Figura 5) applicate a essa individualmente.
Vantaggiosamente, la circuiteria di gestione di RAM 100B ? configurata per effettuare:
un?inizializzazione concorrente di -- tutte -- le sezioni di RAM 100A, e/o
una pulizia selettiva di -- singole -- sezioni di RAM 100A.
Si nota che, sebbene rappresentato qui come un?entit? separata per facilit? di spiegazione e di comprensione, il blocco circuitale controllore indicato con 1000B nella Figura 4 pu? essere in effetti incorporato nell?unit? di controllo ?principale? indicata con MCU nella Figura 1.
In una o pi? forme di attuazione, il controllore MCU pu? peraltro essere un elemento distinto dalle forme di attuazione.
Questo si applica anche in generale alla circuiteria controllata indicata qui con AB: come indicato, sebbene in tutta la descrizione si sia fatto riferimento a titolo di esempio al fatto di controllare sistemi airbag, una o pi? forme di attuazione non sono limitate a tale uso possibile.
In generale, un sistema come qui discusso comprende in effetti almeno un sensore SD configurato (per esempio mediante una connessione a blocchi di acquisizione di dati di sensore come 121, 122, ?, 12N) per produrre segnali dati di sensore di ingresso che sono applicati a un circuito 10 come discusso precedentemente comprendente un insieme di unit? di elaborazione 101, 102, ?, 10N configurate per effettuare un?elaborazione (digitale) parallela dei segnali dati di sensore di ingresso e produrre segnali dati di uscita come y(n) in funzione di valori correnti e passati dei segnali dati di sensore SD.
Un sistema come qui discusso (si veda la Figura 1, per esempio) comprende una circuiteria di attuazione (si veda, di nuovo nella Figura 1, il blocco AB accoppiato al circuito 10 per ricevere da esso i segnali di stato di armamento AS ricavati dai segnali y(n)) configurata per essere azionata in funzione dei segnali dati di uscita y(n) prodotti dalle unit? di elaborazione 101, 102, ?, 10N.
Per esempio, il sensore S pu? essere un rilevatore cinematico per automotive configurato per produrre segnali dati di sensore di ingresso DS in funzione di un movimento del veicolo, e la circuiteria di attuazione AS pu? comprendere una circuiteria di accensione dell?airbag AB configurata per produrre un dispiegamento dell?airbag in risposta al fatto che i segnali dati di uscita y(n) prodotti dalle unit? di elaborazione 101, 102, ?, 10N sono indicativi di una variazione della velocit? del veicolo (che pu? richiedere l?azionamento dell?airbag).
Le designazioni seguenti si applicano ai blocchi circuitali visibili nella Figura 6:
501 regolatore buck di sistema,
502 regolatore boost di sistema,
503 regolatore boost con rapporto di scambio (ER, ?Exchange Ratio?),
504 regolatore a bassa caduta (?low-dropout?) (V5), 505 ingresso batteria e risveglio (?wake up?),
506 regolatore buck di VCC (alimentazione)
507 watchdog,
508 memoria non volatile (NVM, ?Non-Volatile Memory?), 509 diagnostica di polarizzazione e ADC,
510 oscillatori e monitoraggio,
511 dispositivi di pilotaggio (?driver?) low-side (LS) di uscita non specializzata (GPO, ?General Purpose Output?),
512 interfaccia (I/F) di rete di interconnessione locale (LIN, ?Local Interconnect Network?),
513 configurazione e controllo globale,
514 configurazione e controllo dei sensori remoti, 515 dispositivi di pilotaggio di dispiegamento (AB nella Figura 1) e regolatori per FET di sicurezza high-side (HS); questi possono essere dei MOSFET di potenza usati per alimentare i dispositivi di pilotaggio di dispiegamento nelle applicazioni per airbag,
516 I/F sensori DC, e
517 I/F sensori remoti.
Una possibile integrazione di un circuito 10 come discusso precedentemente entro il quadro di un circuito di controllo per airbag indicato nel suo complesso con 500 nella Figura 6 ? tuttavia puramente esemplificativa e non limitativa delle forme di attuazione.
Un circuito 10 come qui discusso si presta a essere applicato, in generale, a contesti di uso in cui segnali dati di sensore di ingresso come SD sono applicati alle unit? di elaborazione 101, 102, ?, 10N nel circuito 10, con la circuiteria di gestione di RAM 100B attivata per gestire le sezioni di RAM 100A indipendentemente le une dalle altre effettuando la sequenza di una fase di lettura (2000 nella Figura 5) e di una fase di scrittura (2002 nella Figura 5).
Le unit? di elaborazione sono cos? abilitate a effettuare un?elaborazione parallela di segnali dati di sensore di ingresso e a produrre segnali dati di uscita y(n) in funzione di valori correnti, x(n), e di valori passati, x(n-K), ?, x(n-(K-1), X(n-1), dei segnali dati di sensore SD.
Un?implementazione basata su FF standard di un dispositivo come rappresentato a titolo di esempio nella Figura 1 pu? comportare un?occupazione dell?area per la logica di circa 0,884 mm<2>.
A titolo di confronto, un dispositivo basato su RAM qui discusso (area della RAM pi? controllore associato e caratteristica di test incorporato (?built-in test?) ? MBIST) pu? avere un?occupazione dell?area per la logica ridotta a 0,320 mm<2 >(quando si usa una tecnologia BCD9SL 8.848 Kb come disponibile con l?azienda richiedente).
Si nota che, per una dimensione di memoria elevata, una tale implementazione basata su RAM facilita un risparmio dell?area logica rispetto a implementazioni con flip-flop.
Un possibile rischio di rendere pi? complessa la gestione e di dare verosimilmente origine a effetti collaterali pu? essere evitato efficacemente facendo ricorso a una particolare implementazione come rappresentato a titolo di esempio nella Figura 4.
In tal modo, un?architettura come qui discusso non introduce una latenza di elaborazione e un costo operativo dell?area per la logica.
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto ? stato descritto, puramente a titolo di esempio, senza uscire dall?ambito di protezione.
L?ambito di protezione ? definito dalle rivendicazioni annesse.
Claims (10)
1. Circuito (10), comprendente:
un insieme di unit? di elaborazione (101, 102, ?, 10N) configurate per effettuare un?elaborazione parallela di segnali dati di sensore di ingresso (SD; 121, 122, ?, 12N) e produrre segnali dati di uscita (y(n)) in funzione di valori correnti ((x(n)) e passati (x(n-K), ?, x(n-(K-1), X(n-1)) di detti segnali dati di sensore (SD),
una circuiteria di memoria ad accesso casuale, RAM (100) configurata (1006B) per memorizzare detti segnali dati di sensore, la circuiteria RAM (100) comprendendo un insieme di sezioni di RAM (100A),
una circuiteria di gestione di RAM (100B) comprendente un circuito di memoria tampone (1002B) cos? come un circuito controllore (1000B) configurato per gestire le sezioni di RAM nell?insieme di sezioni di RAM (100A) indipendentemente le une dalle altre mediante sequenze di:
una fase di lettura (2000), durante la quale valori passati di detti segnali dati di sensore (SD) letti dalle sezioni di RAM nell?insieme di sezioni di RAM (100A) sono memorizzati in detto circuito di memoria tampone (1002B) e sono resi disponibili a detto insieme di unit? di elaborazione (101, 102, ?, 10N), e
una fase di scrittura (2002), durante la quale valori correnti di detti segnali dati di sensore (SD) sono scritti nelle sezioni di RAM nell?insieme di sezioni di RAM (100A) sovrascrivendo in esse i valori passati di detti segnali dati di sensore (SD) memorizzati nel circuito di memoria tampone (1002B) durante la fase di lettura (2000).
2. Circuito (10) secondo la rivendicazione 1, in cui il circuito controllore (1000B) ? configurato per:
produrre segnali di indirizzo (A) per l?accesso alle sezioni di RAM nell?insieme di sezioni di RAM (100A), e produrre (2004), in risposta a detta fase di scrittura (2002), segnali di indirizzo (A) aggiornati per l?accesso alle sezioni di RAM nell?insieme di sezioni di RAM (100A).
3. Circuito (10) secondo la rivendicazione 1 o la rivendicazione 2, in cui la circuiteria di gestione di RAM (100B) comprende una circuiteria di calcolo e di verifica di codice di ridondanza ciclica, CRC (1004B) accoppiata all?insieme di sezioni di memoria RAM (100A) e configurata per:
produrre codici CRC per i segnali dati di sensore scritti nell?insieme di sezioni di memoria RAM (100A), in cui i codici CRC sono accoppiati e memorizzati insieme a rispettivi segnali dati di sensore scritti nell?insieme di sezioni di RAM (100A),
effettuare un?elaborazione di CRC dei segnali dati di sensore letti dalle sezioni di RAM nell?insieme di sezioni di RAM (100A).
4. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui
le unit? di elaborazione (101, 102, ?, 10N) nell?insieme di unit? di elaborazione sono configurate per ricevere un segnale di sincronizzazione (sync[1:N]) comune ed effettuare un?elaborazione parallela mutuamente indipendente dei segnali dati di sensore di ingresso (SD; 121, 122, ? ,12N) sincronizzati dal segnale di sincronizzazione (sync[1:N]) comune, e
la circuiteria di gestione di RAM (100B) comprende un multiplexer di dati di ingresso (1006B) controllato da detto segnale di sincronizzazione (sync[1:N]) comune e configurata per ricevere segnali dati di sensore di ingresso (xn_se[1:N}) e per dirigere segnali dati di sensore di ingresso individuali nei segnali dati di sensore di ingresso ricevuti (xn_se[1:N}) all?interno della circuiteria di gestione di RAM (1000B, 1002B, 1004B, 100A) per avere detta sequenza di una fase di lettura (2000) e di una fase di scrittura (2002) applicate individualmente a essa.
5. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui la circuiteria di gestione di RAM (100B) ? configurata per effettuare almeno una tra:
un?inizializzazione concorrente di tutte le sezioni di RAM (100A) nella circuiteria di RAM (100), e/o
una pulizia selettiva di sezioni di RAM individuali (100A) nella circuiteria di RAM (100).
6. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui detta elaborazione parallela di segnali dati di sensore di ingresso (SD; 121, 122, ?, 12N) comprende un?elaborazione di media mobile di segnali dati di sensore di ingresso (SD; 121, 122, ?, 12N) su una finestra di tempo.
7. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui il circuito ? implementato come un circuito integrato.
8. Sistema, comprendente
almeno un sensore (SD) configurato (121, 122, ?, 12N) per produrre segnali dati di sensore di ingresso,
un circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, il circuito (10) comprendendo un insieme di unit? di elaborazione (101, 102, ?, 10N) configurate per effettuare un?elaborazione parallela di detti segnali dati di sensore di ingresso (SD; 121, 122, ?, 12N) e produrre segnali dati di uscita (y(n)) in funzione di valori correnti e passati di detti segnali dati di sensore (SD), e
una circuiteria di attuazione (AB) accoppiata (AS) a detto circuito (10) e configurata per essere azionata in funzione dei segnali dati di uscita (y(n)) prodotti da detto insieme di unit? di elaborazione (101, 102, ?, 10N).
9. Sistema secondo la rivendicazione 8, in cui: l?almeno un sensore (S) comprende un rilevatore cinematico per automotive (S) configurato per produrre segnali dati di sensore di ingresso (DS) in funzione di un movimento del veicolo, e
la circuiteria di attuazione (AS) accoppiata a detto circuito (10) comprende una circuiteria di accensione dell?airbag (AB) configurata per produrre un dispiegamento dell?airbag in risposta al fatto che detti segnali dati di uscita (y(n)) prodotti da detto insieme di unit? di elaborazione (101, 102, ?, 10N) sono indicativi di una variazione della velocit? del veicolo.
10. Procedimento di funzionamento di un circuito (10) secondo una qualsiasi delle rivendicazioni da 1 a 7 o di un sistema secondo una delle rivendicazioni 8 e 9, il procedimento comprendendo:
applicare segnali dati di sensore di ingresso (SD) a detto insieme di unit? di elaborazione (101, 102, ?, 10N) nel circuito (10),
attivare detta circuiteria di gestione di RAM (100B) per gestire le sezioni di RAM nell?insieme di sezioni di RAM (100A) indipendentemente le une dalle altre effettuando detta sequenza di una fase di lettura (2000) e di una fase di scrittura (2002), in cui dette unit? di elaborazione (101, 102, ?, 10N) effettuano un?elaborazione parallela di segnali dati di sensore di ingresso (SD; 121, 122, ?, 12N) e producono segnali dati di uscita (y(n)) in funzione di valori correnti (x(n)) e passati (x(n-K), ?, x(n-(K-1), X(n-1)) di detti segnali dati di sensore (SD).
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