HU208752B - Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines - Google Patents
Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines Download PDFInfo
- Publication number
- HU208752B HU208752B HU278491A HU278491A HU208752B HU 208752 B HU208752 B HU 208752B HU 278491 A HU278491 A HU 278491A HU 278491 A HU278491 A HU 278491A HU 208752 B HU208752 B HU 208752B
- Authority
- HU
- Hungary
- Prior art keywords
- unit
- input
- line
- output
- lines
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
A találmány tárgya rendszertechnikai elrendezés multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolására, amelynek vonalillesztő egysége (1), órajelvonalillesztő és jelformáló egysége (8) van. A vonalillesztő egység (1) nszámú bemeneti vonalára (101) vizsgálni kívánt áram- kör maximum n-számú vonala az órajelvonalillesztő és jelformáló egység (8) első bemenetére (801) első órajel (CP1), a második bemenetére (802) második órajel (CP2) csatlakozik. A vonalillesztő egység (1) n-számú kimeneti vonala (102) adattároló egység (2) és trigger egység (5) n-számú bemeneti vonalára (201, HU 208 752 B A leírás terjedelme: 8 oldal (ezen belül 2 lap ábra)Field of the Invention The present invention relates to a system engineering arrangement for storing selected words of logical status sequences appearing on multiplex lines, having a line adapter unit (1), a clock line adapter, and a signal shaping unit (8). The maximum line n of the current circuit to be tested on the input line (1) of the line adapter unit (1) (101) is the first clock signal (CP1) of the first input (801) of the clock line adapter and signal shaping unit (8), and the second clock (802) of its second input (802). CP2). Line n (1) output line (102) for line storage unit (2) and trigger unit (5) for n-number input line (201, HU 208 752 B Scope of description: 8 pages (including 2 pages))
Description
A találmány tárgya rendszertechnikai elrendezés multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolására, amely előnyösen logikai állapotanalizátorokban alkalmazható.BACKGROUND OF THE INVENTION The present invention relates to a system arrangement for storing selected words of logical state sequences appearing on multiplex mode lines, which is preferably used in logical state analyzers.
A mikroprocesszorok fejlődésével egyre nagyobb címtartományú és egyre szélesebb adatszavó áramkörök jelentek meg. Ezek a nagy számú jelek az integrált áramkörök igen sok kivezetését tették szükségessé, amelyek sokvonalas sínrendszer segítségével vezethetők a különféle memória és periféria áramkörökhöz, ami bonyolult és költséges. A vonalak számának csökkentése érdekében a gyakorlatban elterjedten alkalmazzák azt a megoldást, amelynél a különböző funkciójú jeleket azonos vonalakon adják ki és a vonal pillanatnyi (aktuális) funkcióját) egy vagy több kontrolljel segítségével jelzik. Ezt a működési módot multiplex üzemmódnak nevezzük. Általánosan elterjedt megoldás az, amikor multiplex üzemmód esetén egy vonalon két különböző funkciójú jelet adnak ki. Pl. egy mikroprocesszor egy egy gépi ciklusa alatt a cím- és adatjelek időben eltolva, azonos vonalakon jelenhetnek meg.As microprocessors evolve, data addressing circuits with larger address ranges and wider ranges have emerged. These large numbers of signals required a large number of terminals for integrated circuits, which can be routed to a variety of memory and peripheral circuits using a multi-track bus system, which is complicated and costly. In order to reduce the number of lines, the solution whereby signals of different functions are output on the same lines and the instantaneous (current) function of the line is represented by one or more control signals is widely used in practice. This mode of operation is called multiplex mode. A common solution is to multiplex two outputs of different functions on a single line. For example, during a machine cycle of a microprocessor, address and data signals may be shifted in time on the same lines.
A multiplex üzemmódú vonalak vizsgálatához annyi csatornás mérőműszerre (logikai állapotanalizátorra) van szükség, ahány féle jel van. Pl. ha egy mikroprocesszornak 16 cím- és 8 adatvonala van és ebből 8 címvonal és 8 adatvonal 8 multiplex üzemmódú vonalon van kiadva, akkor ehhez minimum 24 csatorna szükséges. Ilyen ismert megoldás kerül alkalmazásra az EMG-19690 típusszámú „Logikai állapotanalizátor” és annak kiegészítő EMG-19692 típusszámú „8085 Modul”-jában, amelyek együtt a 8085-ös alapú mikroszámítógépek bemérésére, funkcionális vizsgálatára és programjaik hibakeresésére szolgálnak. Az összeállítás alkalmas arra, hogy a mikroprocesszor cím- és adatvonalainak kijelölt állapotait eltárolja. Ennek a megoldásnak a hiányossága, hogy külön illesztő modul szükséges, amely a 16 címvonalat és a 8 adatvonalat egy fázisban, egymás mellé rendeli és 24 csatornán továbbítja a logikai állapotanalizátor felé.Multiplexing lines require as many channel meters (logic state analyzers) as many types of signals. For example, if a microprocessor has 16 address lines and 8 data lines, of which 8 address lines and 8 data lines are output on 8 multiplex lines, a minimum of 24 channels is required. Such a known solution is used in the EMG-19690 "Logical Status Analyzer" and its complementary EMG-19692 "8085 Module", which together serve to measure, functional test, and debug 8080-based microcomputers. The assembly is capable of storing selected states of the microprocessor's address and data lines. The disadvantage of this solution is that a separate interface module is required which assigns the address line 16 and the data line 8 in one phase, side by side and transmits it to the logical state analyzer via 24 channels.
Ugyancsak a technikai szintet képviseli a HU 201 412 lajstromszámú, „Rendszertechnikai elrendezés logikai állapotsorozatok összetett kijelöléssel kiválasztott szavainak eltárolására” c. szabadalmi leírásban ismertetett megoldás, amely nagy számú triggerképzést, az állapotsorozatok igen változatos kijelölésének megvalósítását, és az így kiválasztott nagyszámú szó állapotának eltárolását teszi lehetővé. A 16 cimvonal és a 8 adatvonal két órajelnél van tárolva és ilyenkor mindegyik órajelnél lehet triggert képezni minimum 16 vizsgált csatornán. Ennek a megoldásnak viszont az a hiányossága, hogy a két egymást követő szóból nem lehet eredő triggert előállítani.It also represents the technical state of the art in HU 201 412, entitled "System layouts for storing words selected by complex assignment in logical status sequences". The solution described in the patent, which allows a large number of trigger trainings, a very diverse selection of state sequences, and storage of the state of a large number of words so selected. The address line 16 and the data line 8 are stored at two clock signals, in which case each clock signal can be triggered on at least 16 examined channels. However, this solution has the disadvantage that it is not possible to produce a trigger from two consecutive words.
A találmány célul tűzte ki az ismert megoldások hiányosságainak megszüntetését és olyan rendszertechnikai elrendezés létrehozását, amely multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolását teszi lehetővé és amelynél csak annyi vizsgáló csatornára van szükség, ahány jelvonala van a vizsgálni kívánt áramkörnek. (Pl. az előzőekben ismertetett 16 címvonallal és 8 adatvonallal rendelkező mikroprocesszornál minimum 16 csatornára). A találmány szerinti megoldás azon a felismerésen alapul, hogy ha a vizsgálandó vonalak különböző funkciójú állapotát a rendelkezésre álló vagy elő2It is an object of the present invention to overcome the drawbacks of the prior art and to provide a system layout that allows the storage of selected words of logical status sequences appearing on multiplex lines and which requires only as many test channels as the signal circuit to be tested. (For example, for a microprocessor with 16 address lines and 8 data lines, as described above, for a minimum of 16 channels). The present invention is based on the recognition that if the various function states of the lines to be examined are available or available.
HU 208 752 Β állított két órajellel mintavételezzük és a multiplex üzemmódú vonalak mindkét funkciójú állapotában adattároló egységben tároljuk a mintavételezett jeleket, mégpedig órajelfeldolgozó egységgel kijelölt egyik ún. Slave órajellel a korábbi állapotot, a másik, ún. Master órajellel a későbbi állapotot, de csak akkor döntjük el, hogy szükség volt-e a mintavételezett jelek tárolására, amikor mindkét funkcióját megvalósította, azaz a vizsgálandó vonalakon korábbi időpontban megjelenő jeleket tároljuk az adattároló egységben és összegző egységen és címszinkronizáló egységen keresztül kijelöljük az adattároló egység következő címét, majd az adattároló egység új címére tároljuk a vizsgálandó vonalakon későbbi időpontban megjelenő jeleket és a digitális késleltetéssel azonos időpontban megjelenő korábbi állapot és későbbi állapot triggereinek alapján a triggerkiértékelő egységgel eldöltjük, hogy az utolsó két tárolásra szükség volt-e, s ha igen, akkor az adattároló egység következő címét jelöljük ki, ha nem, akkor az adattároló egység előző címét és ilymódon a multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolására a vizsgálandó áramkör jelvonalával megegyező számú vizsgáló csatornával, egyszerű felépítésű áramkörökkel valósítható meg.GB 208 752 Β is sampled with two clock signals and stored in a data storage unit in both functions of the multiplex lines, in one of the so-called clock processing units. Slave clock is the previous state, the other, so-called. Master clock for future status, but only to decide if the sampled signals were to be stored when both of its functions were accomplished, i.e. storing earlier signals appearing on the lines to be examined in the data storage unit and assigning the data storage unit through a summation unit and address synchronization unit the next address, and then storing at a later date the signals appearing on the lines to be examined at a new address of the data storage unit, and based on the triggers of the previous and subsequent states appearing at the same time as the digital delay, the trigger evaluation unit selecting the next address of the storage unit; if not, storing the previous address of the storage unit and thus storing selected words of logical status sequences appearing on multiplex lines This can be achieved by using the same number of test channels as the signal line of the circuit under test, using simple circuits.
A találmány tárgya tehát rendszertechnikai elrendezés multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolására, amelynek n-számú bemeneti vonallal és n-számú kimeneti vonallal rendelkező vonalillesztő egysége, első és második bemenettel rendelkező órajelvonalillesztő és jelformáló egysége van. A vonalillesztő egység n-számú bemeneti vonalára vizsgálni kívánt áramkör maximum n-számú vonala, az órajelvonalillesztő és jelformáló egység első bemenetére első órajel, a második bemenetére második órajel csatlakozik. A vonalillesztő egység n-számú kimeneti vonala adattároló egység és trigger egység n-számú bemeneti vonalára, bemenete az adattároló egység bemenetére, az adattároló egység bekimeneti vonalai a trigger egység, gyorsvezérlő egység, valamint vezérlő és kiértékelő egység be- kimeneti vonalaira, a trigger egység bemenete a gyorsvezérlő egység első bemenetére van kötve. A rendszertechnikai elrendezésre jellemző, hogy a vonalillesztő egység és az adattároló egység bemenete címszinkronizáló egység második bemenetére és órajelfeldolgozó egység első kimenetére, az adattároló egység bemeneti vonalai a címszinkronizáló egység kimeneti vonalaira és öszszegző egység bemeneti vonalaira csatlakoznak. Az adattároló egység, a trigger egység, a gyorsvezérlő egység, valamint a vezérlő és kiértékelő egység bekimeneti vonalai triggerkiértékelő egység és az órajelfeldolgozó egység be- kimeneti vonalaira, a címszinkronizáló egység bemeneti vonalai az összegző egység kimeneti vonalaira, első bemenete az órajelfeldolgozó egység negyedik bemenetére és a gyorsvezérlő egység második bemenetére van kötve. Az összegző egység kimenete a vezérlő és kiértékelő egység bemenetére, bemenete a triggerkiértékelő egység első kimenetére, a trigger egység bemenete és a gyorsvezérlő egység első bemenete a triggerkiértékelő egység bemenetére és az órajelfeldolgozó egység harmadik kimenetére, a trigger egység x-számú kimeneti vonala digitális késleltető egység x-számú bemeneti vonalára és a triggerkiértékelő egység x-számú első bemeneti vonalára csatlakozik. A digitális késleltető egység x-számú kimeneti vonala a triggerkiértékelő egység x-számú második bemeneti vonalára, bemenete az órajelfeldolgozó egység második kimenetére, a triggerkiértékelő egység második kimenete a gyorsvezérlő egység második bemenetére van kötve. Az órajelvonalillesztő és jelformáló egység első kimenete az órajelfeldolgozó egység harmadik bemenetére, második kimenete az órajelfeldolgozó egység második bemenetére, az órajelfeldolgozó egység első bemenete pedig a gyorsvezérlő egység első kimenetére csatlakozik.The present invention therefore relates to a system arrangement for storing selected words of logical status sequences appearing on multiplexed lines having a line interface unit having n input lines and n output lines, clock line interface and signal shaping units having first and second inputs. The maximum number of lines of the circuit to be tested on the n-line input line of the line interface unit is connected to the first input of the clock line adapter and signal-forming unit with a first clock signal and a second input with a second clock signal. Line adapter output line n to input line and trigger unit input lines, input to data storage unit input, data storage unit input lines to trigger unit, quick control unit and control and evaluation unit input lines, trigger unit input is connected to the first input of the quick control unit. The system layout is characterized by the input of the line adapter and the data storage unit to the second input of the address synchronization unit and the first output of the clock processing unit, the input lines of the data storage unit being connected to the output lines of the address synchronization unit. The input lines of the data storage unit, the trigger unit, the quick control unit and the control and evaluation unit to the output lines of the trigger evaluation unit and the clock processing unit, the inputs lines of the address synchronization unit to the summing unit output lines, the first input to the clock input unit connected to the second input of the quick control unit. The output of the summing unit to the input of the control and evaluation unit, the input to the first output of the trigger unit, the input of the trigger unit and the first input of the control unit to the input of the trigger unit and the third output of the clock processing unit. It is connected to the x input line and to the x input first input line of the trigger evaluation unit. The digital delay unit output line x is connected to the second input line x of the trigger evaluation unit, its input is connected to the second output of the clock processing unit, and the second output of the trigger evaluation unit is connected to the second input of the quick control unit. The first output of the clock line matching and signal forming unit is connected to the third input of the clock processing unit, the second output to the second input of the clock processing unit, and the first input of the clock processing unit to the first output of the quick control unit.
A találmány szerinti megoldást részletesebben rajzok alapján ismertetjük, amelyek a következők: az 1. ábra a találmány szerinti rendszertechnikai elrendezés tömbvázlatát, a 2. ábra a találmány szerinti rendszertechnikai elrendezés működésének megértését elősegítő idődiagramot ábrázolja.Detailed Description of the Invention The present invention will be described in more detail with reference to the drawings, in which: Figure 1 is a block diagram of a system layout according to the invention; Figure 2 is a time diagram for understanding the operation of the system layout according to the invention.
Az 1. ábra a találmány szerinti rendszertechnikai elrendezés látható, amelynek n-számú 101 bemeneti vonallal és n-számú 102 kimeneti vonallal rendelkező 1 vonalillesztő egysége, első és második 801, 802 bemenettel rendelkező 8 órajelvonalillesztő és jelformáló egysége van.Figure 1 illustrates a system arrangement according to the invention having a line interface unit 1 having n input lines 101 and n output lines 102, and a clock line interface and signal shaping unit 8 having first and second inputs 801,802.
Az 1 vonalillesztő egység n-számú 101 bemeneti vonalára vizsgálni kívánt áramkör maximum n-számú vonala, a 8 órajelvonalillesztő és jelformáló egység első 801 bemenetére első CP1 órajel, a második 802 bemenetére második CP2 órajel csatlakozik. Az 1 vonalillesztő egység n-számú 102 kimeneti vonala a 2 adattároló egység és 5 trigger egység n-számú 201,502 bemeneti vonalára, 103 bemenete a 2 adattároló egység 204 bemenetére, a 2 adattároló egység 203 be- kimeneti vonalai az 5 trigger egység, 10 gyorsvezérlő egység, valamint 11 vezérlő és kiértékelő egység 504, 1004, 1101 be-kimeneti vonalaira, az 5 trigger egység 501 bemenete a 10 gyorsvezérlő egység első 1003 bemenetére van kötve. A rendszertechnikai elrendezésre jellemző, hogy az 1 vonalillesztő egység és a 2 adattároló egység 103, 204 bemenete 3 címszinkronizáló egység második 304 bemenetére és 9 órajelfeldolgozó egység első 905 kimenetére, a 2 adattároló egység 202 bemeneti vonalai a 3 címszinkronizáló egység 301 kimeneti vonalaira és 4 összegző egység 402 bemeneti vonalaira csatlakoznak. A 2 adattároló egység, az 5 trigger egység, a 10 gyorsvezérlő egység, valamint a 11 vezérlő és kiértékelő egység 203, 504, 1004, 1101 be- kimeneti vonalai 7 triggerkiértékelő egység és a 9 órajelfeldolgozó egység 706, 904 be- kimeneti vonalaira, a 3 címszinkronizáló egység 302 bemeneti vonalai a 4 összegző egység 401 kimeneti vonalaira, első 303 bemenete a 9 órajelfeldolgozó egység negyedik 908 bemenetére és a 10 gyorsvezérlő egység második 1002 kimenetére van kötve. A 4 összegző egység 403 kimenete all vezérlő és kiértékelő egység 1002 bemeneté3The maximum number of lines of the circuit to be tested on the n-line input line 101 of the line adapter 1 is connected to the first input 801 of the clock line matching and signal-forming unit 8 and a second CP2 to the second input 802. Line adapter 1 has output n number 102 for input node 201,502 of data storage unit 2 and trigger unit 5, input 103 for input 204 of data storage unit 2, input line 203 of data storage unit 2 for trigger unit 10, quick control unit 10 The input 501 of the trigger unit 5 is connected to the first input 1003 of the quick control unit 10 and the input and output lines 504, 1004, 1101 of the control and evaluation unit 11. The system layout is characterized by the inputs 103, 204 of line adapter 1 and data storage unit 2 to second inputs 304 of address synchronization unit 3 and first outputs 905 of clock processing unit 9, input lines 202 of data storage unit 2 to output lines 301 and 4 of address synchronization unit are connected to the input lines of unit 402. The input lines 203, 504, 1004, 1101 of the data storage unit 2, the trigger unit 5, the quick control unit 10 and the control and evaluation unit 11 to the input lines 706, 904 of the trigger unit 7 and the clock processing unit 9, respectively. The input lines 302 of the address synchronization unit 3 are connected to the output lines 401 of the summing unit 4, the first input 303 is connected to the fourth input 908 of the clock processing unit 9 and the second output 1002 of the quick control unit 10. Output 403 of summing unit 4 is input 1002 of all control and evaluation unit
HU 208 752 Β re, 404 bemenete a 7 triggerkiértékelő egység első 704 kimenetére, az 5 trigger egység 501 bemenete és a 10 gyorsvezérlő egység első 1003 bemenete a 7 triggerkiértékelő egység 701 bemenetére és a 9 órajelfeldolgozó egység harmadik 907 kimenetére, az 5 trigger egység x-számú 503 kimeneti vonala 6 digitális késleltető egység x-számú 601 bemeneti vonalára és a 7 triggerkiértékelő egység x-számú első 702 bemeneti vonalára csatlakozik. A 6 digitális késleltető egység x-számú 602 kimeneti vonala a 7 triggerkiértékelő egység xszámú második 703 bemeneti vonalára, 603 bemenete a 9 órajelfeldolgozó egység második 906 kimenetére, a 7 triggerkiértékelő egység második 705 kimenete a 10 gyorsvezérlő egység második 1005 második bemenetére van kötve. A 8 órajelvonalillesztő és jelformáló egység első 803 kimenete a 9 órajelfeldolgozó egység harmadik 903 bemenetére, második 804 kimenete a 9 órajelfeldolgozó egység második 902 bemenetére, a 9 órajelfeldolgozó egység első 901 bemenete pedig a 10 gyors vezérlő egység első 1001 kimenetére csatlakozik.EN 208,752,, input 404 to first output 704 of trigger unit 7, input 501 of trigger unit 5 and first input 1003 of control unit 10 to input 701 of trigger unit 7 and third output 907 of clock processor unit 9, trigger unit x output line 503 is connected to x input line 601 of digital delay unit 6 and x first input line 702 of trigger evaluation unit 7. Output line 602 of digital delay unit 6 is connected to second input line 703 of trigger evaluation unit 7, input 603 to second output 906 of clock processing unit 9, second output 705 of trigger evaluation unit 7 to second second input 1005 of quick control unit 10. The first output 803 of the clock line adapter 8 is connected to the third input 903 of the clock processing unit 9, the second output 804 to the second input 902 of the clock processing unit 9 and the first input 901 of the clock processing unit 9.
A találmány szerinti rendszertechnikai elrendezés működése az 1. és a 2. ábra alapján a következő:The operation of the system arrangement according to the invention according to Figures 1 and 2 is as follows:
Kiválasztjuk a vizsgálni kívánt áramkör maximum n-számú vonalát és azokat az 1 vonalillesztő egység n-számú 101 bemeneti vonalára csatlakoztatjuk. A 8 órajelvonalillesztő és jelformáló egység első 801 bemenetére az első CP1 órajelet, második 802 bemenetére a második CP2 órajelet csatlakoztatjuk, amelyekkel a vizsgálni kívánt vonalak két különböző funkciójú állapotában mintavételezhetünk.A maximum of n lines of the circuit to be tested are selected and connected to the n-line input line 101 of the line adapter 1. The first input 801 of the clock line matching and signal forming unit 8 is connected to the first input of CP1, and the second input of CP2 to the second input of 802, which are used to sample two different functions of the lines to be tested.
A továbbiakban egy vizsgáló cikluson belül a korábbi időpontban megjelent órajelet Slave órajelnek, a későbbi időpontban megjelent órajelet Master órajelnek nevezzük. A 9 órajelfeldolgozó egységgel jelöljük ki, hogy az első CP1 órajel és' a második CP2 órajel közül melyiket használjuk Slave és melyiket Master órajelként. A 2. ábra szerint a 8 órajelvonalillesztő és jelformáló egység második 802 bemenetére csatlakozó második CP2 órajelet tekintjük Slave és az első 801 bemenetére csatlakozó első CP1 órajelet Master órajelnek. A mérés az 5 trigger egység és a 7 triggerkiértékelő egység beállításával kezdődik. Az 5 trigger egység az 501 bemenetére és n-számú 502 bemeneti vonalára érkező, összesen (n+l)-számú jelből x-számú 503 kimeneti vonalán x-számú triggert képez mind a Slave, mind a Master órajelre mintavételezett jelekből. Ezeket a felhasználó által kiválasztott triggereket kell az 5 trigger egységben kijelölni.Hereinafter, the clock at an earlier time within a test cycle is called the Slave clock and the clock at a later time is called the Master clock. Use the clock processing unit 9 to determine which of the first CP1 clock and the second CP2 clock is used as a Slave and which is the Master clock. Referring to FIG. 2, a second CP2 clock connected to the second input 802 of the clock adapter 8 is considered a Slave and a first CP1 connected to the first input 801 is considered a master clock. The measurement begins by setting the trigger unit 5 and the trigger evaluation unit 7. The trigger unit 5 generates an x number of triggers from both the slave and master clock signals from its (50 +) input lines 501 and its input line 502, out of a total number of (n + 1) signals on its x output line 503. These user-selected triggers must be selected in the trigger unit 5.
A 7 triggerkiértékelő egység a 701 bemenetén, az x-számú első 702 bemeneti vonalán és az x-számú második 703 bemeneti vonalán levő, összesen (2.X+1)számú jelből eldönti, hogy a Slave és a Master órajelre mintavételezett jeleket a 2 adattároló egységnek kell-e tárolni. Ezt az eredményt az első 704 kimenetén jelzi a 4 összegző egység felé, a második 705 kimenetén megjelenő jel pedig a tárolás végét jelzi.The trigger estimator 7 determines from the total number of (2.X + 1) signals at input 701, first input line 702, and second input line 703 of x, that the Slave and Master clock signals are sampled by 2. or storage unit. This result is signaled at the first output 704 towards the summing unit 4 and the signal at the second output 705 indicates the end of storage.
A 9 órajelfeldolgozó egység három olyan lényeges jelet állít elő, amelyek a találmány szerinti rendszertechnikai elrendezés működése szempontjából meghatározóak, éspedig:The clock processor 9 generates three essential signals that are critical to the operation of the system arrangement of the invention, namely:
- az első 905 kimenetén mind a Slave, mind a Master órajel hatására megjelenik egy-egy órajel, amely mintavételezésre tárolásra szolgál,- the output of the first 905 displays both the Slave and the Master clock to provide a clock for sampling,
- a második 906 kimenetén minden Master órajel hatására megjelenik egy órajel, amely a képzett belső Master órajel,- at the output of the second 906, a clock signal is generated for each Master clock, which is the qualified master clock clock,
- a harmadik 907 kimenetén megjelenő jel azt jelzi, hogy utoljára Slave vagy Master órajel volt-e.- the signal at the third output of 907 indicates whether it was the last Slave or Master clock.
A tényleges mérés azzal kezdődik, hogy a 10 gyorsvezérlő egység második 1002 kimenetén megjelenő jellel alapállapotba állítja a 3 címszinkronizáló egység első 303 bemenetén keresztül annak 301 kimeneti vonalain levő címjeleket és a 9 órajelfeldolgozó egység negyedik 908 bemenetén keresztül annak harmadik 907 kimenetén megjelenő jelet. Ezután a mérés egy Slave órajelre indul és menete a 2. ábra alapján a következő:The actual measurement begins by resetting the signal from the first input 303 of the address synchronization unit via the signal output at the second output 1002 of the quick control unit 10 and the signal at its third output 907 via the fourth input 908 of the clock processing unit 9. The measurement then starts on a Slave clock and proceeds as follows in Figure 2:
A t időpontban a 8 órajelvonalillesztő és jelformáló egység második 802 bemenetén Slave órajelként használt második CP2 órajel hatására a vizsgálni kívánt áramkör maximum n-számú vonalának komparáit és mintavételezett állapota az 1 vonalillesztő egység nszámú 102 kimeneti vonalára kerül és így a mintavételezettjelek egyrészt beíródnak a 2 adattároló egységbe, másrészt eljutnak az 5 trigger egység n-számú 502 bemeneti vonalára. Ugyanakkor a Slave órajel hatására a 9 órajelfeldolgozó egység a harmadik 907 kimenetén jelzi, hogy utoljára Slave órajel volt. Az 5 trigger egység az 501 bemenetén és az n-számú 502 bemeneti vonalán levő jelekből x-számú trigger-feltételt vizsgál és az eredményt az x-számú 503 kimeneti vonalán jelzi. A 7 triggerkiértékelő egység a 701 bemenetén levő jel hatására az első 704 kimenetén megjelenő jellel jelzi, hogy a 2 adattároló egységnek a következő címét kell kijelölni. Ezt a kijelölést a 4 összegző egység a 402 bemeneti vonalam levő címjelek és a 404 bemenetén levő címnövelést - címcsökkenést jelző jel hatására elvégzi és az eredményt a 401 kimeneti vonalain a 3 címszinkronizáló egység 302 bemeneti vonalaira továbbítja.At time t, the second CP2 clock used as a Slave clock on the second input 802 of the clock adapter 8 generates a comparative and sampled state of the maximum n lines of the circuit to be tested on the output line 102 of the line adapter 1 and thus saves the sampled signals. on the other hand, they reach the input line 502 of the trigger unit 5. At the same time, the Slave clock causes the 9 clock processing unit to indicate on the third output 907 that it was the last Slave clock. The trigger unit 5 examines the trigger condition x from the signals at its input 501 and its input line 502 and reports the result at its output line 503. The trigger evaluation unit 7, by the signal on its input 701, indicates by a signal on its first output 704 that the next address of the data storage unit 2 must be selected. This assignment is made by the summing unit 4 by the address signals on the input line 402 and the address increase signal on the input 404 and transmits the result on the output lines 401 to the input lines 302 of the address synchronization unit 3.
A t+1 időpontban a Master órajel hatására az új cím a 3 címszinkronizáló egység 301 kimeneti vonalaira kerül. Ugyanakkor a t+1 időpontú Master órajel hatására a 6 digitális késleltető egység az 5 trigger egység x-számú 503 kimeneti vonalán megjelenő x-számú triggert eltárolja és x-számú 602 kimeneti vonalán keresztül a késleltetett triggereket a 7 triggerkiértékelő egység x-számú második 703 bemeneti vonalára továbbítja, valamint a vizsgálni kívánt áramkör maximum n-számú vonalának új állapota az 1 vonalillesztő egység n-számú 102 kimeneti vonalára kerül és a 2 adattároló egységbe a maximum n-számú vizsgált vonal új állapota beíródik.At time t + 1, the master clock causes the new address to be output to the output lines 301 of the address synchronization unit 3. However, upon the master clock at time t + 1, the digital delay unit 6 stores the x number of triggers appearing on the x-number 503 of the trigger unit 5 and delays the triggers via the x-number 602 of the second 703 of the trigger evaluation unit 7. and the new state of the maximum number of lines of the circuit to be tested is transmitted to the output line 102 of line adapter 1 and the new state of the maximum number of lines to be tested is written to the data storage unit 2.
A t+1 időpontú Master órajel hatására a 9 órajelfeldolgozó egység a harmadik 907 kimenetén jelzi, hogy utoljára Master órajel volt.As a result of the master clock at time t + 1, the clock processor 9 indicates at the third output 907 that it was the last master clock.
Az 5 trigger egység a maximum n-számú vizsgált vonal új állapotának trigger-feltételeit ismét vizsgálja és az n-számú eredményt az x-számú 503 kimeneti vonalán keresztül a 7 triggerkiértékelő egység x-számúThe trigger unit 5 re-examines the trigger conditions of the new state of the maximum number of test lines and the result n through the output line 503 of x is triggered by the trigger evaluation unit 7 at x
HU 208 752 Β első 702 bemeneti vonalára továbbítja. A 7 triggerkiértékelő egység x-számú második 703 bemeneti vonalán a t időpontban mintavételezett jelekből képzett triggerek, míg az x-számú első 702 bemeneti vonalán a t+1 időpontban mintavételezett jelekből képzett triggerek vannak. A 701 bemeneten levő jel azt jelzi, hogy a 7 triggerkiértékelő egység az így előállított 2.x számú jelet értékelje ki. Ha a 7 triggerkiértékelő egység a kiértékelést elvégezte és ennek az az eredménye, hogy az utolsó Slave és Master órajeleknél mintavételezett jeleket tárolni kell, akkor az első 704 kimenetén megjelenő címnövekedést - címcsökkenést kijelölő jellel azt jelzi, hogy a 2 adattároló egység következő címét kell kijelölni, ellenkező esetben az első 704 kimenetén megjelenő jel azt jelzi, hogy a 2 adattároló egység előző címét kell kijelölni. Ezt a kijelölést a 4 összegző egység elvégzi és a t+2 időpontban bejövő Slave órajel hatására az új cím a 3 címszinkronizáló egység 301 kimeneti vonalaira kerül. így a t+2 időpontban bejövő Slave órajel hatására a 2 adattároló egységnek vagy ugyanaz a cím van kijelölve, mint a t időpont után vagy a kettővel következő.EN 208 752 Β to the first 702 input line. The trigger evaluation unit 7 has triggers formed from signals sampled at time t at the second input line 703, and triggers formed from signals sampled at time t + 1 at the first input line 702 at the number x. The signal at input 701 indicates that the trigger evaluation unit 7 is evaluating the signal 2.x thus produced. If the trigger evaluation unit 7 has completed the evaluation and results in the need to store the sampled signals at the last Slave and Master clock signals, then the address gain appearing on the first output 704 indicates that the next address of the data storage unit 2 must be selected, otherwise, the signal at the first output 704 indicates that the previous address of the storage unit 2 must be selected. This assignment is made by the summing unit 4 and as a result of the Slave clock received at time t + 2, the new address is applied to the output lines 301 of the address synchronization unit 3. Thus, as a result of the Slave clock at time t + 2, the data storage unit 2 is assigned the same address as the time after t or two.
A t+2, t+3 időpontban beérkező órajelek hatására az előzőekben ismertetett folyamat ismétlődik és így folytatódik tovább.As a result of the clock signals received at time t + 2, t + 3, the process described above is repeated and thus continues.
A találmány szerinti rendszertechnikai elrendezésnél a 11 vezérlő és kiértékelő egység az 1101 bekimeneti vonalain megjelenő mérési üzemmódot beállító, mérést vezérlő jelekkel tudja a mérés után a 2 adattároló egység 203 be- kimeneti vonalain keresztül a tárolt adatokat kiolvasni, a 9 órajelfeldolgozó egység 904 be- kimeneti vonalain megjelenő jelekkel pedig a Slave és a Master órajelből a belső órajelkiválasztást elvégezni.In the system arrangement according to the invention, the control and evaluation unit 11 can read out the stored data via the input lines 203 of the data storage unit 2 after the measurement, adjusting the measurement mode displayed on the input lines 1101, the input 904 of the clock processing unit 9. and the slave and master clocks to select the internal clock.
A 10 gyorsvezérlő egység 1004 be- kimeneti vonalain keresztül lehet a 10 gyorsvezérlő egység működési módját, alapállapotát beállítani, továbbá a 11 vezérlő és kiértékelő egységgel pillanatnyi állapotát lekérdezni.Through the input lines 1004 of the quick control unit 10 it is possible to set the mode of operation and the basic state of the quick control unit 10 and to query the current status of the control and evaluation unit 11.
A 10 gyorsvezérlő egység első 1001 kimenetén keresztül a 11 vezérlő és kiértékelő egység által vezérelt órajelet ad ki, amelyet a 9 órajelfeldolgozó egység a mérés előkészítésekor és a mérési eredmény kiolvasásakor a Master és a Slave órajel helyett belső órajelként használ.Through the first output 1001 of the quick control unit 10, the clock is controlled by the control and evaluation unit 11, which is used by the clock processor 9 as an internal clock instead of the master and slave when preparing the measurement and reading the measurement result.
A 4 összegző egység a 403 kimenetén megjelenő kitüntetett állapotot lekérdező jellel tudja az összegzés kitüntetett eredményét a 11 vezérlő és kiértékelő egység részére jelezni, amely ennek segítségével a tárolt adatokat a tárolás idősorrendjének összerendezi.The summing unit 4 can indicate a preferred result of the summation to the control and evaluation unit 11 by interrogating the preferred status displayed at the output 403, which then arranges the stored data in a chronological order of storage.
A találmány szerinti rendszertechnikai elrendezés előzőekben ismertetett működéséből könnyen belátható, hogy a 3 címszinkronizáló egység és a 4 összegző egység egy le-fel számláló egységgel is helyettesíthető.From the above-described operation of the system arrangement according to the invention, it is readily apparent that the address synchronization unit 3 and the summing unit 4 can be replaced by a down counter unit.
A találmány szerinti elrendezés egy előnyös kiviteli alakjánál az egyes egységek felépítése a következő:In a preferred embodiment of the arrangement according to the invention, each unit has the following structure:
- az 1 vonalillesztő egység n-számú vonallal a specifikáció által előírt analóg komparátor és mintavételező flip-flop áramkörökből,- line adapter 1 with n lines from analog comparator and sampling flip-flop circuits as required by the specification,
- a 2 adattároló egység gyors írható-olvasható memóriákból,- the data storage unit 2 is made up of fast read-write memories,
- a 3 címszinkronizáló egység megfelelő számú flip-flop áramkörből,- 3 address synchronization units from a sufficient number of flip-flop circuits,
- a 4 összegző egység aritmetikai áramkörökből,- 4 summing units from arithmetic circuits,
- az 5 trigger egység digitális komparátor áramkörökből,- 5 trigger units from digital comparator circuits,
- a 6 digitális késleltető egység x-számú flip-flop áramkörből,- 6 digital delay units from x-flip-flop circuits,
- a 7 triggerkiértékelő egység digitális komparátor áramkörökből,- 7 trigger evaluation units from digital comparator circuits,
- a 8 órajelvonalillesztő és jelformáló egység analóg komparátor és speciális logikai áramkörökből,- 8 clock interface and signal forming units from analog comparator and special logic circuits,
- a 9 órajelfeldolgozó egység speciális szekvenciális áramkörökből,- 9 clock processing units from special sequential circuits,
- a 10 gyorsvezérlő egység speciális szekvenciális áramkörökből,- the quick control unit 10 from special sequential circuits,
- a 11 vezérlő és kiértékelő egység mikroproceszszoros áramkörökből van megvalósítva.the control and evaluation unit 11 is implemented from microprocessor circuits.
Amennyiben háromszoros vagy többszörös multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok vizsgálatára van igény, úgy ahhoz a találmány szerinti megoldás felhasználásával három vagy több órajel és ennek megfelelő kialakítású digitális késleltető egység, triggerkiértékelő egység és összegző egység szükséges a mintavett jelek eltárolására.If the logic status sequences appearing on triple or multiple multiplex mode lines are to be studied, the present invention requires three or more clock signals and a correspondingly designed digital delay unit, trigger estimator and summing unit to store the sampled signals.
A találmány szerinti rendszertechnikai elrendezés célkitűzéseit megvalósította és előnyei a következők:The system layout of the present invention has the objectives and advantages thereof:
- a multiplex üzemmódú vonalakon megjelenő logikai állapotsorozatok kijelölt szavainak eltárolására a vizsgálandó áramkör jelvonalával megegyező számú vizsgáló csatornával végezhető el,- it can be done with the same number of test channels as the signal line of the circuit under test for storing the selected words of logical status sequences appearing on multiplex lines
- az összevont triggerképzés egyszerű felépítésű triggerkiértékelő egység alkalmazását teszi lehetővé,- aggregate trigger training allows the use of a simple trigger evaluation unit,
- a rendszertechnikai elrendezés egyszerű felépítésű áramkörökkel valósítható meg és így előállítása gazdaságos.- the system layout can be implemented with simple circuits and thus economical to produce.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU278491A HU208752B (en) | 1991-08-26 | 1991-08-26 | Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU278491A HU208752B (en) | 1991-08-26 | 1991-08-26 | Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| HU912784D0 HU912784D0 (en) | 1992-01-28 |
| HUT61846A HUT61846A (en) | 1993-03-01 |
| HU208752B true HU208752B (en) | 1993-12-28 |
Family
ID=10961090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| HU278491A HU208752B (en) | 1991-08-26 | 1991-08-26 | Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines |
Country Status (1)
| Country | Link |
|---|---|
| HU (1) | HU208752B (en) |
-
1991
- 1991-08-26 HU HU278491A patent/HU208752B/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HU912784D0 (en) | 1992-01-28 |
| HUT61846A (en) | 1993-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1211508A (en) | Digital signal sampling system with two unrelated sampling timebases | |
| US3626307A (en) | Counting system for measuring a difference between frequencies of two signals | |
| US4434488A (en) | Logic analyzer for a multiplexed digital bus | |
| US4441183A (en) | Apparatus for testing digital and analog circuits | |
| US3843893A (en) | Logical synchronization of test instruments | |
| KR100514335B1 (en) | Integrated circuit tester having multiple period generators | |
| JP4330284B2 (en) | Test pattern and strobe signal generator and method of inserting delay time into timing data | |
| KR19990088284A (en) | Semiconductor test device | |
| HU208752B (en) | Circuit arrangement for storing selected words of the sequences of logical states on the multiplex lines | |
| US4578666A (en) | Method of comparing data with asynchronous timebases | |
| JPH10319097A (en) | Timing generator for semiconductor testing device | |
| SU1269139A1 (en) | Device for checking digital units | |
| SU1013956A2 (en) | Logic circuit checking device | |
| JPS6142186Y2 (en) | ||
| JP2923810B2 (en) | Timing generator circuit for IC tester | |
| JP3063357B2 (en) | LSI tester | |
| SU1720028A1 (en) | Multichannel phase meter | |
| RU2024968C1 (en) | Device for diagnostic inspection of playback channel of digital magnetic recording equipment | |
| SU1661770A1 (en) | Test generator | |
| SU1168951A1 (en) | Device for determining tests | |
| JP2769588B2 (en) | Data output timing synchronization method in IC test equipment | |
| SU660053A1 (en) | Microprocessor checking arrangement | |
| SU1160433A1 (en) | Correlation meter of delay time | |
| SU783790A1 (en) | Number comparing device | |
| JPH04344400A (en) | Gate array ram block test circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| HMM4 | Cancellation of final prot. due to non-payment of fee |