HU189104B

HU189104B - Graphic display arrangement completing control circuit of alpha-numerical display

Info

Publication number: HU189104B
Application number: HU134284A
Authority: HU
Inventors: Tibor Gal; Robert Tuschak; Akos Simonyi
Original assignee: Budapesti Mueszaki Egyetem,Hu
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1986-06-30

Abstract

A találmány tárgya egy olyan kapcsolási elrendezés, amellyel a raster-scan típusú alfanumerikus megjelenítésre alkalmas rendszereket kiegészítve, azok grafikus képek, ill. képrészletek megjelenítésére is alkalmasak lesznek. A kapcsolási elrendezésben a soros videó jelet előállító párhuzamos beírású léptető regiszter (15) bemenetére az alfanumerikus megjelenítésre alkalmas rendszerek esetén szokásos karaktergenerátoron (10) kívül egy háromállapotú meghajtó (34) is csatlakozik. A grafikus információ ezen a háromállapotú meghajtón (34) keresztül juthat a párhuzamos beírású léptető regiszter (15) bemenetére a kettőshozzáférésű RAM-ból (6). A karaktergenerátor (10) és a. háromállapotú meghajtó (34) kimenetét az alfanumerikus display vezérlő (3) egy speciális karakterkód alapján előállított jele vezérli. A kettős hozzáférésű RAM-bán (6) lévő grafikus információ megjelenítése esetén annak címét az alfanumerikus display vezérlő (3) által szinkron módon generált karakterkód, elemi sorcím és egy a CPU felől írt regiszter tartalma együttesen adja meg. Ennek a regiszternek (29) az írását a rendszert vezérlő mikroprocesszor (1) végzi, amikor az alfanumerikus display vezérlő (3) karaktersor véget jelző jele nem maszkolható megszakítást vált ki. -1-BACKGROUND OF THE INVENTION The present invention relates to a circuitry for complementing systems capable of displaying raster-scan type alphanumeric displays, such as graphical images or graphics. They will also be able to display image details. In the switching arrangement, the input of the parallel-input stepping register (15) generating the serial video signal is also coupled to a conventional character generator (10) in the case of systems suitable for alphanumeric display (34). The graphic information on this three-state drive (34) can access the input of the parallel-entered stepping register (15) from the dual-access RAM (6). The character generator (10) and. the output of the three-state drive (34) is controlled by a signal generated by a special character code of the alphanumeric display controller (3). In the case of displaying the graphical information in the dual-access RAM bar (6), its address is defined by the character code, elementary row address and the contents of a register written from the CPU synchronously generated by the alphanumeric display controller (3). The writing of this register (29) is performed by the microprocessor (1) controlling the system, when the alphanumeric display controller (3) outputs a non-maskable interrupt signal. -1-

Description

A találmány tárgya egy olyan kapcsolási elrendezés, amely a mikroprocesszorok felhasználásán alapuló raster-scan típusú alfanumerikus display vezérlő áramköröket alkalmassá teszi grafikus kép, ill. képrészletek megjelenítésére.BACKGROUND OF THE INVENTION The present invention relates to a circuit arrangement that makes raster-scan alphanumeric display control circuits based on the use of microprocessors suitable for use in graphics and / or graphics. to display image details.

Az alfanumerikus display vezérlő egységek megvalósítását nagymértékben leegyszerűsítő LSI chipek számos fajtája áll a tervezők rendelkezésére, sőt az utóbbi időkben a grafikus megjelenítés feladatát is megoldó LSI áramkörök szintén megjelentek. Az ¹utóbbi ára azonban többszöröse az előbbieknek, s nem teszik lehetővé, hogy az egy képen megjelenő alfanumerikus és grafikus információ közül az alfanumerikus információ kódolt formában lehessen jelen a képfrissítő memóriában. Ezáltal nagyon megnövekszik a szükséges memória kapacitás az alfanumerikus és grafikus információ egyidejű megjelenítése esetén.Many types of LSI chips, which greatly simplify the implementation of alphanumeric display control units, are available to designers, and more recently, LSI circuits have also been introduced to handle graphical display. However, the price of the latter ¹ is several times higher than the former and does not allow the alphanumeric information to be present in coded form in the image refresh memory from the one image. This greatly increases the required memory capacity when displaying alphanumeric and graphical information simultaneously.

Jelen találmány a grafikus megjelenítésre hasz- _2Qnált LSI chipek előbb említett két hátrányát küszöböli ki, azaz az olcsóbb, csak alfanumerikus megjelenítést biztosító LSI chipet használja, s kép-szöveg egyidejű megjelenítésekor a szöveget (alfanumerikus információt) kódolt formában lehet tárolni a képfrissítő memóriában. A találmány lényege, hogy változtatás nélkül meghagyja az alfanumerikus megjelenítés céljait szolgáló vezérlő kapcsolást, így az alfanumerikus információ kódolt formában van letárolva az alfanumerikus képfrissítő memóriában. Grafikus kép, ill. képrészlet megjelenítésekor ³viszont az alfanumerikus vezérlő által generált kód nem egy kijelzendö karakter kódját jelenti, hanem a TV sorszámmal (a karakter soron belüli elemi sor számával) és egy a CPU felől írt regiszter tartalmával együtt a grafikus képfrissítő memória címét ³⁵adja meg. Ezért ezt a kapcsolási elrendezést indirekt címzésen alapuló grafikus képfrissítésnek is nevezhetjük, mivel az alfanumerikus képfrissítő memóriában grafikus információ esetén adat (karakterkód) helyett egy cím található, amely a grafi- ⁴⁰kus memóriában lévő adat helyét jelöli ki. Az alfanumerikus és grafikus információ (karakterkód és cím) megkülönböztetésére az alfanumerikus képfrissítő memóriában a grafikus információt speciális karakterek választják el az alfanumerikus informá- ⁴⁵ciótól.The present invention eliminates the graphic display hasz- _2Q signal LSI chips are two disadvantages mentioned above, that uses LSI chip insurance cheaper, only alphanumeric display and image-text simultaneously displayed can be stored in the screen refresh memory of the text (alphanumeric information) in encrypted form. It is an object of the invention to leave the control circuit for alphanumeric display intact, so that the alphanumeric information is stored in coded form in the alphanumeric image refresh memory. Graphic image, respectively. however, when displaying an image portion ³ , the code generated by the alphanumeric controller does not represent the code of a character to be displayed, but the graphic refresh memory address ³⁵ together with the TV serial number (elementary line number of the character) and the contents of a register written from the CPU. Therefore, this circuit arrangement can be called a graphic képfrissítésnek based on indirect addressing, as the case alphanumeric graphic screen refresh memory in an address information which indicates the location of data in memory ⁴⁰ kus data graphically rather than (character). Distinguishing between alphanumeric and graphical information (character code and address) on the alphanumeric screen refresh memory, the graphics information to the alphanumeric characters chosen special informative offering was ^45.

A találmányt a továbbiakban az 1. ábrán szemléltetett alak és a 2. ábrán látható idődiagram alapján ismertetjük.BRIEF DESCRIPTION OF THE DRAWINGS The present invention will now be described with reference to Figure 1 and the time diagram of Figure 2.

A szabadalom tárgyát képező kapcsolási elren- ⁵⁰dezés a jól ismert, raster-scan típusú alfanumerikus megjelenítésre alkalmas rendszereket egészíti ki abból a célból, hogy azok grafikus képek megjelenítésére is alkalmassá váljanak. A kiegészítő kapcsolási elrendezés lényegének megértése céljából először az 55 alfanumerikus megjelenítésre alkalmas rendszerek azon részét ismertetjük, melyek valamilyen formában kapcsolódnak a szabadalom tárgyát képező kapcsolási elrendezéshez.Switching elren- subject of patent adds ⁵⁰ dezés suitable well-known, a raster-scan type of alphanumeric display systems have been in order to make them suitable for displaying graphic images. In order to understand the essence of the auxiliary circuit arrangement, the first part of the alphanumeric display system 55 which is somehow connected to the patented circuit arrangement is described.

A 3 alfanumerikus display vezérlő 4 belső buszá- 6C val kapcsolódik az 1 mikroprocesszor 2 buszrendszerére. Az alfanumerikus információ általában egy közönséges memóriában van eltárolva, amely jelen esetben a grafikus információ megjelenítése céljából kettős hozzáférésű, így a 6 kettős hozzáférésű 65The alphanumeric display controller 3 is connected to the bus system 2 of the microprocessor 1 via an internal bus 4C. The alphanumeric information is generally stored in a common memory, which in this case is dual-access to display the graphical information, so that the dual-access

RAM 7 B oldali busza az 1 mikroprocesszor 2 buszrendszerére csatlakozik. A 3 alfanumerikus display vezérlő 9 karakterkód és 12 elemi sor kimenete a 10 karaktergenerátor címbemeneteinek 11 felső és 13 alsó helyiértékű bitjeire kapcsolódik. A csak alfanumerikus megjelenítésre alkalmas esetekben a 10 karaktergenerátor 38 engedélyező bemeneté mindig aktív jelet kap. A 10 karaktergenerátor 14 adatkimenetei a 15 párhuzamos beírású léptetőregiszter 16 adatbemeneteire kapcsolódnak. A 15 párhuzamos beírású léptetőregiszter 17 soros kimenete a 18 videó végfokozat 19 TTL videó bemenetére kapcsolódik. A rendszer időzítését a 20 t ibbkimenetű óragenerátor végzi oly módon, hogy s 21 alapfrekvenciás kimenet a 15 párhuzamos beí 'ású léptetőregiszter 22 órajelbemenetére csatlako> ik, míg a 20 többkimenetű óragenerátor 23 nyolcadfrekvenciás - a 21 alapfrekvenciás kimenet első négy periódusában logikai 0, a második négy periódusában logikai 1 értékű - kimenete a 3 alfanumerikus display vezérlő 24 karakter-clock bemenetére, ι 25 nyolcadfrekvenciás - a 21 alapfrekvenciás kimenet első hét periódusában logikai 1, a nyolcadik periódusában logikai 0 értékű - kimenete a 15 párhuzamos beírású léptetőregiszter 26 beírásengedélyező bemenetére csatlakozik.The RAM B side bus 7 is connected to the microprocessor bus system 2. The output of the character code 9 and elementary line 12 of the alphanumeric display controller 3 is connected to the upper and lower 13 bit bits of the address inputs of the character generator 10. In cases suitable for alphanumeric display only, the enable input 38 of the character generator 10 always receives an active signal. The data outputs 14 of the character generator 10 are coupled to the data inputs 16 of the shift register 15. The serial output 17 of the shift input register 15 is connected to the TTL video input 19 of the video output stage 18. The system timing is performed by the multiple output clock clock generator 20 such that the base frequency output 21 is connected to the clock input 22 of the parallel input shift register 15, while the multi-output clock generator 20 is connected to the octave 23 of the second frequency output. it has a logic value of 1 in four periods - output to the 24 character-clock inputs of the alphanumeric display controller, ι 25 8-frequency - logic 1 in the first seven periods of the 21 basic frequency outputs, logical 0 in its eighth period -

A fenti kapcsolást a találmány tárgyát képező kapcsolási elrendezés a következőképpen egészíti ki. A 3 alfanumerikus display vezérlő 9 karakterkód és 12 elemi sor kimenete a 10 karaktergenerátor címbemeneteinek 11 felső és 13 alsó helyiértékű bitjein kívül a 6 kettős hozzáférésű RAM A oldali buszának 27 középső és 28 alsó címvezetékeire is kapcsolódik. A 6 kettős hozzáférésű RAM A oldali buszának 31 felső címvezetékeire a 29 párhuzamos be- és kimenetű regiszter 30 kimenete csatlakozik. A 6 kettős hozzáférésű RAM A oldali buszának 33 adat vezetékei a 34 háromállapotú meghajtó 35 bemenetére csatlakoznak. A 34 háromállapotú meghajtó 36 kimenete a már említett 10 karaktergenerátor 14 adatkimenetei vei együtt a 15 párhuzamos beírású léptetőregiszter 16 adatbemeneteire kapcsolódik. A 3 alfanumerikus display vezérlő 37 általános célú attribútum kimenete a 10 karaktergenerátor 38 engedélyező bemenetére és a 39 inverter 40 bemenetére kapcsolódik. A 39 inverter 41 kimenete pedig a 34 háromállapotú meghajtó 42 engedélyező bemenetére van kapcsolva. A 3 alfanumerikus display vezérlő 43 karaktersor véget jelző kimenete az 1 mikroprocesszor 44 nem maszkolható megszakításkérő bemenetére csatlakozik.The above circuit is supplemented by the circuit arrangement according to the invention as follows. In addition to the upper and lower bits 11 of the address inputs of the character generator 10, the alphanumeric display controller 9 and 12 line outputs are also connected to the middle and lower 28 address lines of the dual access RAM A side bus 6. The upper address lines 31 of the dual access RAM 6 side bus A are connected to the output 30 of the parallel I / O register 29. The data bus 33 of the dual access RAM A side bus 6 are connected to the input 35 of the three-state drive 34. The output 36 of the three-state drive 34, together with the data outputs 14 of the aforementioned character generator 10, is coupled to the data inputs 16 of the shift-typed shift register 15. The output of the general purpose attribute 37 of the alphanumeric display controller 3 is connected to the enable input 38 of the character generator 10 and the input 40 of the inverter 39. The output 41 of the inverter 39 is connected to the enable input 42 of the three-state drive 34. The end output 43 of the alphanumeric display controller 3 is connected to the non-maskable interrupt request input 44 of the microprocessor 1.

A kiegészített kapcsolási elrendezés működése a következő, A 6 kettőshozzáférésű RAM-ból a karakterkódok a 8 második kétirányú buszon, az 1 mikroprocesszor 2 buszrendszerén és az 5 első kétirányú buszon keresztül jutnak a 3 alfanumerikus display vezérlő belső pufferjába, akár közvetlen memória hozzáféréssel, akár programozott adatátviteli mechanizmussal. A 3 alfanumerikus display vezérlő a 24 karakter-clock bemenetére kapcsolt jel ütemében a pufferjében letárolt karaktereket sorban megjeleníti a 9 karakterkód kimenetén és előállítja hozzá a 12 elemi sor kimeneten az aktuális, binárisan kódolt TV sor címet. Az így előálló információ címzi a 10 karaktergenerátort, annak 11The operation of the auxiliary switching arrangement is as follows: From the dual access RAM 6, the character codes pass through the second bidirectional bus 8, the bus system 2 of the microprocessor 1, and the first bidirectional bus 5 to the internal buffer of the alphanumeric display controller 3 data transmission mechanism. The alphanumeric display controller 3 displays the characters stored in its buffer in sequence at the output of the character code 9 at the rate of the signal connected to the 24-character clock input and generates the current binary coded TV line address at the 12 elementary line outputs. The information thus generated addresses the character generator 10, 11

189 104 felső, illetve 13 alsó helyiértékű címbemeneteire ' kapcsolódva. A 10 karaktergenerátor így megcímzett byte-ja a 15 párhuzamos beírású léptetőregiszter 16 adatbemeneteire jut (ha a 3 alfanumerikus kijelző 37 általános célú attribútum kimenete logi- ⁵kai 0 értékű), és oda beíródik a 26 beirásengedélyező bemeneten logikai 0 szint mellett a 22 órajel bemeneten fellépő órajel hatására. Ez a párhuzamos formájú információ a 15 párhuzamos beírású léptetőregiszter 17 soros kimenetén keresztül a 22 ¹⁰órajel bemenetre kapcsolt jel ütemében soros formában a 18 videó végfokozat 19 TTL videó bemenetére jut.189 104 upper and 13 lower address value inputs. The 10 character generator so-addressed byte of the 15 parallel beírású shift comes 16 data inputs (if the three digit alphanumeric display 37 attribute general purpose output logic ⁵ kai value 0), and there is written next logic 26 beirásengedélyező input level 0 of clock signal 22 input clock. This parallel form information is transmitted to the TTL video input 19 of the video output stage 18 in serial form through the serial output 17 of the shift input register 15 at the rate of the signal coupled to the clock input 22 ¹⁰ .

A 3 alfanumerikus display vezérlő speciális karakterkód esetén 37 általános célú attribútum ki- ¹⁵menetét logikai 1-be vezérli. Ekkor a 10 karaktergenerátor 14 adatkimenetei nagyimpedanciás állapotba kerülnek, mivel a 38 engedélyező bemenetére logikai 1 jel kerül. Ezzel szemben a 34 háromállapotú meghajtó 36 kimenete aktívvá válik, mivel a ^2C42 engedélyező bemenetére logikai 0 kerül, hiszen oda a 39 inverteren keresztül jut a 3 alfanumerikus display vezérlő 37 általános célú attribútum kimenetén lévő logikai 1 értékű jel. Ily módon a 15 párhuzamos beírású léptetőregiszter 16 adatbeme- ^2£neteire a 6 kettős hozzáférésű RAM azon byte-ja jut, amelynek címét a 3 alfanumerikus display vezérlő 9 karakterkód kimenetén, 12 elemi sor kimenetén és a 29 párhuzamos be- és kimenetű regiszter 30 kimenetén fellépő jelek határoznak meg. A 6 ^3Ckettős hozzáférésű RAM tartalma teljes grafikus információként kezelhető, mivel egyrészről az 1 mikroprocesszor a 2 buszrendszeren, illetve a 8 második kétirányú buszon keresztül azt bitenként kezelheti, másrészről viszont annak tetszőleges ^3Ebyte-ja megcímezhető megjelenítési célokból a display vezérlő oldalról, mivel a 29 párhuzamos beés kimenetű regiszter tartalma kiegészíti a 3 alfanumerikus display vezérlő által generált, s előbb leírt címet. Mivel az előbb leírt, a 3 alfanumerikus vezérlő által generált cím egy karaktersoron belül határozhat meg különböző byte-kat, ezért a 29 párhuzamos be- és kimenetű regiszter tartalmát karaktersoronként aktualizálni kell. Ennek érdekében a 3 alfanumerikus display vezérlő 43 karaktersor véget jelző kimenete az 1 mikroprocesszor 44 nem maszkolható megszakításkérő bemenetére van kötve, hogy az 1 mikroprocesszor ezt az aktualizálást egy megfelelő alprogram segítségével minden karaktersor végén feltétlenül elvégezhesse. 5£In the case of three special control character alphanumeric display 37 general-purpose attribute removal process is controlled by logic ¹⁵ to 1. Then, the data outputs 14 of the character generator 10 go into a high impedance state because a logic 1 signal is applied to the enable input 38. In contrast, the output 36 of the three-state drive 34 becomes active because the enable input 42 of the ^{2C is} logically 0, since a logic value 1 is output from the inverter 39 at the output of the general purpose attribute 37 of the alphanumeric display controller 3. Thus, the 15 parallel shift register 16 beírású adatbeme- ^{2 £} 6 neteire the dual-access RAM the byte reaches, the address of which the three character alphanumeric display output controller 9, the output member 12 and the line 29 and a parallel input-output register 30 at the output signals that occur. The contents of the six ^3C dual-access RAM to use the full graphical information as, on the one hand it can manage each bit of one microprocessor via two bus system, and the second 8-way bus, on the other hand, in any ^3E byte addressable display purposes, the display controller side, since the The contents of 29 parallel input and output registers complement the address generated by the 3 alphanumeric display controllers described above. Since the above-described address generated by the alphanumeric controller 3 can define different bytes within a string, the contents of the parallel I / O register 29 need to be updated per string. To this end, the end signal output 43 of the alphanumeric display controller 3 is coupled to the non-maskable interrupt request input 44 of the microprocessor 1 so that the microprocessor 1 may perform this update at the end of each string using a suitable subprogram. £ 5

Claims

Patent claims

A circuit arrangement for displaying graphic images in a rasterscan type, wherein the bus system (2) of an microprocessor (1) has an alphanumeric display controller (3) an internal bus (4) on a first bidirectional bus (5), a dual access RAM (6) side bus (7). connected via a second bidirectional bus (8), the character code output (9) of the alphanumeric display controller (3) to the upper local bits (11) of the address inputs of the character generator (10), the line output of the alphanumeric display controller (12) to the local bits (13), the data outputs (14) of the character generator (10) to the data inputs (16) of the parallel write register (15), the serial output (17) of the parallel write register (15) to the TTL video input (19), basic frequency output (21) of a multi-clock clock generator (20) to a clock input (22) of a parallel input step register (15), a multi-output clock an eighth-frequency output (23) of a generator (20) to a character-clock input (24) of the alphanumeric display controller (3) for a first four periods of a basic frequency output (21) and a logical value of 1 for a second four periods; ) an eighth frequency output (25) of a base frequency output (21) of logic 1 during the first seven periods and a logical value of 0 in the eighth period (25) is connected to the write enable input (26) of the step input register (15), characterized in that 3) Character Code Output (9) to Dual Access RAM (6) Side Bus Middle Address Wires (27), Alphanumeric Display Controller (3) Element Line Output (12) to Dual Access RAM (6) Side Bus Lower Address Wiring (28) ), parallel input and output register (29) output (30) to the dual address access RAM (6) side bus overhead (3) 1), the parallel input and output register (29) input (32) to the microprocessor (1) bus system (2), the dual-access RAM (6) side bus data lines (33) to the three-state drive (34) input (35) , the output (36) of the three-state drive (34) to the data inputs (16) of the parallel input shift register (15), the general purpose attribute output (37) of the alphanumeric display controller (3) to the enable input (38) of the character generator (10); 39), and the inverter output 39 is connected to the enable input 42 of the three-state drive 34.

An embodiment of a circuit arrangement according to claim 1, characterized in that the character-terminating output (43) of the alphanumeric display controller (3) is coupled to the non-maskable interrupt request input (44) of the microprocessor (1).