HK1007366A1 - Broadband digital phase aligner - Google Patents

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HK1007366A1
HK1007366A1 HK98106539A HK98106539A HK1007366A1 HK 1007366 A1 HK1007366 A1 HK 1007366A1 HK 98106539 A HK98106539 A HK 98106539A HK 98106539 A HK98106539 A HK 98106539A HK 1007366 A1 HK1007366 A1 HK 1007366A1
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W. Lowrey Scott
A. Porter Jeffrey
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General Dynamics Decision Systems, Inc.
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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Claims (9)

  1. Gerät (50) zum Ausrichten der Phase digitaler Daten in Bezug auf die Phase ⌀(0) eines Taktsignals, das aufweist:
    eine Eingabeeinrichtung (18) zum Aufnehmen der digitalen Daten (D), in Bezug auf die erwünscht ist, daß sie ausgerichtet werden,
    M Verzögerungseinrichtungen (70, 78, 82), die M inkrementale Verzögerungen (D1, D2, D3) liefern,
    P Register (72, 76, 84, 86) von N Stufen, wobei jedes P = M + 1 beträgt, wobei die Daten (D) seriell über die M Verzögerungseinrichtungen (70, 78, 82) und zu den P Registem (72, 76, 84, 86) gekoppelt werden, die so angeordnet sind, daß ein erstes (72) der P Register (72, 76, 84, 86) einen Eingang besitzt, der mit einem Eingang zu einer ersten (70) der M Verzögerungseinrichtungen (70, 78, 82) gekoppelt ist,
    wobei ein zweites Register (76) seinen Eingang mit einem Eingang einer zweiten (78) der M Verzögerungseinrichtungen (70, 78, 82) gekoppelt besitzt, was fortfährt, bis ein (P - 1)tes Register (84) seinen Eingang mit einem Eingang einer Mten Verzögerungseinrichtung (82) gekoppelt besitzt und ein Ptes Register (86) seinen Eingang mit einem Ausgang der Mten Verzögerungseinrichtung (82) gekoppelt besitzt, und weiterhin aufweist:
    Einrichtungen zum Vergleichen (90, 92, 94, 96) von Signalen, die von den P Registern (72, 76, 84, 86) abgeleitet sind, in angrenzenden Paaren, die an deren Eingängen um eine der M Verzögerungseinrichtungen (70, 78, 82) separiert sind, und wobei das Pte Register (86) mit einem Signal (73') von dem ersten Register (72) verglichen wird, um ein Fehlübereinstimmungssignal (W, X, Y, Z) zu liefern, das anzeigt, während welcher der Verzögerungen (D1, D2, D3), die durch die M Verzögerungseinrichtungen (70, 78, 82) geliefert ist, ein Datenübergang (102 - 138) aufgetreten ist, und
    eine logische Einricntung (54) zum Empfangen des Fehlübereinstimmungssignals (W, X, Y, Z) und Auswählen eines von mindestens zwei Datenausgängen (D, DD), die von Ausgängen von mindestens zwei der P Register (72, 76, 84, 86) als der ausgerichtete Daten-Ausgang abgeleitet sind, DADURCH GEKENNZEICHNET, DASS ein Signal von dem Pten Register (86) mit einem Signal von dem ersten Register (72) verglichen wird, um ein Fehlübereinstimmungssignal zu liefern, das anzeigt, während welcher der Verzögerungen, die durch die M Verzögerungseinrichtungen (70, 78, 82) geliefert werden, ein Datenübergang aufgetreten ist.
  2. Gerät (50) nach Anspruch 1, wobei die mindestens zwei der P Register (72, 76, 84, 86) an deren Eingängen durch mindestens eine inkrementale Verzögerung (70, 78, 82) separiert sind.
  3. Gerät (50) nach Anspruch 1, wobei die mindestens zwei der P Register (72, 76, 84, 86) an deren Eingängen durch mindestens zwei inkrementale Verzögerungen (D1, D2, D3) separiert sind.
  4. Gerät (50) nach Anspruch 1, wobei M ≥ 2 und N ≥ 1 ist.
  5. Gerät (50) nach Anspruch 4, wobei M ≥ 3 und N ≥ 3 ist.
  6. Gerät (50) nach Anspruch 5, wobei die mindestens zwei der P Register (72, 76, 84, 86) das erste (72) und das dritte Register (84) sind.
  7. Gerät (50) nach Anspruch 1, wobei M = 3 und P = 4 ist und P Einrichtungen zum Vergleichen (90, 92, 94, 96) der Signale vorhanden sind, die von den Registern (72, 76, 84, 86) in angrenzenden Paaren abgeleitet sind, und wobei die logische Einrichtung (54) die Auswahl des einen der zwei Daten-Ausgänge (D oder DD) von einer zu der anderen basierend darauf, ob Eingänge der ersten bis vierten Einrichtung zum Vergleichen (90, 92, 94, 96) der Signale dieselben (ja) sind oder nicht (nein), ändert, wobei W, X, Y, Z binäre Ausgänge jeweils der ersten bis vierten Einrichtung zum Vergleichen (90, 92, 94, 96) darstellt, wie folgt: Vergleichs-Einrichtungen dieselben? Eingänge Welcher Ausgang D/DD momentan ausgewählt? Ändere Ausgang D/DD ja/nein? erster ja (W=0) spielt keine Rolle nein (W) nein (W=1) D ja; wähle spätere Daten aus nein (W=1) DD nein zweiter ja (X=0) spielt keine Rolle nein (X) nein (X=1) D nein nein (X=1) DD ja; wähle frühere Daten aus dritter ja (Y=0) spielt keine Rolle nein (Y) nein (Y=1) D nein nein (Y=1) DD ja, wähle spätere Daten aus vierter ja (Z=0) spielt keine Rolle nein (Z) nein (Z=1) D ja, wähle frühere Daten aus nein (Z=1) DD nein
  8. Gerät (50) nach Anspruch 1, wobei die logische Einrichtung (54) ein Auswahlsignal liefert, das als den ausgerichteten Daten-Ausgang den einen der mindestens zwei Daten-Ausgänge (D, DD) auswählt, dessen Übergang am frühesten in der Zeit von einem entsprechenden Takt-Übergang (100, 110, 120, 130) auftritt.
  9. Gerät (50) nach Anspruch 1, wobei die logische Einrichtung (54) und deren Einrichtung zum Vergleichen (90, 92, 94, 96) zum Einsetzen einer Regel beim Bestimmen dienen, welcher eine der mindestens zwei Daten-Ausgänge (D, DD) auszuwählen ist, wobei die Regel aufweist:
    (i) Bestimmung, welcher Daten-Ausgang (D, DD) momentan ausgewählt wird;
    (ii) wenn Daten von einem momentan ausgewählten Daten-Ausgang (D, DD) nicht eine Grenze eines Phasen-Raum-Sektors bilden, der einen Daten-Übergang TR enthält, nichts unternehmen; oder
    (iii) wenn Daten von dem momentan ausgewählten Daten-Ausgang (D, DD) eine Grenze eines Phasen-Raum-Sektors bilden, der einen Daten-Übergang TR enthält, dann Bestimmung, welche rotationsmäßige Richtung um einen Phasenkreis man sich bewegen muß, um von Daten von einer Stelle eines momentanen Daten-Ausgangs (D, DD) zu Daten einer Stelle von einem anderen Daten-Ausgang (D, DD) zu kommen, der keine Grenze eines Phasen-Raum-Sektors bildet, der den Daten-Übergang TR ohne Überquerung des Daten-Übergangs TR bildet; und
    (iv) wenn eine Rotation in einer ersten Richtung liegt, Auswählen früherer Daten von einem temporär gespeicherten, anderen Ausgangs-Daten-Strom zur Zuführung zu dem ausgerichteten Daten-Ausgang; oder
    (v) wenn die Rotation in einer zweiten, entgegengesetzten, drehungsmäßigen Richtung liegt, Auswählen späterer Daten von dem temporär gespeicherten anderen Ausgangs-Daten-Strom zur Zuführung zu dem ausgericheten Daten-Ausgang.
HK98106539A 1991-05-01 1998-06-25 Broadband digital phase aligner HK1007366A1 (en)

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US69417591A 1991-05-01 1991-05-01
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HK1007366B HK1007366B (en) 1999-04-09
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Date Code Title Description
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PC Patent ceased (i.e. patent has lapsed due to the failure to pay the renewal fee)

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