FR3110261A1 - METHOD AND SYSTEM FOR TESTING AN INTEGRATED CIRCUIT - Google Patents

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Abstract

L’invention concerne un procédé et un système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage. Selon l’invention : - on met le circuit intégré dans le mode chaîne de balayage, - on isole avec des moyens d’isolement la mémoire réinscriptible des portes logiques des bascules logiques, - on cadence (Clk) les moyens d’isolement par une horloge externe, - on varie la périodicité de l’horloge externe, - on lit (300) le contenu de la mémoire réinscriptible et on le compare à une valeur, - on détermine (300) le temps d’accès de la mémoire réinscriptible en fonction de la comparaison. Fig. 3The invention relates to a method and a system for testing an integrated circuit comprising logic gates, logic flip-flops and a rewritable memory, the integrated circuit comprising an internal clock, the integrated circuit being configurable in an operating mode called chain mode sweep. According to the invention: - the integrated circuit is placed in scan chain mode, - the rewritable memory of the logic gates of the logic flip-flops is isolated with isolation means, - the isolation means are clocked (Clk) by a external clock, - the periodicity of the external clock is varied, - the content of the rewritable memory is read (300) and it is compared with a value, - the access time of the rewritable memory is determined (300) by comparison function. Fig. 3

Description

PROCEDE ET SYSTEME DE TEST D’UN CIRCUIT INTEGREMETHOD AND SYSTEM FOR TESTING AN INTEGRATED CIRCUIT

La présente invention concerne un procédé et un système de test d’un circuit intégré disposé sur une galette de silicium.The present invention relates to a method and a system for testing an integrated circuit placed on a silicon wafer.

ETAT DE LA TECHNIQUE ANTERIEURESTATE OF THE PRIOR ART

Les circuits intégrés sont fabriqués sur des galettes de silicium (en anglais wafer). Une galette de silicium comporte un grand nombre de circuits intégrés, typiquement des milliers.Integrated circuits are made on silicon wafers. A silicon wafer comprises a large number of integrated circuits, typically thousands.

Le test d’un circuit intégré consiste à vérifier sa fonctionnalité en s’assurant que les transistors sont bien connectés entre eux pour former la fonction recherchée. Le processus de fabrication d’un circuit intégré peut induire différentes fautes sur un ou plusieurs transistors ou au niveau des connections. Ces fautes doivent être détectées car elles peuvent altérer le comportement du circuit intégré.Testing an integrated circuit consists of verifying its functionality by ensuring that the transistors are properly connected to each other to form the desired function. The manufacturing process of an integrated circuit can induce various faults on one or more transistors or at the level of the connections. These faults must be detected because they can alter the behavior of the integrated circuit.

Certains circuits intégrés sont constitués de portes logiques, de bascules logiques et d’au moins une mémoire réinscriptible telle qu’une mémoire FLASH.Some integrated circuits consist of logic gates, logic flip-flops and at least one rewritable memory such as FLASH memory.

Certains circuits intégrés disposent d’une horloge interne, éventuellement paramétrable, qui est utilisée par les portes logiques et utilisée pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible.Some integrated circuits have an internal clock, possibly configurable, which is used by the logic gates and used to clock the operation of all the logic flip-flops and the rewritable memory.

Le temps d’accès d’une mémoire réinscriptible est un élément important qui doit être testé et qualifié. Classiquement, la fréquence de l’horloge de la mémoire réinscriptible est augmentée jusqu’à obtenir en sortie de la mémoire réinscriptible des données qui ne correspondent pas au contenu attendu.The access time of a rewritable memory is an important element that must be tested and qualified. Conventionally, the frequency of the rewritable memory clock is increased until the rewritable memory outputs data that does not correspond to the expected content.

Lorsque la même horloge interne est utilisée dans l’ensemble du circuit intégré, il n’est pas possible d’augmenter la fréquence de l’horloge pour caractériser le temps d’accès de la mémoire réinscriptible car cette augmentation de la fréquence de l’horloge interne peut aussi induire des dysfonctionnements au niveau des portes logiques ou des bascules qui rendent le résultat de la qualification du temps d’accès de la mémoire réinscriptible erroné.When the same internal clock is used throughout the integrated circuit, it is not possible to increase the frequency of the clock to characterize the access time of the rewritable memory because this increase in the frequency of the internal clock can also induce malfunctions at the level of the logic gates or flip-flops which make the result of the qualification of the access time of the rewritable memory erroneous.

La présente invention vise à permettre la détermination d’un temps d’accès à une mémoire réinscriptible comprise dans un circuit intégré composé en outre de bascules et de portes logiques qui est cadencé par une horloge interne.The present invention aims to allow the determination of an access time to a rewritable memory included in an integrated circuit further composed of flip-flops and logic gates which is clocked by an internal clock.

A cette fin, selon un premier aspect, l’invention propose un système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le système comporte :To this end, according to a first aspect, the invention proposes a system for testing an integrated circuit comprising logic gates, logic flip-flops and a rewritable memory, the integrated circuit comprising an internal clock used by the logic gates to clock the operation of all the logic flip-flops and of the rewritable memory, the integrated circuit being configurable in an operating mode called scan chain mode, in which all the parts of the flip-flops are chained one after the other to test the operation logic gates and flip-flops, characterized in that the system comprises:

- des moyens de mise du circuit intégré dans le mode chaîne de balayage,- means for placing the integrated circuit in the scan chain mode,

- des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques,- means for isolating the rewritable memory of the logic gates of the logic flip-flops,

- des moyens de cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,- means for clocking the means for isolating the rewritable memory of the logic gates of the logic flip-flops by an external clock,

- des moyens de variation de la périodicité de l’horloge externe,- means for varying the periodicity of the external clock,

- des moyens de lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,- means for reading the content of the rewritable memory and comparing the value with a predefined value,

- des moyens de détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.- means for determining the access time of the rewritable memory according to the result of the comparison.

La présente invention concerne aussi un procédé de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le procédé comporte les étapes de :The present invention also relates to a method for testing an integrated circuit comprising logic gates, logic flip-flops and a rewritable memory, the integrated circuit comprising an internal clock used by the logic gates and for clocking the operation of all the flip-flops. logic gates and rewritable memory, the integrated circuit being configurable in an operating mode called scan chain mode, in which all the parts of the flip-flops are chained one after the other to test the operation of the logic gates and the flip-flops, characterized in that the method comprises the steps of:

- mise du circuit intégré dans le mode chaîne de balayage,- placing the integrated circuit in scan chain mode,

- isolement de la mémoire réinscriptible des portes logiques des bascules logiques,- isolation of the rewritable memory of the logic gates of the logic flip-flops,

- cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,- timing of the means of isolation of the rewritable memory of the logic gates of the logic flip-flops by an external clock,

- variation de la périodicité de l’horloge externe,- variation of the periodicity of the external clock,

- lecture du contenu de la mémoire réinscriptible et comparaison de la valeur à une valeur prédéfinie,- reading the contents of the rewritable memory and comparing the value to a predefined value,

- détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.- determination of the access time of the rewritable memory according to the result of the comparison.

Ainsi, il est possible de déterminer le temps d'accès de la mémoire réinscriptible en tirant profit du mode chaîne de balayage tout en évitant donc d'avoir à ajouter un système dédié.Thus, it is possible to determine the access time of the rewritable memory by taking advantage of the scan chain mode while therefore avoiding having to add a dedicated system.

Selon un mode particulier de l’invention, les moyens d’isolement sont constitués de multiplexeurs placés en entrée et en sortie d’au moins un registre de contrôle d’adressage de la mémoire réinscriptible et un registre de contrôle de la lecture de la mémoire réinscriptible.According to a particular embodiment of the invention, the isolation means consist of multiplexers placed at the input and at the output of at least one rewritable memory addressing control register and a memory reading control register rewritable.

Ainsi, selon que l'on soit dans le mode chaîne de balayage classique ou pendant le cycle de lecture du mode mesure du temps d'accès, les entrées de la mémoire réinscriptible sont respectivement isolées du reste du circuit ou connectées aux registres de contrôle.Thus, depending on whether one is in the conventional scan chain mode or during the read cycle of the access time measurement mode, the inputs of the rewritable memory are respectively isolated from the rest of the circuit or connected to the control registers.

Selon un mode particulier de l’invention, la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.According to a particular embodiment of the invention, the output of the rewritable memory address control register is connected to an input of the multiplexer placed at the input of the rewritable memory.

Ainsi, la valeur préalablement chargée dans le registre de contrôle d'adresse est maintenue pendant le cycle de lecture. Dans ce mode, c'est le temps d'accès relatif à l'activation du registre de contrôle de lecture que l'on peut déterminer.Thus, the value previously loaded into the address control register is maintained during the read cycle. In this mode, it is the access time relative to the activation of the read control register that can be determined.

Selon un mode particulier de l’invention, la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à un inverseur dont la sortie est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.According to a particular mode of the invention, the output of the rewritable memory address control register is connected to an inverter, the output of which is connected to an input of the multiplexer placed at the input of the rewritable memory.

Ainsi, la valeur préalablement chargée dans le registre de contrôle d'adresse est inversée pendant le cycle de lecture. Dans ce mode, c'est à la fois le temps d'accès relatif à l'activation du registre de contrôle d'adresse et le temps d'accès relatif au registre de contrôle de lecture que l'on peut déterminer.Thus, the value previously loaded into the address control register is inverted during the read cycle. In this mode, it is both the access time relating to the activation of the address control register and the access time relating to the read control register that can be determined.

Selon un mode particulier de l’invention, les multiplexeurs placés en entrée des registres de contrôle sont commandés par un premier signal logique et les multiplexeurs placés en sortie des registres de contrôle sont commandés par un second signal logique différent du premier signal logique.According to a particular mode of the invention, the multiplexers placed at the input of the control registers are controlled by a first logic signal and the multiplexers placed at the output of the control registers are controlled by a second logic signal different from the first logic signal.

Ainsi, les multiplexeurs placés en sortie des registres de contrôle sont à la fois utilisés pour isoler la mémoire réinscriptible du reste du circuit en mode chaîne de balayage simple, et pour connecter la mémoire réinscriptible aux registres de contrôle pendant le cycle de lecture en mode mesure du temps d'accès. Les multiplexeurs placés en entrée des registres de contrôle sont utilisés uniquement en mode mesure du temps d'accès, pour maîtriser le contenu des registres pendant le cycle de lecture.Thus, the multiplexers placed at the output of the control registers are used both to isolate the rewritable memory from the rest of the circuit in simple scan chain mode, and to connect the rewritable memory to the control registers during the read cycle in measurement mode. access time. The multiplexers placed at the input of the control registers are used only in access time measurement mode, to control the contents of the registers during the read cycle.

Selon un mode particulier de l’invention, la sortie de la mémoire réinscriptible est reliée à un autre multiplexeur, ledit autre multiplexeur étant relié à un registre de sortie.According to a particular mode of the invention, the output of the rewritable memory is connected to another multiplexer, said other multiplexer being connected to an output register.

Ainsi, il est possible de capturer la valeur lue dans la mémoire réinscriptible pour ensuite la transférer au testeur qui pourra la comparer avec la valeur attendue.Thus, it is possible to capture the value read in the rewritable memory in order to then transfer it to the tester who can compare it with the expected value.

L’invention concerne aussi les programmes d’ordinateur stockés sur un support d’informations, lesdits programmes comportant des instructions permettant de mettre en œuvre les procédés précédemment décrits, lorsqu’ils sont chargés et exécutés par un système informatique.The invention also relates to computer programs stored on an information medium, said programs comprising instructions making it possible to implement the methods described above, when they are loaded and executed by a computer system.

Les caractéristiques de l’invention mentionnées ci-dessus, ainsi que d’autres, apparaîtront plus clairement à la lecture de la description suivante d’un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels :The characteristics of the invention mentioned above, as well as others, will appear more clearly on reading the following description of an exemplary embodiment, said description being made in relation to the attached drawings, among which:

représente un système de test de circuits intégrés sur galette de silicium ; depicts a silicon wafer integrated circuit test system;

représente une architecture de dispositif de test selon la présente invention ; represents a test device architecture according to the present invention;

représente une architecture de circuit intégré selon la présente invention ; represents an integrated circuit architecture according to the present invention;

représente un premier exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ; represents a first example of architecture of a module for isolating and testing a rewritable memory according to the present invention;

représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le premier exemple de réalisation selon la présente invention ; represents a timing diagram of the signals used by the isolation and test module of a rewritable memory in the first exemplary embodiment according to the present invention;

représente un second exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ; represents a second example of architecture of a module for isolating and testing a rewritable memory according to the present invention;

représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le second exemple de réalisation selon la présente invention ; represents a timing diagram of the signals used by the module for isolating and testing a rewritable memory in the second example embodiment according to the present invention;

représente un troisième exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ; represents a third example of architecture of a module for isolating and testing a rewritable memory according to the present invention;

représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le troisième exemple de réalisation selon la présente invention ; represents a timing diagram of the signals used by the isolation and test module of a rewritable memory in the third exemplary embodiment according to the present invention;

représente un exemple d’algorithme selon la présente invention. represents an example of an algorithm according to the present invention.

EXPOSE DETAILLE DE MODES DE REALISATIONDETAILED DESCRIPTION OF EMBODIMENTS

La représente un système de test de circuits intégrés sur galette de silicium.There represents a system for testing integrated circuits on a silicon wafer.

Dans la , un testeur Te teste les circuits intégrés CI d’une galette de silicium DUT à l’aide d’une pluralité de cartes à pointe venant en contact des zones rectangulaires d’un groupe de circuits intégrés qui sont testés en parallèle.In the , a tester Te tests the integrated circuits CI of a silicon wafer DUT using a plurality of tip boards coming into contact with rectangular areas of a group of integrated circuits which are tested in parallel.

Le testeur Te est par exemple un ordinateur qui pilote une ou plusieurs cartes à pointes. Le testeur Te teste si les circuits intégrés sont conformes à un cahier des charges et permet de configurer et d’ajuster des paramètres des circuits intégrés.The tester Te is for example a computer which drives one or more probe cards. The tester Te tests whether the integrated circuits comply with a specification and allows configuration and adjustment of the parameters of the integrated circuits.

Chaque circuit intégré dispose d’au moins deux zones de contact, chacune représentée par un carré noir dans la , qui sont utilisées pour le test du circuit intégré. Une pointe est utilisée par le testeur Te pour contrôler les différents tests et une pointe est utilisée pour fournir une horloge externe pour caractériser le temps d’accès de la mémoire réinscriptible comprise dans le circuit intégré.Each integrated circuit has at least two contact areas, each represented by a black square in the , which are used for testing the integrated circuit. A tip is used by the tester Te to control the various tests and a tip is used to provide an external clock to characterize the access time of the rewritable memory included in the integrated circuit.

Dans la , deux circuits intégrés sont testés en parallèle à l’aide d’une carte à pointe comportant les pointes Cp1a, Cp1b, Cp2a et Cpt2c. Bien entendu, un nombre plus important de circuits intégrés sont testés en parallèle, l’exemple de la n’étant qu’une simplification de conditions réelles.In the , two integrated circuits are tested in parallel using a tip board comprising the tips Cp1a, Cp1b, Cp2a and Cpt2c. Of course, a larger number of integrated circuits are tested in parallel, the example of the being only a simplification of real conditions.

De même, seulement sept circuits intégrés sont représentés dans la par souci de simplification. Bien entendu, un nombre plus important de circuits intégrés est présent sur la galette de silicium DUT.Similarly, only seven integrated circuits are represented in the for the sake of simplification. Of course, a larger number of integrated circuits is present on the silicon wafer DUT.

Pour détecter les fautes d’un circuit intégré, il faut vérifier le comportement des fonctions du circuit intégré. Une fonction est réalisée par un ensemble de portes logiques et de connexions. Le comportement d’une fonction est déterminé par les signaux à ses entrées.To detect the faults of an integrated circuit, it is necessary to check the behavior of the functions of the integrated circuit. A function is performed by a set of logic gates and connections. The behavior of a function is determined by the signals at its inputs.

Une méthode consiste à chaîner toutes ou une partie des bascules d’une ou plusieurs fonctions du circuit intégré, l’une à la suite des autres dans un état particulier du circuit intégré. Ce regroupement sera appelé « chaîne de balayage ». Comme il s’agit de bascules, leurs mises à jour se feront à chaque évènement d’une horloge par exemple. Ainsi, la bascule mettra à jour celle qui la suit et sera mise à jour par celle qui la précède : cette action sera appelée « chargement de balayage ».One method consists in chaining all or part of the flip-flops of one or more functions of the integrated circuit, one after the other in a particular state of the integrated circuit. This grouping will be called a “scan chain”. As these are flip-flops, their updates will be made at each event of a clock for example. Thus, the toggle will update the one after it and will be updated by the one before it: this action will be called "scan loading".

En fixant les valeurs des bascules, on peut fixer les entrées des différents nuages combinatoires du circuit intégré. Un nuage combinatoire est constitué d’un ensemble de portes logiques ne réalisant pas la fonction de bascule.By fixing the values of the flip-flops, it is possible to fix the inputs of the various combinatorial clouds of the integrated circuit. A combinatorial cloud is made up of a set of logic gates that do not perform the flip-flop function.

Pour capturer les sorties des nuages combinatoires, il suffit de désactiver le chaînage des bascules pour que leurs entrées soient directement connectées aux sorties des nuages combinatoires. En appliquant un évènement tel qu’une horloge sur toutes les bascules, on met à jour toutes ces bascules : cette action sera appelée « capture de balayage ».To capture the outputs of the combinatorial clouds, it suffices to deactivate the chaining of the flip-flops so that their inputs are directly connected to the outputs of the combinatorial clouds. By applying an event such as a clock on all the flip-flops, we update all these flip-flops: this action will be called “scan capture”.

Pour extraire le contenu des bascules mises à jour, on réactive leur chaînage et on applique autant d’évènements à la « chaîne de balayage » qu’il y a de bascules : cette action sera appelée « déchargement de balayage ». Il est à remarquer ici qu’un déchargement de balayage peut correspondre à un chargement de balayage d’une chaîne de balayage suivante.To extract the contents of the updated flip-flops, we reactivate their chaining and apply as many events to the “scan chain” as there are flip-flops: this action will be called “scan unloading”. Note here that a scan unload may correspond to a scan load of a subsequent scan chain.

Les valeurs à appliquer pendant le « chargement de balayage », le moment d’appliquer la « capture de balayage » et les valeurs attendues pendant le « déchargement de balayage » sont données par un outil de génération automatique des vecteurs de test (ATPG en anglais, Automatic Test Pattern Generator).The values to apply during "scan loading", when to apply "scan capture" and the expected values during "scan unloading" are given by an automatic test vector generation (ATPG) tool. , Automatic Test Pattern Generator).

La représente une architecture de dispositif de test ou testeur selon la présente invention.There represents a test device or tester architecture according to the present invention.

Le testeur Te comprend :The Te tester includes:

- un processeur, micro-processeur, ou microcontrôleur 200 ;- a processor, microprocessor, or microcontroller 200;

- une mémoire volatile 203 ;- a volatile memory 203;

- une mémoire ROM 202 ;- a ROM memory 202;

- une interface 205 qui comporte au moins une carte à pointe ;- an interface 205 which includes at least one tip card;

- un bus de communication 201 reliant le processeur 200 à la mémoire ROM 202, à la mémoire RAM 203 et à l’interface 205.- a communication bus 201 connecting the processor 200 to the ROM memory 202, to the RAM memory 203 and to the interface 205.

Le processeur 200 est capable d’exécuter des instructions chargées dans la mémoire volatile 203 à partir de la mémoire ROM 202, d’une mémoire externe (non représentée), d’un support de stockage. Lorsque le testeur Te est mis sous tension, le processeur 200 est capable de lire de la mémoire volatile 203 des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le processeur 200, du programme de test de circuits intégrés.The processor 200 is capable of executing instructions loaded into the volatile memory 203 from the ROM memory 202, from an external memory (not shown), from a storage medium. When the tester Te is powered up, the processor 200 is able to read instructions from the volatile memory 203 and execute them. These instructions form a computer program which causes the processor 200 to execute the integrated circuit test program.

Tout ou partie du programme de test peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP (Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié, tel qu’un FPGA (Field-Programmable Gate Array en anglais ou Matrice de Portes Programmable sur le Terrain en français) ou un ASIC (Application-Specific Integrated Circuit en anglais ou Circuit Intégré Spécifique à une Application en français).All or part of the test program can be implemented in software form by executing a set of instructions by a programmable machine, such as a DSP (Digital Signal Processor in English or Digital Signal Processing Unit in French) or a microcontroller or be implemented in hardware form by a dedicated machine or component, such as an FPGA (Field-Programmable Gate Array in English or Matrice de Portes Programmable sur le Terrain in French) or an ASIC (Application-Specific Integrated Circuit in English or Integrated Circuit Specific to an Application in French).

La représente une architecture de circuit intégré selon la présente invention.There represents an integrated circuit architecture according to the present invention.

Le circuit intégré CI comprend une entrée/sortie Cp1a reliée à un module de contrôle 300.The integrated circuit CI comprises an input/output Cp1a connected to a control module 300.

Le module de contrôle 300 reçoit par l’intermédiaire de l’entrée/sortie Cp1a des commandes du testeur TE et, par l’intermédiaire de l’entrée Cp1b une horloge externe du testeur TE.The control module 300 receives, via input/output Cp1a, commands from the tester TE and, via input Cp1b, an external clock from the tester TE.

Le module de contrôle 300 génère à destination du module d’isolement et de test de la mémoire réinscriptible 310 et en fonction des commandes reçues, des signaux notés Eq1, Eq2, ScMo, Sch et l’horloge externe Clk.The control module 300 generates for the isolation and test module of the rewritable memory 310 and according to the commands received, signals denoted Eq1, Eq2, ScMo, Sch and the external clock Clk.

Le module de contrôle 300 est configuré pour recevoir des données du module d’isolement et de test de la mémoire réinscriptible 310.Control module 300 is configured to receive data from rewritable memory test and isolation module 310.

Le circuit intégré CI comporte un ensemble de portes logiques et de bascules 320.The integrated circuit CI includes a set of logic gates and flip-flops 320.

Lors du fonctionnement classique du circuit intégré CI, la mémoire réinscriptible est reliée à l’ensemble de portes logiques et de bascules 320. Lors du test du temps d’accès de la mémoire réinscriptible, celle-ci est, selon la présente invention, isolée de l’ensemble de portes logiques et de bascules 320.During conventional operation of the integrated circuit CI, the rewritable memory is connected to the set of logic gates and flip-flops 320. During the test of the access time of the rewritable memory, the latter is, according to the present invention, isolated of the set of logic gates and flip-flops 320.

Le module de contrôle 300 est capable de lire des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le module de contrôle 300, de tout ou partie du procédé décrit en relation avec la .The control module 300 is capable of reading instructions and executing them. These instructions form a computer program which causes the implementation, by the control module 300, of all or part of the process described in relation to the .

Tout ou partie du procédé décrit en relation avec la peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP (Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié.All or part of the process described in relation to the can be implemented in software form by executing a set of instructions by a programmable machine, such as a DSP (Digital Signal Processor in English) or a microcontroller, or be implemented in hardware form by a dedicated machine or component.

La représente un premier exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.There represents a first example of the architecture of a module for isolating and testing a rewritable memory according to the present invention.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte des multiplexeurs 400, 401, 402, 403 et 404 qui isolent la mémoire réinscriptible 410 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 410.The rewritable memory isolation and test module 310 includes multiplexers 400, 401, 402, 403 and 404 which isolate the rewritable memory 410 during the characterization of the access time of the rewritable memory 410.

Les multiplexeurs 400 et 401 sont commandés par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.Multiplexers 400 and 401 are controlled by signal Eq2. The signal Eq2 is at the high level when the signal ScMo is at the high level, when a signal called “Scan_taa” is at the high level and when a signal called capture is at the high level.

Le signal ScMo est le signal de commande de mode chaîne de balayage.The ScMo signal is the scan chain mode control signal.

La signal capture est le signal classique de capture de balayage.The capture signal is the classic scan capture signal.

Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 410.The scan_taa signal is the signal used according to the present invention when it is desired to characterize the access time of the rewritable memory 410.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 420, 421 et 422.The isolation and test module of a rewritable memory 310 comprises three control registers 420, 421 and 422.

Le registre de contrôle 420 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 410 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 410.The control register 420 is the register that allows programming, erasing, putting the rewritable memory 410 in a low power mode and internal tests of the rewritable memory 410.

Le registre de contrôle 421 est le registre qui contrôle l’adressage de la mémoire réinscriptible 410.Control register 421 is the register that controls the addressing of rewritable memory 410.

Le registre de contrôle 422 est le registre qui contrôle la lecture de la mémoire réinscriptible 410.Control register 422 is the register that controls the reading of rewritable memory 410.

La sortie du multiplexeur 400 est reliée à l’entrée du registre de contrôle 421. La sortie du registre de contrôle 421 est reliée à une première entrée d’un multiplexeur 403 et à une première entrée du multiplexeur 400.The output of multiplexer 400 is linked to the input of control register 421. The output of control register 421 is linked to a first input of a multiplexer 403 and to a first input of multiplexer 400.

Lorsque le signal Eq2 est au niveau haut, la sortie du registre de contrôle 420 est dirigée vers l’entrée du registre de contrôle 421. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 400 est dirigé vers l’entrée du registre de contrôle 421.When signal Eq2 is at high level, the output of control register 420 is directed to the input of control register 421. When signal Eq2 is at low level, a signal denoted Fon1 connected to a second input of multiplexer 400 is directed to the input of control register 421.

Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 421 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 410 n’est pas testé.The signal Fon1 is representative of the signal applied at the input of the control register 421 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 410 is not tested.

La sortie du multiplexeur 401 est reliée au registre de contrôle 422. La sortie du registre de contrôle 422 est reliée à une première entrée d’un multiplexeur 404.The output of multiplexer 401 is linked to control register 422. The output of control register 422 is linked to a first input of a multiplexer 404.

Lorsque le signal Eq2 est au niveau haut, un signal Act relié à lune première entrée du multiplexeur 401 est dirigé vers l’entrée du registre de contrôle 422. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 401 est dirigé vers l’entrée du registre de contrôle 422.When signal Eq2 is at high level, a signal Act connected to the first input of multiplexer 401 is directed to the input of control register 422. When signal Eq2 is at low level, signal denoted Fon2 connected to a second input of the multiplexer 401 is directed to the input of the control register 422.

Le signal Act est un signal qui active le contrôle de la mémoire réinscriptible 410 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 421.The Act signal is a signal which activates the control of the rewritable memory 410 for a reading of the contents thereof at the memory address given by the control register 421.

Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 422 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 410 n’est pas testé.The signal Fon2 is representative of the signal applied at the input of the control register 422 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 410 is not tested.

L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 420, 421 et 422.The external clock Clk and a signal Sch are delivered to control registers 420, 421 and 422.

Le signal Sch est un signal de chargement des registres de contrôle 420, 421 et 422 à une valeur souhaitée au travers de la chaîne à balayage.Signal Sch is a signal to load control registers 420, 421 and 422 to a desired value through the scan chain.

Les secondes entrées des multiplexeurs 402, 403 et 404 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.The second inputs of the multiplexers 402, 403 and 404 are connected to a signal denoted In. The function of the signal In is to deactivate the function.

Le multiplexeur 402 est commandé par le signal ScMo et les multiplexeurs 403 et 404 sont commandés par le signal Eq1.Multiplexer 402 is controlled by signal ScMo and multiplexers 403 and 404 are controlled by signal Eq1.

Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.The Eq1 signal is at the high level when the ScMo signal is at the high level and when the “Scan_taa” signal is at the low level or when the capture signal is at the low level.

Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.The capture signal is the classic signal used to control the capture of the scan chain.

Les sorties des multiplexeurs 402, 403 et 404 sont reliées à la mémoire réinscriptible 410.The outputs of multiplexers 402, 403 and 404 are connected to rewritable memory 410.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 421 est dirigée vers la mémoire réinscriptible 410.When signal Eq1 is high, signal In is directed to rewritable memory 410. When signal Eq1 is low, the output of control register 421 is directed to rewritable memory 410.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 422 est dirigée vers la mémoire réinscriptible 410.When signal Eq1 is high, signal In is directed to rewritable memory 410. When signal Eq1 is low, the output of control register 422 is directed to rewritable memory 410.

Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 420 est dirigée vers la mémoire réinscriptible 410.When the ScMo signal is high, the In signal is directed to rewritable memory 410. When the ScMo signal is low, the output of control register 420 is directed to rewritable memory 410.

La sortie de la mémoire réinscriptible 410 est reliée à une première entrée d’un multiplexeur 405. Une seconde entrée du multiplexeur 405 est reliée à un signal noté Otr.The output of the rewritable memory 410 is connected to a first input of a multiplexer 405. A second input of the multiplexer 405 is connected to a signal denoted Otr.

Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 410 ne doit pas être reliée à la chaîne de balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 430.In the case of use in conventional scan chain mode, the output of the rewritable memory 410 must not be connected to the scan chain, since its value cannot be predicted. The Otr signal makes it possible to redirect known and controllable data to an output register 430.

La sortie du multiplexeur 405 est reliée à l’entrée du registre de sortie 430 qui est commandé par l’horloge externe Clk.The output of multiplexer 405 is connected to the input of output register 430 which is controlled by the external clock Clk.

Les données en sortie du registre de contrôle sont délivrées au module de contrôle 300 lors du test du temps d’accès de la mémoire réinscriptible 410.The data output from the control register is delivered to the control module 300 during the test of the access time of the rewritable memory 410.

La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le premier exemple de réalisation selon la présente invention.There represents a timing diagram of the signals used by the isolation and test module of a rewritable memory in the first exemplary embodiment according to the present invention.

Dans la , sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 421_out en sortie du registre de contrôle 421, le signal 422_out en sortie du registre de contrôle 422, le signal 403_out en sortie du multiplexeur 403, le signal 404_out en sortie du multiplexeur 404, le signal 410_out en sortie de la mémoire réinscriptible 410 et le signal Do en sortie du registre de sortie 430.In the , are represented the signal of the external clock Clk, the signals Eq1 and Eq2, the signal 421_out at the output of the control register 421, the signal 422_out at the output of the control register 422, the signal 403_out at the output of the multiplexer 403, the signal 404_out output from multiplexer 404, signal 410_out output from rewritable memory 410 and signal Do output from output register 430.

Le registre de contrôle 421 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 422 est déclenché par un front descendant de l’horloge Clk.Control register 421 is triggered by a rising edge of clock Clk and control register 422 is triggered by a falling edge of clock Clk.

L’adresse en sortie du registre de contrôle 421 est l’adresse prédéterminée ADD1. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 403_out devient actif et est représentatif de l’adresse ADD1 tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. L’adresse ADD1 de la mémoire réinscriptible 410 est adressée.The output address of control register 421 is the predetermined address ADD1. When the Eq1 signal goes low and the Eq2 signal goes high, the 403_out signal becomes active and is representative of address ADD1 as long as the Eq1 signal stays low and the Eq2 signal stays high. Address ADD1 of rewritable memory 410 is addressed.

Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 404_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 410 à l’adresse ADD1 et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.When signal Eq1 goes low and signal Eq2 goes high, signal 404_out becomes active at the next rising edge of external clock Clk and is representative of a command to read the contents of rewritable memory 410 at the address ADD1 and remains in the active state as long as the signal Eq1 remains at the low level and the signal Eq2 remains at the high level.

Le contenu D de la mémoire réinscriptible 410 à l’adresse ADD1 est présent à la sortie 410_out avec un délai Ta représentatif du temps d’accès de la mémoire réinscriptible 410.The content D of the rewritable memory 410 at the address ADD1 is present at the output 410_out with a delay Ta representative of the access time of the rewritable memory 410.

La donnée D est alors présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge ClkData D is then present at the output Do of output register 430 at the next rising edge of clock Clk

Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 410, le contenu D de la mémoire réinscriptible 410 à l’adresse ADD1 n’est plus présent à la sortie de la mémoire réinscriptible 410 et la donnée D n’est plus présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.Thus, when the period Pe of the external clock Clk becomes less than the access time of the rewritable memory 410, the content D of the rewritable memory 410 at the address ADD1 is no longer present at the output of the rewritable memory 410 and the data D is no longer present at the output Do of the output register 430 at the next rising edge of the clock Clk.

La représente un second exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.There represents a second example of the architecture of a module for isolating and testing a rewritable memory according to the present invention.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte des multiplexeurs 600, 601, 602, 603 et 604 qui isolent la mémoire réinscriptible 610 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 610.The rewritable memory isolation and test module 310 includes multiplexers 600, 601, 602, 603 and 604 which isolate the rewritable memory 610 when characterizing the access time of the rewritable memory 610.

Les multiplexeurs 600 et 601 sont commandés par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.Multiplexers 600 and 601 are controlled by signal Eq2. The signal Eq2 is at the high level when the signal ScMo is at the high level, when a signal called “Scan_taa” is at the high level and when a signal called capture is at the high level.

Le signal ScMo est le signal de commande de mode chaîne de balayage.The ScMo signal is the scan chain mode control signal.

Le signal capture est le signal classique de capture de balayage.The capture signal is the classic scan capture signal.

Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 610.The scan_taa signal is the signal used according to the present invention when it is desired to characterize the access time of the rewritable memory 610.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 620, 621 et 622.The isolation and test module of a rewritable memory 310 comprises three control registers 620, 621 and 622.

Le registre de contrôle 620 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 610 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 610.The control register 620 is the register that allows programming, erasing, putting the rewritable memory 610 in a low power mode and internal tests of the rewritable memory 610.

Le registre de contrôle 621 est le registre qui contrôle l’adressage de la mémoire réinscriptible 610.The control register 621 is the register which controls the addressing of the rewritable memory 610.

Le registre de contrôle 622 est le registre qui contrôle la lecture de la mémoire réinscriptible 610.Control register 622 is the register that controls the reading of rewritable memory 610.

La sortie du multiplexeur 600 est reliée au registre de contrôle 621. La sortie du registre de contrôle 621 est reliée à une première entrée d’un multiplexeur 603 et à une entrée d’un inverseur 640 dont la sortie est reliée à une première entrée du multiplexeur 600.The output of the multiplexer 600 is connected to the control register 621. The output of the control register 621 is connected to a first input of a multiplexer 603 and to an input of an inverter 640 whose output is connected to a first input of the multiplexer 600.

Lorsque le signal Eq2 est au niveau haut, la sortie inversée du registre de contrôle 621 est dirigée vers l’entrée du registre de contrôle 621. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 600 est dirigé vers l’entrée du registre de contrôle 621.When signal Eq2 is at high level, the inverted output of control register 621 is directed to the input of control register 621. When signal Eq2 is at low level, a signal denoted Fon1 connected to a second input of multiplexer 600 is routed to the input of control register 621.

Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 621 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 610 n’est pas testé. La sortie du multiplexeur 601 est reliée au registre de contrôle 622. La sortie du registre de contrôle 622 est reliée à une première entrée d’un multiplexeur 604.The signal Fon1 is representative of the signal applied at the input of the control register 621 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 610 is not tested. The output of multiplexer 601 is linked to control register 622. The output of control register 622 is linked to a first input of a multiplexer 604.

Lorsque le signal Eq2 est au niveau haut, un signal Act relié à une première entrée du multiplexeur 601 est dirigé vers l’entrée du registre de contrôle 622. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 601 est dirigé vers l’entrée du registre de contrôle 622.When signal Eq2 is at high level, a signal Act connected to a first input of multiplexer 601 is directed to the input of control register 622. When signal Eq2 is at low level, signal denoted Fon2 connected to a second input of the multiplexer 601 is directed to the input of the control register 622.

Le signal Act est un signal qui active le contrôle de la mémoire réinscriptible 610 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 621.The Act signal is a signal which activates the control of the rewritable memory 610 for a reading of the contents of the latter at the memory address given by the control register 621.

Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 621 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 610 n’est pas testé. L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 620, 621 et 622.The signal Fon2 is representative of the signal applied at the input of the control register 621 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 610 is not tested. The external clock Clk and a signal Sch are delivered to control registers 620, 621 and 622.

Le signal Sch est un signal de chargement des registres de contrôle 620, 621 et 622 à une valeur souhaitée au travers de la chaîne de balayage.Signal Sch is a signal to load control registers 620, 621 and 622 to a desired value through the scan chain.

Les secondes entrées des multiplexeurs 602, 603 et 604 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.The second inputs of the multiplexers 602, 603 and 604 are connected to a signal denoted In. The function of the signal In is to deactivate the function.

Le multiplexeur 602 est commandé par le signal ScMo et les multiplexeurs 603 et 604 sont commandés par le signal Eq1.Multiplexer 602 is controlled by signal ScMo and multiplexers 603 and 604 are controlled by signal Eq1.

Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.The Eq1 signal is at the high level when the ScMo signal is at the high level and when the “Scan_taa” signal is at the low level or when the capture signal is at the low level.

Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.The capture signal is the classic signal used to control the capture of the scan chain.

Les sorties des multiplexeurs 602, 603 et 604 sont reliées à la mémoire réinscriptible 610.The outputs of multiplexers 602, 603 and 604 are connected to rewritable memory 610.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 621 est dirigée vers la mémoire réinscriptible 610.When signal Eq1 is high, signal In is directed to rewritable memory 610. When signal Eq1 is low, the output of control register 621 is directed to rewritable memory 610.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 622 est dirigée vers la mémoire réinscriptible 610.When signal Eq1 is high, signal In is directed to rewritable memory 610. When signal Eq1 is low, the output of control register 622 is directed to rewritable memory 610.

Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 620 est dirigée vers la mémoire réinscriptible 610.When the ScMo signal is high, the In signal is directed to rewritable memory 610. When the ScMo signal is low, the output of control register 620 is directed to rewritable memory 610.

La sortie de la mémoire réinscriptible 610 est reliée à une première entrée d’un multiplexeur 605. Une seconde entrée du multiplexeur 605 est reliée à un signal noté Otr.The output of the rewritable memory 610 is connected to a first input of a multiplexer 605. A second input of the multiplexer 605 is connected to a signal denoted Otr.

Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 610 ne doit pas être reliée à la chaîne à balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 630.In the case of use in conventional scan chain mode, the output of the rewritable memory 610 must not be connected to the scan chain, because its value cannot be predicted. The Otr signal makes it possible to redirect known and controllable data to an output register 630.

La sortie du multiplexeur 605 est reliée à l’entrée du registre de sortie 630 qui est commandé par l’horloge externe Clk.The output of multiplexer 605 is connected to the input of output register 630 which is controlled by the external clock Clk.

Les données en sortie du registre de contrôle sont délivrées au module de contrôle 300 lors du test du temps d’accès de la mémoire réinscriptible 610.The output data from the control register is delivered to the control module 300 during the test of the access time of the rewritable memory 610.

La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le second exemple de réalisation selon la présente invention.There represents a timing diagram of the signals used by the isolation and test module of a rewritable memory in the second exemplary embodiment according to the present invention.

Dans la , sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 621_out en sortie du registre de contrôle 621, le signal 622_out en sortie du registre de contrôle 622, le signal 603_out en sortie du multiplexeur 603, le signal 604_out en sortie du multiplexeur 604, le signal 610_out en sortie de la mémoire réinscriptible 610 et le signal Do en sortie du registre de sortie 630.In the , are represented the signal of the external clock Clk, the signals Eq1 and Eq2, the signal 621_out at the output of the control register 621, the signal 622_out at the output of the control register 622, the signal 603_out at the output of the multiplexer 603, the signal 604_out output from multiplexer 604, signal 610_out output from rewritable memory 610 and signal Do output from output register 630.

Le registre de contrôle 621 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 622 est déclenché par un front descendant de l’horloge Clk.Control register 621 is triggered by a rising edge of clock Clk and control register 622 is triggered by a falling edge of clock Clk.

La sortie du registre de contrôle 621 étant reliée par l’intermédiaire d’une porte inverseuse 640 à son entrée lorsque le signal Eq2 est au niveau 1, l’adresse en sortie du registre de contrôle 621 passe à chaque front montant de l’adresse AD1 au complément de l’adresse AD1 ou passe à chaque front montant du complément de l’adresse AD1 à l’adresse AD1.The output of the control register 621 being connected via an inverting gate 640 to its input when the signal Eq2 is at level 1, the address at the output of the control register 621 passes on each rising edge of the address AD1 to the complement of address AD1 or switches on each rising edge of the complement of address AD1 to address AD1.

L’adresse en sortie du registre de contrôle 621 est l’adresse prédéterminée AD1 ou son complément !AD1. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 603_out devient actif et est représentatif de l’adresse AD1 ou de son complément !AD1 tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. L’adresse AD1 et l’adresse !AD1 de la mémoire réinscriptible 610 sont adressées.The output address of control register 621 is the predetermined address AD1 or its complement !AD1. When signal Eq1 goes low and signal Eq2 goes high, signal 603_out becomes active and is representative of address AD1 or its complement !AD1 as long as signal Eq1 remains low and signal Eq2 stays high. The address AD1 and the address !AD1 of the rewritable memory 610 are addressed.

Cette configuration permet de tester le temps d’accès de la mémoire réinscriptible 610 dans une configuration où le temps d’accès est maximal.This configuration makes it possible to test the access time of the rewritable memory 610 in a configuration where the access time is maximum.

Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 604_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 610 à l’adresse !AD1 et au font montant suivant à l’adresse AD1 et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.When signal Eq1 goes low and signal Eq2 goes high, signal 604_out becomes active at the next rising edge of external clock Clk and is representative of a command to read the contents of rewritable memory 610 at the address !AD1 and at the next rising point at the address AD1 and remains in the active state as long as the signal Eq1 remains at the low level and the signal Eq2 remains at the high level.

Le contenu !D de la mémoire réinscriptible 610 à l’adresse !AD1 est présent à la sortie 610_out avec un délai Ta représentatif du temps d’accès de la mémoire réinscriptible 410 et au front montant suivant de l’horloge Clk, le contenu D de la mémoire réinscriptible 610 à l’adresse AD1 est présent à la sortie 610_out avec le même délai Ta’ représentatif du temps d’accès de la mémoire réinscriptible 610.The content !D of the rewritable memory 610 at the address !AD1 is present at the output 610_out with a delay Ta representative of the access time of the rewritable memory 410 and at the following rising edge of the clock Clk, the content D of the rewritable memory 610 at the address AD1 is present at the output 610_out with the same delay Ta' representative of the access time of the rewritable memory 610.

La donnée D ou !D est alors présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.Data D or !D is then present at the output Do of output register 430 at the next rising edge of clock Clk.

Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 410, le contenu D de la mémoire réinscriptible 410 à l’adresse AD1 n’est plus présent à la sortie de la mémoire réinscriptible 410 et la donnée D n’est plus présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.Thus, when the period Pe of the external clock Clk becomes less than the access time of the rewritable memory 410, the content D of the rewritable memory 410 at the address AD1 is no longer present at the output of the rewritable memory 410 and the data D is no longer present at the output Do of the output register 430 at the next rising edge of the clock Clk.

La représente un troisième exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.There represents a third example of the architecture of a module for isolating and testing a rewritable memory according to the present invention.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte un module de test interne 840, des multiplexeurs 850, 800, 801, 802, 803 et 804 qui isolent la mémoire réinscriptible 810 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 810.The rewritable memory isolation and test module 310 includes an internal test module 840, multiplexers 850, 800, 801, 802, 803, and 804 that isolate the rewritable memory 810 during access time characterization 810 rewritable memory.

Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 820, 821 et 822.The isolation and test module of a rewritable memory 310 comprises three control registers 820, 821 and 822.

Le module de test interne 840 permet de caractériser l’influence de chaque donnée délivrée par les registres de contrôle 820, 821 et 822 sur le temps d’accès de la mémoire réinscriptible 810. Le module de test interne 840 est commandé par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.The internal test module 840 makes it possible to characterize the influence of each datum delivered by the control registers 820, 821 and 822 on the access time of the rewritable memory 810. The internal test module 840 is controlled by the signal Eq2 . The signal Eq2 is at the high level when the signal ScMo is at the high level, when a signal called “Scan_taa” is at the high level and when a signal called capture is at the high level.

Les multiplexeurs 850, 800 et 801 sont commandés par le signal Eq2.Multiplexers 850, 800 and 801 are controlled by signal Eq2.

Le signal ScMo est le signal de commande de mode chaîne de balayage.The ScMo signal is the scan chain mode control signal.

Le signal capture est le signal classique de capture de balayage.The capture signal is the classic scan capture signal.

Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 810.The scan_taa signal is the signal used according to the present invention when it is desired to characterize the access time of the rewritable memory 810.

Le registre de contrôle 820 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 810 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 810.The control register 820 is the register that allows programming, erasing, putting the rewritable memory 810 in a low power mode and internal tests of the rewritable memory 810.

La sortie du multiplexeur 850 est reliée au registre de contrôle 820. La sortie du registre de contrôle 820 est reliée à une première entrée d’un multiplexeur 802.The output of multiplexer 850 is connected to control register 820. The output of control register 820 is connected to a first input of multiplexer 802.

Une première entrée du multiplexeur 850 est reliée à une sortie 846 du module de test interne 840 et une seconde entrée du multiplexeur 850 est reliée au signal Fon1.A first input of multiplexer 850 is linked to an output 846 of internal test module 840 and a second input of multiplexer 850 is linked to signal Fon1.

Lorsque le signal Eq2 est au niveau haut, la sortie 846 du module de test interne 840 est reliée à l’entrée du registre de contrôle 820. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon1 est dirigé vers l’entrée du registre de contrôle 820.When the Eq2 signal is at the high level, the output 846 of the internal test module 840 is connected to the input of the control register 820. When the Eq2 signal is at the low level, the signal denoted Fon1 is directed to the input of the control register 820.

Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 820 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé.The signal Fon1 is representative of the signal applied at the input of the control register 820 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 810 is not tested.

La sortie du multiplexeur 801 est reliée au registre de contrôle 822. La sortie du registre de contrôle 822 est reliée à une première entrée d’un multiplexeur 804.The output of multiplexer 801 is linked to control register 822. The output of control register 822 is linked to a first input of a multiplexer 804.

La sortie du multiplexeur 800 est reliée au registre de contrôle 821. La sortie du registre de contrôle 821 est reliée à une première entrée d’un multiplexeur 803.The output of multiplexer 800 is linked to control register 821. The output of control register 821 is linked to a first input of a multiplexer 803.

Lorsque le signal Eq2 est au niveau haut, la sortie 844 du module de test interne 840 est reliée à l’entrée du registre de contrôle 821. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 800 est dirigé vers l’entrée du registre de contrôle 821.When the Eq2 signal is at the high level, the output 844 of the internal test module 840 is connected to the input of the control register 821. When the Eq2 signal is at the low level, a signal denoted Fon1 connected to a second input of the multiplexer 800 is routed to the input of control register 821.

Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 821 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé.The signal Fon1 is representative of the signal applied at the input of the control register 821 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 810 is not tested.

La sortie du multiplexeur 801 est reliée au registre de contrôle 822. La sortie du registre de contrôle 822 est reliée à une première entrée d’un multiplexeur 804.The output of multiplexer 801 is linked to control register 822. The output of control register 822 is linked to a first input of a multiplexer 804.

Lorsque le signal Eq2 est au niveau haut, la sortie 842 du module de test interne 840 est reliée à l’entrée du registre de contrôle 822. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 801 est dirigé vers l’entrée du registre de contrôle 822.When the Eq2 signal is at the high level, the output 842 of the internal test module 840 is connected to the input of the control register 822. When the Eq2 signal is at the low level, the signal noted Fon2 connected to a second input of the multiplexer 801 is routed to the input of control register 822.

La sortie 842 est un signal qui active le contrôle de la mémoire réinscriptible 810 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 821.The output 842 is a signal which activates the control of the rewritable memory 810 for a reading of the contents thereof at the memory address given by the control register 821.

Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 821 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé. L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 820, 821 et 822.The signal Fon2 is representative of the signal applied at the input of the control register 821 during conventional operation of the integrated circuit, i.e. when the access time of the rewritable memory 810 is not tested. The external clock Clk and a signal Sch are delivered to control registers 820, 821 and 822.

Le signal Sch est un signal de chargement des registres de contrôle 820, 821 et 822 à une valeur souhaitée au travers de la chaîne à balayage.Signal Sch is a signal to load control registers 820, 821 and 822 to a desired value through the scan chain.

Les secondes entrées des multiplexeurs 802, 803 et 804 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.The second inputs of the multiplexers 802, 803 and 804 are linked to a signal denoted In. The function of the signal In is to deactivate the function.

Le multiplexeur 802 est commandé par le signal ScMo et les multiplexeurs 803 et 804 sont commandés par le signal Eq1.Multiplexer 802 is controlled by signal ScMo and multiplexers 803 and 804 are controlled by signal Eq1.

Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.The Eq1 signal is at the high level when the ScMo signal is at the high level and when the “Scan_taa” signal is at the low level or when the capture signal is at the low level.

Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.The capture signal is the classic signal used to control the capture of the scan chain.

Les sorties des multiplexeurs 802, 803 et 804 sont reliées à la mémoire réinscriptible 810.The outputs of multiplexers 802, 803 and 804 are connected to rewritable memory 810.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 821 est dirigée vers la mémoire réinscriptible 810.When signal Eq1 is high, signal In is directed to rewritable memory 810. When signal Eq1 is low, the output of control register 821 is directed to rewritable memory 810.

Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 822 est dirigée vers la mémoire réinscriptible 810.When signal Eq1 is high, signal In is directed to rewritable memory 810. When signal Eq1 is low, the output of control register 822 is directed to rewritable memory 810.

Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 820 est dirigée vers la mémoire réinscriptible 810.When the ScMo signal is high, the In signal is directed to rewritable memory 810. When the ScMo signal is low, the output of control register 820 is directed to rewritable memory 810.

La sortie de la mémoire réinscriptible 810 est reliée à une première entrée d’un multiplexeur 805. Une seconde entrée du multiplexeur 805 est reliée à un signal noté Otr.The output of the rewritable memory 810 is connected to a first input of a multiplexer 805. A second input of the multiplexer 805 is connected to a signal denoted Otr.

Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 810 ne doit pas être reliée à la chaîne de balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 830.In the case of use in conventional scan chain mode, the output of rewritable memory 810 must not be connected to the scan chain, because its value cannot be predicted. The Otr signal makes it possible to redirect known and controllable data to an output register 830.

La sortie du multiplexeur 805 est reliée à l’entrée du registre de sortie 830 qui est commandé par l’horloge externe Clk.The output of multiplexer 805 is connected to the input of output register 830 which is controlled by the external clock Clk.

Les données en sortie du registre de contrôle sont délivrées au module de test interne 840 lors du test du temps d’accès de la mémoire réinscriptible 810.The output data from the control register is delivered to the internal test module 840 during the rewritable memory access time test 810.

La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le troisième exemple de réalisation selon la présente invention.There represents a timing diagram of the signals used by the isolation and test module of a rewritable memory in the third exemplary embodiment according to the present invention.

Dans la sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 821_out en sortie du registre de contrôle 821, le signal 822_out en sortie du registre de contrôle 822, le signal 803_out en sortie du multiplexeur 803, le signal 804_out en sortie du multiplexeur 804, le signal 810_out en sortie de la mémoire réinscriptible 810 et le signal Do en sortie du registre de sortie 830.In the are represented the signal of the external clock Clk, the signals Eq1 and Eq2, the signal 821_out at the output of the control register 821, the signal 822_out at the output of the control register 822, the signal 803_out at the output of the multiplexer 803, the signal 804_out at the output of the multiplexer 804, the signal 810_out at the output of the rewritable memory 810 and the signal Do at the output of the output register 830.

Le registre de contrôle 821 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 822 est déclenché par un front descendant de l’horloge Clk.Control register 821 is triggered by a rising edge of clock Clk and control register 822 is triggered by a falling edge of clock Clk.

Les adresses en sortie du registre de contrôle 421 varient de A1 à An selon le signal 844 fourni par le module de test interne. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 803_out devient actif et est représentatif des adresses A1 à An tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. Les adresses A1 à An de la mémoire réinscriptible 810 sont successivement adressées à chaque coup d’horloge Clk.The output addresses of the control register 421 vary from A1 to An according to the signal 844 supplied by the internal test module. When signal Eq1 goes low and signal Eq2 goes high, signal 803_out becomes active and is representative of addresses A1 through An as long as signal Eq1 stays low and signal Eq2 stays high. The addresses A1 to An of the rewritable memory 810 are successively addressed at each clock stroke Clk.

Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 804_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 810 aux adresses successives A1 à An et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.When signal Eq1 goes low and signal Eq2 goes high, signal 804_out becomes active at the next rising edge of external clock Clk and is representative of a command to read the contents of rewritable memory 810 to successive addresses A1 to An and remains in the active state as long as the signal Eq1 remains at the low level and the signal Eq2 remains at the high level.

Les contenus d1 à dn de la mémoire réinscriptible 810 aux adresses A1 à An sont successivement présents à la sortie 810_out avec un délai représentatif du temps d’accès de la mémoire réinscriptible 810.The contents d1 to dn of the rewritable memory 810 at the addresses A1 to An are successively present at the output 810_out with a delay representative of the access time of the rewritable memory 810.

Les données d1 à dn sont alors présentes à la sortie Do du registre de sortie 830 au prochain front montant de l’horloge ClkThe data d1 to dn are then present at the output Do of the output register 830 at the next rising edge of the clock Clk

Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 810, le contenu de la mémoire réinscriptible 810 n’est plus présent à la sortie de la mémoire réinscriptible 810 et la donnée n’est plus présente à la sortie Do du registre de sortie 830 au prochain front montant de l’horloge Clk.Thus, when the period Pe of the external clock Clk becomes less than the access time of the rewritable memory 810, the content of the rewritable memory 810 is no longer present at the output of the rewritable memory 810 and the data is no longer present at the output Do of output register 830 at the next rising edge of clock Clk.

La représente un exemple d’algorithme selon la présente invention.There represents an example of an algorithm according to the present invention.

A l’étape E100, le module de contrôle 300 passe dans le mode chaîne de balayage.At step E100, the control module 300 switches to scan chain mode.

A l’étape E101, la périodicité de l’horloge externe est déterminée par le testeur Te selon des paramètres prédéfini :période de départ, diminution à chaque itération.At step E101, the periodicity of the external clock is determined by the tester Te according to predefined parameters: start period, decrease at each iteration.

A l’étape E102, le module de contrôle 300 génère les signaux Eq1 et Eq2. Le signal Eq1 est mis au niveau bas et le signal Eq2 est mis au niveau haut. Ceci a pour effet d’isoler la mémoire réinscriptible de l’ensemble de portes logiques et de bascules 320.At step E102, the control module 300 generates the signals Eq1 and Eq2. The Eq1 signal is set low and the Eq2 signal is set high. This has the effect of isolating the rewritable memory from the set of logic gates and flip-flops 320.

A l’étape E103, le module de contrôle 300 attend deux fronts montants de l’horloge externe Clk selon le premier mode de réalisation décrit en référence à la ou attend trois fronts montants de l’horloge externe Clk selon le second mode de réalisation décrit en référence à la .At step E103, the control module 300 waits for two rising edges of the external clock Clk according to the first embodiment described with reference to the or waits for three rising edges of the external clock Clk according to the second embodiment described with reference to the .

A l’étape E104, le module de contrôle 300 met le signal Eq1 au niveau haut et le signal Eq2 au niveau bas.At step E104, the control module 300 sets the signal Eq1 to the high level and the signal Eq2 to the low level.

A l’étape E105, le module de contrôle 300 lit la sortie Do du registre de sortie.At step E105, the control module 300 reads the Do output of the output register.

A l’étape E106, le testeur Te vérifie si la donnée lue à la sortie Do est égale à la donnée mémorisée à l’adresse Add1 ou AD1 de la mémoire réinscriptible.At step E106, the tester Te verifies whether the data read at the output Do is equal to the data stored at the address Add1 or AD1 of the rewritable memory.

Dans l’affirmative, la période de l’horloge externe Clk est mémorisée à l’étape E107 et le procédé retourne à l’étape E101 ou la périodicité de l’horloge externe est réduite.If so, the period of the external clock Clk is stored in step E107 and the method returns to step E101 where the periodicity of the external clock is reduced.

Dans la négative, le procédé passe à l’étape E108 et le temps d’accès de la mémoire réinscriptible est considéré comme égal à la dernière période de l’horloge Clk mémorisée.If not, the method goes to step E108 and the access time of the rewritable memory is considered equal to the last period of the stored clock Clk.

Claims (7)

Système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le système comporte :
- des moyens (300) de mise du circuit intégré dans le mode chaîne de balayage,
- des moyens (310) d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
- des moyens (Clk) de cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
- des moyens de variation de la périodicité de l’horloge externe,
- des moyens (300) de lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,
- des moyens (300) de détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.System for testing an integrated circuit comprising logic gates, logic flip-flops and a rewritable memory, the integrated circuit comprising an internal clock used by the logic gates and for clocking the operation of all the logic flip-flops and the rewritable memory , the integrated circuit being configurable in an operating mode called scanning chain mode, in which all the parts of the flip-flops are chained one after the other to test the operation of the logic gates and the flip-flops, characterized in that the system includes:
- means (300) for placing the integrated circuit in scan chain mode,
- means (310) for isolating the rewritable memory of the logic gates of the logic flip-flops,
- means (Clk) for clocking the rewritable memory isolation means of the logic gates of the logic flip-flops by an external clock,
- means for varying the periodicity of the external clock,
- means (300) for reading the content of the rewritable memory and comparing the value with a predefined value,
- Means (300) for determining the access time of the rewritable memory according to the result of the comparison. Système selon la revendication 1, caractérisé en ce que les moyens d’isolement sont constitués de multiplexeurs placés en entrée et en sortie d’au moins un registre de contrôle d’adressage de la mémoire réinscriptible et un registre de contrôle de la lecture de la mémoire réinscriptible.System according to Claim 1, characterized in that the isolation means consist of multiplexers placed at the input and at the output of at least one rewritable memory addressing control register and a control register for reading the rewritable memory. Système selon la revendication 2, caractérisée en ce que la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.System according to Claim 2, characterized in that the output of the rewritable memory address control register is linked to an input of the multiplexer placed at the input of the rewritable memory. Système selon la revendication 2, caractérisée en ce que la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à un inverseur dont la sortie est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.System according to Claim 2, characterized in that the output of the rewritable memory address control register is connected to an inverter, the output of which is connected to an input of the multiplexer placed at the input of the rewritable memory. Système selon l’une quelconque des revendications 1 à 4, caractérisé en ce que les multiplexeurs placés en entrée des registres de contrôle sont commandés par un premier signal logique et les multiplexeurs placés en sortie des registres de contrôle sont commandés par un second signal logique différent du premier signal logique.System according to any one of Claims 1 to 4, characterized in that the multiplexers placed at the input of the control registers are controlled by a first logic signal and the multiplexers placed at the output of the control registers are controlled by a second different logic signal of the first logic signal. Système selon l’une quelconque des revendications 1 à 5, caractérisé en ce que la sortie de la mémoire réinscriptible est reliée à un autre multiplexeur, ledit autre multiplexeur étant relié à un registre de sortie.System according to any one of Claims 1 to 5, characterized in that the output of the rewritable memory is linked to another multiplexer, the said other multiplexer being linked to an output register. Procédé de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le procédé comporte les étapes de :
- mise du circuit intégré dans le mode chaîne de balayage,
- isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
- cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
- variation de la périodicité de l’horloge externe,
- lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,
- détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.Method for testing an integrated circuit comprising logic gates, logic flip-flops and a rewritable memory, the integrated circuit comprising an internal clock used by the logic gates and for clocking the operation of all the logic flip-flops and the rewritable memory , the integrated circuit being configurable in an operating mode called scanning chain mode, in which all the parts of the flip-flops are chained one after the other to test the operation of the logic gates and the flip-flops, characterized in that the method includes the steps of:
- placing the integrated circuit in scan chain mode,
- isolation of the rewritable memory of the logic gates of the logic flip-flops,
- timing of the rewritable memory isolation means of the logic gates of the logic flip-flops by an external clock,
- variation of the periodicity of the external clock,
- reading the contents of the rewritable memory and comparing the value to a predefined value,
- determination of the access time of the rewritable memory according to the result of the comparison.
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