FR3104756A1 - Bus monofil ou « One-Wire » - Google Patents

Abstract

L’invention concerne une architecture de bus « One-Wire » bidirectionnel implémenté sur un composant programmable, ledit bus étant disposé entre un premier élément C1 et un deuxième élément C2 ayant une ligne commune LT de transmission des informations entre le premier élément C1 et le deuxième élément C2. Figure pour l’abrégé : Fig.3

Description

Bus monofil ou «One-Wire»

L’invention concerne un bus de communication bidirectionnel où les signaux sont transmis sur une ligne de communication unique, les signaux étant plus particulièrement des signaux dits «discrets». Un signal discret est défini dans la présente invention comme un signal numérique véhiculant des signaux de commande, ou une information d’état, ayant une fréquence qui varie faiblement. Les fréquences sont en général inférieures à 100Hz.

Les informations de commandes et d’états au sein d’équipements de communication s’appuient souvent sur de nombreux signaux binaires de fréquence lente, nommés “discrets”. Le transport de cet ensemble de discrets, tout au long des différentes cartes électroniques d’un équipement, se fait à travers des connecteurs d’interfaces et des filtres adaptés aux contraintes électromagnétiques. Le nombre important de discrets peut vite devenir un problème du fait du nombre important de broches des connecteurs et de la quantité de filtres nécessaires à la réalisation du dispositif.

Généralement, il n’est pas possible d’agir sur les interfaces externes de l’équipement. Une solution consiste donc à agir sur les interfaces internes qui peuvent être optimisées en mettant en série l’ensemble des discrets sur un bus comportant un unique fil. Dans la littérature ce type de bus est souvent appelé «One-Wire».

Il existe plusieurs exemples de réalisation de bus de type «One-Wire» dans l’art antérieur.

Le bus One-Wire et le bus «connexion monofil» ou SWP (Single Wire Protocol) permettent de connecter des composants avec seulement un fil de données et un fil à la masse.

La figure 1 illustre un exemple classique d’interconnexions parallèles de n discrets au travers de deux cartes électroniques C₁, C₂. Entre les deux cartes, il est nécessaire d’utiliser N lignes de transmission des signaux N₁,.., N_N.

La figure 2 illustre un exemple d’interconnexions avec une concentration de N discrets sur une unique ligne de transmission L_Tdes signaux entre les deux cartes électroniques C₁, C₂.

La demande de brevet WO98017025 décrit un système de communication entre deux organes électriques ou électroniques dans lequel on fait circuler, de façon bidirectionnelle simultanée et sur un conducteur unique (L), des informations logiques binaires ayant alternativement un niveau haut et un niveau bas.

La demande de brevet WO2004010664 décrit un système permettant de faire communiquer plusieurs périphériques sur un bus monofil ou «One-Wire». Dans cette architecture, les entrées/sorties ne sont pas standards. Il est nécessaire de réaliser une mesure de tension et une mesure de courant et d’utiliser un protocole de niveau supérieur pour segmenter les échanges entre N périphériques, avec N supérieur à 2, les échanges étant limités par construction à deux périphériques.

La demande de brevet EP 717527 divulgue une architecture qui fait appel à une commutation de seuils pilotée par l’émetteur et à un récepteur différentiel. Cette solution présente notamment l’inconvénient majeur de considérer les valeurs seuils de transistors Mosfet canaux N et P comme des valeurs fixes sans dispersion.

Malgré les avantages apportés par les architectures des bus «One-Wire» selon l’art antérieur, il existe encore des exigences mal ou non satisfaites, parmi lesquelles:

L’électronique qui pilote le bus iXo doit utiliser des entrées/sorties, I/O, standards associées à un réseau purement passif et doit pouvoir être instanciée dans un composant programmable de type circuit logique programmable CPLD (Complex Programmable Logic Device) ou FPGA (Field Programmable Gate Array),

L’électronique à chaque extrémité du bus iXo doit être symétrique,

Le bus doit être full-duplex,

Le débit à chaque extrémité du bus doit pouvoir être différent (pas de synchronisation des émetteurs) et atteindre un minimum de 10Mbit/s.

De plus, l’utilisation de bus doit converger vers une réduction de la surface des circuits imprimés, une réduction de la consommation en comparaison des architectures classiques de type «One-Wire» et permettre un accroissement de la sécurité face à une intrusion visant à capturer ou perturber l’état des discrets.

Un des objectifs de la présente invention est de proposer une connexion monofil permettant de pallier un ou plusieurs des inconvénients de l’art antérieur cités.

L’invention concerne une architecture de bus «One-Wire» bidirectionnel implémenté sur un composant programmable, ledit bus étant disposé entre un premier élément C₁et un deuxième élément C₂caractérisé en ce qu’il comporte au moins les éléments suivants:
- Une première extrémité du premier élément C₁en émission d’un premier signal TX1 et une première extrémité du deuxième élément C₂en émission d’un deuxième signal TX2, une deuxième extrémité du premier élément C₁en réception d’un premier signal RX1 et une deuxième extrémité du deuxième élément C₂en réception d’un deuxième signal RX2,
- Une ligne commune L_Tde transmission des informations entre le premier élément C₁et le deuxième élément C₂,
- Une première extrémité est reliée à un premier amplificateur A₁dont la sortie est reliée à une résistance R et aussi par une ligne de retour L_Rà un deuxième amplificateur A₂ayant une sortie A₂₃reliée à une porte XOR A₆,
- Un premier comparateur A₃et un deuxième comparateur A₄dont une entrée est reliée à la ligne commune L_Tvia une ligne L_Iaprès la résistance R,
- Le comparateur A₃reçoit sur une première entrée A₃₁le signal TX2 et sur une deuxième entrée A₃₂une première valeur de tension de référence V1,
- Le comparateur A₄reçoit sur une première entrée A₄₁le signal TX2 et sur une deuxième entrée A₄₂une deuxième valeur de tension de référence V2,
- La sortie A₃₃du comparateur A₃et la sortie A₄₃du comparateur A₄sont transmises à un dispositif A₅configuré pour inverser la recopie du signal émis lorsque la tension sur le bus est dans la plage [V1, V2] afin de fournir un signal transmis sur une entrée d’un dispositif A₆adapté à inverser la réplique RTX1 du signal émis par le premier buffer A₁qui est reçu sur une première entrée A₆₁et transmise par le deuxième buffer A₂qui reçoit aussi le signal de rebouclage TX1,TX2, et génère le signal RX2, RX1.

Le dispositif A₅est, par exemple, un circuit OU suivi d'un inverseur à sa sortie, et le dispositif A₆est, par exemple un circuit OU exclusif.

L’architecture peut comporter un filtre F₃positionné entre la sortie du comparateur A₃et une première entrée du circuit A₅, et un filtre F₄positionné entre la sortie du comparateur A₄et une deuxième entrée du circuit A5, les paramètres du filtre étant choisis afin de minimiser les effets parasites générés par les phénomènes de réflexion et de commutation sur le bus monofil.

La valeur de tension de référence V1 est égale à VDD/2+∆v et la valeur de V2 est égale à VDD/2-∆v. La valeur ∆v est choisie, par exemple, dans la plage [5%, 20%] de la valeur de VDD.

Les signaux sont des signaux discrets de fréquence inférieure à 100 HZ véhiculant des informations d’état ou de commande.

Le composant programmable est, par exemple, un composant avec plusieurs portes programmables FPGA, Field Programmable Gate Array.

Le composant programmable est, par exemple, un circuit logique programmable complexe CPLD.

La résistance R est intégrée dans le composant programmable.

D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux dessins annexés donnés à titre d’exemple illustratif et nullement limitatif et qui représentent, respectivement:

une illustration de l’art antérieur,

un exemple de réalisation de l’art antérieur utilisant une ligne unique de transmission,

une illustration du principe de fonctionnement du bus selon l’invention,

un détail de l’architecture d’une extrémité du bus selon l’invention,

un chronogramme de l’interface de bus selon l’invention,

un exemple de structure interne d’un filtre passe-bas,

un moyen permettant de sécuriser le bus selon l’invention.

La figure 3 illustre un schéma de principe de l’architecture du bus iXo selon l’invention. Le bus s’interface entre un premier organe électrique ou électronique, tel qu’une première carte C₁qui va recevoir un nombre N de discrets et un deuxième organe électrique ou électronique, tel qu’une carte C₂qui reçoit N discrets. Au niveau de la première carte C₁, les N discrets S₁,.., S_N, sont multiplexés au sein d’un multiplexeur M₁avant d’être transmis séquentiellement vers une première extrémité en émission 101 du bus. Symétriquement, les N discrets en émission S’₁,.., S’_N, sont multiplexés au sein d’un multiplexeur M₂avant d’être transmis séquentiellement vers une première extrémité en émission 201 du bus, au niveau de la carte C₂. En sortie, de la première carte C₁, au niveau de la deuxième extrémité en réception 102, le signal est démultiplexé par M₃ pour retrouver N discrets et au niveau de la deuxième extrémité en réception 202, de la deuxième carte C₂, le signal est démultiplexé par M₄pour retrouver N signaux discrets. En sortie de ces multiplexeurs, M₃, M₄, les N discrets seront traités séquentiellement par le bus selon l’invention.

TX1 est l’émission de la première extrémité 101 de la carte C₁vers le bus iXo, TX2 est l’émission de la première extrémité 201 de la carte C₂vers le bus iXo. RX1 est la réception du bus iXo depuis la première extrémité 201 et RX2 est la réception du bus iXo depuis la première extrémité 101. TX1, TX2, RX1 et RX2 sont des signaux binaires. RX1 reproduit le signal binaire de TX2 et de même RX2 reproduit le signal binaire de TX1.

Tous les échanges s’effectuent via le bus iXo composé d’une unique ligne de communication L_T. Une résistance R1 et une résistance R2, avec R1=R2=R sont positionnées en sortie des cartes électroniques C₁, C₂.

Le fonctionnement du bus selon l’invention est décrit ci-après.

L’état haut et l’état bas des signaux binaires sont respectivement associés aux tensions d’alimentations VDD et GND.

Les blocs fonctionnels «Extraction Rx1» et «Extraction Rx2» détaillés à la figure 4 mesurent la tension présente sur le bus iXo. Les courants I1 et I2 sont négligeables.

La figure 4 illustre un détail d’une extrémité du bus selon l’invention. Les deux extrémités du bus étant symétriques, le détail est donné pour une seule extrémité en utilisant RXi et TXi, avec i=1 ou i=2. Les modules détaillés ci-après sont implémentés, par exemple, sur un composant programmable de type FPGA (Field Programmable Gate Array).

Un premier buffer A₁relié à la première extrémité émet le signal binaire TX1 de la première extrémité sur le bus iXo. La sortie du buffer est reliée à une résistance R avant transmission du signal sur la ligne unique de transmission L_T.

Un deuxième buffer A₂est utilisé pour fournir en interne au composant programmable une réplique RTX1 du signal TX1 émis par le premier buffer A₁, via sa sortie A_{2 3}. Une entrée A_{2 1}du deuxième buffer A₂est reliée à la ligne unique L_Tpar une ligne de retour L_R.

Un premier comparateur A₃relié à la ligne unique L_Treliant les deux cartes via une ligne L_Ireçoit la valeur de la tension du bus Vixo sur une entrée A₃₁et une valeur de référence V₁= VDD/2 + ∆v sur la deuxième entrée A₃₂. Il délivre en sortie A₃₃un état haut lorsque la tension du bus iXo est supérieure à VDD/2 + ∆v.

Un deuxième comparateur A₄relié à la ligne unique via la ligne L_Ireçoit la valeur de la tension du bus Vixo sur une première entrée A₄₁et une valeur de référence V₂=VDD/2 - ∆v sur la deuxième entrée A₄₂. Il délivre en sortie A₄₃un état haut lorsque la tension du bus iXo est inférieure à VDD/2 - ∆v. La valeur ∆v est, par exemple, choisie dans la plage [5%, 20%] de la valeur de VDD et généralement égale à 10%.

Un dispositif A₅, par exemple une porte NOR A₅(circuit OU suivi d'un inverseur à sa sortie) est positionné après le premier comparateur A₃et le deuxième comparateur A₄. Ce dispositif a notamment pour fonction d’inverser la recopie du signal émis lorsque la tension sur le bus iXo est dans la plage VDD/2 ± ∆V. La porte NOR dans cet exemple reçoit sur ses deux entrées A₅₁et A₅₂l’état des sorties A₃₃et A₄₃de ces deux comparateurs et délivre un état haut A₄₄lorsque la tension sur le bus iXo est dans la plage VDD/2 ± ∆V. La sortie A₅₃de la porte NOR est reliée à un dispositif A₆.

Un dispositif A₆a pour fonction d’inverser la réplique RTX1 du signal émis par le premier buffer A₁qui est reçu sur une première entrée A₆₁et transmise par le deuxième buffer A₂lorsque la tension sur le bus iXo est dans la plage VDD/2 ± ∆V, entrée A₆₂. Ce dispositif est par exemple une porte XOR (circuit OU exclusif).

La tension du bus Vixo dépend des signaux binaires TX1 et TX2.

Si TX1 et TX2 sont à l’état haut, alors les points E₁et E₂sont égaux à VDD. Les points E₁et E₂correspondent aux sorties des cartes C₁et C₂qui communiquent par la voie unique. Il n’y a pas de courant dans les résistances R et la tension Vixo est égale à VDD. Dans ce cas, l’extraction de RX1 et RX2 est simple, RX1 et RX2 sont à l’état haut.

Si TX1 et TX2 sont à l’état bas alors E₁et E₂sont égaux à GND. Il n’y a pas de courant dans les résistances R et la tension Vixo est égale à GND. Dans ce cas, l’extraction de RX1 et RX2 est simple, RX1 et RX2 sont à l’état bas.

Si TX1 est égal au complément à 1 de TX2 alors deux cas sont possibles:

E₁est égal à VDD et E₂est égal à GND. Les deux résistances R forment un pont diviseur et la tension Vixo est égale à VDD/2,

E₁est égal à GND et E₂est égal à VDD. Les deux résistances R forment un pont diviseur et la tension Vixo est égale à VDD/2.

Ces deux derniers cas indiquent que si TX1 est égal au complément à 1 de TX2 alors, en l’état, il n’est pas possible pour les blocs fonctionnels «Extraction RX1» et «Extraction RX2» de discriminer l’émetteur TXi générant l’état haut comme celui générant l’état bas.

La figure 5 représente un exemple de chronogramme des différents signaux de l’interface de bus selon l’invention. La première extrémité a été choisie pour l’exemple. L’entrée A_{1 1}de A₁correspond à TX1, la sortie A_{2 3}de A₂est la réplique de TX1 et la sortie A_{6 3}de A₆correspond à RX1 lui-même étant la reproduction de l’émetteur distant TX2. L’entrée de RX1 est égal à l’addition en base deux des sorties A_{2 3}, A_{5 3}, de A₂et de A₅, ce qui est équivalent au complément à 1 de A₂lorsque A₅est égal à 1. La sortie A_{5 3}correspond à l’état des sorties A₄₃, A₅₃des comparateurs A₄et A₃.

Le changement simultané des états des émetteurs TX1 et TX2 peut être à l’origine de l’apparition de parasites de commutation sur le bus iXo. L’occurrence de ces parasites est accrue si les états binaires de TX1 et TX2 sont opposés. De façon à atténuer, voire éliminer ces parasites de commutation, la structure de filtre peut comporter un filtre adapté. La figure 6 illustre un exemple de structure de filtre pouvant être utilisé.

Deux filtres passe-bas numériques F₃et F₄suppriment les éventuels parasites de commutation qui peuvent apparaître sur les sorties des récepteurs différentiels A₃et A₄.

Un filtre Fi= F₃, F₄comporte une porte 60 sur l’entrée du filtre, un compteur 61, une porte 62 positionnée entre le compteur et une bascule 63, positionnée en sortie de filtre. Le filtre a notamment pour fonction principale de vérifier que le signal d’entrée reste stable pendant un temps au moins égal à 2ⁿx t_clk.tclk est la période de l’horloge appliquée au filtre.

La sortie A_{3 3}, A₄₃, d’un comparateur A₃et A₄est reliée à un filtre F₃et F₄. Les sorties des deux filtres F₃et F₄ sont connectées à la porte NOR A₅. La commande RAZ du compteur, active à l’état haut, force à l’état binaire bas toutes les sorties du compteur. La commande EN de la bascule, active à l’état haut, recopie l’état binaire de l’entrée du filtre sur la sortie de filtre. Cette commande a deux sources:

L’entrée INIT de la porte 62, active à l’état haut, et qui place le filtre en mode «bypass». Cette initialisation permet d’avoir le même état binaire sur l’entrée et sur la sortie du filtre à la mise sous tension de la carte électronique qui porte le bus iXo,

La sortie Q_ndu compteur reliée à la porte 62, active à l’état haut, qui mémorise l’état binaire de l’entrée du filtre sur sa sortie.

Si l’entrée du filtre F₃, F₄change d’état, alors la remise à zéro (RAZ) du compteur devient inactive et l’état des sorties Q₀à Q_pdu compteur évolue au rythme de l’horloge CLK. Deux cas peuvent se produire:

L’entrée du filtre change à nouveau d’état avant que Q_npasse à l’état binaire haut. Le changement d’état est considéré comme un parasite et la commande RAZ devient active;

L’entrée du filtre ne change pas d’état et Q_npasse à l’état binaire haut. Le changement d’état est considéré comme valide et l’état binaire de l’entrée du filtre est recopié sur la sortie de filtre. La constante de temps de filtre est égale à 2ⁿx t_clk, t_clkétant la période de l’horloge CLK.

La sortie Qi du compteur est choisie en fonction de la constante de temps du filtre. Le choix de la sortie du compteur est ajustable en fonction de la structure et en fonction des parasites.

Les tensions VDD/2 + ∆v et VDD/2 - ∆v peuvent être réalisées, soit par deux régulateurs, soit par un pont de résistances connecté entre les alimentations VDD et GND. Ce pont est purement statique et peut être réalisé avec des résistances dont les valeurs sont choisies de façon telle que le courant consommé soit quasiment nul.

La figure 7 illustre un exemple d’implémentation sécuritaire dans lequel aucun élément électrique n’est accessible de l’extérieur. Le bus peut être enfoui dans un circuit imprimé multicouches comprenant une couche externe 71, deux plans de masse 72, une couche interne 73, dans lequel l’unique piste L_Tdu bus est enfouie, la connexion se faisant par un via 74. Dans cette configuration, tous les éléments de l’interface au bus selon l’invention sont enfouis, à l’exception de la résistance R qui peut être soudée sur la couche externe du composant.

Selon un autre mode de réalisation, lorsque le composant programmable possède une résistance interne, elle pourra être utilisée pour la résistance R.

Le composant programmable est par exemple un composant programmable CPLD avec des entrées/sorties standards. Ceci améliore la sécurité face aux intrusions ainsi que l’intégrité de signal de l’électronique de chaque extrémité du bus.

En comparaison des dispositifs connus de l’art antérieur, le bus selon l’invention présente notamment l’avantage de pouvoir être implémenté dans un composant programmable de type CPLD ou FPGA avec une connexion au bus iXo via des I/O standards, d’offrir deux extrémités symétriques sans notion de maître esclave et d’avoir une intensité nulle ou quasi-nulle pour les courants I1 et I2.

Claims (9)

1. Architecture de bus «One-Wire» bidirectionnel implémenté sur un composant programmable, ledit bus étant disposé entre un premier élément C₁et un deuxième élément C₂caractérisé en ce qu’il comporte au moins les éléments suivants:
   - Une première extrémité (101) du premier élément en émission d’un premier signal TX1 et une première extrémité (201) du deuxième élément C₂en émission d’un deuxième signal TX2, une deuxième extrémité (102) du premier élément en réception d’un premier signal RX1 et une deuxième extrémité (202) du deuxième élément C₂en réception d’un deuxième signal RX2,
   - Une ligne commune L_Tde transmission des informations entre le premier élément C₁et le deuxième élément C₂,
   - Une première extrémité (101, 102) est reliée à un premier amplificateur A₁dont la sortie est reliée à une résistance R et aussi par une ligne de retour L_Rà un deuxième amplificateur A₂ayant une sortie A₂₃reliée à une porte XOR A₆,
   - Un premier comparateur A₃et un deuxième comparateur A₄dont une entrée est reliée à la ligne commune L_Tvia une ligne L_Iaprès la résistance R,
   - Le comparateur A₃reçoit sur une première entrée A₃₁le signal TX2 et sur une deuxième entrée A₃₂une première valeur de tension de référence V1,
   - Le comparateur A₄reçoit sur une première entrée A₄₁le signal TX2 et sur une deuxième entrée A₄₂une deuxième valeur de tension de référence V2,
   - La sortie A₃₃du comparateur A₃et la sortie A₄₃du comparateur A₄sont transmises à un dispositif A₅configuré pour inverser la recopie du signal émis lorsque la tension sur le bus est dans la plage [V1, V2] afin de fournir un signal transmis sur une entrée d’un dispositif A₆adapté à inverser la réplique RTX1 du signal émis par le premier buffer A₁qui est reçu sur une première entrée A₆₁et transmise par le deuxième buffer A₂qui reçoit aussi le signal de rebouclage TX1,TX2, et génère le signal RX2, RX1.
2. Architecture selon la revendication 1 caractérisée en ce que le dispositif A₅ est un circuit OU suivi d’un inverseur et le dispositif A₆est un OU exclusif.
3. Architecture selon l’une des revendications 1 ou 2 caractérisée en ce qu’elle comporte un filtre F₃positionné entre la sortie du comparateur A₃et une première entrée A₅₁de la porte A₅, un filtre F₄positionné entre la sortie du comparateur A₄et une deuxième entrée A₅₂de la porte A₅, les paramètres des filtres étant choisis afin de minimiser les effets parasites générés par les portes.
4. Architecture selon l’une des revendications 1 à 3 caractérisée en ce que la valeur de tension de référence V1 est égale à VDD/2+∆v et V2 est égale à VDD/2-∆v.
5. Architecture selon la revendication 4 caractérisée en ce que la valeur ∆v est choisie dans la plage [5%, 20%] de la valeur de VDD.
6. Architecture selon l’une des revendications 1 à 4 caractérisée en ce que les signaux sont des signaux discrets de fréquence inférieure à 100 HZ véhiculant une information d’état ou de commande.
7. Architecture selon l’une des revendications 1 à 6 caractérisée en ce que le composant programmable est un composant avec plusieurs portes programmables FPGA, Field Programmable Gate Array.
8. Architecture selon l’une des revendications 1 à 6 caractérisée en ce que le composant programmable est un circuit logique programmable complexe CPLD.
9. Architecture selon l’une des revendications 7 ou 8 caractérisée en ce que la résistance R est intégrée dans le composant programmable.