FR3094829A1 - Procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable et circuit intégré correspondant - Google Patents

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Abstract

Le procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (NVM), comprend dans un cycle d’écriture (100) les étapes suivantes : - connecter fonctionnellement (20) un circuit de filtre (33) appartenant à une interface de communication (80) physiquement connectée sur un bus (BUS), avec un circuit oscillateur (31) ; - générer (31) par le circuit oscillateur un signal d’oscillations (Fosc) et réguler (35) le signal d’oscillation avec le circuit de filtre (33), de façon à générer (30) un signal d’horloge (CLK) pour cadencer (40) le cycle d’écriture. Figure pour l’abrégé : Fig 1

Description

Procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable et circuit intégré correspondant
Des modes de mise en œuvre et de réalisation concernent les circuits intégrés de mémoires non-volatiles, en particulier l’écriture de mémoire non-volatile électriquement effaçable et programmable « EEPROM ».
Les circuits intégrés de mémoires EEPROM comprennent typiquement un plan mémoire, stockant les données mémorisées, et des décodeurs pour accéder aux données dans le plan mémoire, ainsi qu’une partie périphérique.
La partie périphérique comporte typiquement une partie logique dimensionnée pour une alimentation de par exemple 5V, comprenant classiquement des moyens de commande et une interface de communication telle qu’une interface de bus I²C (« Inter-Integrated Circuits », norme bien connue de l’homme de l’art). La partie périphérique comporte également une partie analogique comprenant des générateurs de hautes tensions ou de rampes de tension, des amplificateurs, et encore des générateurs de courant de référence.
Il est souhaitable de réduire l’encombrement des dispositifs de circuit intégré.
Il a été proposé des techniques de réduction de la taille du plan mémoire EEPROM.
Cela étant, pour une capacité mémoire totale donnée, les avantages de la réduction du plan mémoire sont partiellement effacés par l’encombrement de la partie périphérique. Ce phénomène est pire pour les densités mémoire les plus faibles.
On peut définir un paramètre d’efficacité de la surface du plan mémoire « AE » où AE désigne le rapport (surface du plan mémoire + décodeurs) / surface totale de la mémoire.
Par exemple, pour une mémoire de 128kbit AE > 50 % en technologie 0,18µm, et AE < 30 % en technologie 0,11µm.
Par conséquent le rétrécissement du plan mémoire n’entraine pas un gain significatif du produit complet, en particulier sur des densités faibles.
Par ailleurs, de nombreuses contraintes empêchent de réduire la taille des composants de la partie périphérique.
La partie périphérique comporte des éléments haute tension dont les dimensions ne sont pratiquement pas réductibles en raison de contraintes de tenue en tension. La partie périphérique comporte également des éléments analogiques soumis à des contraintes d’appariement (c’est-à-dire de « matching » selon le terme anglais usuel désignant la conception d’éléments dont les caractéristiques présentent peu de variation l’un à l’autre), lesquelles requièrent des composants de dimensions importantes.
Les éléments répondant à des normes, par exemple les interfaces de communication telles qu’une interface I²C, sont munis d’éléments dédiés à leurs utilisations et ne bénéficient pas ou de peu de marge de manœuvre dans leurs conceptions pour réduire leur taille.
Cependant il est souhaitable de réduire l’encombrement de la partie périphérique des mémoires EEPROM afin d’améliorer le paramètre d’efficacité AE de la surface du plan mémoire.
Les mémoires EEPROM nécessitent typiquement un oscillateur pour activer une pompe de charge. Cet oscillateur doit être relativement rapide. La fréquence d'oscillation peut être de précision moyenne, par exemple entre 20MHz et 30MHz.
Également, les mémoires EEPROM nécessitent typiquement une horloge assurant le cadencement des opérations d'écriture, et dont se déduit le temps d'écriture, avantageusement le plus précis possible. Cette horloge peut être plus lente (de l'ordre de 1Mhz typiquement), mais préférentiellement précise.
Il est difficile dans le contexte des technologies EEPROM, et dans une contrainte de dimensions minimales, de réaliser des oscillateurs précis, de surcroît s'ils doivent être rapides.
Ainsi, les mémoires EEPROM comportent typiquement un générateur de signaux stables dédié à la génération d’un signal d’horloge, tandis que d’autres générateurs sont utilisés pour générer d’autres signaux d’oscillations, notamment à hautes fréquences.
Dans un objectif de dimensions minimales, il est proposé selon des modes de réalisation et de mise en œuvre de générer des fréquences stables en se basant sur une référence de temps déjà présente sur le circuit à d'autres fins, et non utilisée dans son objectif premier au moment où elle est utilisée pour stabiliser les fréquences.
Ainsi, la surface de la partie périphérique peut être réduite, et le paramètre d’efficacité AE de la surface du plan mémoire peut être amélioré.
Selon un aspect, il est proposé à cet égard un procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (EEPROM), comprenant dans un cycle d’écriture :
- connecter fonctionnellement un circuit de filtre appartenant à une interface de communication physiquement connectée sur un bus, avec un circuit oscillateur ;
- générer par le circuit oscillateur un signal d’oscillations et réguler le signal d’oscillation avec le circuit de filtre, de façon à générer un signal d’horloge pour cadencer le cycle d’écriture.
Un cycle d’écriture désigne la phase dédiée à l’écriture des données dans la mémoire, comprenant généralement un effacement suivi d’une programmation d’une ou plusieurs cellules mémoire.
Préférentiellement, l’interface de communication est du type I²C, c’est-à-dire du type « inter-integrated circuits ».
Ainsi il est proposé selon cet aspect d’utiliser un circuit de filtre prévu pour une interface de communication, pour réguler un signal d’oscillation et ainsi générer un signal d’horloge suffisamment stable pour cadencer le cycle d’écriture.
Le procédé selon cet aspect permet ainsi de respecter les deux contraintes mentionnées ci-avant, en n’utilisant qu’un seul circuit oscillateur.
Selon un mode de mise en œuvre, avant de connecter fonctionnellement le circuit de filtre avec le circuit oscillateur, on déconnecte fonctionnellement le circuit de filtre de l’interface de communication.
Pendant un cycle d’écriture, les échanges sur le bus via l’interface de communication sont ignorés, par exemple classiquement en forçant une réinitialisation (« reset ») d’une bascule de sortie destinée à générer un signal de sélection de circuit, empêchant la sélection du circuit issue d’une commande transmise à l’interface de communication du type I²C, pendant la durée du cycle d’écriture. Cependant, des signaux parasites provenant de l’extérieur peuvent être transmis sur le bus, et déconnecter fonctionnellement le circuit de filtre de l’interface de communication permet d’éviter, dans le circuit de filtre, des perturbations provenant de l’extérieur.
Par exemple, avant de connecter fonctionnellement le circuit de filtre avec le circuit oscillateur, le circuit de filtre est déconnecté fonctionnellement du circuit oscillateur et est connecté fonctionnement à l’interface de communication.
Cela permet à l’inverse que des communications sur le bus avec l’interface de communication utilisant le circuit de filtre ne soient pas perturbées par le signal d’oscillation du circuit oscillateur.
Selon un mode de mise en œuvre, connecter fonctionnellement le circuit de filtre et le circuit oscillateur comprend des opérations logiques sur un signal provenant du circuit oscillateur et destiné au circuit de filtre avec un signal de sélection de mode, de façon à délivrer au circuit de filtre un signal suivant le signal provenant du circuit oscillateur. De même, connecter fonctionnellement le circuit de filtre et le circuit oscillateur comprend des opérations logiques sur un signal provenant du circuit de filtre et destiné au circuit oscillateur avec le signal de sélection de mode, de façon à délivrer au circuit oscillateur un signal suivant le signal provenant du circuit de filtre.
Selon un mode de mise en œuvre, déconnecter fonctionnellement le circuit de filtre et l’interface de communication comprend des opérations logiques sur un signal provenant de l’interface de communication et destiné au circuit de filtre avec un signal de sélection de mode, le signal de sélection de mode déterminant le résultat des opérations logiques à un signal de valeur arbitraire constante, et des opérations logiques sur un signal provenant du circuit de filtre et destiné à l’interface de communication avec le signal de sélection de mode, le signal de sélection de mode déterminant le résultat des opérations logiques à un signal de valeur arbitraire constante.
Selon un mode de mise en œuvre, le circuit de filtre a une constante de temps ajustable, et avant de réguler le signal d’oscillation avec le circuit de filtre, on ajuste la constante de temps à une valeur donnée avec une précision donnée.
En effet, cela permet d’améliorer l’exactitude du signal d’horloge ainsi généré via la régulation, la constante de temps du circuit de filtre pouvant subir de légères instabilités de processus de fabrication qui sont ainsi corrigées par ledit ajustement, mais étant par ailleurs très stable par rapport aux conditions de température, d’alimentation et du vieillissement.
Selon une alternative, la fréquence du signal d’oscillation est ajustable dynamiquement, et la régulation du signal d’oscillation comprend un ajustement dynamique de la fréquence du signal d’oscillation relativement à une constante de temps du circuit de filtre.
Cette alternative peut correspondre avantageusement à l’utilisation d’un circuit oscillateur capable de générer des hautes fréquences pour cadencer une pompe de charge, selon un mode de mise en œuvre défini ci-après.
Ainsi la fréquence du signal d’oscillation peut être calibrée dynamiquement vis-à-vis de variations immédiates par exemple dues aux conditions de température, de tension et de vieillissement, en se basant sur ladite constante de temps quant à elle stable vis-à-vis desdites conditions.
Selon un mode de mise en œuvre de cette alternative, ladite régulation du signal d’oscillation est effectuée au début de chaque cycle d’écriture.
Une calibration par cycle d’écriture est une période suffisante pour compenser l’apparition de variations dans la fréquence.
Selon un mode de mise en œuvre de cette alternative, ledit ajustement dynamique de la fréquence du signal d’oscillation comprend un comptage du nombre de périodes du signal d’oscillation pendant la durée de la constante de temps, un ajustement d’un palier de la fréquence du signal d’oscillation, et une répétition du comptage et de l’ajustement jusqu’à atteindre le nombre de périodes comptées le plus proche d’un nombre ciblé préétabli.
Selon un mode de mise en œuvre de cette alternative, générer le signal d’horloge comprend en outre une division de la fréquence du signal d’oscillation régulé.
Selon un mode de mise en œuvre de cette alternative, le procédé comprend en outre dans un cycle d’écriture, une génération de hautes tensions d’écritures comprenant des commutations d’éléments capacitifs à des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation généré par le circuit oscillateur.
Selon une autre alternative, la génération d’un signal d’oscillations comprend une accumulation de retards élémentaires, et la régulation du signal d’oscillation comprend une insertion, dans ladite accumulation, d’un retard supplémentaire égal à une constante de temps du circuit de filtre, l’accumulation de retards élémentaires étant négligeable en durée par rapport au retard supplémentaire.
Cette alternative correspond à l’utilisation d’un oscillateur en anneau classique pour générer le signal d’horloge, mais avec l’avantage de réutiliser le circuit de filtre de l’interface de communication lorsque ce dernier n’est pas utilisé à cette fin.
Selon un autre aspect, il est proposé un circuit intégré de mémoire non-volatile électriquement effaçable et programmable, comprenant une machine d’état configurée pour commander des opérations d’écriture dans un cycle d’écriture cadencées par un signal d’horloge, une interface de communication comprenant un circuit de filtre et physiquement connectée sur un bus, et des moyens de génération du signal d’horloge comprenant un circuit oscillateur et configurés pour, dans un cycle d’écriture :
- connecter fonctionnellement le circuit de filtre avec le circuit oscillateur ;
- générer un signal d’oscillations avec le circuit oscillateur et réguler le signal d’oscillation avec le circuit de filtre de façon à générer le signal d’horloge.
Selon un mode de réalisation, les moyens de génération du signal d’horloge sont configurés pour déconnecter fonctionnellement le circuit de filtre de l’interface de communication, avant de connecter fonctionnellement le circuit de filtre avec le circuit oscillateur.
Selon un mode de réalisation, le circuit de filtre est destiné à être déconnecté fonctionnellement du circuit oscillateur et à être connecté fonctionnellement à l’interface de communication, avant d’être connecté fonctionnellement avec le circuit oscillateur.
Selon un mode de réalisation, pour connecter fonctionnellement le circuit de filtre et le circuit oscillateur, les moyens de génération du signal d’horloge comprennent des portes logiques connectées sur une entrée du circuit filtre configurées pour, en présence d’un signal de sélection de mode, générer sur l’entrée du circuit filtre un signal suivant un signal provenant du circuit oscillateur. Et, les moyens de génération du signal d’horloge comprennent également des portes logiques connectées sur une sortie du circuit filtre configurées pour, en présence du signal de sélection de mode, générer sur une entrée du circuit oscillateur un signal suivant un signal sur la sortie du circuit de filtre.
Selon un mode de réalisation, pour déconnecter fonctionnellement le circuit de filtre et l’interface de communication, les moyens de génération du signal d’horloge comprennent des portes logiques connectées respectivement sur une entrée du circuit filtre et sur une sortie du circuit filtre, les portes logiques étant configurées pour générer un signal à une valeur arbitraire constante en présence d’un signal de sélection de mode, indifféremment de signaux destinés au circuit de filtre provenant de l’interface de communication ou de signaux en sortie du filtre.
Selon un mode de réalisation, le circuit de filtre a une constante de temps ajustable, et les moyens de génération du signal d’horloge sont configurés pour ajuster la constante de temps à une valeur donnée avec une précision donnée.
Selon une première alternative, le circuit oscillateur comprend un moyen d’ajustement capable d’ajuster dynamiquement la fréquence du signal d’oscillation sur commande, et les moyens de génération du signal d’horloge sont configurés pour commander un ajustement dynamique de la fréquence du signal d’oscillation relativement à une constante de temps du circuit de filtre, pour réguler le signal d’oscillation.
Selon un mode de réalisation de la première alternative, le moyen d’ajustement du circuit oscillateur comprend un élément capacitif de valeur capacitive commandable, ou un générateur de courant d’alimentation d’intensité commandable.
Selon un mode de réalisation de la première alternative, les moyens de génération du signal d’horloge sont configurés pour réguler le signal d’oscillation au début de chaque cycle d’écriture.
Selon un mode de réalisation de la première alternative, le moyen d’ajustement du circuit oscillateur comprend un compteur configuré pour compter le nombre de périodes du signal d’oscillation pendant la durée de la constante de temps, et est configuré pour ajuster d’un palier élémentaire la fréquence du signal d’oscillation, et pour répéter le comptage et l’ajustement jusqu’à atteindre le nombre de périodes comptées le plus proche d’un nombre ciblé préétabli.
Selon un mode de réalisation de la première alternative, les moyens de génération du signal d’horloge comprennent en outre un diviseur de fréquence configuré pour diviser la fréquence du signal d’oscillation régulé.
Selon un mode de réalisation de la première alternative, le circuit intégré comprend en outre un circuit de pompe de charge configuré pour générer des hautes tensions d’écritures comprenant des commutations d’éléments capacitifs sur des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation généré par le circuit oscillateur.
Selon une autre alternative, le circuit oscillateur comprend un oscillateur en anneau configuré pour générer une accumulation de retards élémentaires sur un signal, et les moyens de génération du signal d’horloge sont configurés pour connecter le circuit de filtre dans circuit de l’oscillateur en anneau, introduisant un retard supplémentaire égal à une constante de temps du circuit de filtre, l’accumulation de retards élémentaires étant négligeable en durée par rapport au retard supplémentaire.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
et
illustrent des exemples de mise en œuvre et de réalisation de l’invention.
La figure 1 illustre un exemple de mise en œuvre d’un procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable « EEPROM ». La mémoire EEPROM comporte notamment un plan mémoire comportant des cellules mémoires, une cellule mémoire étant une unité dans laquelle peut être enregistrée un bit, un circuit oscillateur 90 et une interface de communication 80 comportant un circuit de filtre 33. L’interface de communication 80 est destinée à communiquer sur un bus BUS et est physiquement connectée sur le bus BUS. Le circuit de filtre 33 peut comprendre classiquement un élément capacitif et un élément résistif. Les échanges sur le bus BUS via l’interface de communication 80 sont destinés à être ignorés pendant un cycle d’écriture.
Un cycle d’écriture du procédé d’écriture, comprend par exemple un effacement suivi d’une programmation d’une ou plusieurs cellules mémoire.
Le procédé comprend, dans un cycle d’écriture 100, les étapes suivantes :
- connecter fonctionnellement 20 un circuit de filtre 33 appartenant à une interface de communication 80 physiquement connectée sur le bus BUS, avec un circuit oscillateur 31 ;
- générer par le circuit oscillateur 31 un signal d’oscillations Fosc et réguler 35 le signal d’oscillation Fosc avec le circuit de filtre 33, de façon à générer 30 un signal d’horloge CLK pour cadencer 40 le cycle d’écriture.
Avant la génération du signal d’horloge pour cadencer 40 le cycle d’écriture, une horloge élémentaire indépendante d’une machine d’état peut par exemple permettre de cadencer la mise en œuvre du procédé.
Dans cet exemple, le circuit de filtre 33 a une constante de temps ajustable T, et avant de réguler 35 le signal d’oscillation Fosc avec le circuit de filtre 33, on ajuste la constante de temps T à une valeur donnée Tosc avec une précision donnée.
L’ajustement de la constante de temps T peut être mis en œuvre au moyen de bits d’ajustement (« trimming bits » selon le vocable anglais usuel), stockés dans un registre non-volatil, par exemple une partie du plan-mémoire dédiée à cet effet. Les bits d’ajustement peuvent commander une commutation d’un élément capacitif ou résistif respectif, afin de compenser des variations dues aux procédés de fabrication d’une valeur capacitive ou résistive effective. Les bits d’ajustement sont paramétrés en usine en fonction de ladite valeur capacitive ou résistive effective et de la constante de temps Tosc ciblée.
Dans la représentation de la figure 1, l’ajustement de la constante de temps T à la valeur Tosc est effectué dans l’étape 20 prévoyant de connecter fonctionnellement le circuit de filtre 33 avec le circuit oscillateur 31. Cela étant, il n’est pas nécessaire que l’ajustement de la constante de temps T soit effectué en même temps que la connexion fonctionnelle du circuit de filtre avec le circuit oscillateur, mais peut bien entendu être effectué avant ou après ladite connexion.
Avant de connecter fonctionnellement 20 le circuit de filtre avec le circuit oscillateur, il est avantageux de déconnecter fonctionnellement le circuit de filtre 33 et l’interface de communication 80.
En effet, avant de connecter fonctionnellement le circuit de filtre 33 avec le circuit oscillateur 31, la configuration du dispositif peut être telle que le circuit de filtre 33 est déconnecté fonctionnellement du circuit oscillateur 31 et est connecté fonctionnellement à l’interface de communication 80, selon une destination première du circuit de filtre 33.
Le cycle d’écriture 100, afin d’effacer et programmer des cellules mémoires, peut comprendre par ailleurs une génération 90 de hautes tensions d’écritures HV, avantageusement au moyen d’une pompe de charge. La génération des hautes tensions d’écriture HV comprend dans ce cas des commutations d’éléments capacitifs à des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation rapide Fosc, par exemple de l’ordre de 10MHz à 100MHz. La stabilité du signal d’oscillation rapide n’est pas critique pour générer des hautes tensions d’écritures avec une pompe de charge et la fréquence du signal d’oscillation rapide peut varier d’environ 25% sans compromettre le fonctionnement de la pompe de charge.
Or, la constante de temps du circuit de filtre Tosc est quant à elle très stable, et permet de stabiliser le signal d’oscillation rapide via ladite régulation 35, pour obtenir un signal d’horloge CLK suffisamment stable pour cadencer 40 le cycle d’écriture.
Dans un exemple particulier, le signal d’oscillation rapide Fosc est généré par le circuit oscillateur 31, et générer 30 le signal d’horloge comprend en outre une division de la fréquence (non-représenté) du signal d’oscillation (rapide) régulé Fosc.
En effet, la fréquence du signal d’horloge CLK, pour cadencer le cycle d’écriture, est classiquement bien inférieure à la fréquence du signal d’oscillation rapide Fosc. Par exemple la fréquence du signal d’horloge CLK n’est pas supérieure à 2MHz voire 1MHz.
La figure 2 illustre un exemple de réalisation d’un circuit intégré de mémoire non-volatile électriquement effaçable et programmable NVM.
Le circuit intégré NVM comprend une machine d’état ME configurée pour commander des opérations d’écriture dans un cycle d’écriture cadencées par un signal d’horloge CLK, une interface de communication INTB comprenant un circuit de filtre RFt et physiquement connectée sur un bus BUS, et des moyens de génération du signal d’horloge GENCLK comprenant un circuit oscillateur RGOSC.
Comme mentionné précédemment, la machine d’état ME peut comprendre une horloge élémentaire indépendante pour cadencer les opérations initiales permettant de mettre en place la génération du signal d’horloge CLK (procédé de la figure 1).
Les moyens de génération du signal d’horloge GENCLK sont configurés pour, dans un cycle d’écriture :
- connecter fonctionnellement le circuit de filtre RFt avec le circuit oscillateur RGOSC ;
- générer un signal d’oscillations Fosc avec le circuit oscillateur RGOSC et réguler le signal d’oscillation avec le circuit de filtre RFt de façon à générer le signal d’horloge CLK.
L’interface de communication INTB est par exemple une interface avec un bus série BUS de type I²C, c’est-à-dire du type « inter-integrated circuits » et communiquant selon le protocole homonyme.
Le bus I²C BUS comporte deux voies : une voie série de données SDA et une voie série d’horloge SCL, acheminant des trames de signaux pouvant chacun avoir un niveau haut ou un niveau bas.
Des circuits de filtre passe-bas LPF sont destinés à filtrer des impulsions positives sur un niveau bas ou négatives sur un niveau haut de moins de 50ns sur l'entrée SDA et sur l’entrée SCL.
Dans une communication suivant le protocole I²C, une condition de début de trame, « START » selon la terminologie officielle connue de l’homme de l’art, consiste en une transition haut vers bas (front descendant) sur SDA lorsque SCL est haut, et une condition de fin de trame, « STOP selon ladite terminologie officielle, consiste en une transition bas vers haut (front montant) sur SDA lorsque SCL est haut.
Sont ajoutés des délais internes sur les signaux SDA et SCL pour garantir que les transitions SDA proches des transitions SCL ne peuvent pas générer de conditions START ou STOP. Les transitions SDA doivent se produire à un temps t après le front montant de SCL ou à un temps t avant le front descendant de SCL afin de déclencher les conditions START ou STOP.
Ceci est vérifié en retardant les fronts montants de SCL d’une durée 2t avec un circuit de filtre R2t, et en retardant les fronts montants et descendants de SDA d’un délai t avec un circuit de filtre RFt.
Le signal SCL retardé est une entrée de deux bascules de type D FFD déclenchées sur fronts, dont les horloges sont respectivement le signal SDA retardé et son complément. La sortie des bascules FFD va en entrée d’une bascule de type RS FFRS générant un signal de sélection de puce CSR et réinitialisant les bascules FFD.
Selon une caractéristique des circuits intégrés de mémoires EEPROM communiquant via le protocole I²C, un cycle d'écriture commence après réception d'une commande d'écriture légitime terminée par une condition STOP.
Pendant l'opération d'écriture (qui dure généralement quelques millisecondes), la mémoire ne répond à aucune commande du bus I²C. Cela signifie que les données SDA et SCL sont ignorées, ainsi que la détection des conditions START et STOP.
Les circuits d'écriture s'appuient sur des séquenceurs basés sur des horloges, selon l'architecture utilisée, parmi lesquels on trouve l’horloge élémentaire indépendante de la machine d’états ME, et une entrée d’horloge d'un compteur (non-représentée) qui détermine le temps d'impulsion d'effacement et/ou le temps d'impulsion du programmation et/ou le temps de cycle d'écriture.
La constante de temps T d’un circuit de filtre RFt, R2t de l’interface de communication INTB (dans cet exemple le circuit de filtre RFt), libre d'utilisation au moment du cycle d’écriture, est réutilisée à cet égard en connectant fonctionnellement le circuit de filtre RFt avec le circuit oscillateur RGOSC.
Les circuits de filtre passe-bas LFP sont également libres d’utilisation au moment du cycle d’écriture, et leurs constantes de temps peuvent aussi être réutilisées pour générer un signal d’horloge pour cadencer le cycle d’écriture.
En fait, tout élément présentant une constante de temps (typiquement un circuit de filtre) non utilisé pendant le cycle d’écriture peut être utilisé pour générer le signal d’horloge.
Aussi, il est envisageable d’utiliser des combinaisons des filtres en les cascadant deux à deux, trois à trois ou quatre à quatre.
Par exemple, avant de connecter fonctionnellement le circuit de filtre RFt avec le circuit oscillateur RGOSC, les moyens de génération du signal d’horloge GENCLK sont configurés pour déconnecter fonctionnellement le circuit de filtre RFt et l’interface de communication INTB.
En effet, dans cet exemple de réalisation, avant d’être connecté fonctionnellement avec le circuit oscillateur RGOSC, le circuit de filtre RFt est destiné à être déconnecté fonctionnellement du circuit oscillateur RGOSC et à être connecté fonctionnellement à l’interface de communication INTB.
Par « connecter fonctionnellement » et « déconnecter fonctionnellement » on entend bien entendu que les connexions et déconnexions ne sont pas faites physiquement, mais que l’accès aux fonctions du filtres sont autorisées ou non dans un circuit physiquement connecté à tous les éléments qui le composent (circuit de filtre RFt, interface de communication INTB et circuit oscillateur RGOSC), par exemple au moyen d’un signal logique de sélection (wrt).
Par exemple, pour connecter fonctionnellement le circuit de filtre RFt et le circuit oscillateur RGOSC, les moyens de génération du signal d’horloge GENCLK comprennent des portes logiques, en particulier des portes non-et commandées par un signal logique de sélection de mode wrt=1.
Des portes logiques sont connectées sur une entrée du circuit filtre inRFt et sur une sortie du circuit oscillateur outOSC et sont configurées pour fournir sur l’entrée du circuit filtre inRFt un signal suivant un signal outOSC provenant du circuit oscillateur RGOSC et destiné au circuit de filtre RFt.
En effet, en référence à la figure 2, le signal de sélection de mode wrt=1 et le signal oscillant provenant du circuit oscillateur outOSC sont appliqués en entrée de la porte non-et NE1, qui génère ainsi l’inverse du signal outOSC. La sortie de la porte non-et NE1 est inversée par la porte non-et NE2 recevant un signal toujours à 1 provenant de la porte non-et NE3 qui reçoit le signal wrtN=0 inversé de wrt=1 par l’inverseur IV3.
En outre, des portes logiques sont connectées sur une entrée du circuit oscillateur inOSC et sur une sortie du circuit de filtre outRFt et sont configurées pour générer un signal suivant un signal sur la sortie du circuit de filtre outRFt et destiné au circuit oscillateur.
En effet, en référence à la figure 2, le signal de sélection de mode wrt=1 et le signal provenant de la sortie du circuit de filtre outRFt sont appliqués en entrée de la porte non-et NE4, générant un signal inverse du signal inOSC, lui-même inversé par l’inverseur IV4 sur l’entrée du circuit oscillateur inOSC.
De façon simultanée, pour déconnecter fonctionnellement le circuit de filtre RFt et l’interface de communication INTB, les moyens de génération du signal d’horloge GENCLK comprennent lesdites portes logiques commandées par le signal de sélection de mode wrt=1.
Avec wrt=1, les portes logiques sont configurées pour fournir un signal à une valeur arbitraire constante, indifféremment de valeurs en entrée du filtre provenant de l’interface de communication SDA ou de valeurs en sortie outRFt du filtre destinées à l’interface de communication.
En effet, comme mentionné ci-dessus, l’inverseur IV3 transmet un signal wrtN=0 en entrée de la porte non-et NE3 qui de ce fait génère un signal à une valeur arbitraire constante à 1, quelle que soit la valeur du signal SDA sur son autre entrée provenant de l’interface de communication INTB. En outre, le signal wrtN=0 est appliqué en entrée de la porte logique NE5, qui de ce fait génère un signal à une valeur arbitraire constante à 1 vers les bascules FFD (les deux bascules FFD reçoivent des signaux opposés, le signal de valeur arbitraire constante étant inversé pour l’une des deux), quelle que soit la valeur du signal provenant de la sortie du circuit de filtre outRFt appliquée sur son autre entrée.
Aussi, lorsqu'on connecte fonctionnellement le circuit de filtre RFt avec le circuit oscillateur RGOSC, un signal Reset de la bascule RS FFRS est actif (à 1). Le signal Reset est actif dès la condition valide de STOP qui lance l'écriture dans le plan mémoire, donc préalablement à la connexion du circuit de filtre RFt au circuit oscillateur RGOSC. Ce signal Reset retournera à 0 à la fin du cycle d'écriture, après que le circuit de filtre Rft a été fonctionnellement reconnecté à l’interface INTB.
Ainsi, d’éventuels signaux parasites provenant de l’extérieur via le bus BUS, en particulier la ligne SDA, ne perturbent pas la régulation exécutée par le circuit de filtre RFt pendant les cycles d’écriture. Et, à l’inverse, en dehors des cycles d’écriture, des communications sur le bus avec l’interface de communication utilisant le circuit de filtre ne sont pas perturbées par le signal d’oscillation du circuit oscillateur.
Par ailleurs, la constante de temps T du circuit de filtre RFt est ajustable. Pour maîtriser parfaitement la valeur de la constante de temps T pour le cycle d’écriture, les moyens de génération du signal d’horloge GENCLK sont configurés pour ajuster la constante de temps T à une valeur donnée Tosc avec une précision donnée.
Pour éviter toute confusion, Tosc ne désigne pas la période du signal Fosc (Tosc ≠ 1/Fosc). Tosc désigne la constante du temps du circuit de filtre RFt, tandis que Fosc désigne le signal d’oscillation ou la fréquence du signal d’oscillation, et la génération du signal d’oscillation Fosc ne se base pas seulement sur la constante de temps Tosc du circuit de filtre RFt.
La valeur ajustée Tosc correspond à une valeur sur laquelle est basée la régulation du signal d’oscillation Fosc, et la précision correspond à un pas élémentaire pour modifier la constante de temps.
Le circuit de filtre RFt peut en effet prévoir l’ajustement de sa constante de temps par des moyens internes, et l'ajustement peut être obtenu par le biais d’une modification de connexions de transistors, de résistances ou de condensateurs du circuit de filtre avec des commutateurs commandés par des bits d’ajustement BitTr stockées dans un registre non-volatile NVREG, tel que dans le procédé décrit précédemment en relation avec la figure 1.
Cet exemple de réalisation du circuit intégré de mémoire NVM correspond à une première alternative. Le circuit oscillateur RGOSC comprend, dans cette alternative, un oscillateur en anneau RGOSC configuré pour générer une accumulation de retards élémentaires t sur un signal, afin de générer le signal d’oscillations Fosc. Les retards élémentaires t sont les temps de commutation de divers inverseurs en série dans l’anneau.
En effet, l’oscillateur en anneau RGOSC comprend une série d’un nombre impair d’inverseurs IV1, IV2, NE0, l’inverseur NE0 étant une porte non-et commandé par un signal de mise en marche RunOsc=1 en fonctionnement. En outre, les portes non-et NE1, NE2, NE4 et l’inverseur IV4, en plus de leurs fonctions de connecter et déconnecter fonctionnellement le circuit de filtre RFt, composent ladite série d’un nombre impair d’inverseurs (en plus des inverseurs IV1, IV2, NE0 susmentionnés). Les inverseurs IV1, IV2 sont facultatifs et peuvent être retirés afin de réduire le nombre de délais élémentaires dans l’anneau.
Les moyens de génération du signal d’horloge GENCLK sont alors configurés pour connecter fonctionnellement le circuit de filtre RFt dans le circuit de l’oscillateur en anneau RGOSC, introduisant un retard supplémentaire Tosc égal à la constante de temps du circuit de filtre RFt. L’accumulation de retards élémentaires t est négligeable en durée par rapport au retard supplémentaire Tosc, qui produit par conséquent ladite régulation du signal d’oscillation Fosc, générant le signal d’horloge CLK apte à cadencer le cycle d’écriture.
La figure 3 représente une autre alternative de circuit oscillateur OSC, dans le même exemple de réalisation que celui décrit ci-avant en relation avec la figure 2. Excepté le circuit oscillateur OSC, le circuit intégré de mémoire NVM comporte les mêmes éléments désignés par les mêmes références que dans l’exemple de réalisation décrit en relation avec la figure 2 et qui ne seront pas à nouveau détaillés ici.
Dans cette alternative, le circuit oscillateur OSC comprend un moyen d’ajustement MDYN capable d’ajuster dynamiquement la fréquence du signal d’oscillation Fosc sur commande.
Pour réguler le signal d’oscillation Fosc, Les moyens de génération du signal d’horloge GENCLK sont configurés pour commander un ajustement dynamique de la fréquence du signal d’oscillation Fosc relativement à une constante de temps Tosc du circuit de filtre RFt.
Les moyens de génération du signal d’horloge GENCLK sont par exemple configurés pour connecter fonctionnellement le circuit de filtre RFt avec le moyen d’ajustement dynamique MDYN du circuit oscillateur OSC, au moyen des portes logiques et du signal de sélection de mode wrt tel que décrit précédemment en relation avec la figure 2.
Ainsi le moyen d’ajustement dynamique MDYN peut calibrer la fréquence du signal d’oscillation Fosc, en se basant sur la constante de temps Tosc du circuit de filtre RFt. A cet égard on pourra se référer à la description ci-après en relation avec les figures 4 et 5.
Le circuit intégré peut comprendre en outre un circuit de pompe de charge PCHV (figure 6A) configuré pour générer des hautes tensions d’écritures comprenant des commutations d’éléments capacitifs sur des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation Fosc généré par le circuit oscillateur OSC.
A cet égard le circuit oscillateur OSC est avantageusement configuré pour générer un signal d’oscillation Fosc ayant une fréquence de 10MHz à 100MHz.
Les moyens de génération du signal d’horloge GENCLK comprennent alors avantageusement un diviseur de fréquence FDIV configuré pour diviser la fréquence du signal d’oscillation régulé Fosc pour obtenir le signal d’horloge CLK apte à cadencer le cycle d’écriture.
Ce type de circuit oscillateur habituellement prévu pour la pompe de charge peut produire un signal d’oscillation Fosc pouvant varier jusqu’à 25% en fréquence, s’il n’est pas régulé.
La figure 4 illustre exemple de mise en œuvre avantageux permettant une régulation précise d’un tel signal d’oscillation Fosc.
La régulation du signal d’oscillation comprend une comparaison 306 du nombre de périodes dans le signal d’oscillation Fosc pendant la durée de la constante de temps du circuit de filtre Tosc. En d’autres termes, l’étape 306 permet d’évaluer la fréquence effective du signal d’oscillation Fosc, par rapport à une base de temps donnée par la constante de temps Tosc du circuit de filtre.
Un ajustement dynamique de la fréquence du signal d’oscillation Fosc est effectué relativement à ladite constante de temps Tosc.
La régulation du signal d’oscillation est par exemple effectuée au début de chaque cycle d’écriture.
L’ajustement dynamique de la fréquence du signal d’oscillation Fosc commence dans cet exemple par une initialisation 300, dans laquelle un compteur d’itération est initialisé, i=0, et la fréquence Fosc du signal d’oscillation est par défaut supérieure à la fréquence du signal d’horloge régulé CLK voulu (initialement K>N, voir ci-après).
L’ajustement dynamique de la fréquence du signal d’oscillation Fosc comprend un ajustement 302 d’un palier élémentaire de la fréquence du signal d’oscillation.
Par exemple connecter un élément capacitif Ci ou déconnecter un générateur de courant d’alimentation Irefi dans le circuit oscillateur OSC, permet de diminuer la fréquence du signal d’oscillation Fosc d’un palier.
Le nombre K de périodes du signal d’oscillation Fosc est alors compté 304 pendant la durée de la constante de temps Tosc du circuit de filtre RFt.
La modification 302 et le comptage 304 sont alors répétés jusqu’à atteindre le nombre de périodes comptées K le plus proche d’un nombre ciblé préétabli N.
Le nombre ciblé N est préétabli en fonction de la fréquence souhaitée du signal d’horloge CLK et de la durée du la constante de temps Tosc du circuit de filtre RFt.
Si K>N 306, et si le compteur d’itération i n’a pas atteint une limite maximale d’itération possibles (i=I) 308, alors le compteur d’itération est incrémenté i=i+1 et la modification 302, le comptage 304 et les tests 306, 308 sont répétés.
Si K≤N (test 306), alors on considère qu’on a atteint le nombre de périodes comptées K le plus proche du nombre ciblé préétabli N, et le processus d’ajustement dynamique de la fréquence du signal d’oscillation Fosc prend fin 314
Lorsque le compteur d’itération i atteint la limite i=I, le processus d’ajustement dynamique de la fréquence du signal d’oscillation Fosc prend fin 314, en tant que sécurité contre le blocage, I est prévu pour normalement ne jamais être atteint (par exemple I=16).
Ainsi, le circuit oscillateur OSC décrit en référence avec la figure 3 peut comprendre un compteur configuré pour compter 304 le nombre de périodes K du signal d’oscillation Fosc pendant la durée de la constante de temps Tosc, et est configuré pour ajuster d’un palier 302 la fréquence du signal d’oscillation Fosc, et pour répéter le comptage 304 et l’ajustement 302 jusqu’à atteindre le nombre de périodes comptées K le plus proche d’un nombre ciblé préétabli N.
La figure 5 représente temporellement la mise en œuvre du processus d’ajustement dynamique de de la fréquence du signal d’oscillation Fosc.
A chaque répétition Stepi (i=0 à 5) du processus, la fréquence est mise-à-jour pendant environ 32 cycles du signal d’oscillation, le nombre de périodes du signal d’oscillation est compté Cnt pendant la durée de la constante de temps Tosc et le choix d’effectuer ou non l’ajustement suivant Stepi+1 est fait en fonction de la comparaison du dernier comptage Cnt.
La durée totale du procédé permettant de générer le signal d’horloge pour cadencer le cycle d’écriture, y compris dans cet exemple de mise en œuvre le processus d’ajustement dynamique de de la fréquence du signal d’oscillation Fosc, ne devrait pas durer plus de 5% de la durée totale d’un cycle d’écriture, c’est-à-dire 0,2ms maximum (considérant un cycle d’écriture de 4ms maximum au total).
Les figures 6A et 6B illustrent respectivement un exemple d’une première alternative et un exemple d’une deuxième alternative du circuit intégré CI de mémoire EEPROM NVM.
Dans les deux alternatives, le circuit intégré CI incorpore un plan mémoire PM et des décodeurs de lignes et de colonnes XDEC, YDEC, une pompe de charge PCHV, et une machine d’état ME commandant les décodeurs XDEC, YDEC et la pompe de charge PCHV, la machine d’état ME distribue les tensions de la pompe de charge PCHV aux décodeurs XDEC, YDEC et est cadencée par un signal d’horloge CLK.
Le signal d’horloge CLK est généré par des moyens de génération de signal d’horloge GENCLK tel que décrits précédemment en relation avec les figures 1 à 5. Les moyens de génération de signal d’horloge GENCLK sont ainsi notamment configurés pour connecter fonctionnellement (via un signal de sélection de mode wrt) un circuit de filtre appartenant à une interface de communication INTB physiquement connectée à un bus BUS avec un circuit oscillateur, et réguler, avec le circuit de filtre, un signal d’oscillation généré par le circuit oscillateur de façon à générer le signal d’horloge CLK.
La figure 6A illustre un exemple de la première alternative telle que précédemment décrite en relation avec la figure 2. Dans la première alternative, un oscillateur rapide OSC est exclusivement destiné à alimenter la pompe de charge PCHV, et le circuit oscillateur (RGOSC, figure 2) utilisé pour générer le signal d’horloge CLK est inclus au bloc des moyens de génération GENCLK, tel qu’un circuit d’oscillateur en anneau.
La figure 6B illustre un exemple de deuxième alternative telle que précédemment décrite notamment en relation avec la figure 3. Dans la deuxième alternative, les moyens de génération GENCLK comportent un oscillateur rapide (OSC, figure 3) et permettent à la fois d’alimenter la pompe de charge PCHV avec le signal d’oscillation rapide Fosc régulé, et de générer le signal d’horloge CLK, après division de sa fréquence Fosc par un diviseur de fréquence FDIV.
En résumé, ont été décrits des exemples de mise en œuvre et de réalisation permettant de générer des fréquences stables en se basant sur une base de temps déjà présente sur le circuit à d'autres fins, et non utilisée dans son objectif premier lorsqu’elle est utilisée pour stabiliser les fréquences.
Cela est possible car la stabilisation de la fréquence des oscillateurs est effectuée pendant l'exécution d'une opération d'écriture, et par exemple lorsque cette base de temps est présente dans un filtre utilisé dans l'interface I²C. En effet, une mémoire EEPROM exécutant un cycle d'écriture ignore les commandes transitant sur le bus I²C, libérant de ce fait la base de temps présente dans le filtre.
Dans une première approche, la stabilisation s'effectue en intercalant la base de temps dans un oscillateur en anneau. Pour les contraintes de stabilité évoquées, sa durée sera importante devant l'ensemble des délais de propagation des portes dans l'anneau, ce qui convient préférentiellement à des oscillateurs assez lents (horloge). Un oscillateur plus rapide pour une pompe de charge pourra nécessiter une circuiterie séparée ne bénéficiant pas de cette stabilisation.
Dans une seconde approche, la stabilisation s'effectue préalablement à chaque utilisation de l'oscillateur, en comparant un multiple de la période de l’oscillateur à la base de temps, et en ajustant la fréquence en fonction du résultat de cette comparaison. Le contexte de l'exécution d'une opération d'écriture (une durée brève, par exemple 4ms, une tension d'alimentation et une température constantes lors de la durée d'utilisation de l'oscillateur) fait que la calibration initiale est toujours effective en fin de cycle d'écriture. Cette deuxième approche convient à des oscillateurs rapides (par exemple destinés à la pompe de charge) et permet par division de fréquence de générer le signal d'horloge, assurant un gain de place supplémentaire.
Dans les deux approches proposées, un étalonnage de la base de temps peut être effectué par chargement de réglages effectués au préalable « en usine », mis en place avant le lancement de l'oscillateur ou avant sa calibration dynamique pour améliorer la précision de la fréquence. Cet étalonnage n'est typiquement pas nécessaire lorsque la base de temps est utilisée dans l’interface de communication, la précision demandée étant typiquement plus grossière (les paramètres d'étalonnage n'étant alors pas utilisés).
Bien entendu, l’invention n’est pas limité à ces exemples de mise en œuvre et de réalisation mais en embrasse toutes les variantes, et peut par exemple s’appliquer à d’autres type de mémoires non-volatile, le circuit oscillateur pouvant être d’une autre conception apte à être régulée selon l’invention, le circuit de filtre utilisé pour la régulation peut appartenir à un autre élément du circuit intégré qu’une interface de communication, ou encore le processus d’ajustement dynamique de la fréquence du signal d’oscillation décrit en relation avec les figures 4 et 5 peut varier tout en restant dans le cadre de l’invention.

Claims (25)

  1. Procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (NVM), comprenant dans un cycle d’écriture (100) :
    - connecter fonctionnellement (20) un circuit de filtre (33) appartenant à une interface de communication (80) physiquement connectée sur un bus (BUS), avec un circuit oscillateur (31) ;
    - générer (31) par le circuit oscillateur un signal d’oscillations (Fosc) et réguler (35) le signal d’oscillation avec le circuit de filtre (33), de façon à générer (30) un signal d’horloge (CLK) pour cadencer (40) le cycle d’écriture.
  2. Procédé selon la revendication 1, dans lequel avant de connecter fonctionnellement (20) le circuit de filtre (33) avec le circuit oscillateur (31), on déconnecte fonctionnellement le circuit de filtre (33) de l’interface de communication (80).
  3. Procédé selon l’une des revendications 1 ou 2, dans lequel avant de connecter fonctionnellement le circuit de filtre (33) avec le circuit oscillateur (31), le circuit de filtre (33) est déconnecté fonctionnellement du circuit oscillateur (31) et est connecté fonctionnement à l’interface de communication (80).
  4. Procédé selon l’une des revendications précédentes, dans lequel connecter fonctionnellement le circuit de filtre (RFt) et le circuit oscillateur (OSC, RGOSC) comprend des opérations logiques sur un signal provenant du circuit oscillateur (outOSC) et destiné au circuit de filtre (inRFt) avec un signal de sélection de mode (wrt), de façon à délivrer au circuit de filtre (inRFt) un signal suivant le signal provenant du circuit oscillateur (outOSC), et des opérations logiques sur un signal provenant du circuit de filtre (outRFt) et destiné au circuit oscillateur (inOSC) avec le signal de sélection de mode (wrt), de façon à délivrer au circuit oscillateur un signal suivant le signal provenant du circuit de filtre (outRFt).
  5. Procédé selon l’une des revendications précédentes prise en combinaison avec la revendication 2, dans lequel déconnecter fonctionnellement le circuit de filtre (RFt) et l’interface de communication (INTB) comprend des opérations logiques sur un signal provenant de l’interface de communication (SDA) et destiné au circuit de filtre (inRFt) avec un signal de sélection de mode (wrt), le signal de sélection de mode (wrt) déterminant le résultat des opérations logiques à un signal de valeur arbitraire constante, et des opérations logiques sur un signal provenant du circuit de filtre (outRFt) et destiné à l’interface de communication (FFD) avec le signal de sélection de mode (wrt), le signal de sélection de mode (wrt) déterminant le résultat des opérations logiques à un signal de valeur arbitraire constante.
  6. Procédé selon l’une des revendications précédentes, dans lequel le circuit de filtre (RFt) a une constante de temps ajustable (T), et avant de réguler le signal d’oscillation avec le circuit de filtre (RFt), on ajuste la constante de temps (T) à une valeur donnée avec une précision donnée (Tosc).
  7. Procédé selon l’une des revendications précédentes, dans lequel la fréquence du signal d’oscillation (Fosc) est ajustable dynamiquement, et la régulation (33) du signal d’oscillation comprend un ajustement dynamique de la fréquence du signal d’oscillation (Fosc) relativement à une constante de temps (Tosc) du circuit de filtre (RFt).
  8. Procédé selon la revendication 7, dans lequel ladite régulation (33) du signal d’oscillation est effectuée au début de chaque cycle d’écriture (100).
  9. Procédé selon l’une des revendications 7 ou 8, dans lequel ledit ajustement dynamique de la fréquence du signal d’oscillation (Fosc) comprend un comptage (304) du nombre de périodes du signal d’oscillation (Fosc) pendant la durée de la constante de temps (Tosc), un ajustement (302) d’un palier de la fréquence du signal d’oscillation, et une répétition (310) du comptage et de l’ajustement jusqu’à atteindre le nombre de périodes comptées (K) le plus proche d’un nombre ciblé préétabli (N).
  10. Procédé selon l’une des revendications 7 à 9, dans lequel générer (30) le signal d’horloge (CLK) comprend en outre une division de la fréquence du signal d’oscillation régulé (Fosc).
  11. Procédé selon la revendication 10, comprenant en outre dans un cycle d’écriture (100), une génération (90) de hautes tensions d’écritures (HV) comprenant des commutations d’éléments capacitifs à des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation (Fosc) généré par le circuit oscillateur (31).
  12. Procédé selon l’une des revendications 1 à 6, dans lequel la génération d’un signal d’oscillations comprend une accumulation de retards élémentaires (t), et la régulation du signal d’oscillation comprend une insertion, dans ladite accumulation, d’un retard supplémentaire (Tosc) égal à une constante de temps du circuit de filtre (RFt), l’accumulation de retards élémentaires (t) étant négligeable en durée par rapport au retard supplémentaire (Tosc).
  13. Circuit intégré de mémoire non-volatile électriquement effaçable et programmable (NVM), comprenant une machine d’état (ME) configurée pour commander des opérations d’écriture dans un cycle d’écriture cadencées par un signal d’horloge (CLK), une interface de communication (INTB) comprenant un circuit de filtre (RFt) et physiquement connectée sur un bus (BUS), et des moyens de génération du signal d’horloge (GENCLK) comprenant un circuit oscillateur (OSC, RGOSC) et configurés pour, dans un cycle d’écriture :
    - connecter fonctionnellement le circuit de filtre (RFt) avec le circuit oscillateur (OSC, RGOSC) ;
    - générer un signal d’oscillations (Fosc) avec le circuit oscillateur et réguler le signal d’oscillation avec le circuit de filtre (RFt) de façon à générer le signal d’horloge (CLK).
  14. Circuit intégré selon la revendication 13, dans lequel les moyens de génération du signal d’horloge (GENCLK) sont configurés pour déconnecter fonctionnellement le circuit de filtre (RFt) de l’interface de communication (INTB), avant de connecter fonctionnellement le circuit de filtre (RFt) avec le circuit oscillateur (OSC, RGOSC).
  15. Circuit intégré selon l’une des revendications 13 ou 14, dans lequel le circuit de filtre (RFt) est destiné à être déconnecté fonctionnellement du circuit oscillateur (OSC, RGOSC) et à être connecté fonctionnellement à l’interface de communication (INTB), avant d’être connecté fonctionnellement avec le circuit oscillateur (OSC, RGOSC).
  16. Circuit intégré selon l’une des revendications 13 à 15, dans lequel, pour connecter fonctionnellement le circuit de filtre (RFt) et le circuit oscillateur (OSC, RGOSC), les moyens de génération du signal d’horloge (GENCLK) comprennent des portes logiques connectées sur une entrée du circuit filtre (inRFt) configurées pour, en présence d’un signal de sélection de mode (wrt), générer sur l’entrée du circuit filtre (inRFt) un signal suivant un signal provenant du circuit oscillateur (outOSC) ; et des portes logiques connectées sur une sortie du circuit filtre (outRFt) configurées pour, en présence du signal de sélection de mode (wrt), générer sur une entrée du circuit oscillateur (inOSC) un signal suivant un signal sur la sortie du circuit de filtre (outRFt).
  17. Circuit intégré selon l’une des revendications 13 à 16 prise en combinaison avec la revendication 14, dans lequel, pour déconnecter fonctionnellement le circuit de filtre (RFt) et l’interface de communication (INTB), les moyens de génération du signal d’horloge (GENCLK) comprennent des portes logiques connectées respectivement sur une entrée du circuit filtre (inRFt) et sur une sortie du circuit filtre (outRFt), les portes logiques étant configurées pour générer un signal à une valeur arbitraire constante en présence d’un signal de sélection de mode (wrt), indifféremment de signaux destinés au circuit de filtre provenant de l’interface de communication (SDA) ou de signaux en sortie du filtre (outRFt).
  18. Circuit intégré selon l’une des revendications 13 à 17, dans lequel le circuit de filtre (RFt) a une constante de temps (T) ajustable, et les moyens de génération du signal d’horloge (GENCLK) sont configurés pour ajuster la constante de temps (T) à une valeur donnée (Tosc) avec une précision donnée.
  19. Circuit intégré selon l’une des revendications 13 à 18, dans lequel le circuit oscillateur (OSC) comprend un moyen d’ajustement (MDYN) capable d’ajuster dynamiquement la fréquence du signal d’oscillation (Fosc) sur commande, et les moyens de génération du signal d’horloge (GENCLK) sont configurés pour commander un ajustement dynamique de la fréquence du signal d’oscillation (Fosc) relativement à une constante de temps (Tosc) du circuit de filtre (RFt), pour réguler le signal d’oscillation (Fosc).
  20. Circuit intégré selon la revendication 19, dans lequel le moyen d’ajustement (MDYN) du circuit oscillateur (OSC) comprend un élément capacitif (Ci) de valeur capacitive commandable, ou un générateur de courant d’alimentation (Irefi) d’intensité commandable.
  21. Circuit intégré selon l’une des revendications 19 ou 20, dans lequel les moyens de génération du signal d’horloge (GENCLK) sont configurés pour réguler le signal d’oscillation (Fosc) au début de chaque cycle d’écriture.
  22. Circuit intégré selon l’une des revendications 19 à 21, dans lequel le moyen d’ajustement (MDYN) du circuit oscillateur (OSC) comprend un compteur configuré pour compter le nombre de périodes (K) du signal d’oscillation (Fosc) pendant la durée de la constante de temps (Tosc), et est configuré pour ajuster d’un palier élémentaire (304) la fréquence du signal d’oscillation (Fosc), et pour répéter le comptage et l’ajustement jusqu’à atteindre le nombre de périodes comptées (K) le plus proche d’un nombre ciblé préétabli (N).
  23. Circuit intégré selon l’une des revendications 19 à 22, dans lequel les moyens de génération du signal d’horloge (GENCLK) comprennent en outre un diviseur de fréquence (FDIV) configuré pour diviser la fréquence du signal d’oscillation régulé (Fosc).
  24. Circuit intégré selon la revendication 23, comprenant en outre un circuit de pompe de charge (PCHV) configuré pour générer des hautes tensions d’écritures comprenant des commutations d’éléments capacitifs sur des tensions d’alimentations, les commutations étant cadencées par le signal d’oscillation (Fosc) généré par le circuit oscillateur (OSC).
  25. Circuit intégré selon l’une des revendications 13 à 18, dans lequel le circuit oscillateur (RGOSC) comprend un oscillateur en anneau configuré pour générer une accumulation de retards élémentaires (t) sur un signal, et les moyens de génération du signal d’horloge (GENCLK) sont configurés pour connecter le circuit de filtre (RFt) dans circuit de l’oscillateur en anneau (RGOSC), introduisant un retard supplémentaire (Tosc) égal à une constante de temps du circuit de filtre (RFt), l’accumulation de retards élémentaires (t) étant négligeable en durée par rapport au retard supplémentaire (Tosc).
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