FR3091007A1 - Fabrication de cavités - Google Patents

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Abstract

Fabrication de cavités La présente description concerne un procédé de fabrication de cavités comprenant une étape de formation simultanée d'une première cavité (104) dans une première région (110) de semiconducteur massif et d'une deuxième cavité (102) dans une deuxième région de semiconducteur (114) sur isolant (112), les première et deuxième cavités comprenant un palier au niveau de la face supérieure de l'isolant (112). Figure pour l'abrégé : Fig. 1

Description

Description
Titre de l'invention : Fabrication de cavités
Domaine technique
[0001] La présente description concerne de façon générale la fabrication de composants électroniques et plus particulièrement la fabrication de cavités.
Technique antérieure
[0002] La fabrication de cavités dans un substrat est une étape usuelle des procédés de fabrication de dispositifs électroniques. Par exemple, ces cavités servent à la fabrication de tranchées isolantes qui peuvent isoler différents composants.
Résumé de l'invention
[0003] Un mode de réalisation prévoit un procédé de fabrication de cavités comprenant une étape de formation simultanée d'une première cavité dans une première région de semiconducteur massif et d'une deuxième cavité dans une deuxième région de semiconducteur sur isolant, les première et deuxième cavités comprenant un palier au niveau de la face supérieure de l'isolant.
[0004] Selon un mode de réalisation, le procédé comprend une première étape de formation simultanée de premières parties des première et deuxième cavités, la première partie de la deuxième cavité atteignant la face supérieure de l'isolant.
[0005] Selon un mode de réalisation, la formation des premières parties comprend une étape de gravure ayant sensiblement la même durée pour les premières parties des première et deuxième cavités.
[0006] Selon un mode de réalisation, les premières parties des première et deuxième cavités ont sensiblement la même profondeur.
[0007] Selon un mode de réalisation, le procédé comprend la formation d'une couche isolante sur les parois et le fond des premières parties des première et deuxième cavités.
[0008] Selon un mode de réalisation, le procédé comprend une étape de formation de deuxièmes parties des première et deuxième cavités, les deuxièmes parties étant formées dans le fond des premières parties.
[0009] Selon un mode de réalisation, le procédé comprend les portions de la couche isolante situées sur les parois des premières parties ne sont pas retirées lors de la gravure des deuxièmes parties.
[0010] Selon un mode de réalisation, la surface des ouvertures des deuxièmes parties est inférieure à la surface de l'ouverture des premières parties.
[0011] Selon un mode de réalisation, le procédé comprend la formation, sur les parois et le fond des première et deuxième cavités, d'une couche isolante par oxydation du substrat.
[0012] Selon un mode de réalisation, le procédé comprend le lissage du palier de la première cavité, de telle manière que les parois de la première cavité comprennent deux portions de pentes différentes.
[0013] Un autre mode de réalisation prévoit un dispositif électronique comprenant une première cavité dans une première région de semiconducteur massif et une deuxième cavité dans une deuxième région d'un semiconducteur sur isolant, les parois de la première cavité comprenant des portions inférieure et supérieure, la portion supérieure ayant la forme d'un pan coupé ou une forme arrondie.
[0014] Selon un mode de réalisation, le rayon de courbure de la forme arrondie de la portion supérieure est supérieur au rayon de courbure du rebord de la deuxième cavité.
[0015] Selon un mode de réalisation, le rayon de courbure de la forme arrondie de la portion supérieure est 50 % supérieur au rayon de courbure du rebord de la deuxième cavité.
[0016] Selon un mode de réalisation, le rayon de courbure de la forme arrondie de la portion supérieure est supérieur à 15 nm et le rayon de courbure du rebord de la deuxième cavité est inférieur à 10 nm.
[0017] Selon un mode de réalisation, les points de contact, entre la portion supérieure formant un pan coupé et la portion inférieure des parois de la première cavité, sont sensiblement au même niveau que l'isolant de la deuxième région.
[0018] Selon un mode de réalisation, la différence de pente entre la portion supérieure formant un pan coupé et la portion inférieure est comprise entre environ 45° et environ 70°.
Brève description des dessins
[0019] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
[0020] [fig. 1] la figure 1 représente un mode de réalisation de dispositif électronique comprenant des cavités ;
[0021] [fig.2] la figure 2 représente des étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1 ;
[0022] [fig.3] la figure 3 représente d'autres étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1 ; et
[0023] [fig.4] la figure 4 représente d'autres étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1.
Description des modes de réalisation
[0024] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
[0025] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
[0026] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
[0027] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes avant, arrière, haut, bas, gauche, droite, etc., ou relative, tels que les termes dessus, dessous, supérieur, inférieur, etc., ou à des qualificatifs d'orientation, tels que les termes horizontal, vertical, etc., il est fait référence sauf précision contraire à l'orientation des figures.
[0028] Sauf précision contraire, les expressions environ, approximativement, sensiblement, et de l'ordre de signifient à 10 % près, de préférence à 5 % près.
[0029] La figure 1 représente un mode de réalisation de dispositif électronique comprenant des cavités 102 et 104.
[0030] Le dispositif comprend un substrat 106 semiconducteur, par exemple en silicium. Le substrat 106 comprend une première région 108 et une deuxième région 110. La cavité 102 est située dans la région 108 et la cavité 104 est située dans la région 110.
[0031] La région 108 est une région de type semiconducteur sur isolant, comprenant une couche isolante 112 séparant une couche semiconductrice 114, généralement monocristalline, du reste du substrat 106. La couche 114 a par exemple une épaisseur comprise entre environ 10 et environ 15 nm. La région 110 est une région en semiconducteur massif. Les régions 108 et 110 sont représentée, en figure 1, comme étant adjacentes. En pratique, les régions 108 et 110 peuvent être à des emplacements différents et peuvent être séparées par d'autres régions, et divers composants.
[0032] Une couche isolante 116, par exemple en un oxyde, de préférence en oxyde de silicium, recouvre la face supérieure du substrat 106, y compris la face supérieure de la couche 114, ainsi que les parois et le fond des cavités 102 et 104. La couche isolante 116 est de préférence formée par oxydation.
[0033] L'épaisseur de la couche isolante 116 peut être suffisante pour remplir de manière au moins partielle les cavités 102 et 104, formant ainsi des tranchées isolantes.
[0034] Les parois de la cavité 102 ont sensiblement une pente constante, par exemple supérieure à environ 85° par rapport à la direction horizontale. De plus, le rebord de la cavité 102, c'est-à-dire les points formant la séparation entre les parois de la cavité 102 et la face supérieure de la couche semiconductrice 114, a par exemple une forme saillante. L'angle entre les parois de la cavité 102 et la face supérieure de la couche semiconductrice 114 est de préférence compris entre 90° et 95°. Le rebord de la cavité 102 peut aussi avoir une forme arrondie dont le rayon de courbure est inférieur à 10 nm.
[0035] Les parois de la cavité 104 comprennent une portion inférieure 118 et une portion supérieure 120. La portion supérieure 120 constitue la liaison entre la portion inférieure 118 de la cavité 104 et la face supérieure du substrat. La portion supérieure 120 peut former un pan coupé ou avoir une forme arrondie. Dans le cas où la portion supérieure a une forme arrondie, le rayon de courbure est par exemple supérieur à 10 nm, de préférence supérieur à 15 nm. Le rayon de courbure de la portion supérieure 120 est donc supérieure au rayon de courbure du rebord de la cavité 102, par exemple 50 % supérieure. Dans le cas où la portion supérieure 120 forme un pan coupé, des points 122 forment la séparation entre les portions 118 et 120. Les points 122 sont sensiblement au niveau de la couche isolante 112. La différence a2 entre la pente de la portion 118 et la pente de la portion 120 est par exemple entre environ 45° et environ 70°, de préférence entre 45° et 70°. De même, la différence al de pente entre la portion supérieure 120 et la face supérieure du substrat 106 est comprise entre environ 15° et environ 45°, de préférence entre 15° et 45°. En pratique, la transition entre les parois de la cavité 104 et de la face supérieure du substrat 106 est sensiblement arrondie. La pente de la portion inférieure 118 est par exemple supérieure à environ 85° par rapport à la direction horizontale.
[0036] La portion de la couche isolante 116 située sur le rebord de la cavité 102 est plus fine que le reste de la couche 116. En effet, plus un angle est important, moins l'oxyde croît rapidement et facilement.
[0037] La différence d'épaisseur au niveau du rebord de la cavité 102 peut affaiblir l'isolation que l'on cherche à former, et par exemple entraîner des cours circuits et une diminution de la fiabilité du dispositif.
[0038] Les angles de la cavité 104, c'est-à-dire l'angle entre les portions 118 et 120 et l'angle entre la portion 120 et la face supérieure du substrat, sont moins élevés que les angles de la cavité 102, en particulier l'angle entre la pente de la cavité 102 et la face supérieure de la couche 114. La différence d'épaisseur entre les portions de la couche isolante 116 situées sur les angles de la cavité 104 et les portions de la couche 116 situées sur la face supérieure du substrat 106 est moins importante que la différence d'épaisseur entre les portions de la couche 116 situées sur le rebord de la cavité 102 et les portions de la couche isolante 116 situées sur les parois de la cavité 102. Les portions de la couche isolante 116 situées sur les angles de la cavité 104 ont par exemple sensiblement la même épaisseur que les portions de la couche 116 situées sur la face supérieure du substrat 106.
[0039] Des cavités telles que la cavité 104 sont de préférence utilisées dans des composants haute tension, c'est-à-dire des composants devant être capable de recevoir une forte tension, par exemple une tension supérieure à 5 V. En effet, l'épaisseur sensiblement constante de la couche isolante 116 assure une meilleure isolation qu'une épaisseur variable, par exemple dans un cas où l'épaisseur au niveau d'un angle serait inférieure au reste de la couche. Une telle différence d'épaisseur risquerait fortement de se produire dans le cas où une cavité, ayant par exemple une pente constante, serait formée dans un substrat massif par une gravure unique.
[0040] Les cavités 102 sont de préférence utilisées dans des composants ou des éléments dont le contrôle des dimensions critiques est important, et donc, dans lesquels un rebord tel que celui de la cavité 104 pourrait entraîner une variabilité problématique.
[0041] La figure 2 représente des étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1. Plus précisément, la figure 2 représente des structures 2A et 2B, résultant chacune d'étapes du mode de réalisation d'un procédé de fabrication des cavités de la figure 1.
[0042] La structure 2A résulte, dans un substrat de type semiconducteur sur isolant comprenant, au-dessus d'un substrat 106, d'une couche isolante 112 recouverte d'une couche semiconductrice 114, de la formation d'une région 110 ne comprenant pas la couche isolante 112 et d'une région 108 dans laquelle la couche isolante 112 est conservée. La formation de la région 110 comprend la gravure des couches 112 et 114 dans la région 110 puis la croissance par épitaxie du matériau du substrat 106 jusqu'à sensiblement la hauteur de la face supérieure de la couche 114..
[0043] La structure 2B résulte de la formation d'un masque 200 sur la face supérieure de la structure. Le masque 200 comprend des ouvertures 202 à l'aplomb de l'emplacement des cavités à former. Une étape de gravure est ensuite effectuée de manière à former une première partie 204 de chaque cavité 102 et 104. L'étape de gravure est effectuée simultanément dans la région 108 et dans la région 110. La gravure dure sensiblement le même temps dans les régions 108 et 110, de préférence exactement le même temps, et est poursuivie jusqu'à atteindre la couche 112 dans la région 108. Les premières parties 204 des cavités 102 et 104 ont donc sensiblement la même profondeur. La gravure est par exemple une gravure non sélective du matériau semiconducteur de la couche 114 et du substrat 106.
[0044] La figure 3 représente d'autres étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1. Plus précisément, la figure 3 représente des structures 3A et 3B, résultant chacune d'étapes du mode de réalisation d'un procédé de fabrication des cavités de la figure 1.
[0045] La structure 3A résulte de la formation d'une couche isolante 300 recouvrant le masque 200, les parois des ouvertures 202, les parois et le fond des premières parties
204 des cavités 102 et 104. L'épaisseur de la couche 300 est par exemple comprise entre 5 nm et 20 nm.
[0046] La structure 3B résulte de la gravure de deuxièmes parties 302 des cavités 102 et 104. La gravure est anisotrope et grave le fond des premières parties 204 des cavités 102 et 104. La deuxième partie 302 de la cavité 102 traverse donc la couche isolante 300 et la couche isolante 112, et s'étend dans le reste du substrat 106. La deuxième partie 302 de la cavité 104 traverse la couche isolante 300 et s'étend dans le substrat 106. Les parties de la couche isolante 300 situées sur la face supérieure du masque 200 sont également gravées.
[0047] Les portions de la couche isolante 300 situées sur les parois du masque 200 et des premières parties 204 des cavités 102 et 104 ne sont pas gravées durant cette étape. Ainsi, la surface de l'ouverture de chaque deuxième partie 302 est inférieure à la surface de l'ouverture dans le silicium de la première partie 204 de la même cavité.
[0048] La figure 4 représente d'autres étapes d'un mode de réalisation d'un procédé de fabrication des cavités de la figure 1. Plus précisément, la figure 4 représente des structures 4A et 4B, résultant chacune d'étapes du mode de réalisation d'un procédé de fabrication des cavités de la figure 1.
[0049] La structure 4A résulte du retrait du masque 200 et de la couche isolante 300. Les cavités 102 et 104 comprennent ainsi des paliers, ou épaulements, 400 formant la séparation entre la première partie 204 et la deuxième partie 302 de chaque cavité.
[0050] Les paliers sont situés, dans la région 110, sensiblement au même niveau que la face supérieure de la couche isolante 112 et, sont formés, dans la région 108, sur la couche isolante 112. La largeur des paliers est par exemple sensiblement égale à l'épaisseur de la couche isolante 300. Ainsi, la largeur des paliers est par exemple comprise entre 5 nm et 20 nm.
[0051] La structure 4B résulte de la formation d'une couche isolante 402 sur la structure, c'est-à-dire sur les parois et le fond des cavités 102 et 104 et sur la face supérieure de la couche 114 et du substrat 106. La couche 402 est formée par oxydation du matériau semiconducteur de la couche 114 et du substrat 106. L'oxydation du matériau semiconducteur au niveau du palier 400 de la cavité 104 entraîne un lissage ou une érosion, du palier et de la région du palier et la formation de la portion supérieure 120. La portion supérieure 120 peut former un pan coupé ou avoir une forme arrondie, tel que cela a été décrit en relation avec la figure 1.
[0052] Dans la région 108, la couche isolante 112 ne réagit pas lors de l'étape d'oxydation, il n'y a donc pas de lissage ou d'érosion. Ainsi, le rebord de la cavité a une forme comprenant un angle aigue ou une forme arrondie dont l'angle de courbure est inférieur à 10 nm..
[0053] Une étape de dépôt d'un oxyde peut compléter l'étape d'oxydation de manière à remplir les cavités 102 et 104.
[0054] Un avantage des modes de réalisation écrits est qu'ils permettent de fabriquer simultanément des tranchées isolantes pour des composants haute tension ayant une isolation plus fiable et des tranchées isolantes pour des composants dont les dimensions sont critiques.
[0055] Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à l’homme de l’art.
[0056] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (1)

  1. Revendications [Revendication 1] Procédé de fabrication de cavités comprenant une étape de formation simultanée d'une première cavité (104) dans une première région (110) de semiconducteur massif (106) et d'une deuxième cavité (102) dans une deuxième région (108) de semiconducteur (114) sur isolant (112), les première et deuxième cavités comprenant un palier (400) au niveau de la face supérieure de l'isolant (112). [Revendication 2] Procédé selon la revendication 1, comprenant une première étape de formation simultanée de premières parties (204) des première (104) et deuxième (102) cavités, la première partie de la deuxième cavité atteignant la face supérieure de l'isolant (112). [Revendication 3] Procédé selon la revendication 2, dans lequel la formation des premières parties (204) comprend une étape de gravure ayant sensiblement la même durée pour les premières parties (204) des première (104) et deuxième (102) cavités. [Revendication 4] Procédé selon la revendication 2 ou 3, dans lequel les premières parties (204) des première (104) et deuxième (102) cavités ont sensiblement la même profondeur. [Revendication 5] Procédé selon l'une quelconque des revendications 2 à 4, comprenant la formation d'une couche isolante (300) sur les parois et le fond des premières parties (204) des première (104) et deuxième (102) cavités. [Revendication 6] Procédé selon l'une quelconque des revendications 2 à 5, comprenant une étape de formation de deuxièmes parties (302) des première (104) et deuxième (102) cavités, les deuxièmes parties étant formées dans le fond des premières parties. [Revendication 7] Procédé selon les revendications 5 et 6, dans lequel les portions de la couche isolante (300) situées sur les parois des premières parties (204) ne sont pas retirées lors de la gravure des deuxièmes parties (302). [Revendication 8] Procédé selon la revendication 6 ou 7, dans lequel la surface des ouvertures des deuxièmes parties (302) est inférieure à la surface de l'ouverture des premières parties (204). [Revendication 9] Procédé selon l'une quelconque des revendications 1 à 8, comprenant la formation, sur les parois et le fond des première (104) et deuxième (102) cavités, d'une couche isolante (402) par oxydation du substrat. [Revendication 10] Procédé selon l'une quelconque des revendications 1 à 9, comprenant le lissage du palier (400) de la première cavité (104), de telle manière que les parois de la première cavité comprennent deux portions de pentes
    (118, 120) différentes. [Revendication 11] Dispositif électronique comprenant une première cavité (104) dans une première région (110) de semiconducteur massif et une deuxième cavité (102) dans une deuxième région (108) d'un semiconducteur (114) sur isolant (112), les parois de la première cavité comprenant des portions inférieure (118) et supérieure (120), la portion supérieure ayant la forme d'un pan coupé ou une forme arrondie. [Revendication 12] Dispositif selon la revendication 11, dans lequel le rayon de courbure de la forme arrondie de la portion supérieure est supérieur au rayon de courbure du rebord de la deuxième cavité. [Revendication 13] Dispositif selon la revendication 12, dans lequel le rayon de courbure de la forme arrondie de la portion supérieure est 50 % supérieur au rayon de courbure du rebord de la deuxième cavité. [Revendication 14] Dispositif selon la revendication 12 ou 13, dans lequel le rayon de courbure de la forme arrondie de la portion supérieure est supérieur à 15 nm et le rayon de courbure du rebord de la deuxième cavité est inférieur à 10 nm. [Revendication 15] Dispositif selon la revendication 11, dans lequel les points de contact (122), entre la portion supérieure (120) formant un pan coupé et la portion inférieure (118) des parois de la première cavité (104), sont sensiblement au même niveau que l'isolant (112) de la deuxième région (108). [Revendication 16] Dispositif selon la revendication 11 ou 15, dans lequel la différence (a2) de pente entre la portion supérieure (120) formant un pan coupé et la portion inférieure (118) est comprise entre environ 45° et environ 70°.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031890A1 (en) * 2000-08-28 2002-03-14 Takayuki Watanabe Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages
US20030173641A1 (en) * 2002-03-18 2003-09-18 Fujitsu Limited Semiconductor device with STI and its manufacture
EP2743976A1 (fr) * 2012-12-13 2014-06-18 STmicroelectronics SA Procédé de fabrication d'une plaquette semiconductrice hybride SOI/massif

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US5692281A (en) * 1995-10-19 1997-12-02 International Business Machines Corporation Method for making a dual trench capacitor structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031890A1 (en) * 2000-08-28 2002-03-14 Takayuki Watanabe Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages
US20030173641A1 (en) * 2002-03-18 2003-09-18 Fujitsu Limited Semiconductor device with STI and its manufacture
EP2743976A1 (fr) * 2012-12-13 2014-06-18 STmicroelectronics SA Procédé de fabrication d'une plaquette semiconductrice hybride SOI/massif

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