FR3064137A1 - Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase - Google Patents

Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase Download PDF

Info

Publication number
FR3064137A1
FR3064137A1 FR1752114A FR1752114A FR3064137A1 FR 3064137 A1 FR3064137 A1 FR 3064137A1 FR 1752114 A FR1752114 A FR 1752114A FR 1752114 A FR1752114 A FR 1752114A FR 3064137 A1 FR3064137 A1 FR 3064137A1
Authority
FR
France
Prior art keywords
reference signal
signal
initial reference
frequency
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1752114A
Other languages
English (en)
Other versions
FR3064137B1 (fr
Inventor
Marc Houdebine
Sebastien Dedieu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR1752114A priority Critical patent/FR3064137B1/fr
Priority to US15/800,302 priority patent/US10135451B2/en
Publication of FR3064137A1 publication Critical patent/FR3064137A1/fr
Application granted granted Critical
Publication of FR3064137B1 publication Critical patent/FR3064137B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path

Abstract

La boucle à verrouillage de phase comprend un oscillateur commandé en tension (44) dont la sortie est rebouclée sur une première entrée (411) d'un comparateur de phases (41) par l'intermédiaire d'un diviseur fractionnaire (450) contrôlé par un modulateur delta-sigma (46). Le procédé de doublement de la fréquence du signal de référence initial de la boucle à verrouillage de phase comprend une génération, à partir du signal de référence initial (SRI) et du signal de sortie (SOUT) délivré par l'oscillateur commandé en tension, d'un signal de référence secondaire (SRS) ayant des fronts d'un premier type synchronisés sur chacun des fronts montants et descendants du signal de référence initial (SRI) et des fronts d'un deuxième type entre les fronts du premier type, et une délivrance du signal de référence secondaire (SRS) sur une deuxième entrée (410) du comparateur de phases (41) qui opère sur lesdits fronts du premier type.

Description

© N° de publication : 3 064 137 (à n’utiliser que pour les commandes de reproduction)
©) N° d’enregistrement national : 17 52114 ® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE
COURBEVOIE © IntCI8
H 03 L 7/08 (2017.01), H 03 L 7/16
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 15.03.17. © Demandeur(s) : STMICROELECTRONICS SA Société
(30) Priorité : anonyme— FR.
@ Inventeur(s) : HOUDEBINE MARC et DEDIEU
SEBASTIEN.
(43) Date de mise à la disposition du public de la
demande : 21.09.18 Bulletin 18/38.
©) Liste des documents cités dans le rapport de
recherche préliminaire : Se reporter à la fin du
présent fascicule
(© Références à d’autres documents nationaux ® Titulaire(s) : STMICROELECTRONICS SA Société
apparentés : anonyme.
©) Demande(s) d’extension : ©) Mandataire(s) : CASALONGA.
PROCEDE ET DISPOSITIF DE DOUBLEMENT DE LA FREQUENCE D'UN SIGNAL DE REFERENCE D'UNE BOUCLE A VERROUILLAGE DE PHASE.
FR 3 064 137 - A1 (3y) La boucle à verrouillage de phase comprend un oscillateur commandé en tension (44) dont la sortie est rebouclée sur une première entrée (411) d'un comparateur de phases (41) par l'intermédiaire d'un diviseur fractionnaire (450) contrôlé par un modulateur delta-sigma (46). Le procédé de doublement de la fréquence du signal de référence initial de la boucle à verrouillage de phase comprend une génération, à partir du signal de référence initial (SRI) et du signal de sortie (SOUT) délivré par l'oscillateur commandé en tension, d'un signal de référence secondaire (SRS) ayant des fronts d'un premier type synchronisés sur chacun des fronts montants et descendants du signal de référence initial (SRI) et des fronts d'un deuxième type entre les fronts du premier type, et une délivrance du signal de référence secondaire (SRS) sur une deuxième entrée (410) du comparateur de phases (41 ) qui opère sur lesdits fronts du premier type.
Figure FR3064137A1_D0001
Figure FR3064137A1_D0002
i
Procédé et dispositif de doublement de la fréquence d’un signal de référence d’une boucle à verrouillage de phase
Des modes de mise en œuvre et de réalisation de l’invention concernent le doublement de la fréquence d’un signal, notamment un signal présentant une grande pureté spectrale en présence d’un signal de fréquence élevée ayant une faible pureté spectrale.
L’invention s’applique notamment mais non exclusivement au doublement de la fréquence d’un signal de référence d’une boucle à verrouillage de phase fractionnaire contrôlé par un modulateur deltasigma.
L’invention peut ainsi s’appliquer par exemple aux émetteurs/récepteurs de signaux radiofréquence conformes à la norme IEEE 802.15.1 (Bluetooth) ou à la norme IEEE 802.15.4 (Zigbee) ou encore conformes à des protocoles de communication du type champ proche (NFC : Near Field Communication).
Lorsque le signal de référence de la boucle à verrouillage de phase fractionnaire a une fréquence trop faible par rapport à la fréquence du signal de sortie délivré par l’oscillateur commandé en tension de la boucle à verrouillage de phase, le bruit résultant de la modulation delta-sigma n’est pas proprement filtré par la boucle à verrouillage de phase et apparaît dans le spectre de sortie du signal délivré par l’oscillateur commandé en tension.
C’est le cas par exemple lorsque, dans la norme BLE (Bluetooth Low Energy), le signal délivré par l’oscillateur de la boucle a une fréquence de 2,4 GHz alors que le signal de référence de cette boucle a une fréquence de 16 MHz.
Il a alors été observé qu’une solution consistait à doubler la fréquence du signal de référence.
Une solution classique pour obtenir une fréquence double, consiste à utiliser dans la boucle à verrouillage de phase non pas un seul comparateur de phases (phase frequency detector) mais deux comparateurs de phases opérant respectivement sur les fronts montants et sur les fronts descendants du signal de référence.
Cependant, une telle architecture conduit à la présence de nombreux contributeurs de bruits de phase et, par ailleurs, le signal de 32 MHz ainsi produit n’est pas utilisable par d’autres dispositifs qui pourraient être présents sur le circuit intégré qui incorpore cette boucle à verrouillage de phase fractionnaire à double comparateur de phase.
Il existe donc un besoin de proposer un procédé et un dispositif permettant de doubler la fréquence de référence d’une boucle à verrouillage de phase fractionnaire contrôlée par une modulation deltasigma qui présente un nombre limité de contributeurs de bruits de phase, offre une faible consommation et ne nécessite pas de fréquence minimale de travail.
Selon un aspect, il est proposé un procédé de doublement de la fréquence d’un signal de référence initial d’une boucle à verrouillage de phase.
Cette boucle comprend un oscillateur commandé en tension dont la sortie est rebouclée sur une première entrée d’un comparateur de phase par l’intermédiaire d’un diviseur fractionnaire contrôlé par un modulateur delta-sigma.
Le procédé selon cet aspect comprend une génération, à partir du signal de sortie délivré par l’oscillateur commandé en tension et du signal de référence initial, d’un signal de référence secondaire ayant des fronts d’un premier type, par exemple des fronts descendants, synchronisés sur chacun des fronts montants et descendants du signal de référence initial, et des fronts d’un deuxième type, par exemple des fronts montants entre les fronts du premier type.
Le procédé comprend par ailleurs une délivrance du signal de référence secondaire sur une deuxième entrée du comparateur de phases qui opère sur lesdits fronts du premier type, par exemple qui opère sur les fronts descendants.
Ainsi, on utilise un seul comparateur de phases et on génère le signal de référence secondaire, par exemple un signal à 32 MHz, à partir du signal de référence initial, par exemple à 16 MHz, et du signal de sortie de l’oscillateur commandé en tension.
On obtient une réduction sensible des contributeurs de bruit de phase.
Par ailleurs, bien que le signal de sortie de l’oscillateur contribue à la génération du signal de référence secondaire, c’est-àdire le signal de référence qui a la fréquence doublée par rapport au signal de référence initial, le bruit de phase apporté par l’oscillateur est inexistant.
En effet le front généré par l’oscillateur de sortie n’intervient pas dans le bruit de phase, car le front utilisé par le comparateur de phases qui n’opère que sur un seul type de front, n’est pas directement ce front mais celui du signal de référence secondaire. Par contre comme il sera expliqué ci-après, le signal généré par l’oscillateur de sortie est avantageusement utilisé pour obtenir une impulsion de préférence suffisamment large permettant un fonctionnement efficace du comparateur de phases.
Bien entendu, le comparateur de phases peut être un comparateur de phases opérant sur des fronts montants, ou bien un comparateur de phase opérant sur des fronts descendants.
De façon à améliorer encore l’efficacité du doublement de fréquence, le rapport cyclique du signal de référence secondaire est avantageusement supérieur ou égal à 20% et avantageusement inférieur ou égal à 80%, et de préférence égal à ou proche de 50%.
Le rapport cyclique est par exemple ici le rapport entre la durée du signal de référence secondaire à l’état haut et la durée de la période de ce signal de référence secondaire.
Selon un mode de mise en œuvre, ladite génération du signal de référence secondaire est effectuée à partir du signal de référence initial, du signal de référence initial inversé et d’un signal de commande qui est généré à partir du signal de sortie délivré par l’oscillateur commandé en tension et qui est destiné à sélectionner le signal de référence initial ou le signal de référence initial inversé.
On pourra par exemple choisir un signal de commande retardé d’un retard égal à (l-a)T/2 par rapport au signal de référence initial, où a désigne le rapport cyclique du signal de référence secondaire et T la période du signal de référence initial, ou retardé d’un retard égal à (l-a)NTsouT/2 par rapport au signal de sortie délivré par l’oscillateur commandé en tension, où Tsout désigne la période du signal de sortie délivré par l’oscillateur commandé en tension et N le rapport T/Tsout·
En d’autres termes, le signal de commande est retardé d’un retard égal à la durée du signal de référence secondaire à l’état bas.
Selon un mode de mise en œuvre, la génération du signal de commande comprend une division du signal de sortie de l’oscillateur commandé en tension de façon à obtenir un signal de cadencement et une délivrance du signal de référence initial en entrée d’un registre à décalage cadencé par le signal de cadencement, la sortie du registre à décalage fournissant le signal de commande.
Ce registre à décalage peut être formé par au moins une bascule D (« latch » en anglais) ou de préférence, afin d’éviter des problèmes de métastabilité, par une chaîne de plusieurs bascules D.
Ce procédé de doublement de fréquence trouve ses pleins avantages en particulier lorsque le rapport de la fréquence du signal de sortie de l’oscillateur commandé en tension (par exemple égal à 2,4 GHz) sur la fréquence du signal de référence initial (par exemple 16 MHz) est au moins égal à 100.
En effet, c’est généralement dans ce cas que le bruit de quantification du modulateur delta sigma devient un contributeur de bruit non négligeable voire dégradant. Il est alors possible de réduire, par exemple de 15dB, sa contribution de bruit en sortie de boucle en multipliant par deux la fréquence du signal de référence initial.
Ainsi, lorsque le signal de référence initial est doublé, on obtient alors dans le cas de la norme BLE un rapport de fréquence de 75 ce qui permet de minimiser voire de supprimer totalement le bruit de modulation delta-sigma.
Selon un autre aspect, il est proposé un dispositif électronique, comprenant une entrée pour recevoir un signal de référence initial, une boucle à verrouillage de phase comportant un oscillateur commandé en tension dont la sortie est rebouclée sur une première entrée d’un comparateur de phases par l’intermédiaire d’un diviseur fractionnaire contrôlé par un modulateur delta-sigma, et des moyens de génération couplés à ladite entrée et à la sortie de l’oscillateur commandé en tension et configurés pour générer un signal de référence secondaire ayant des fronts d’un premier type synchronisés sur chacun des fronts montants et descendants du signal de référence initial et des fronts d’un deuxième type entre les fronts du premier type, et pour délivrer le signal de référence secondaire sur une deuxième entrée du comparateur de phases configuré pour opérer sur lesdits fronts du premier type.
Selon un mode de réalisation, les moyens de génération comportent un inverseur couplé à ladite entrée pour délivrer le signal de référence initial inversé, des moyens de commande configurés pour générer un signal de commande à partir du signal de sortie délivré par l’oscillateur commandé en tension, et des moyens de sélection commandés par le signal de commande et configurés pour sélectionner le signal de référence initial ou le signal de référence initial inversé de façon à délivrer le signal de référence secondaire.
Selon un mode de réalisation, les moyens de commande sont configurés pour générer un signal de commande retardé d’un retard égal à (l-a)T/2 par rapport au signal de référence initial, où a désigne le rapport cyclique du signal de référence secondaire et T la période du signal de référence initial.
Selon un mode de réalisation, les moyens de commande comprennent un diviseur configuré pour effectuer une division du signal de sortie de l’oscillateur commandé en tension de façon à obtenir le signal de cadencement et un registre à décalage cadencé par le signal de cadencement, configuré pour recevoir en entrée le signal de référence initial et pour délivrer en sortie le signal de commande.
Selon un autre aspect, il est proposé un appareil de communication, comprenant une antenne pour recevoir/émettre un signal radiofréquence, une chaîne de réception et une chaîne d’émission couplées à l’antenne et comportant chacune un étage de transposition de fréquence et au moins un dispositif tel que défini ciavant couplé à l’étage de transposition de fréquence.
Cet appareil peut être par exemple configuré pour recevoir/émettre un signal radio fréquence conforme à la norme IEEE 802.15.1 ou à la norme IEEE 802.15.4.
Cet appareil peut former par exemple un téléphone mobile cellulaire ou une tablette.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
-les figures 1 à 4 illustrent différents modes de mise en œuvre et de réalisation de l’invention.
Sur la figure 1, la référence APP désigne un appareil de communication, par exemple un téléphone mobile cellulaire ou une tablette tactile, comprenant une antenne ANT pour recevoir/émettre un signal radiofréquence, une chaîne de réception 2 et une chaîne d’émission 3 couplées à l’antenne par un duplexeur 1 et comportant chacune un étage de transposition de fréquence 20 destiné à transposer les signaux reçus ou à émettre à l’aide d’un signal de transposition. Les chaînes de réception et d’émission 2 et 3 sont couplées à des moyens de traitement 6, par exemple un microprocesseur, capable d’effectuer des traitements de signaux en bande de base par exemple.
Le signal de transposition, ou signal d’oscillateur local, est délivré par un dispositif électronique 4 comprenant notamment une boucle à verrouillage de phase comportant un oscillateur commandé en tension et recevant un signal de référence initial à partir par exemple d’un quartz externe 5.
Le signal radiofréquence reçu ou émis par l’antenne peut être par exemple un signal radiofréquence conforme à la norme IEEE 802.15.1 (norme Bluetooth) ou à la norme 802.15.4 (Zigbee) ou encore conforme à un protocole de communication du type champ proche (NFC).
On supposera maintenant à titre d’exemple non limitatif que l’appareil APP est configuré pour recevoir et émettre des signaux radiofréquence conformes à BLE (Bluetooth Low Energy) avec un signal d’oscillateur local délivré par le dispositif 4 ayant une fréquence de 2,4 GHz et une fréquence de quartz 5 égale à 16 MHz.
On se réfère maintenant plus particulièrement aux figures 2 à 4 pour illustrer un mode de réalisation du dispositif 4 ainsi qu’un mode de mise en œuvre d’un procédé de doublement de la fréquence du signal du quartz externe 5.
Comme illustré notamment sur la figure 2, le dispositif électronique 4 comprend une entrée 401 pour recevoir un signal de référence initial SRI émis par le quartz externe 5 et ayant ici la fréquence de 16 MHz.
Le dispositif électronique 4 comprend également une boucle à verrouillage de phase comportant un oscillateur commandé en tension 44 dont la sortie est rebouclée sur une première entrée 411 d’un comparateur de phases 41 de structure classique et connue en soi et configuré pour opérer ici sur les fronts descendants d’un signal de référence secondaire SRS reçu sur une deuxième entrée 410 et ayant une fréquence doublée par rapport à celle du signal de référence initial SRI, soit une fréquence de 32 MHz.
La sortie de l’oscillateur commandé en tension 44 est rebouclée sur l’entrée 411 du comparateur de phases 41 par l’intermédiaire d’un diviseur fractionnaire 45 contrôlé par un modulateur delta-sigma 46 de structure classique et connue en soi, lui-même commandé par un signal de commande FCW.
La boucle comporte en outre de façon classique un circuit de pompe de charge 42 commandé par les sorties du comparateur de phases 41, et un filtre de boucle 43 connecté entre le circuit de pompe de charge 42 et l’entrée de l’oscillateur 44.
Par ailleurs, le dispositif 4 comporte des moyens de génération 451, 40 configurés pour générer le signal de référence secondaire SRS qui, comme on peut le voir sur la figure 4, a des fronts d’un premier type, ici des fronts descendants FD2, synchronisés sur chacun des fronts montants FMI et descendants FD1 du signal de référence initial Sri, et des fronts d’un deuxième type, en l’espèce des fronts montants FM2, situés entre les fronts descendants FD2.
Les moyens de génération, en particulier le bloc 40, est configuré pour délivrer le signal de référence secondaire SRS sur la deuxième entrée 410 du comparateur de phases 41.
A cet égard le bloc 40 reçoit sur l’entrée 401 le signal de référence initial SRI et sur une deuxième entrée 402, un signal de séquencement SSQ issu d’une division du signal SOUT délivré en sortie de l’oscillateur 44.
Dans l’exemple décrit ici, le signal de séquencement SSQ résulte du signal SOUT délivré à la sortie de l’oscillateur 44 par une division par huit. La fréquence du signal SSQ est par conséquent égale ici à 300 MHz. En d’autres termes, comme illustré sur la figure 4, la période du signal de séquencement SSQ est égale à 8 fois la période Tsout du signal SOUT délivré en sortie de l’oscillateur 44.
Dans un souci de simplification de réalisation, il est alors particulièrement avantageux, comme illustré sur la figure 2, d’utiliser les quatre premiers étages du diviseur 45 pour former le diviseur par huit 451 qui va délivrer le signal SSQ.
Les autres étages 450 du diviseur 45 vont être contrôlés par le modulateur delta-sigma 46.
Le signal délivré à la sortie des étages 450 et par conséquent à l’entrée 411 du comparateur de phase a une fréquence égale en moyenne à 32 MHz compte tenu de la division par 75 effectuée par le diviseur de fréquence fractionnaire.
Le bloc 40 comprend un registre à décalage 404 comportant ici une chaîne de quatre bascules D respectivement référencées 4040, 4041, 4042 et 4043.
L’entrée de données D de la première bascule 4040 forme l’entrée 401 du bloc 40 pour recevoir le signal de référence initial SRI.
L’entrée de données D de chaque bascule suivante 4041, 4042 et 4043 est connectée à la sortie Q de la bascule précédente et la sortie
Q de la dernière bascule 4043 forme la sortie du registre à décalage 404 et délivre un signal de commande SC.
Par ailleurs, le registre à décalage 404 est cadencé par le signal de séquencement SSQ.
En effet, chacune des entrées d’horloge CK des bascules forme l’entrée 402 du bloc 40 qui reçoit le signal de séquencement SSQ.
Le diviseur 451 et le registre à décalage 404 forment ainsi des moyens de commande générant le signal de commande SC.
Comme illustré sur la figure 4, le signal de commande SC est retardé d’un retard DL égal à (l-a)T/2 par rapport au signal de référence initial SRI, où a désigne le rapport cyclique du signal de référence secondaire SRS et T désigne la période du signal de référence initial SRI, qui est dans le cas présent égale à 150 fois la période Tsout du signal SOUT délivré en sortie de l’oscillateur 44.
Puisque la période du signal de référence secondaire est égale à T/2, le rapport cyclique a de ce signal SRS est égal à 2th/T où th est à la durée à l’état haut du signal SRS.
Par conséquent, le retard DL est égal à la durée tb pendant laquelle le signal de référence secondaire SRS est à l’état bas.
Ce retard DL est aussi égal au produit du nombre de bascules D du registre à décalage 404 par la période du signal de séquencement SSQ.
De façon à éviter des problèmes éventuels de métastabilité, il est préférable d’utiliser plusieurs bascules D de façon à obtenir un rapport cyclique du signal de référence secondaire supérieur ou égal à 20% et inférieur ou égal à 80%, et préférentiellement égal ou proche de 50%.
Comme illustré sur la figure 3, le bloc 40 comporte par ailleurs un inverseur 405 dont l’entrée est reliée à l’entrée 401 du bloc 40 et dont la sortie délivre le signal de référence initial inversé SRIV.
Par ailleurs, les moyens de génération comportent des moyens de sélection 406, en l’espèce un duplexeur commandé par le signal de commande SC.
ίο
L’entrée 1 de ce duplexeur est connectée directement à l’entrée 401 pour recevoir le signal de référence initial SRI tandis que l’entrée 0 est connectée à la sortie de l’inverseur 405 pour recevoir le signal de référence inversé SRIV.
Ainsi, selon la valeur logique du signal SC, le signal de référence secondaire SRS sera soit le signal de référence initial soit le signal de référence inversé SRIV.
La structure qui vient d’être décrite permet ainsi de réaliser très simplement à partir du signal de sortie de l’oscillateur commandé en tension et du signal de référence initial, le signal de référence secondaire SRS dont la fréquence a été doublée par rapport à celle du signal de référence initial.
Du fait de ce doublement de fréquence, la contribution en bruit provoquée par la modulation delta-sigma a été très fortement réduite voire supprimée.
Bien que le dispositif 4 ait été décrit ci-avant en relation avec un émetteur/récepteur compatible avec la norme BLE, ce dispositif peut convenir à tout système utilisant une boucle à verrouillage de phase fractionnaire contrôlée par une modulation delta-sigma, dont le signal délivré en sortie de l’oscillateur a une fréquence au moins 100 fois supérieure à celle du quartz externe délivrant le signal de référence initial de la boucle, et dont le bruit de quantification ramené en sortie de la boucle nécessite d’être atténué afin de ne plus être considéré comme un contributeur gênant de bruit.
Par ailleurs alors que dans les modes de réalisation qui viennent d’être décrits, le comparateur de phases 41 opère sur des fronts descendants, il serait tout à fait possible d’utiliser un comparateur de phases opérant sur des fronts montants en commutant les entrées 1 et 0 du duplexeur 406.

Claims (18)

  1. REVENDICATIONS
    1. Procédé de doublement de la fréquence d’un signal de référence initial d’une boucle à verrouillage de phase, ladite boucle comprenant un oscillateur commandé en tension (44) dont la sortie est rebouclée sur une première entrée (411) d’un comparateur de phases (41) par l’intermédiaire d’un diviseur fractionnaire (450) contrôlé par un modulateur delta-sigma (46), procédé comprenant une génération, à partir du signal de référence initial (SRI) et du signal de sortie (SOUT) délivré par l’oscillateur commandé en tension, d’un signal de référence secondaire (SRS) ayant des fronts d’un premier type (FD2) synchronisés sur chacun des fronts montants (FMI) et descendants (FD1) du signal de référence initial (SRI) et des fronts d’un deuxième type (FM2) entre les fronts du premier type (FD2), et une délivrance du signal de référence secondaire (SRS) sur une deuxième entrée (410) du comparateur de phases (41) qui opère sur lesdits fronts du premier type (FD2).
  2. 2. Procédé selon la revendication 1, dans lequel le rapport cyclique du signal de référence secondaire (SRS) est supérieur ou égal à 20% et inférieur ou égal à 80%.
  3. 3. Procédé selon la revendication 2, dans lequel le rapport cyclique est égal à ou proche de 50%.
  4. 4. Procédé selon l’une des revendications précédentes, dans lequel ladite génération du signal de référence secondaire (SRS) est effectuée à partir du signal de référence initial (SRI), du signal de référence initial inversé (SRIV) et d’un signal de commande (SC) généré à partir du signal de sortie (SOUT) délivré par l’oscillateur commandé en tension et destiné à sélectionner le signal de référence initial ou le signal de référence initial inversé.
  5. 5. Procédé selon la revendication 4, dans lequel le signal de commande (SC) est retardé d’un retard (DL) égal à (l-a)T/2 par rapport au signal de référence initial, où a désigne le rapport cyclique du signal de référence secondaire et T la période du signal de référence initial.
  6. 6. Procédé selon la revendication 4 ou 5, dans lequel la génération du signal de commande (SC) comprend une division du signal de sortie de l’oscillateur commandé en tension de façon à obtenir un signal de cadencement (SSQ) et une délivrance du signal de référence initial en entrée d’un registre à décalage (404) cadencé par le signal de cadencement (SSQ), la sortie du registre à décalage fournissant le signal de commande (SC).
  7. 7. Procédé selon l’une des revendications précédentes, dans lequel le rapport de la fréquence du signal de sortie (SOUT) de l’oscillateur commandé en tension sur la fréquence du signal de référence initial (SRI) est au moins égal à 100.
  8. 8. Procédé selon l’une des revendications précédentes, dans lequel la fréquence du signal de sortie (SOUT) de l’oscillateur commandé en tension est égale à 2,4 GHz et la fréquence du signal de référence initial (SRI) est égale à 16 MHz.
  9. 9. Dispositif électronique, comprenant une entrée (401) pour recevoir un signal de référence initial (SRI), une boucle à verrouillage de phase comportant un oscillateur commandé en tension (44) dont la sortie est rebouclée sur une première entrée (411) d’un comparateur de phases (41) par l’intermédiaire d’un diviseur fractionnaire (450) contrôlé par un modulateur delta-sigma (46), et des moyens de génération (451, 40) couplés à ladite entrée (401) et à la sortie de l’oscillateur commandé en tension (44) et configurés pour générer un signal de référence secondaire (SRS) ayant des fronts d’un premier type synchronisés sur chacun des fronts montants et descendants du signal de référence initial et des fronts d’un deuxième type entre les fronts du premier type, et pour délivrer le signal de référence secondaire (SRS) sur une deuxième entrée (410) du comparateur de phases (41) configuré pour opérer sur lesdits fronts du premier type (FD2).
  10. 10. Dispositif selon la revendication 9, dans lequel le rapport cyclique du signal de référence secondaire (SRS) est supérieur ou égal à 20% et inférieur ou égal à 80%.
  11. 11. Dispositif selon la revendication 10, dans lequel le rapport cyclique est égal à 50%.
  12. 12. Dispositif selon l’une des revendications 9 à 11, dans lequel les moyens de génération comportent un inverseur (405) couplé à ladite entrée (401) pour délivrer le signal de référence initial inversé (SRIV), des moyens de commande (451, 404) configurés pour générer un signal de commande (SC) à partir du signal de sortie délivré par l’oscillateur commandé en tension (44), et des moyens de sélection (406) commandés par le signal de commande (SC) et configurés pour sélectionner le signal de référence initial ou le signal de référence initial inversé de façon à délivrer le signal de référence secondaire (SRS).
  13. 13. Dispositif selon la revendication 12, dans lequel les moyens de commande sont configurés pour générer un signal de commande retardé d’un retard (DL) égal à (l-a)T/2 par rapport au signal de référence initial, où a désigne le rapport cyclique du signal de référence secondaire et T la période du signal de référence initial.
  14. 14. Dispositif selon la revendication 12 ou 13, dans lequel les moyens de commande comprennent un diviseur (451) configuré pour effectuer une division du signal de sortie de l’oscillateur commandé en tension de façon à obtenir le signal de cadencement (SSQ) et un registre à décalage (404) cadencé par le signal de cadencement, configuré pour recevoir en entrée le signal de référence initial et pour délivrer en sortie le signal de commande.
  15. 15. Dispositif selon l’une des revendications 9 à 14, dans lequel le rapport de la fréquence du signal de sortie de l’oscillateur commandé en tension sur la fréquence du signal de référence initial est au moins égal à 100.
  16. 16. Appareil de communication, comprenant une antenne (ANT) pour recevoir/émettre un signal radiofréquence, une chaîne de réception (2) et une chaîne d’émission (3) couplées à l’antenne et comportant chacune un étage de transposition de fréquence (20,30) et au moins un dispositif (4) selon l’une des revendications 9 à 15 couplé aux étages de transposition de fréquence (20, 30).
  17. 17. Appareil selon la revendication 16, configuré pour recevoir/émettre un signal radio fréquence conforme à la norme IEEE 802.15.1 ou à la norme IEEE 802.15.4.
  18. 18. Appareil selon la revendication 16 ou 17, formant un 5 téléphone mobile cellulaire ou une tablette.
    1/4
FR1752114A 2017-03-15 2017-03-15 Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase Expired - Fee Related FR3064137B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1752114A FR3064137B1 (fr) 2017-03-15 2017-03-15 Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase
US15/800,302 US10135451B2 (en) 2017-03-15 2017-11-01 Method and device for doubling the frequency of a reference signal of a phase locked loop

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1752114 2017-03-15
FR1752114A FR3064137B1 (fr) 2017-03-15 2017-03-15 Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase

Publications (2)

Publication Number Publication Date
FR3064137A1 true FR3064137A1 (fr) 2018-09-21
FR3064137B1 FR3064137B1 (fr) 2019-05-03

Family

ID=58632512

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1752114A Expired - Fee Related FR3064137B1 (fr) 2017-03-15 2017-03-15 Procede et dispositif de doublement de la frequence d'un signal de reference d'une boucle a verrouillage de phase

Country Status (2)

Country Link
US (1) US10135451B2 (fr)
FR (1) FR3064137B1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998911B1 (en) * 2019-12-30 2021-05-04 Nxp Usa, Inc. Fractional N PLL with sigma-delta noise cancellation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720806B1 (en) * 2002-04-25 2004-04-13 Applied Micro Circuits Corporation Method and circuit for producing a reference frequency signal using a reference frequency doubler having frequency selection controls
US20140340132A1 (en) * 2013-05-20 2014-11-20 Qualcomm Incorporated Method and apparatus for generating a reference signal for a fractional-n frequency synthesizer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080136468A1 (en) 2006-12-06 2008-06-12 Dandan Li Method and system for doubling phase-frequency detector comparison frequency for a fractional-n pll
US8502575B2 (en) * 2010-09-28 2013-08-06 Texas Instruments Incorporated Fractional-N PLL using multiple phase comparison frequencies to improve spurious signal performance
US9509323B2 (en) * 2014-05-12 2016-11-29 Texas Instruments Incorporated Fractional-N synthesizer with pre-multiplication
US9553714B2 (en) * 2015-06-26 2017-01-24 Broadcom Corporation Frequency multiplier for a phase-locked loop
US9985618B2 (en) * 2015-12-23 2018-05-29 Qualcomm Incorporated Digital duty cycle correction for frequency multiplier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720806B1 (en) * 2002-04-25 2004-04-13 Applied Micro Circuits Corporation Method and circuit for producing a reference frequency signal using a reference frequency doubler having frequency selection controls
US20140340132A1 (en) * 2013-05-20 2014-11-20 Qualcomm Incorporated Method and apparatus for generating a reference signal for a fractional-n frequency synthesizer

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HUH H ET AL: "Comparison Frequency Doubling and Charge Pump Matching Techniques for Dual-Band<tex>$Delta Sigma$</tex>Fractional-<tex>$N$</tex>Frequency Synthesizer", IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE SERVICE CENTER, PISCATAWAY, NJ, USA, vol. 40, no. 11, 1 November 2005 (2005-11-01), pages 2228 - 2236, XP011141631, ISSN: 0018-9200, DOI: 10.1109/JSSC.2005.857368 *
SIRIBURANON TEERACHOT ET AL: "A 28-GHz fractional-N frequency synthesizer with reference and frequency doublers for 5G cellular", 2013 PROCEEDINGS OF THE ESSCIRC (ESSCIRC), IEEE, 14 September 2015 (2015-09-14), pages 76 - 79, XP032803294, ISSN: 1930-8833, ISBN: 978-1-4799-0643-7, [retrieved on 20151030], DOI: 10.1109/ESSCIRC.2015.7313832 *

Also Published As

Publication number Publication date
US10135451B2 (en) 2018-11-20
US20180269886A1 (en) 2018-09-20
FR3064137B1 (fr) 2019-05-03

Similar Documents

Publication Publication Date Title
US8054908B2 (en) Transmitter circuit and radio transmission apparatus for transmitting data via radio by using impulses
US9042741B2 (en) System and method for blind frequency recovery
US20110216863A1 (en) Receiving apparatus and method for setting gain
EP1956714A1 (fr) Procédé d&#39;ajout d&#39;un bruit aléatoire dans un circuit convertisseur temps-numérique et circuits pour mettre en oeuvre le procédé
EP3255802B1 (fr) Dispositif et procédé pour le traitement d&#39;un signal recu par un récepteur perturbé par un émetteur
EP1168634A1 (fr) Procédé de réduction de la consommation électrique d&#39;un téléphone mobile cellulaire
CN1215674C (zh) 无线电传输装置和接收装置与无线电传输方法和接收方法
JP2005012745A (ja) 非同期式パルス位置位相偏移変調方式の送受信システム及びその送受信信号処理方法
FR3064137A1 (fr) Procede et dispositif de doublement de la frequence d&#39;un signal de reference d&#39;une boucle a verrouillage de phase
EP1298811A1 (fr) Procédé et dispositif de détection des impulsions d&#39;un signal incident impulsionnel du type à bande ultra large
JPWO2009098989A1 (ja) 位相同期装置および位相同期方法
WO2009138635A1 (fr) Circuit integre et procede de traitement d &#39; un signal numerique radiofrequence multinormes
WO2015055522A1 (fr) Récepteur uwb à fonctionnement intermittent
EP3503413B1 (fr) Récepteur uwb impulsionnel multi-antenne
EP3609147B1 (fr) Système analogique de récupération de porteuse pour récepteur de signal n-psk
FR2775398A1 (fr) Appareil de division de frequence a deux modules et a compteur unique
EP2966784B1 (fr) Dispositif de communication radiofrequence utilisant un signal torp
FR3032573A1 (fr) Procede et systeme d&#39;emission et/ou reception de signaux audio integrant un mecanisme d&#39;evasion de frequence de l&#39;horloge de transmission
EP4147366A1 (fr) Dispositif de controle du fonctionnement d&#39;un dispositif de communication fdd sans fil, procede de controle associe
FR3109854A1 (fr) Dispositif de contrôle du fonctionnement d’un dispositif de communication TDD sans fil, procédé de contrôle associé
JP6079825B2 (ja) 送受信装置及び送受信方法
CN100583666C (zh) 空基扩频通信快速同步装置
EP1385272A1 (fr) Procédé destiné à communiquer de l&#39;information entre un émetteur et un récepteur à l&#39;aide de signaux à bande ultra-large
EP3127247A1 (fr) Procede de communication radio de donnees numeriques dans un environnement bruite
EP1376149A1 (fr) Procédé et dispositif de commande d&#39;un générateur d&#39;impulsions pour l&#39;émission d&#39;un signal impulsionnel du type à bande ultra large modulé en position

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20180921

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

ST Notification of lapse

Effective date: 20211105