FR3050318A1 - NEW PROTECTION AGAINST PREMATURE CLARIFICATION OF INTERLAINED POROUS DIELECTRICS WITHIN AN INTEGRATED CIRCUIT - Google Patents
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Abstract
Utilisation d'un empilement comportant une double passivation (CPSI, CPSS) et localement gravé de façon à découvrir des plots de contact (PLCT) d'un circuit intégré situés au dessus du dernier niveau de métallisation d'une partie d'interconnexion du circuit intégré, pour protéger ledit circuit intégré contre un claquage d'au moins une région diélectrique au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d'interconnexion du circuit intégré, claquage provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique.Use of a stack comprising a double passivation (CPSI, CPSS) and locally etched so as to discover contact pads (PLCT) of an integrated circuit located above the last metallization level of a circuit interconnection part integrated circuit, for protecting said integrated circuit against a breakdown of at least one at least partially porous dielectric region separating two electrically conductive elements from the interconnection portion of the integrated circuit, breakdown caused by electrical conduction assisted by the presence of defects at within said at least one dielectric region.
Description
Nouvelle protection contre le claquage prématuré de diélectriques poreux interlignes au sein d’un circuit intégréNew protection against the premature breakdown of porous interligne dielectrics in an integrated circuit
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, notamment les procédés technologiques CMOS, et plus particulièrement une protection contre le claquage prématuré de diélectriques poreux interlignes au sein de la partie d’interconnexion (communément désignée sous l’acronyme anglo-saxon BEOL : « Back End Of Line ») d’un circuit intégré.Embodiments and embodiments of the invention relate to integrated circuits, in particular CMOS technological processes, and more particularly to a protection against the premature breakdown of inter-porous dielectrics within the interconnection portion (commonly referred to as the BEOL acronym: "Back End Of Line") of an integrated circuit.
La partie d’interconnexion d’un circuit intégré comporte de façon classique au moins un niveau de métallisation, et en général plusieurs niveaux de métallisation comportant chacun des lignes électriquement conductrices, par exemple des lignes métalliques telles que des lignes en cuivre, permettant d’interconnecter les différents composants du circuit intégré entre eux et/ou aux entrées-sorties du circuit intégré.The interconnection portion of an integrated circuit conventionally comprises at least one metallization level, and in general several metallization levels each comprising electrically conductive lines, for example metallic lines such as copper lines, allowing interconnecting the various components of the integrated circuit with each other and / or with the inputs-outputs of the integrated circuit.
De façon à compléter cette interconnexion, la partie d’interconnexion comporte également généralement un ou plusieurs niveaux de vias, selon une dénomination communément utilisée par l’homme du métier, situés entre les niveaux de métallisation et permettant de relier entre elles certaines des lignes métalliques.In order to complete this interconnection, the interconnection portion also generally comprises one or more levels of vias, according to a name commonly used by those skilled in the art, located between the metallization levels and making it possible to connect some of the metal lines together. .
Dans certains cas, il peut se produire un claquage prématuré d’une région diélectrique interlignes séparant deux lignes métalliques, en particulier lorsque ces deux lignes sont séparées d’une distance très petite, par exemple égale à la distance minimale spécifiée par le nœud technologique CMOS utilisé.In some cases, there may be premature breakdown of an interlinear dielectric region separating two metallic lines, in particular when these two lines are separated by a very small distance, for example equal to the minimum distance specified by the CMOS technology node. used.
Et, ceci est d’autant plus critique que le nœud technologique CMOS est de plus en plus avancé, c’est-à-dire lorsque cette distance minimale devient de plus en plus faible.And, this is all the more critical as the CMOS technology node is more and more advanced, that is to say when this minimum distance becomes smaller and smaller.
Il a été indiqué dans la demande de brevet français déposée sous le n° 1559337 que ce phénomène de claquage prématuré se produisait en particulier en présence d’une différence de potentiel appliquée entre les deux lignes métalliques, combinée à une pénétration d’humidité et/ou de contamination ionique dans le diélectrique notamment lorsque celui-ci est poreux.It has been indicated in the French patent application filed under No. 1559337 that this premature breakdown phenomenon occurs in particular in the presence of a potential difference applied between the two metallic lines, combined with a penetration of moisture and / or or ionic contamination in the dielectric especially when it is porous.
Il en a été par conséquent déduit que ce phénomène de claquage prématuré était dû à un mécanisme de conduction assisté par la présence de défauts (pièges) dans le diélectrique. Plus précisément, les électrons se propagent alors par sauts entre des états localisés dans la bande interdite du diélectrique qui sont supposés être des centres ionisés (donneurs d’électrons). Cet effet résulte de l’abaissement de l’énergie d’ionisation de ces centres avec l’application d’un champ électrique (différence de potentiel entre les lignes). Ce mécanisme de conduction se traduit alors par un courant dénommé courant de Poole-Frenkel du nom des deux personnes qui ont mis en évidence d’une façon générale un tel mécanisme au sein d’un diélectrique.It was therefore deduced that this phenomenon of premature breakdown was due to a conduction mechanism assisted by the presence of defects (traps) in the dielectric. More precisely, the electrons then propagate by jumps between states located in the forbidden band of the dielectric which are supposed to be ionized centers (electron donors). This effect results from the lowering of the ionization energy of these centers with the application of an electric field (potential difference between the lines). This conduction mechanism is then translated by a current called Poole-Frenkel current named after the two people who have generally demonstrated such a mechanism within a dielectric.
Dans la demande de brevet français précitée, il a été proposé d’apporter une solution à ce claquage prématuré de diélectrique par l’utilisation d’au moins une barrière diélectrique non poreuse insérée entre une partie poreuse d’au moins une région diélectrique et l’un au moins de deux éléments électriquement conducteurs, par exemple une piste ou ligne métallique ou un via, d’une partie d’interconnexion d’un circuit intégré, pour protéger ce circuit intégré contre un claquage de ladite au moins une région diélectrique provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique.In the abovementioned French patent application, it has been proposed to provide a solution to this premature dielectric breakdown by the use of at least one non-porous dielectric barrier inserted between a porous part of at least one dielectric region and at least one of two electrically conductive elements, for example a track or a metallic line or a via, of an interconnection portion of an integrated circuit, for protecting this integrated circuit against a breakdown of said at least one dielectric region caused by electrical conduction assisted by the presence of defects within said at least one dielectric region.
En d’autres termes cette solution vise à casser autant que possible le chemin de conduction susceptible d’exister à plus ou moins long terme dans le diélectrique, c’est-à-dire empêcher autant que possible la circulation d’un courant de fuite de type Poole Frenkel entre les deux éléments électriquement conducteurs séparés par cette région diélectrique, en utilisant au moins une barrière diélectrique non poreuse.In other words, this solution aims to break as much as possible the conduction path likely to exist in the dielectric more or less long term, that is to say to prevent as much as possible the circulation of a leakage current of the Poole Frenkel type between the two electrically conductive elements separated by this dielectric region, using at least one non-porous dielectric barrier.
Cela étant les inventeurs ont observé que certaines situations, étaient favorables à l’apparition d’humidité dans les régions diélectriques poreuses de la partie d’interconnexion. C’est le cas notamment lorsque le circuit intégré est situé au sein d’un appareil alimenté en permanence, comme par exemple un décodeur TV, la température du circuit intégré pouvant alors avoisiner les 60-70 degrés Celsius.However, the inventors observed that certain situations were favorable to the appearance of moisture in the porous dielectric regions of the interconnection portion. This is particularly the case when the integrated circuit is located in a permanently powered device, such as a TV decoder, the integrated circuit temperature can then be around 60-70 degrees Celsius.
Or comme indiqué ci-avant cette humidité peut conduire à la création d’un chemin de conduction dans un diélectrique poreux. Même si la solution décrite dans la demande de brevet français précitée donne satisfaction, il existe un besoin de réduire le plus possible, voire supprimer, cette apparition d’humidité au sein des régions de diélectrique poreux d’un circuit intégré, ce qui va par conséquent réduire le risque de claquage prématuré de diélectrique.However, as indicated above, this humidity can lead to the creation of a conduction path in a porous dielectric. Even if the solution described in the aforementioned French patent application is satisfactory, there is a need to reduce as much as possible, or even eliminate, this appearance of moisture within the porous dielectric regions of an integrated circuit, which goes by therefore reduce the risk of premature breakdown of dielectric.
Selon un mode de mise en œuvre et de réalisation de l’invention, il est par conséquent proposé d’apporter une solution à ce besoin.According to a mode of implementation and embodiment of the invention, it is therefore proposed to provide a solution to this need.
Un circuit intégré comprend généralement au dessus de la partie d’interconnexion (BEOL), une couche d’encapsulation localement gravée, généralement un oxyde de type TEOS (tetra-ethoxy-silane), recouverte d’une couche électriquement conductrice gravée, par exemple en aluminium, destinée à la formation de plots de contacts (« pads ») permettant de connecter le circuit intégré avec l’extérieur, mais aussi à la formation de lignes métalliques destinées à véhiculer des tensions d’alimentation ou encore à la formation de motifs particuliers ayant des fonctions particulières utilisées notamment dans des puces sécurisées.An integrated circuit generally comprises, above the interconnection portion (BEOL), a locally etched encapsulation layer, generally an TEOS type oxide (tetra-ethoxy-silane), covered with an electrically conductive etched layer, for example made of aluminum, designed for the formation of pads ("pads") for connecting the integrated circuit with the outside, but also for the formation of metal lines for conveying supply voltages or for the formation of patterns individuals having particular functions used in particular in secure chips.
Cette couche électriquement conductrice gravée est elle-même recouverte d’une couche isolante, typiquement un oxyde de remplissage, par exemple également un oxyde de type TEOS, déposée avantageusement à l’aide d’un plasma haute densité (HDP : « High Density Plasma ») et permettant de combler les espaces entre les parties gravées de cette couche électrique.This etched electrically conductive layer is itself covered with an insulating layer, typically a filler oxide, for example also a TEOS type oxide, advantageously deposited using a high density plasma (HDP: "High Density Plasma ") And to fill the spaces between the etched parts of this electrical layer.
Cette couche isolante est elle-même recouverte d’une couche de passivation supérieure, relativement épaisse, assurant une protection mécanique et chimique du circuit intégré. L’empilement couche isolante-couche de passivation est gravé pour découvrir les plots de contact.This insulating layer is itself covered with a relatively thick upper passivation layer, providing mechanical and chemical protection of the integrated circuit. The insulating layer-passivation layer stack is etched to reveal the contact pads.
Après de nombreuses recherches, les inventeurs ont observé de façon surprenante que la couche isolante en particulier du type oxyde TEOS formait un chemin d’entrée pour l’humidité, alors que ce matériau était cité dans la demande de brevet français précitée comme pouvant être utilisé en tant que barrière diélectrique non poreuse pour empêcher autant que possible la circulation d’un courant de fuite de type Poole Frenkel.After much research, the inventors have observed, surprisingly, that the insulating layer, in particular of the TEOS oxide type, formed an entry path for moisture, whereas this material was cited in the aforementioned French patent application as being able to be used as a non-porous dielectric barrier to prevent as much as possible the circulation of a Poole Frenkel type leakage current.
En d’autres termes, les inventeurs ont observé que ce caractère non poreux de l’oxyde de type TEOS n’était pas suffisant pour rendre ce matériau imperméable à l’humidité et que les flancs de l’empilement au niveau des plots de contacts étaient par conséquent des portes d’entrée de l’humidité dans le circuit intégré.In other words, the inventors have observed that this non-porous character of the TEOS type oxide was not sufficient to make this material impervious to moisture and that the sides of the stack at the level of the contact pads were therefore entrance doors of moisture in the integrated circuit.
Aussi est-il notamment proposé d’apporter une solution à ce problème par l’utilisation d’un empilement comportant une première couche de passivation inférieure non poreuse, une couche électriquement isolante et une couche de passivation supérieure, et localement gravé de façon à découvrir desdits plots de contact d’un circuit intégré situés au dessus du dernier niveau de métallisation d’une partie d’interconnexion du circuit intégré, pour protéger ledit circuit intégré contre un claquage d’au moins une région diélectrique au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d’interconnexion du circuit intégré, claquage provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique.It is therefore proposed in particular to provide a solution to this problem by using a stack comprising a first non-porous first passivation layer, an electrically insulating layer and an upper passivation layer, and locally etched so as to discover said contact pads of an integrated circuit located above the last metallization level of an interconnection portion of the integrated circuit, for protecting said integrated circuit against a breakdown of at least one at least partially porous dielectric region separating two electrically conductive elements of the interconnection portion of the integrated circuit, breakdown caused by electrical conduction assisted by the presence of defects within said at least one dielectric region.
En d’autres termes, au lieu de protéger les flancs de l’empilement au niveau des plots de contact, on va déposer sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d’encapsulation gravée, une couche de passivation inférieure non poreuse, en particulier à l’humidité, par exemple en nitrure de silicium SiN, de façon à compléter ledit empilement par cette couche de passivation inférieure non poreuse.In other words, instead of protecting the sidewalls of the stack at the level of the contact pads, the etched electroconductive layer and the exposed portion or portions of the etched encapsulation layer will be deposited on a layer of non-porous lower passivation, in particular with respect to humidity, for example silicon nitride SiN, so as to complete said stack by this lower non-porous passivation layer.
Et une telle solution est largement compatible avec un procédé technologique CMOS en ce sens qu’elle ne nécessite l’adjonction que d’une seule étape de procédé (la formation de la couche de passivation inférieure) mais sans nécessiter de modification ou adjonction de masques ni modification du schéma de placement (« layout ») du circuit intégré.And such a solution is largely compatible with a CMOS technology process in that it only requires the addition of a single process step (the formation of the lower passivation layer) but without requiring modification or addition of masks nor modification of the layout scheme of the integrated circuit.
En outre cette nouvelle solution est compatible avec celle décrite dans la demande de brevet français précitée (utilisation d’une barrière diélectrique non poreuse au sein d’un diélectrique poreux).In addition, this new solution is compatible with that described in the aforementioned French patent application (use of a non-porous dielectric barrier in a porous dielectric).
Ainsi, selon un aspect, il est proposé un procédé de protection d’un circuit intégré contre une conduction électrique assistée par la présence de défauts au sein d’une région diélectrique au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d’interconnexion du circuit intégré, comprenant après gravure d’une couche d’encapsulation formée au-dessus du dernier niveau de métallisation de ladite partie d’interconnexion et gravure d’une couche électriquement conductrice située au dessus de ladite couche d’encapsulation gravée et destinée au moins à la formation de plots de contact, une formation sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d’encapsulation gravée d’un empilement comportant une couche de passivation inférieure non poreuse, une couche électriquement isolante et une couche de passivation supérieure, et une gravure locale dudit empilement de façon à découvrir lesdits plots de contact.Thus, in one aspect, there is provided a method of protecting an integrated circuit against electrical conduction assisted by the presence of defects within an at least partially porous dielectric region separating two electrically conductive elements of the part of interconnection of the integrated circuit, comprising after etching an encapsulation layer formed above the last metallization level of said interconnection portion and etching an electrically conductive layer located above said etched encapsulation layer and for at least to the formation of contact pads, a formation on the etched electrically conductive layer and on the exposed portion (s) of the etched encapsulation layer of a stack comprising a non-porous lower passivation layer, an electrically insulating layer and an upper passivation layer, and a local etching of said stack of d e way to discover said contact pads.
Selon un mode de mise en œuvre la couche de passivation inférieure non poreuse se caractérise par une quantité de porosités inférieure à un seuil S.According to one embodiment, the non-porous lower passivation layer is characterized by a quantity of porosities lower than a threshold S.
Ce seuil S est par exemple égal à 5 %.This threshold S is for example equal to 5%.
En d’autres termes la couche de passivation inférieure non poreuse présente un volume de porosités inférieur à S % du volume total de cette couche de passivation inférieure. L’épaisseur de cette couche de passivation inférieure ne doit pas être trop faible pour assurer sa fonction de barrière contre l’humidité et ne doit pas être trop épaisse pour pouvoir épouser la forme de la couche électriquement conductrice, par exemple en aluminium, gravée. L’homme du métier saura ajuster cette épaisseur en fonction des situations.In other words, the non-porous lower passivation layer has a pore volume of less than 5% of the total volume of this lower passivation layer. The thickness of this lower passivation layer should not be too low to ensure its barrier function against moisture and should not be too thick to marry the shape of the electrically conductive layer, for example engraved aluminum. The skilled person will adjust this thickness according to the situations.
Cela étant, à titre indicatif, une épaisseur de la couche de passivation inférieure comprise entre 50 nm et 150 nm est un bon compromis.However, as an indication, a thickness of the lower passivation layer of between 50 nm and 150 nm is a good compromise.
La couche de passivation inférieure comprend par exemple du nitrure de silicium SiN. Cela étant d’autres matériaux pourraient être utilisés comme par exemple tous les matériaux du type SixNy, comme par exemple S13N4.The lower passivation layer comprises, for example, silicon nitride SiN. This being other materials could be used as for example all the materials of the type SixNy, as for example S13N4.
La couche de passivation supérieure est avantageusement plus épaisse que la couche de passivation inférieure et peut comprendre aussi du nitrure de silicium SiN.The upper passivation layer is advantageously thicker than the lower passivation layer and may also include silicon nitride SiN.
Selon un autre aspect il est proposé un circuit intégré, comprenant une partie d’interconnexion (« BEOL »), une couche d’encapsulation située au dessus du dernier niveau de métallisation de la partie d’interconnexion, une couche électriquement conductrice située au dessus de ladite couche d’encapsulation et formant au moins des plots de contacts venant contacter des pistes métalliques du dernier niveau de métallisation à travers ladite couche d’encapsulation, et un empilement de passivation au-dessus de ladite couche électriquement conductrice et de parties de ladite couche d’encapsulation, ledit empilement de passivation possédant des ouvertures débouchant en regard desdits plots de contact et comportant une couche de passivation inférieure non poreuse, par exemple du SiN, une couche électriquement isolante, par exemple un oxyde de type TEOS), et une couche de passivation supérieure, par exemple du SiN et avantageusement plus épaisse que la couche de passivation inférieure.According to another aspect there is provided an integrated circuit, comprising an interconnection part ("BEOL"), an encapsulation layer located above the last metallization level of the interconnection part, an electrically conductive layer located above of said encapsulation layer and forming at least contacts pads contacting metal tracks of the last level of metallization through said encapsulation layer, and a passivation stack above said electrically conductive layer and portions of said encapsulation layer, said passivation stack having openings opening facing said contact pads and comprising a non-porous lower passivation layer, for example SiN, an electrically insulating layer, for example an oxide of the TEOS type), and a higher passivation layer, for example SiN and advantageously thicker than the step layer lower sivation.
Selon un mode de réalisation la couche de passivation inférieure non poreuse présente une quantité de porosités inférieure à un seuil, par exemple égal à 5 %, avec une épaisseur pouvant être comprise entre 50 nm et 150 nm.According to one embodiment, the non-porous lower passivation layer has a quantity of porosities lower than a threshold, for example equal to 5%, with a thickness that can be between 50 nm and 150 nm.
Comme indiqué précédemment il est possible de combiner au sein du même circuit intégré la présente solution (double passivation) avec la solution décrite dans la demande de brevet français précitée n° 1559337 (barrière diélectrique insérée dans du diélectrique poreux).As indicated above, it is possible to combine within the same integrated circuit the present solution (double passivation) with the solution described in French Patent Application No. 1559337 (dielectric barrier inserted in porous dielectric).
En d’autres termes, selon un mode de réalisation, la partie d’interconnexion comporte au moins un niveau de métallisation possédant des éléments électriquement conducteurs mutuellement séparés par des régions diélectriques, et le circuit intégré comprend au moins une barrière diélectrique non poreuse située entre une partie poreuse d’au moins une région diélectrique et l’un au moins des deux éléments électriquement conducteurs séparés par ladite au moins une région diélectrique.In other words, according to one embodiment, the interconnection portion comprises at least one metallization level having electrically conductive elements mutually separated by dielectric regions, and the integrated circuit comprises at least one non-porous dielectric barrier located between a porous part of at least one dielectric region and at least one of the two electrically conductive elements separated by said at least one dielectric region.
Ladite au moins une barrière diélectrique non poreuse a préférentiellement une épaisseur comprise entre une épaisseur inférieure et une épaisseur supérieure. L’épaisseur inférieure est l’épaisseur limite acceptable pour obtenir un bon effet barrière vis-à-vis du courant de fuite du diélectrique tandis que l’épaisseur supérieure est choisie de façon à ne pas trop augmenter la constante diélectrique de la région diélectrique comportant la partie poreuse préférentiellement à faible constante diélectrique et la barrière diélectrique non poreuse. A titre indicatif, une épaisseur de barrière diélectrique non poreuse comprise entre lOnm et 30nm est acceptable.Said at least one non-porous dielectric barrier preferably has a thickness between a lower thickness and a greater thickness. The lower thickness is the acceptable limiting thickness to obtain a good barrier effect vis-à-vis the leakage current of the dielectric while the upper thickness is chosen so as not to increase too much the dielectric constant of the dielectric region comprising the porous part preferably with a low dielectric constant and the non-porous dielectric barrier. As an indication, a non-porous dielectric barrier thickness between 10 nm and 30 nm is acceptable.
De nombreux matériaux peuvent être utilisés pour ladite au moins une barrière diélectrique non poreuse. On peut par exemple utiliser des nitrures ternaires ou encore du Tetra Ethyl Oxy Silane ou tetra-ethoxy-silane (oxyde de type TEOS).Many materials can be used for said at least one non-porous dielectric barrier. It is possible, for example, to use ternary nitrides or else Tetra Ethyl Oxy Silane or tetra-ethoxy-silane (TEOS type oxide).
Cela étant, du carbonitrure de silicium (SiCN) soit amorphe soit cristallin est un matériau préféré en raison notamment de sa bonne accroche sur les flancs verticaux de la partie centrale poreuse de la région diélectrique. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un exemple de circuit intégré de l’art antérieur, et - les figures 2 à 7 illustrent schématiquement différents modes de mise en œuvre et de réalisation de l’invention.However, silicon carbide (SiCN) is amorphous or crystalline is a preferred material because of its good grip on the vertical flanks of the porous central portion of the dielectric region. Other advantages and characteristics of the invention will emerge on examining the detailed description of embodiments and embodiments, in no way limiting, and the appended drawings in which: FIG. 1 schematically illustrates an example of an integrated circuit of the prior art, and - Figures 2 to 7 schematically illustrate different modes of implementation and embodiment of the invention.
Sur la figure 1, qui illustre un exemple de circuit intégré IC selon l’art antérieur, la référence RITX désigne la partie d’interconnexion (BEOL) du circuit intégré.In FIG. 1, which illustrates an example of an integrated circuit IC according to the prior art, the reference RITX designates the interconnection part (BEOL) of the integrated circuit.
Cette partie d’interconnexion RITX comporte plusieurs niveaux de métallisation et plusieurs niveaux de vias.This RITX interconnection part has several levels of metallization and several levels of vias.
Sur cette figure 1, on a référencé uniquement l’avant-dernier niveau de métallisation Mn-i et le dernier niveau de métallisation Mn.In this FIG. 1, reference is made only to the penultimate level of metallization Mn-i and the last level of metallization Mn.
Les différentes pistes métalliques, par exemple en cuivre, ainsi que les différents vias sont enrobés dans un matériau diélectrique généralement dénommé par l’homme du métier sous l’acronyme anglosaxon IMD (« Inter Métal Dielectric »).The various metal tracks, for example copper, and the various vias are embedded in a dielectric material generally referred to by those skilled in the art under the acronym Anglosaxon IMD ("Inter Metal Dielectric").
La référence 8 désigne ici les zones diélectriques enrobant les pistes métalliques du niveau de métallisation Mn ainsi que les pistes métalliques du niveau de métallisation Mn-i et les vias aboutissant à ce niveau de métallisation.The reference 8 here designates the dielectric zones encapsulating the metal tracks of the metallization level Mn as well as the metal tracks of the metallization level Mn-i and the vias resulting in this level of metallization.
Le matériau diélectrique utilisé dans ces zones 8 est un matériau poreux à faible constante diélectrique (matériau low K). A titre d’exemple, le matériau utilisé est de l’oxyde de silicium carboné et hydrogéné (SiOCH) ayant un pourcentage de porosités compris entre 20 et 30 et une constante diélectrique K égale à 3.The dielectric material used in these zones 8 is a porous material with a low dielectric constant (low K material). By way of example, the material used is carbonated and hydrogenated silicon oxide (SiOCH) having a percentage of porosities of between 20 and 30 and a dielectric constant K equal to 3.
Chaque zone IMD 8 est encapsulée entre deux couches de protection 10 parallèles au substrat et destinées à protéger de l’oxydation le métal des pistes métalliques. On peut par exemple utiliser du carbonitrure de silicium (SiCN) qui permet de protéger les pistes métalliques en cuivre de l’oxydation et évite également la diffusion du cuivre dans le matériau diélectrique IMD.Each IMD zone 8 is encapsulated between two protective layers 10 parallel to the substrate and intended to protect the metal of metal tracks from oxidation. It is possible, for example, to use silicon carbonitride (SiCN) which makes it possible to protect copper metal tracks from oxidation and also avoids the diffusion of copper into the dielectric material IMD.
Le circuit intégré IC comporte également de façon classique, une couche d’encapsulation CCAP située au-dessus du dernier niveau de métallisation Mn de la partie d’interconnexion RITX. Cette couche d’encapsulation CCAP est par exemple en oxyde de type TEOS et est localement gravée pour permettre à un plot de contact PLCT (« pad »), par exemple en aluminium, de venir contacter par exemple la piste métallique Pn du niveau de métallisation supérieur Mn.The integrated circuit IC also conventionally comprises a CCAP encapsulation layer located above the last metallization level Mn of the interconnection portion RITX. This CCAP encapsulation layer is for example made of TEOS type oxide and is locally etched to allow a contact pad PLCT ("pad"), for example aluminum, to come to contact, for example, the metal track Pn of the metallization level. higher Mn.
Ce plot de contact PLCT résulte de la gravure de la couche électriquement conductrice CC, ici en aluminium, et, comme illustré sur cette figure 1, cette couche CC peut également servir à créer des motifs en aluminium BLC1, BLC2, par exemple des lignes contactant d’autres plots de contact non représentés sur cette figure et qui peuvent être utilisées pour véhiculer des signaux d’alimentation ou encore des lignes utilisées pour d’autres fonctions, comme par exemple la formation d’un grillage, incorporées dans des puces sécurisées.This contact pad PLCT results from the etching of the electrically conductive layer CC, here made of aluminum, and, as illustrated in FIG. 1, this layer CC can also be used to create aluminum patterns BLC1, BLC2, for example lines contacting other contact pads not shown in this figure and which can be used to convey power signals or lines used for other functions, such as the formation of a grid, incorporated into secure chips.
La couche CC gravée est ensuite recouverte par une couche isolante CIS, typiquement de l’oxyde de type TEOS déposé par un plasma haute densité (HDP : High Density Plasma) qui permet notamment de bien combler les espaces entre les motifs de la couche CC.The etched DC layer is then covered by a CIS insulating layer, typically TEOS type oxide deposited by a high density plasma (HDP: High Density Plasma) which allows in particular to fill the gaps between the patterns of the DC layer.
Le circuit intégré IC comporte enfin, au-dessus de la couche isolante CIS, une couche de passivation supérieure CPSS, généralement épaisse, par exemple de l’ordre de 5500 Ângstrôms, qui assure une protection mécanique ainsi qu’une protection chimique du circuit intégré.The integrated circuit IC finally comprises, above the insulating layer CIS, a higher passivation layer CPSS, generally thick, for example of the order of 5500 Angstroms, which provides a mechanical protection as well as a chemical protection of the integrated circuit .
Cet empilement formé par la couche isolante CIS et la couche de passivation supérieure CPSS est gravé de façon à ménager des ouvertures débouchant en regard du ou des plot(s) de contact PLCT.This stack formed by the insulating layer CIS and the upper passivation layer CPSS is etched so as to provide openings opening facing the contact pad (s) PLCT.
Cela étant, comme expliqué ci-avant, cet empilement EMPL, et notamment la couche isolante, est un point d’entrée pour de l’humidité qui va ensuite générer éventuellement des chemins de conduction dans le diélectrique poreux 8.However, as explained above, this EMPL stack, and in particular the insulating layer, is an entry point for moisture which will then eventually generate conduction paths in the porous dielectric 8.
On se réfère maintenant plus particulièrement aux figures 2 à 6, qui illustrent différentes étapes d’un mode de mise en œuvre selon l’invention permettant de limiter au maximum, voire de supprimer, la pénétration d’humidité à l’intérieur de la puce en provenance de l’environnement extérieur.Reference will now be made more particularly to FIGS. 2 to 6, which illustrate various steps of an implementation mode according to the invention making it possible to limit as much as possible, or even to suppress, the penetration of moisture inside the chip. from the outside environment.
Sur ces figures, les éléments analogues ou ayant des fonctions analogues à ceux décrits à la figure 1, ont des références identiques à celles qu’ils avaient sur la figure 1.In these figures, elements similar or having functions similar to those described in FIG. 1, have identical references to those which they had in FIG.
Sur la figure 2, on retrouve la couche électriquement conductrice CC qui, après gravure, a formé le plot de contact PLCT ainsi que les motifs BLC1 et BLC2.FIG. 2 shows the electrically conductive layer CC which, after etching, has formed the contact pad PLCT as well as the patterns BLC1 and BLC2.
Au lieu de déposer directement la couche isolante CIS, on dépose tout d’abord (figure 3) une couche de passivation inférieure CPSI moins épaisse que la couche de passivation supérieure CPSS, ayant typiquement une épaisseur comprise entre 50 et 150 nanomètres.Instead of depositing the insulating layer CIS directly, a lower CPSI passivation layer is deposited first (FIG. 3) less thick than the upper passivation layer CPSS, typically having a thickness of between 50 and 150 nanometers.
Cette couche de passivation inférieure CPSI est non poreuse, en particulier à l’humidité, et peut être par exemple formée de nitrure de silicium SiN.This lower passivation layer CPSI is non-porous, in particular to moisture, and may be for example formed of SiN silicon nitride.
On dépose ensuite la couche isolante CIS, par exemple en oxyde de type TEOS (figure 4) puis, comme illustré sur la figure 5, on recouvre l’ensemble de la couche de passivation supérieure CPSS.The insulating layer CIS is then deposited, for example in oxide of the TEOS type (FIG. 4), and then, as illustrated in FIG. 5, the entire upper passivation layer CPSS is covered.
Après gravure de l’empilement EMPL comportant la couche de passivation inférieure CPSI, la couche isolante CIS et la couche de passivation supérieure CPSS, de façon à ménager une ouverture OUV débouchant en regard du plot de contact PLCT, on obtient la structure illustrée sur la figure 6.After etching of the EMPL stack comprising the lower passivation layer CPSI, the insulating layer CIS and the upper passivation layer CPSS, so as to provide an opening opening OUV opposite the contact pad PLCT, the structure illustrated on FIG. figure 6.
Cette structure se distingue donc de l’art antérieur illustré sur la figure 1 par un empilement EMPL comportant une double passivation (couche de passivation inférieure CPSI et couche de passivation supérieure CPSS). De ce fait, une migration éventuelle d’humidité à travers la couche isolante CIS à partir des flancs de l’empilement EMPL va être très fortement freinée voire bloquée par la présence de la couche de passivation inférieure non poreuse CPSI.This structure is thus distinguished from the prior art illustrated in FIG. 1 by an EMPL stack comprising a double passivation (lower passivation layer CPSI and upper passivation layer CPSS). As a result, an eventual migration of moisture through the insulating layer CIS from the sidewalls of the EMPL stack will be very strongly retarded or even blocked by the presence of the non-porous lower passivation layer CPSI.
On a donc permis de limiter très fortement voire de supprimer le risque de pénétration d’humidité dans le diélectrique poreux du circuit intégré IC, en provenance de l’extérieur ce qui va par conséquent limiter le risque de claquage prématuré de ce diélectrique poreux.It has therefore been possible to very strongly limit or even eliminate the risk of moisture penetration into the porous dielectric of the integrated circuit IC, coming from the outside which will consequently limit the risk of premature breakdown of this porous dielectric.
Par ailleurs, ce nouveau procédé est parfaitement compatible avec les procédés CMOS classiques et ne nécessite que l’adjonction d’une étape supplémentaire, à savoir le dépôt de la couche de passivation inférieure CPSI.Moreover, this new method is perfectly compatible with conventional CMOS processes and only requires the addition of an additional step, namely the deposition of the lower passivation layer CPSI.
Le mode de réalisation illustré sur la figure 6 peut être combiné avec le mode de réalisation illustré sur la figure 7 qui prévoit comme décrit dans la demande de brevet français précitée n° 1559337 l’utilisation d’au moins une barrière diélectrique non poreuse insérée dans la région diélectrique poreuse séparant deux lignes métalliques.The embodiment illustrated in FIG. 6 can be combined with the embodiment illustrated in FIG. 7 which provides, as described in the aforementioned French Patent Application No. 1559337, the use of at least one non-porous dielectric barrier inserted in FIG. the porous dielectric region separating two metallic lines.
La figure 7 représente un exemple de partie basse du circuit intégré de la figure 6.FIG. 7 represents an example of the lower part of the integrated circuit of FIG.
Plus précisément, le circuit intégré IC comporte un substrat semiconducteur SB au sein et sur lequel ont été réalisés différents composants tels que des transistors, non représentés ici à des fins de simplification.Specifically, the integrated circuit IC comprises a semiconductor substrate SB within and on which have been made different components such as transistors, not shown here for simplification purposes.
Ces composants ainsi que la surface du substrat SB sont classiquement recouverts par une couche de passivation 1, par exemple une couche de dioxyde de silicium.These components and the surface of the substrate SB are conventionally covered by a passivation layer 1, for example a silicon dioxide layer.
Les différents composants sont séparés de la partie d’interconnexion RITX (BEOL) du circuit intégré par une première région diélectrique 2 communément désignée par l’homme du métier sous l’acronyme anglo-saxon PMD (Pré Métal Diélectrique).The various components are separated from the interconnection portion RITX (BEOL) of the integrated circuit by a first dielectric region 2 commonly designated by those skilled in the art under the acronym PMD (Pre Dielectric Metal).
Comme indiqué ci-avant la partie d’interconnexion RITX comporte plusieurs niveaux de métallisation et plusieurs niveaux de vias. Dans cet exemple, trois niveaux de métallisation Ml, M2 et M3 ont été représentés associés à deux niveaux de vias VI et V2.As indicated above, the interconnection portion RITX has several metallization levels and several vias levels. In this example, three levels of metallization Ml, M2 and M3 have been represented associated with two levels of vias VI and V2.
Dans cet exemple de réalisation, on a représenté deux pistes ou lignes métalliques L1 et L2 au sein du niveau de métallisation Ml et deux pistes métalliques L3 et L4 au niveau du deuxième niveau de métallisation M2.In this embodiment, there are shown two metal tracks or lines L1 and L2 within the metallization level Ml and two metal tracks L3 and L4 at the second level of metallization M2.
Dans cet exemple, les pistes métalliques du niveau M3 ainsi que des vias situés au niveau de vias VI et V2 sont situés à d’autres endroits du circuit intégré et ne sont donc pas représentés sur cette figure.In this example, the metallic tracks of the M3 level as well as the vias located at vias VI and V2 are located at other places of the integrated circuit and are therefore not represented in this figure.
Comme indiqué précédemment, les différentes pistes métalliques, par exemple en cuivre, et vias, sont enrobés dans le matériau diélectrique IMD (Inter Métal Diélectrique).As indicated above, the various metal tracks, for example made of copper, and vias, are embedded in the dielectric material IMD (Inter Metal Dielectric).
Ces zones diélectriques IMD sont référencées sur cette figure 7 par les références 6, 8 et 11.These dielectric areas IMD are referenced in this FIG. 7 by references 6, 8 and 11.
Les couches de protection (par exemple du carbonitrure de silicium (SiCN)), parallèles au substrat et encapsulant les zones IMD 6, 8 et 11 sont référencées 3, 7, 10 et 12.The protective layers (for example silicon carbonitride (SiCN)) parallel to the substrate and encapsulating the IMD zones 6, 8 and 11 are referenced 3, 7, 10 and 12.
Sur la figure 7, on voit que la région diélectrique interlignes séparant les deux lignes métalliques L1 et L2 comporte une partie centrale 60 poreuse, formée ici de SiOCH, encadrée par deux barrières diélectriques 4 et 5 respectivement situées entre la partie centrale poreuse 60 et les deux lignes métalliques L1 et L2.In FIG. 7, it can be seen that the interlinear dielectric region separating the two metal lines L1 and L2 comprises a porous central portion 60, here formed of SiOCH, framed by two dielectric barriers 4 and 5 located respectively between the porous central portion 60 and the two metal lines L1 and L2.
De même, la région diélectrique interligne séparant les deux lignes L3 et L4 comporte une partie centrale poreuse 800, formée de SiOCH, encadrée par deux barrières diélectriques 90 et 91 respectivement située entre la partie centrale poreuse 800 et les deux lignes métalliques L3 et L4.Similarly, the interlayer dielectric region separating the two lines L3 and L4 comprises a porous central portion 800, formed of SiOCH, flanked by two dielectric barriers 90 and 91 respectively located between the porous central portion 800 and the two metal lines L3 and L4.
Ces barrières diélectriques 4, 5, 90, 91 sont formées d’un matériau diélectrique non poreux c’est-à-dire présentant un pourcentage de porosités inférieur à 5.These dielectric barriers 4, 5, 90, 91 are formed of a non-porous dielectric material that is to say having a percentage of porosities of less than 5.
En pratique, on utilise avantageusement comme barrière diélectrique non poreuse du SiCN qui présente un pourcentage de porosités compris entre 2 et 3.In practice, it is advantageous to use a non-porous SiCN dielectric barrier which has a percentage of porosities of between 2 and 3.
Par ailleurs, comme on le voit sur la figure 7, chaque ligne métallique, par exemple la ligne métallique L4, est elle-même encadrée par deux barrières diélectriques non poreuses, à savoir la barrière 91 et la barrière 92.Moreover, as seen in FIG. 7, each metal line, for example the metal line L4, is itself framed by two non-porous dielectric barriers, namely the barrier 91 and the barrier 92.
En outre, la partie inférieure de chaque ligne métallique n’est pas au contact d’une barrière diélectrique non poreuse de façon à permettre un contact électrique éventuel avec un via sous-jacent.In addition, the lower part of each metal line is not in contact with a non-porous dielectric barrier so as to allow any electrical contact with an underlying via.
La région diélectrique interlignes séparant les lignes métalliques L3 et L4 est représentée plus en détail sur la partie droite de la figure 1.The interlinear dielectric region separating the metal lines L3 and L4 is shown in greater detail on the right-hand part of FIG.
On notera que sur cette partie droite, on a représenté la région diélectrique avec une forme trapézoïdale qui est une forme plus proche de la réalité car résultant du procédé de gravure.It will be noted that on this right part, the dielectric region is represented with a trapezoidal shape which is a form closer to reality because resulting from the etching process.
Comme expliqué ci-avant, en cas de présence d’humidité et/ou de contamination ionique, et en raison également de la forme trapézoïdale de la région diélectrique, la densité de pièges augmente à l’interface et la présence accrue des ions à cette interface contribue à la création d’un courant de fuite I (courant assisté par les défauts). Cela étant, la présence des barrières diélectriques non poreuses 90 et 91 permet d’interrompre le chemin de conduction entre les deux lignes métalliques et par conséquent de diminuer très fortement voire de supprimer ce courant de fuite I.As explained above, in case of presence of moisture and / or ionic contamination, and also because of the trapezoidal shape of the dielectric region, the trap density increases at the interface and the increased presence of the ions at this point. interface contributes to the creation of a leakage current I (current assisted by faults). That said, the presence of non-porous dielectric barriers 90 and 91 makes it possible to interrupt the conduction path between the two metallic lines and consequently to very substantially reduce or even eliminate this leakage current I.
Ainsi la double passivation décrite notamment en relation avec la figure 6 permet de limiter voire d’éviter la pénétration d’humidité dans le circuit intégré, et en cas d’humidité résiduelle, la présence des barrières diélectriques non poreuses permet d’interrompre le chemin de conduction entre les deux lignes métalliques et par conséquent de diminuer très fortement voire de supprimer le courant de fuite I.Thus the double passivation described in particular in relation with FIG. 6 makes it possible to limit or even prevent the penetration of moisture into the integrated circuit, and in the case of residual humidity, the presence of the non-porous dielectric barriers makes it possible to interrupt the path. conduction between the two metal lines and therefore greatly reduce or even eliminate the leakage current I.
On protège ainsi encore plus efficacement le circuit intégré contre un claquage prématuré des régions diélectriques interlignes.This further protects the integrated circuit against premature breakdown of inter-dielectric regions.
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