FR3050316B1 - Circuit electronique rf comportant des cavites enterrees sous les composants electroniques rf du circuit - Google Patents

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Abstract

Circuit électronique RF (100) comportant au moins : - un substrat comprenant au moins une couche support (102) et une couche superficielle (106) de semi-conducteur disposée sur la couche support ; - au moins un composant électronique (107) apte à mettre en œuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, et réalisés dans et/ou sur une première région (112) de la couche superficielle ; - une matrice de cavités (114) disposées dans au moins une première région (116) de la couche support localisée sous la première région de la couche superficielle, en regard au moins du composant électronique, et telles que des volumes intérieurs des cavités soient séparés et isolés les uns des autres par des portions (120) de la couche support.

Description

CIRCUIT ELECTRONIQUE RF COMPORTANT DES CAVITES ENTERREES SOUS LES COMPOSANTS ELECTRONIQUES RF DU CIRCUIT
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention porte sur un circuit électronique RF (Radio Fréquence) comportant une matrice de cavités enterrées améliorant les performances électriques des composants électroniques de la partie RF du circuit. L'invention s'applique notamment au domaine des applications RF, par exemple la téléphonie mobile, dans lesquelles il est intéressant d'utiliser des circuits électroniques RF réalisés sur des substrats SOI (silicium sur isolant) afin de minimiser le coût et l'intégration de ces circuits électroniques.
De manière générale, les performances électriques (en particulier la linéarité) d'un circuit électronique RF réalisé sur un substrat SOI sont limitées par des charges de surface résiduelles localisées à l'interface entre la couche d'oxyde enterrée, ou BOX (« Buried Oxide ») et la couche massive, ou couche support, de silicium du substrat SOI.
Afin de pallier à ces limitations de performances, différentes approches visant à diminuer la conductivité électrique de la couche support de silicium du substrat SOI ont été proposées.
Dans le document de J-M. Le Meil et al., « Engineered substrates : The foundation to meet current and future RF requirements », VLSI Technology, Systems and Application (VLSI-TSA), 2015 International Symposium on, 25-29 avril 2015, pp. 1-4, il est proposé d'insérer une couche de polysilicium entre la couche support de silicium et la couche diélectrique enterrée du substrat SOI afin de réduire la dynamique des charges à cette interface. Une telle couche de polysilicium permet de réduire de manière significative les distorsions harmoniques au sein des circuits électroniques RF réalisés à partir d'un tel substrat.
Bien qu'un tel substrat SOI comportant cette couche de polysilicium permette l'obtention de performances électriques satisfaisantes, il est toutefois coûteux à réaliser.
Dans le document de J. Philippe et al., « Application-Oriented Performance of RF CMOS Technologies on Flexible Substrates», in Proc. Of IEEE-IEDM 2015, pp. 406-409, il est proposé un procédé permettant de remplacer la couche support de silicium du substrat SOI par un autre substrat. Un tel procédé est appelé UTTB ou « Ultimate-Thinning-and-Transfer-Bonding ».
Ce procédé a toutefois pour inconvénient de mettre en oeuvre nécessairement deux transferts de la couche diélectrique enterrée et des parties formant le FEOL (« Front-End-Of-Line », ou partie Front End) et le BEOL (« Back-End-Of-Line », ou partie Back-End) du circuit avant d'obtenir la structure finale.
Le problème posé par la présence des charges de surface résiduelles à l'interface entre la couche d'oxyde enterrée et la couche support de silicium d'un substrat SOI se retrouve également pour d'autres substrats de type semi-conducteur sur isolant, c'est-à-dire comportant une couche diélectrique disposée entre une couche support (pouvant comporter du semi-conducteur et/ou un ou plusieurs matériaux autres que des semi-conducteurs) et une couche superficielle de semi-conducteur, et également pour des substrats comportant une couche superficielle de semi-conducteur dans laquelle un ou plusieurs composants électroniques RF sont réalisées et disposée sur une couche support (par exemple une couche massive de semi-conducteur) en raisons des charges de surface résiduelles présentes dans ces substrats.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un circuit électronique RF réalisé dans un substrat comprenant au moins une couche support et une couche superficielle semi-conductrice disposée sur la couche support, dont les performances électriques, en particulier la linéarité, ne sont pas ou peu limitées par des charges de surface résiduelles présentes dans le substrat, et ne présentant pas les inconvénients des solutions de l'art antérieur précédemment décrites, c'est-à-dire qui soit peu coûteux à réaliser et qui ne nécessite nécessairement pas la mise en œuvre d'un double transfert sur différents substrats pour sa réalisation.
Pour cela, l'invention propose un circuit électronique RF comportant au moins : - un substrat comprenant au moins une couche support et une couche superficielle de semi-conducteur disposée sur la couche support ; - au moins un composant électronique apte à mettre en œuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, et réalisés dans et/ou sur une première région de la couche superficielle ; - une matrice de cavités disposées dans au moins une première région de la couche support localisée sous la première région de la couche superficielle, en regard au moins du composant électronique, et telles que des volumes intérieurs des cavités soient séparés et isolés les uns des autres par des portions de la couche support.
Ainsi, il est proposé une structure comprenant une matrice de cavités localisées, enterrées dans le substrat supportant le ou les composants électroniques RF et alignées sous ce ou ces dispositifs RF. Ainsi, les cavités réduisent le volume de matériau se trouvant sous le ou les composants électroniques RF et augmentent la résistance électrique entre la couche support et le ou les composants électroniques, ce qui permet d'améliorer les performances électriques de ce ou ces composants électroniques, notamment la linéarité.
La présence de ces cavités limite fortement, voire supprime, l'impact des charges de surface résiduelles présentes dans le substrat.
De plus, du fait que des portions de la couche support séparent et isolent les cavités les unes des autres, une partie du matériau de la couche support est tout de même présente sous le ou les composants électroniques de la partie RF du circuit, ce qui permet de conserver l'avantage des propriétés mécaniques et thermiques du matériau de la couche support, par exemple en silicium, pour la mise en œuvre et le fonctionnement ultérieurs du circuit.
Les volumes intérieurs des cavités sont séparés et isolés les uns des autres par des portions de la couche support. L'expression « isolés les uns des autres » signifie que les volumes intérieurs des cavités ne communiquent pas les uns avec les autres au sein de la couche support, c'est-à-dire qu'un fluide ne peut pas circuler d'un volume intérieur d'une des cavités à un volume intérieur d'une autre cavité au sein de la couche support. Autrement dit, les volumes intérieurs des cavités sont espacés et ne communiquent pas les uns avec les autres.
La couche support, également appelée couche épaisse ou couche massive, forme le support mécanique du substrat.
La couche superficielle de semi-conducteur est parfois appelée couche mince ou couche active du substrat notamment dans le cas d'un substrat de type semi-conducteur sur isolant tel qu'un substrat SOI.
Le composant électronique RF peut correspondre à un composant réalisant une fonction électronique élémentaire que l'on peut assimiler à un traitement tel qu'un switch (commutateur), un amplificateur de puissance (PA ou « Power Amplifier »), un coupleur, un composant passif élémentaire tel qu'une inductance, etc.
De manière avantageuse, le substrat peut être de type semi-conducteur sur isolant et peut comporter en outre une couche diélectrique enterrée disposée entre la couche superficielle et la couche support. Dans ce cas, la matrice de cavités réduite ou supprime l'impact de charges de surface résiduelles localisées à l'interface entre la couche diélectrique enterrée et la couche support sur les performances électriques, notamment la linéarité, du ou des composants électroniques.
La couche support peut comporter avantageusement au moins un semi-conducteur, par exemple du silicium. La couche diélectrique enterrée peut comporter avantageusement de l'oxyde.
Dans une première configuration, les cavités peuvent déboucher au niveau d'une face de la couche diélectrique enterrée telles que ladite face de la couche diélectrique enterrée forme une paroi de chacune des cavités. Cette première configuration est avantageuse car la réalisation des cavités est facilitée du fait que la couche diélectrique enterrée peut alors servir de couche d'arrêt de gravure pour la réalisation des cavités.
Dans une deuxième configuration, une portion de la couche support disposée entre la couche diélectrique enterrée et les cavités peut avoir une épaisseur par exemple comprise entre environ 100 nm et 1 pm.
La première région de la couche support peut s'étendre entre, ou être incluse dans, ou encore être délimitée par, un premier plan parallèle à une interface entre la couche support et la couche diélectrique enterrée et un deuxième plan différent du premier plan et parallèle à l'interface entre la couche support et la couche diélectrique enterrée.
Une dimension latérale maximale de chacune des cavités dans chacun des premier et deuxième plans peut être sensiblement égale à une distance séparant deux cavités voisines et/ou être comprise entre environ 10 pm et 40 pm. Cette dimension latérale maximale peut correspondre par exemple à un diamètre si les cavités ont des sections, au moins dans les premier et deuxième plans, de formes sensiblement circulaires.
Il est possible que cette dimension latérale maximale dans ces premier et deuxième plans soit très faible, ou quasi-nulles, lorsque les cavités ont par exemple une forme sensiblement sphérique. Cette dimension latérale peut correspondre à la dimension nécessaire à la réalisation des cavités.
Chacune des cavités peut avoir une section, dans chacun des premier et deuxième plans, de forme sensiblement circulaire ou hexagonale.
Une dimension latérale maximale de chacune des cavités dans un troisième plan parallèle aux premier et deuxième plans et disposé entre les premier et deuxième plans peut être supérieure ou égale à une dimension latérale maximale de chacune des cavités dans chacun des premier et deuxième plans. Ainsi, les dimensions latérales des cavités peuvent ne pas être constantes sur toute leur hauteur. De même, la forme de la section des cavités peut changer le long de la hauteur des cavités. Les formes et les dimensions des cavités peuvent notamment être adaptées en fonction des performances électriques souhaitées pour les composants électroniques du circuit et en fonction des performances thermiques recherchées.
Il est également possible que les cavités aient des dimensions latérales qui sont sensiblement constantes le long de leur hauteur. Par exemple, dans le cas de cavités de forme sensiblement cylindrique, chacune des cavités a, dans les premier, deuxième et troisième plans, des sections sensiblement circulaires et de dimensions latérales sensiblement égales les unes des autres.
Chacune des cavités peut avoir une section, dans le troisième plan, de forme sensiblement circulaire ou hexagonale.
Dans la première région de la couche support, le rapport volume des cavités/volume du matériau de la couche support peut être choisi en faisant un compromis entre les performances électriques pour les composants électroniques du circuit (plus le volume occupé par les cavités dans la première région de la couche support est important, plus ces performances électriques sont améliorées) et les performances thermiques (plus le volume de matériau présent sous les composants est important, meilleure est la tenue de ces composants à forte puissance).
La première région de la couche support peut avoir une épaisseur comprise entre environ 1 pm et 10 pm. Cette épaisseur peut correspondre à la hauteur des cavités. Une telle épaisseur est bien adaptée lorsque la couche support a une épaisseur égale à environ 200 pm, ou plus généralement comprise entre environ 150 pm et 500 pm, ou entre environ 150 pm et 775 pm, voire même entre environ 500 pm et 775 pm.
Les cavités peuvent se prolonger dans une deuxième région de la couche support telle que la première région de la couche support soit disposée entre la couche superficielle et la deuxième région de la couche support. Ce prolongement peut traverser une première face de la couche support opposée à une deuxième face de la couche support se trouvant du côté de la couche superficielle, par exemple contre la couche diélectrique enterrée lorsque le substrat comporte une telle couche diélectrique enterrée. Dans cette configuration, les cavités et leur prolongement peuvent traverser toute l'épaisseur, ou par exemple plus de 50 % de l'épaisseur, de la couche support.
Les cavités peuvent être fermées hermétiquement.
Les cavités peuvent être remplies d'air et/ou d'un matériau de permittivité diélectrique relative inférieure à environ 5 et/ou d'un gaz neutre. Cela permet d'améliorer l'isolation électrique entre le matériau de la couche support et les composants électroniques de la partie RF du circuit. Le matériau de permittivité diélectrique relative inférieure à environ 5 peut être poreux. L'invention porte également sur un procédé de réalisation d'un circuit électronique RF, comportant au moins les étapes suivantes : - réalisation d'au moins un composant électronique apte à mettre en oeuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, dans et/ou sur une première région d'une couche superficielle de semi-conducteur d'un substrat comprenant en outre au moins une couche support sur laquelle est disposée la couche superficielle ; - réalisation d'une matrice de cavités disposées dans au moins une première région de la couche support localisée sous la première région de la couche superficielle, en regard au moins du composant électronique, et telles que des volumes intérieurs des cavités sont séparés et isolés les uns des autres par des portions de la couche support.
La réalisation de la matrice de cavités peut comporter la mise en oeuvre des étapes suivantes : - amincissement de la couche support tel qu'une épaisseur restante de la couche support forme une couche d'épaisseur égale à celle de la première région de la couche support ; - gravure des cavités dans la première région de la couche support ; - solidarisation d'une deuxième couche contre ladite couche d'épaisseur égale à celle de la première région de la couche support, cette deuxième couche fermant les cavités du côté opposé à celui où se trouve la couche superficielle.
De manière alternative, la réalisation de la matrice de cavités peut comporter la mise en oeuvre d'une gravure des cavités à travers une première face de la couche support opposée à une deuxième face de la couche support qui est disposée du côté de la couche superficielle, dans la première région de la couche support et dans une deuxième région de la couche support. Cette alternative a pour avantage d'éviter la mise en oeuvre de l'étape de solidarisation de la deuxième couche de semi-conducteur.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente une vue en coupe schématique d'un circuit électronique RF, objet de la présente invention, selon un premier mode de réalisation ; - les figures 2 et 3 représentent schématiquement des vues en coupe de cavités réalisées dans le substrat d'un circuit électronique RF, objet de la présente invention, selon le premier mode de réalisation ; - la figure 4 représente une vue en coupe schématique d'un circuit électronique RF, objet de la présente invention, selon un deuxième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord à la figure 1 qui représente une vue en coupe schématique d'un circuit électronique RF 100 selon un premier mode de réalisation.
Le circuit 100 est réalisé à partir d'un substrat de type semi-conducteur sur isolant, par exemple SOI. Ce substrat SOI comporte par exemple une couche support, ou couche massive, 102, comprenant par exemple un semi-conducteur et avantageusement du silicium, sur laquelle est disposée une couche diélectrique enterrée 104, ou BOX, comprenant par exemple du SiO2. Une couche superficielle de semi conducteur 106, comprenant ici du silicium, est disposée sur la couche diélectrique enterrée 104.
La couche support 102 a par exemple une épaisseur comprise entre environ 500 pm et 775 pm, notamment lorsque le substrat SOI correspond à un wafer, ou une plaquette, de diamètre égal à 300 mm, ou plus généralement comprise entre environ 150 pm et 775 pm. La couche superficielle 106 a par exemple une épaisseur comprise entre environ 50 nm et 150 nm.
Le circuit 100 comporte des composants électroniques 107 réalisés sur et/ou dans la couche superficielle 106, formant le FEOL, ou partie Front-End, du circuit 100.
Le circuit 100 comporte également des couches conductrices et diélectriques disposées de manière alternée sur la partie Front-End du circuit 100 et formant le BEOL 108, ou partie Back-End, du circuit 100. Ces couches conductrices et diélectriques forment les liaisons électriques au sein du circuit 100, entre les composants électroniques 107, ainsi qu'un ou plusieurs accès électriques 110 permettant de relier le circuit 100 à des éléments extérieurs au circuit 100.
Parmi l'ensemble des composants électroniques 107, au moins une partie de ces composants forment une partie RF du circuit 100. Ces composants électroniques 107 formant la partie RF du circuit 100 sont notamment aptes à mettre en oeuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, par exemple des conversions de signaux entre la bande de base et la bande de fréquences RF. Ces composants électroniques 107 formant la partie RF du circuit 100 correspondent par exemple à des transistors LDMOS, des switch RF, des inductances, etc. Ces composants électroniques de la partie RF du circuit 100 sont réalisés dans et/ou sur une première région 112 de la couche superficielle 106.
Le circuit 100 comporte également une matrice de cavités 114 disposées dans une première région 116 de la couche support 102 se trouvant du côté de la couche diélectrique enterrée 104 (cette première région 116 de la couche support 102 est en contact avec la couche diélectrique enterrée 104). Cette première région 116 a une épaisseur Hi, le reste de la couche support 102 comportant une épaisseur H2. Si la couche support 102 a une épaisseur totale par exemple égale à environ 200 pm, alors Hi + H2 = 200 pm.
La valeur de l'épaisseur Hi est définie selon les performances RF souhaitées pour les composants électroniques formant la partie RF du circuit 100 et qui sont localisés dans et/ou sur la première région 112 de la couche superficielle 106. En effet, plus la hauteur des cavités 114 (qui est ici égale à l'épaisseur Hi) est importante, meilleure est l'isolation électrique entre le semi-conducteur de la couche support 102 et les composants électroniques 107 de la partie RF du circuit 100. De manière avantageuse, l'épaisseur Hi est telle
Dans le premier mode de réalisation décrit en liaison avec la figure 1, les cavités 114 sont localisées uniquement dans la première région 116. Une deuxième région 118 de la couche support 102 localisée sous cette première région 116 comporte donc uniquement le semi-conducteur de la couche support 102.
La première région 116 de la couche support 102 dans laquelle sont formées les cavités 114 s'étend entre un premier plan parallèle à une interface entre la couche support 102 et la couche diélectrique enterrée 104, référencé AA sur la figure 1, et un deuxième plan également parallèle à l'interface entre la couche support 102 et la couche diélectrique enterrée 104, référencé BB sur la figure 1.
Le plan AA correspond au plan dans lequel sont formées les parois de fond des cavités 114. Ce plan AA se trouve au niveau de l'interface entre la première région 116 de la couche support 102 et la deuxième région 118 de la couche support 102.
Le plan BB correspond au plan dans lequel sont formées les parois supérieures des cavités 114. Ce plan BB se trouve au niveau de l'interface entre la couche diélectrique enterrée 104 et la couche support 102.
Dans le premier mode de réalisation, les cavités 114 débouchent au niveau de la face inférieure de la couche diélectrique enterrée 104 qui forme les parois supérieures des cavités 114. Ainsi, les cavités 114 traversent la face supérieure de la couche support 102.
De plus, dans ce premier mode de réalisation, les cavités 114 sont fermées hermétiquement.
Dans le premier mode de réalisation décrit ici, les cavités 114 ont, parallèlement au plan principal du substrat SOI (le plan principal du substrat SOI correspond au plan horizontal parallèle à l'interface entre la couche support 102 et la couche diélectrique enterrée 104 ou à l'interface entre la couche diélectrique enterrée 104 et la couche superficielle 106 et qui, sur la figure 1, correspond au plan (X,Y)) une section dont la forme et les dimensions ne sont pas constantes le long de l'épaisseur Hi de la première région 116 de la couche support 102.
La figure 2 représente une vue en coupe de la première région 116 de la couche support 102 dans le plan AA qui correspond au plan parallèle au plan principal du substrat SOI, passant dans la couche support 102 et se trouvant à une distance égale à environ Hi de l'interface entre la couche support 102 et la couche diélectrique enterrée 104.
Comme cela est représenté sur la figure 2, les cavités 114 sont disposées, parallèlement au plan principal du substrat SOI, en quinconce les unes par rapport aux autres telles que les cavités 114 soient disposées les unes à côté des autres en formant une matrice régulière de cavités 114. Les cavités 114 forment ici une matrice, dans le plan principal du substrat SOI, de largeur W et de longueur L (qui correspondent aux dimensions de la première région 116 de la couche support 102), occupant ainsi une surface similaire à celle de la première région 112 dans laquelle les composants électroniques formant la partie RF du circuit 100 sont réalisés. Bien que les dimensions L et W soient choisies en fonction de l'espace occupé par les composants électroniques 107 de la partie RF du circuit 100, la longueur L est avantageusement supérieure ou égale à environ 100 pm et la largeur W est avantageusement inférieure ou égale à environ 400 pm.
De plus, dans le premier mode de réalisation décrit ici, les cavités 114 ont chacune une section, dans le plan AA et dans le plan BB, de forme sensiblement circulaire et de diamètre D. De plus, dans les plans AA et BB, chaque cavité 114 est espacée des cavités 114 voisines d'une distance S.
Par exemple, la valeur de D est sensiblement égale à celle de S, ce qui signifie que dans les plans AA et BB, une dimension latérale maximale de chacune des cavités 114 est sensiblement égale à une distance séparant deux cavités voisines. De plus, la valeur de D est par exemple comprise entre environ 10 pm et 40 pm.
La figure 3 représente une vue en coupe de la première région 116 de la couche support 102 dans le plan CC qui correspond au plan parallèle au plan principal du substrat SOI et se trouvant à une distance égale à environ Hi/2 de chacun des plans AA et BB. Le plan CC correspond donc au plan passant à mi-hauteur des cavités 114.
Comme indiqué précédemment, les cavités 114 ont des dimensions et une forme de section qui varient le long de leur hauteur. Dans le premier mode de réalisation décrit ici, les cavités 114 ont chacune une section, dans le plan CC, de forme sensiblement hexagonale de largeur E, c'est-à-dire comprenant six côtés chacun de longueur égale à E/2. La valeur de E est ici telle que D < E < (D+S).
Les valeurs des dimensions D et E sont choisies notamment en fonction de la valeur de Hi, de telle sorte que sur l'ensemble de la matrice de cavités 114, un volume suffisant du semi-conducteur de la couche support 102, même si celui-ci est faiblement conducteur électrique, soit remplacé par un milieu qui soit meilleur isolant électrique que le semi-conducteur de la couche support 102. En effet, les cavités 114 sont réalisées telles que présentent une bonne isolation électrique, c'est-à-dire une importante résistance électrique, et une capacité électrique faible. Pour cela, les volumes intérieurs des cavités 114 peuvent être remplis d'air et/ou d'un gaz neutre. Il est également possible que les volumes intérieurs des cavités 114 soient remplis d'un matériau de faible permittivité diélectrique relative, par exemple inférieure à environ 5. Par exemple, les cavités 114 peuvent être remplies d'un polymère et/ou d'un oxyde, éventuellement poreux.
Les volumes intérieurs des cavités 114 sont séparés et isolés les uns des autres par des portions 120 de la première région 116 de la couche support 102, et cela sur toute l'épaisseur Hi de la première région 116.
Dans le premier mode de réalisation précédemment décrit, les cavités 114 débouchent sur une face de la couche diélectrique enterrée 104, c'est-à-dire traversent la face de la couche support 102 se trouvant du côté de la couche diélectrique enterrée 104. En variante, il est possible que les cavités 114 ne traversent pas cette face de la couche support 102 et donc qu'une portion de la couche support 102 soit disposée entre la couche diélectrique enterrée 104 et la matrice de cavités 114, ou encore entre la couche diélectrique enterrée 104 et la première région 116 de la couche support 102. Cette portion de la couche support 102 peut avoir une épaisseur comprise entre environ 100 nm et 1 pm.
Pour réaliser le circuit 100 précédemment décrit en liaison avec la figure 1, les composants électroniques 107 sont tout d'abord réalisés sur et/ou dans la couche superficielle 106, formant ainsi le FEOLdu circuit 100. Le BEOL108 du circuit 100 est ensuite réalisé.
Un amincissement de la couche support 102 depuis sa face arrière est ensuite mis en œuvre afin de conserver une couche de semi-conducteur d'épaisseur égale à l'épaisseur Hi de la première région 116. Préalablement à cet amincissement, lorsque la couche restante d'épaisseur Hi souhaitée n'offre pas un maintien mécanique suffisant, il est possible de réaliser au préalable un collage d'un substrat temporaire, par exemple en verre, contre la partie avant du circuit 100, c'est-à-dire sur le BEOL 108 du circuit 100, afin de manipuler plus facilement l'ensemble lors cet amincissement et après l'amincissement. Un tel report d'un substrat temporaire peut être judicieux lorsque l'épaisseur de la couche support 102 est inférieure à environ 250 pm.
Des étapes de lithographie et gravure sont ensuite mises en œuvre pour former la matrice de cavités 114 dans la première région 116. Suivant le procédé de gravure mis en œuvre et les dimensions souhaitées D, E et Hi, différentes formes de cavités peuvent être obtenues, comme par exemple décrit dans les documents « Isotropie wet Chemical etching of deep channels with optical surface quality in Silicon with HNA based etching solutions » de M. Bauhuber et al., Materials Science in Semiconductor Processing 16, 2013, pages 1428-1433, et « Fabricating barbed microtip arrays by low-cost Silicon wet etching techniques » de S.-W. Tung et al., lEEETransducers 2013, Barcelona, Spain, 16-20 juin 2013, pages 1028-1031.
Le procédé est achevé en réalisant un collage (par exemple un collage direct, ou « direct bonding ») d'une autre couche de semi-conducteur contre la couche dans laquelle les cavités 114 ont été gravées, afin de refermer les cavités 114. Ce collage permet de reformer une couche support semblable ou proche de la couche support initiale (en dehors de la présence des cavités 114). Le substrat temporaire est ensuite retiré afin de retrouver une configuration macroscopique de plaque similaire à la configuration initiale. Des étapes ultérieures de packaging peuvent ensuite être mises en oeuvre.
En variante du premier mode de réalisation précédemment décrit, les formes des différentes sections des cavités 114 peuvent être différentes de celles précédemment décrites. Les dimensions peuvent également être différentes de celles précédemment décrites. De plus, les cavités 114 peuvent être telles que la section et/ou les dimensions latérales des cavités soient sensiblement constantes le long de la hauteur des cavités 114 (ce qui signifie par exemple que la forme de la section des cavités 114 et/ou les dimensions latérales des cavités peuvent être similaires dans les plans AA, BB et CC).
La figure 4 représente vue en coupe schématique du circuit électronique RF 100 selon un deuxième mode de réalisation.
Comme le circuit 100 précédemment décrit en liaison avec les figures 1 à 3, le circuit 100 selon ce deuxième mode de réalisation est réalisé à partir d'un substrat SOI comprenant la couche support 102, la couche diélectrique enterrée 104 et la couche superficielle de semi-conducteur 106. Le circuit 100 comporte également les composants électroniques 107 (partie Front-End), le BEOL 108, et la matrice de cavités 114 qui, dans la première région 116 de la couche support 102, sont similaires à celles précédemment décrites en liaison avec le premier mode de réalisation.
Dans ce deuxième mode de réalisation, les cavités 114 se prolongent dans la deuxième région 118 de la couche support 102. Dans l'exemple décrit ici, le prolongement des cavités 114 est réalisé dans toute l'épaisseur H2 de la deuxième région 118. En variante, il est possible que ce prolongement des cavités 114 soit réalisé dans une partie seulement de l'épaisseur H2 de la deuxième région 118 (ce qui implique que du semi-conducteur est présent sous ces parties de prolongement).
Sur la figure 4, ce prolongement des cavités 114 forme des parties 122 de forme cylindrique, c'est-à-dire ayant chacune une section, dans le plan (X,Y), de forme circulaire et de diamètre D, comme pour les cavités 114 dans le plan AA.
De manière avantageuse, la hauteur H de ces parties 122 est fonction de la valeur de D, et notamment telle que la valeur de la hauteur H soit sensiblement égale à environ 10*D.
Comme précédemment décrit, les cavités 114 et les parties 122 peuvent être vides ou remplies d'air et/ou d'un gaz neutre. Elles peuvent avantageusement être recouvertes, en totalité ou seulement sur les parois latérales, d'un matériau qui soit bon conducteur thermique (par exemple un métal tel que du Cu, du W, etc.).
Pour la réalisation du circuit 100 selon ce deuxième mode de réalisation, il est possible de s'affranchir de l'étape de collage avec le substrat temporaire.
La réalisation des cavités 114 et des parties 122 est effectuée en plusieurs étapes de gravure. Par exemple, dans une première étape, une gravure anisotrope sur toute l'épaisseur H2 de la deuxième région 118 de la couche support 102 est mise en oeuvre, formant ainsi les parties 122. Cette première gravure correspond par exemple une gravure sèche ionique réactive telle que celle utilisée pour graver des TSV.
Une couche de protection est ensuite déposée, correspondant par exemple à un dépôt PVD de S1O2 sur une épaisseur d'environ 200 nm, à l'intérieur des parties 122, sur les parois latérales de ces parties. L'oxyde ainsi déposé sera également gravé au fond des cavités 114 pour permettre la dernière étape de gravure du semi-conducteur formant les cavités 114. Celle-ci est réalisée de préférence par un procédé isotrope afin d'obtenir les parties de sections hexagonales des cavités 114. Il peut être avantageux de réaliser cette gravure isotrope à l'aide d'une solution liquide combinant les éléments HF, HNO3, H2SO4 et H3PO4 qui présente une bonne sélectivité par rapport au S1O2, aussi bien celui déposé sur les flancs latéraux des parties 122 que celui de la couche diélectrique enterrée 104. On notera que cette dernière chimie peut être dispensée soit en phase liquide soit en phase gazeuse.
En variante des deux modes de réalisation précédemment décrits, les formes des sections des cavités 114 peuvent être différentes de celles précédemment décrites, c'est-à-dire autres que circulaires et/ou hexagonales. Les dimensions peuvent également être différentes de celles précédemment décrites. De plus, les cavités 114 peuvent être telles que la section et/ou les dimensions latérales des cavités soient sensiblement constantes le long de la hauteur des cavités 114 (ce qui signifie par exemple que la forme de la section des cavités 114 et/ou les dimensions latérales des cavités peuvent être similaires dans les plans AA, BB et CC), pouvant être obtenues par gravure anisotrope.
Dans tous les modes de réalisation, la forme et le volume des cavités 122 sont ajustés selon un compromis à faire entre soit minimiser le volume de semi-conducteur entre les cavités 122 et privilégier alors les performances électriques des composants électroniques 107 de la partie RF du circuit 100, soit conserver un volume de semi-conducteur plus important et privilégier les performances thermiques, c'est-à-dire d'obtenir une meilleure tenue des composants 107 à forte puissance.
Dans les modes de réalisation précédemment décrits, le substrat correspond à un substrat de type semi-conducteur sur isolant dans lequel la couche support 102 comporte du semi-conducteur. En variante, la couche support 102 peut comporter au moins un matériau qui n'est pas un semi-conducteur.
De plus, il est également possible que le substrat utilisé ne soit pas un substrat de type semi-conducteur sur isolant. Par exemple, il est possible que la couche superficielle de semi-conducteur 106 soit disposée directement sur la couche support 102, sans la présence d'une couche diélectrique enterrée entre la couche superficielle 106 et la couche support 102. Dans ce cas, il est possible que la première région 116 de la couche support 102 dans laquelle les cavités 114 sont réalisées soit disposée contre la couche superficielle 106 si une partie de la couche support 102 n'est pas conservée entre les cavités 114 et la première région 112 de la couche superficielle 106.

Claims (16)

  1. REVENDICATIONS
    1. Circuit électronique RF (100) comportant au moins : - un substrat comprenant au moins une couche support (102) et une couche superficielle (106) de semi-conducteur disposée sur la couche support (102) ; - au moins un composant électronique (107) apte à mettre en œuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, et réalisés dans et/ou sur une première région (112) de la couche superficielle (106) ; - une matrice de cavités (114) disposées dans au moins une première région (116) de la couche support (102) localisée sous la première région (112) de ia couche superficielle (106), en regard au moins du composant électronique (107), et telles que des volumes intérieurs des cavités (114) soient séparés et isolés les uns des autres par des portions (120) de la couche support (102). et dans lequel une dimension latérale maximale de chacune des cavités (114) est comprise entre environ 10 pm et 40 pm.
  2. 2. Circuit électronique RF (100) selon la revendication 1, dans lequel le substrat est de type semi-conducteur sur isolant et comporte en outre une couche diélectrique enterrée (104) disposée entre la couche superficielle (106) et la couche support (102),
  3. 3. Circuit électronique RF (100) selon la revendication 2, dans lequel les cavités (114) débouchent au niveau d'une face de la couche diélectrique enterrée (104) telles que ladite face de ia couche diélectrique enterrée (104) forme une paroi de chacune des cavités (114).
  4. 4. Circuit électronique RF (100) selon la revendication 2, dans lequel une portion de la couche support (102) disposée entre ia couche diélectrique enterrée (104) et les cavités (114) a une épaisseur comprise entre environ 100 nm et 1 pm.
  5. 5. Circuit électronique RF (100) selon Tune des revendications 2 à 4, dans lequel la première région (116) de la couche support (102) s'étend entre un premier plan parallèle à une interface entre la couche support (102) et la couche diélectrique enterrée (104) et un deuxième plan différent du premier plan et parallèle à l'Interface entre la couche support (102) et la couche diélectrique enterrée (104).
  6. 6. Circuit électronique RF (100) seion la revendication 5, dans lequel une dimension latérale maximale de chacune des cavités (114) dans chacun des premier et deuxième plans est sensiblement égale à une distance séparant deux cavités (114) voisines.
  7. 7. Circuit électronique RF (100) selon l’une des revendications 5 ou 6, dans lequel chacune des cavités (114) a une section, dans chacun des premier et deuxième pians, de forme sensiblement circulaire ou hexagonale.
  8. 8. Circuit électronique RF (100) selon l'une des revendications 5 à 7, dans lequel une dimension latérale maximale de chacune des cavités (114) dans un troisième pian parallèle aux premier et deuxième plans et disposé entre les premier et deuxième pians est supérieure ou égale à une dimension latérale maximale de chacune des cavités (114) dans chacun des premier et deuxième plans.
  9. 9. Circuit électronique RF (100) selon la revendication 8, dans lequel chacune des cavités (114) a une section, dans le troisième pian, de forme sensiblement circulaire ou hexagonale.
  10. 10. Circuit électronique RF (100) seion l'une des revendications précédentes, dans lequel la première région (116) de la couche support (102) a une épaisseur comprise entre environ 1 pm et 10 pm.
  11. 11. Circuit électronique RF (100) selon l'une des revendications précédentes, dans lequel les cavités (114) se prolongent dans une deuxième région (118) de la couche support (102) telle que la première région (116) de la couche support (102) est disposée entre la couche superficielle (106) et ia deuxième région (118) de la couche support (102).
  12. 12. Circuit électronique RF (100) selon l'une des revendications précédentes, dans lequel les cavités (114) sont fermées hermétiquement.
  13. 13. Circuit électronique RF (100) selon l'une des revendications précédentes, dans lequel les cavités (114) sont remplies d'air et/ou d'un matériau de permittivité diélectrique relative inférieure à environ 5 et/ou d'un gaz neutre.
  14. 14. Procédé de réalisation d'un circuit électronique RF (100), comportant au moins les étapes suivantes : - réalisation d'au moins un composant électronique (107) apte à mettre en œuvre au moins une fonction d'émission et/ou de réception et/ou de traitement de signaux RF, dans et/ou sur une première région (112) d'une couche superficielle (106) de semi-conducteur d'un substrat comprenant en outre au moins une couche support (102) sur laquelle est disposée la couche superficielle (106) ; réalisation d'une matrice de cavités (114) disposées dans au moins une première région (116) de la couche support (102) localisée sous la première région (112) de la couche superficielle (106), en regard au moins du composant électronique (107), et telles que des volumes intérieurs des cavités (114) sont séparés et isolés les uns des autres par des portions (120) de la couche support (102), et qu'une dimension latérale maximale de chacune des cavités (114) soit comprise entre environ 10 pm et 40 pm.
  15. 15. Procédé selon la revendication 14, dans lequel Sa réalisation de ia matrice de cavités (114) comporte la mise en œuvre des étapes suivantes : - amincissement de la couche support (102) tel qu'une épaisseur restante de 1a couche support (102) forme une couche d'épaisseur égale à celle de la première région (116) de la couche support (102) ; - gravure des cavités (114) dans la première région (116) de la couche support (102) ; - solidarisation d'une deuxième couche contre ladite couche d'épaisseur égale à celle de la première région (116) de la couche support (102), cette deuxième couche fermant les cavités (114) du côté opposé à celui où se trouve la couche superficielle (106).
  16. 16. Procédé selon la revendication 14, dans lequel ia réalisation de la matrice de cavités (114) comporte ia mise en œuvre d'une gravure des cavités (114) à travers une première face de la couche support (102) opposée à une deuxième face de la couche support (102) qui est disposée du côté de la couche superficielle (106), dans la première région (116) de la couche support (102) et dans une deuxième région (118) de la couche support (102).
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