FR3049770A1 - Composant de puissance vertical - Google Patents

Composant de puissance vertical Download PDF

Info

Publication number
FR3049770A1
FR3049770A1 FR1652824A FR1652824A FR3049770A1 FR 3049770 A1 FR3049770 A1 FR 3049770A1 FR 1652824 A FR1652824 A FR 1652824A FR 1652824 A FR1652824 A FR 1652824A FR 3049770 A1 FR3049770 A1 FR 3049770A1
Authority
FR
France
Prior art keywords
region
substrate
passivation
peripheral
box
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1652824A
Other languages
English (en)
Other versions
FR3049770B1 (fr
Inventor
Samuel Menard
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Tours SAS
Original Assignee
STMicroelectronics Tours SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Tours SAS filed Critical STMicroelectronics Tours SAS
Priority to FR1652824A priority Critical patent/FR3049770B1/fr
Priority to US15/362,919 priority patent/US10211326B2/en
Publication of FR3049770A1 publication Critical patent/FR3049770A1/fr
Priority to US15/834,472 priority patent/US20180108766A1/en
Application granted granted Critical
Publication of FR3049770B1 publication Critical patent/FR3049770B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/747—Bidirectional devices, e.g. triacs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66386—Bidirectional thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un composant de puissance vertical comportant : un substrat (1) en silicium dopé d'un premier type de conductivité ; un caisson localisé (3) du second type de conductivité s'étendant depuis une face supérieure du substrat ; et du côté de la face supérieure du substrat (1), une structure de passivation revêtant une région périphérique du substrat (1) entourant le caisson (3), ladite structure de passivation comportant, sur et en contact avec ladite région périphérique de substrat, une première région (9) en un premier matériau de passivation et une deuxième région (21) en un deuxième matériau de passivation, la deuxième région (21) étant apte à générer, dans une région superficielle du substrat (1) en contact avec ladite deuxième région, une augmentation localisée de la concentration des porteurs majoritaires dans le substrat (1).

Description

CaylPOSANT de puissance vertical
Domaine
La présente demande concerne un composant de puissance vertical susceptible de supporter une tension élevée à l'état bloqué, et vise plus particulièrement la structure de la périphérie d'un tel composant.
Exposé de l'art antérieur
On a proposé diverses façons de constituer la périphérie d'un composant de puissance vertical, pour protéger les bords du composant, et en particulier pour assurer une tenue en tension élevée du composant et limiter les courants de fuite.
Les structures connues de périphéries de composants de puissance verticaux présentent toutefois des inconvénients.
Il existe donc un besoin pour une structure périphérique de composant de puissance vertical palliant tout ou partie des inconvénients des structures connues. Résumé
Ainsi, un mode de réalisation prévoit un composant de puissance vertical comportant : un substrat en silicium dopé d'un premier type de conductivité ; un caisson localisé du second type de conductivité s'étendant depuis une face supérieure du substrat ; et du côté de la face supérieure du substrat, une structure de passivation revêtant une région périphérique du substrat entourant le caisson, ladite structure de passivation comportant, sur et en contact avec ladite région périphérique de substrat, une première région en un premier matériau de passivation et une deuxième région en un deuxième matériau de passivation, la deuxième région étant apte à générer, dans une région superficielle du substrat en contact avec ladite deuxième région, une augmentation localisée de la concentration des porteurs majoritaires dans le substrat.
Selon un mode de réalisation, la deuxième région est en verre phosphosilicaté.
Selon un mode de réalisation, la deuxième région est en un matériau apte à générer des charges fixes positives à l'interface avec le silicium.
Selon un mode de réalisation, la deuxième région est en silicium polycristallin semi-isolant.
Selon un mode de réalisation, la deuxième région est en nitrure de silicium.
Selon un mode de réalisation, la première région est en oxyde de silicium.
Selon un mode de réalisation, la première région est en verre chargé en plomb.
Selon un mode de réalisation, l'une des première et deuxième régions de la structure de passivation est une couche revêtant ladite région périphérique du substrat, interrompue par une ouverture annulaire disposée en regard d'une partie centrale de ladite région périphérique du substrat, l'autre région de la structure de passivation étant une bande annulaire disposée dans ladite ouverture.
Un autre mode de réalisation prévoit un procédé de fabrication d'un composant de puissance vertical dans et sur un substrat en silicium dopé d'un premier type de conductivité, comportant les étapes suivantes : former un caisson localisé du second type de conductivité s'étendant depuis une face supérieure du substrat ; et former, du côté de la face supérieure du substrat, une structure de passivation revêtant une région périphérique du substrat entourant le caisson, ladite structure de passivation comportant, sur et en contact avec ladite région périphérique de substrat, une première région en un premier matériau de passivation et une deuxième région en un deuxième matériau de passivation, la deuxième région étant apte à générer, dans une région superficielle du substrat en contact avec ladite deuxième région, une augmentation localisée de la concentration des porteurs majoritaires dans le substrat.
Selon un mode de réalisation, la deuxième région est en verre phosphosilicaté, la fomation de la deuxième région comprenant une étape de dépôt de verre phosphosilicaté à la surface de ladite région périphérique du substrat, suivie d'une étape de recuit à une température supérieure à 500°C.
Selon un mode de réalisation, la deuxième région est en silicium polycristallin semi-isolant, la formation de la deuxième région comprenant une étape de dépôt de silicium polycristallin semi-isolant à la surface de ladite région périphérique du substrat, suivie d'une étape de recuit à une température comprise entre 200 et 400°C, ou à une température supérieure à 700°C.
Selon un mode de réalisation, la deuxième région est en nitrure de silicium, la formation de la deuxième région comprenant une étape de dépôt de nitrure de silicium à la surface de ladite région périphérique du substrat, par dépôt chimique en phase vapeur sous un flux gazeux comprenant un mélange de silane et d'ammoniac, avec un rapport R entre le taux d'ammoniac et le taux de silane dans le mélange inférieur à 100 ou supérieur à 900. Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe d'un exemple d'un composant vertical de puissance ; la figure 2 est une vue en coupe d'un exemple d'un composant vertical de puissance selon un premier mode de réalisation ; et la figure 3 est une vue en coupe d'un exemple d'un composant vertical de puissance selon un deuxième mode de réalisation.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses utilisations qui peuvent être faites d'un composant vertical de puissance n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec les applications usuelles des composants verticaux de puissance, par exemple le contrôle de moteurs, ou le contrôle d'appareils électroménagers tels que des compresseurs de réfrigérateurs, des aspirateurs, des climatiseurs, des machines à laver, etc. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des figures, étant entendu que, en pratique, les composants décrits peuvent être orientés différemment. Sauf précision contraire, les expressions "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Dans la présente description, on entend par composant vertical de puissance un composant comportant des première et deuxième électrodes de conduction disposées sur des faces opposées d'un substrat de silicium, ce composant étant adapté, à l'état bloqué, à tenir une tension élevée, par exemple supérieure à 100 V et typiquement supérieure à 500 V, entre ses première et deuxième électrodes de conduction. On s'intéresse ici en particulier aux commutateurs verticaux de puissance adaptés à tenir des tensions élevées entre leurs bornes de conduction quelle que soit la polarité de la tension appliquée, aussi appelés commutateurs bidirectionnels en tension. Les commutateurs bidirectionnels en tension peuvent être bidirectionnels en courant, par exemple des triacs, ou unidirectionnels en courant, par exemple des thyristors ou certains IGBT.
La figure 1 est une vue en coupe d'un composant vertical de puissance, illustrant une façon de constituer la périphérie d'un tel composant en technologie dite "planar" pour protéger les bords du composant.
Le composant représenté dans cet exemple est un triac. Il comprend un substrat de silicium 1 dopé de type N (N“) , et, s'étendant dans le substrat 1 depuis sa face supérieure, un caisson localisé 3 dopé de type P (P). Le caisson 3 s'étend, en we de dessus, sur une partie seulement de la surface du substrat 1, par exemple sur plus de la moitié de la surface du substrat 1. Le caisson 3 est disposé dans une partie non périphérique du substrat 1, c'est-à-dire qu'il ne s'étend pas jusqu'à la périphérie du substrat 1. Le composant de la figure 1 comprend en outre, s'étendant dans le substrat 1 depuis sa face inférieure, une couche 5 dopée de type P (P). La couche 5 s'étend, en vue de dessous, sur sensiblement toute la surface du substrat 1. Plus particulièrement, la couche 5 s'étend jusqu'à un mur périphérique d'isolement 11 dopé de type P (P), décrit plus en détail ci-après.
Le caisson supérieur 3 contient, du côté de sa face supérieure, une région 4 dopée de type N (N+) , de niveau de dopage supérieur à celui du substrat 1. La couche inférieure 5 contient, du côté de sa face inférieure, une région 6 dopée de type N (N+), de niveau de dopage supérieur à celui du substrat 1, par exemple sensiblement de même niveau de dopage que la région 4, située dans une zone sensiblement complémentaire (en vue de dessus) de celle occupée par la région 4. Le caisson supérieur 3 contient en outre. du côté de sa face supérieure, une région 8 dopée de type N (N+), non adjacente à la région 4, de niveau de dopage supérieur à celui du substrat, par exemple sensiblement de même niveau de dopage que la région 4.
Du côté de la face Inférieure du composant, une électrode de conduction A2 revêt et est en contact avec sensiblement toute la surface Inférieure de la couche 5. Du côté de la face supérieure du composant, une électrode de conduction Al revêt et est en contact avec la région 4 et une partie du caisson 3. L'électrode Al n'est en revanche pas en contact avec la région périphérique du substrat 1 entourant le caisson 4. Par ailleurs, du côté de la face supérieure du composant, une électrode de gâchette G distincte de l'électrode Al revêt et est en contact avec la région 8 et une partie du caisson 3.
Du côté de la face supérieure du composant, une couche isolante de passivation 9 en oxyde de silicium revêt les parties de la face supérieure du substrat non recouvertes par des électrodes, et en particulier la jonction PN entre le caisson 3 et le substrat 1 et la région périphérique du substrat 1 entourant le caisson 3. La couche d'oxyde de silicium 9 peut être surmontée par d'autres couches de passivation non représentées, inorganiques (par exemple du nitrure de silicium) ou organiques (par exemple à base de polyimides).
Quelle que soit la polarité de la tension appliquée entre les électrodes A2 et Al, si une commande de gâchette est fournie, le composant devient passant. La conduction se fait de l'électrode A2 vers l'électrode Al par un thyristor vertical comprenant les régions 5, 1, 3 et 4, ou de l'électrode Al vers 1'électrode A2 par un thyristor vertical comprenant les régions 3, 1, 5 et 6. L'épaisseur et le niveau de dopage du substrat 1 sont calculés pour que le triac, à l'état bloqué, puisse tenir des tensions élevées, par exemple des tensions de l'ordre de 600 à 800 volts.
Dans l'exemple représenté, le triac est entièrement entouré par un mur diffusé 11 dopé de type P (P) formé à partir des faces inférieure et supérieure du substrat et s'étendant sur toute l'épaisseur du substrat. Du côté de la face inférieure du composant, la couche 5 s'étend latéralement jusqu'au mur diffusé 11, et du côté de la face supérieure, le caisson 3 s'arrête avant le mur diffusé 11. Le mur 11 a notamment pour fonction d'isoler les faces latérales du substrat 1 et d'éviter ainsi d'éventuels courts-circuits du composant par des remontées de soudure lorsque 1'électrode inférieure A2 du composant est soudée à une plage de contact d'un dispositif extérieur.
Pour éviter que des claquages ne se produisent au niveau des bords du composant, une certaine distance doit être prévue entre la limite du caisson 3 de type P et le mur diffusé 11.
Compte tenu de la relative instabilité de l'interface entre l'oxyde de silicium de la couche 9 et le silicium du substrat 1 (états d'interface, électrons chauds, etc.), le composant comprend en outre un anneau d'arrêt de canal 13 dopé de type N (N+) , de niveau de dopage supérieur à celui du substrat 1, par exemple sensiblement de même niveau de dopage et de même profondeur que la région 4, disposé dans la région périphérique de substrat 1 située entre le caisson 3 et le mur 11 (non adjacent au caisson 3 et au mur 11 dans l'exemple représenté). L'anneau d'arrêt de canal 13 s'étend dans le substrat 1 depuis sa face supérieure, et entoure, en we de dessus, le caisson 3. L'anneau d'arrêt de canal 13 permet d'empêcher la formation d'un canal parasite de type P dans la zone superficielle de substrat située sous la couche d'oxyde de silicium 9. En l'absence de l'anneau d'arrêt de canal 13, un tel canal parasite pourrait notamment apparaître dans des conditions de forte instabilité des états d'interface oxyde de silicium/silicium, typiquement lorsque le composant est maintenu à l'état bloqué à une température relativement élevée. La prévision de l'anneau d'arrêt de canal 13 permet à la fois d'améliorer la tenue en tension du composant, et de réduire les courants de fuite. A titre de variante non représentée, pour uniformiser le potentiel sur l'ensemble de l'anneau 13, l'anneau 13 peut être contacté sur toute sa longueur par une métallisation flottante (non connectée) disposée dans une ouverture préalablement formée dans la couche 9 et débouchant sur la face supérieure de l'anneau 13. A titre d'exemple, le substrat 1 présente un niveau de dopage compris entre 10^^ et 2*10^^ atomes/cm^, les régions dopées de type P 3, 5, et 11 présentent un niveau de dopage compris entre 10^^ et 10^^ atomes/cm^, et les régions dopées de type N 4, 6, 8 et 13 présentent un niveau de dopage compris entre lO^^ et 2*10^0 atome s/cm^.
En pratique, on observe que la présence de l'anneau d'arrêt de canal 13 conduit à dégrader les performances en commutation du composant. Cette dégradation résulte notamment du fait que l'anneau d'arrêt de canal constitue, autour de la partie active du composant, un chemin annulaire périphérique dans lequel la mobilité des électrons est importante, ce qui conduit à des transferts d'électrons indésirables entre le premier thyristor, formé par les régions 5, 1, 3 et 4 (partie gauche de la figure) et le deuxième thyristor, formé par les régions 3, 1, 5 et 6 (partie droite de la figure), entrainant une dégradation des performances en commutation du composant.
La figure 2 est une vue en coupe d'un exemple d'un composant vertical de puissance selon un premier mode de réalisation.
La figure 2 représente un triac comprenant les mêmes éléments que le triac de la figure 1, à l'exception de l'anneau d'arrêt de canal 13. Dans le mode de réalisation de la figure 2, la couche de passivation 9 en oxyde de silicium est discontinue. Plus particulièrement, la couche 9 est interrompue par une ouverture annulaire entourant (vu de dessus) le caisson 3, cette ouverture étant disposée en regard d'une partie centrale de la région périphérique de substrat 1 entourant le caisson 3, et présentant une largeur inférieure à celle de ladite région périphérique de substrat. L'ouverture annulaire formée dans la couche de passivation 9 est remplie par un deuxième matériau de passivation, un verre phosphosilicaté (PSG) dans l'exemple de la figure 2. Ainsi, la couche 9 d'oxyde de silicium revêtant la région périphérique du substrat 1 est interrompue par une bande annulaire 21 en verre phosphosilicaté, disposée sur et en contact avec la face supérieure de la région périphérique de substrat 1 entourant le caisson 3. Dans l'exemple représenté, pour des raisons de fiabilité, du verre phosphosilicaté est en outre déposé sur sensiblement toute la surface de la couche 9 d'oxyde de silicium. En d'autres termes, la bande annulaire 21 est une portion d'une couche plus étendue 22 de verre phosphosilicaté, revêtant sensiblement toute la surface de la couche 9, et étant en contact avec la face supérieure du substrat 1 au niveau de l'ouverture annulaire formée dans la couche 9.
Le procédé de fabrication de la structure de passivation de la figure 2 comprend : la formation de la couche de passivation 9 en oxyde de silicium, par exemple par oxydation thermique de la surface supérieure du substrat 1 ; la réalisation, dans la couche 9, d'une ouverture traversante annulaire entourant {vu de dessus) le caisson 3 / le dépôt d'un verre phosphosilicaté de façon à remplir l'ouverture préalablement formée dans la couche d'oxyde de silicium 9 ; et après le dépôt du verre phosphosilicaté dans l'ouverture, un recuit de stabilisation, par exemple à une température supérieure à 500°C, par exemple à une température de l'ordre de 900°C.
Lors du recuit de stabilisation, des atomes de phosphore provenant du verre phosphosilicaté diffusent depuis la bande annulaire 21 dans une région superficielle de substrat située sous la bande annulaire 21, par exemple jusqu'à une profondeur comprise entre 10 et 100 nm à partir de la face supérieure du substrat. Ceci revient à réaliser un léger surdopage de type N de la région superficielle de substrat située sous la bande annulaire de passivation 21. Il se produit par conséquent une accumulation d'électrons dans la région superficielle du substrat 1 située sous la bande annulaire 21. Cette accumulation localisée d'électrons permet d'empêcher la formation d'un canal parasite de type P dans la région périphérique du substrat 1 entourant le caisson 3. Du fait de la faible profondeur de la région superficielle de substrat impactée par le surdopage de type N, et/ou du fait de la densité d'électrons surfacique relativement faible, par exemple comprise entre 5*10^^ et 5*10^^ e“/cm2, par exemple de l'ordre de 10^^ e“/cm2, dans cette région, la mobilité des électrons dans cette région reste relativement faible par rapport à la mobilité des électrons dans l'anneau d'arrêt de canal 13 du composant de la figure 1. Ainsi, la structure de passivation de la figure 2 pemet d'assurer une bonne tenue en tension du composant et de limiter les courants de fuite, tout en évitant la dégradation des performances en commutation observée dans les structures du type décrit en relation avec la figure 1. En pratique, la profondeur du dopage au phosphore ainsi que la concentration en dopants est fonction de la température et de la durée du recuit de stabilisation, ainsi que de la teneur en phosphore du verre phosphosilicaté, par exemple comprise entre 2 et 10%.
La figure 3 est une vue en coupe d'un exemple d'un composant vertical de puissance selon un deuxième mode de réalisation.
La figure 3 représente un triac. Le triac de la figure 3 diffère du triac de la figure 2 essentiellement en ce que, dans l'exemple de la figure 3, la bande annulaire de passivation 21 en verre phosphosilicaté du triac de la figure 2 a été remplacée par une bande annulaire de passivation 31 en un matériau de passivation apte à générer des charges fixes positives stables à l'interface avec le silicium, et par conséquent à générer une accumulation d'électrons dans la région superficielle du substrat 1 située sous la bande annulaire 31. Là encore, ceci permet d'empêcher la formation d'un canal parasite de type P dans la région périphérique du substrat 1 entourant le caisson 3, et ainsi de bénéficier d'une bonne tenue en tension et de courants de fuite réduits. De plus, du fait de la faible profondeur, par exemple comprise entre 1 et 25 nm de la région superficielle de substrat dans laquelle s'accumulent les électrons, et/ou du fait de la densité d'électrons relativement faible, par exemple comprise entre 5*10^^ et 5*10^^ e“/cm3, par exemple de l'ordre de 10^^ e“/cm2, dans cette région, la mobilité des électrons reste relativement faible par rapport à la mobilité des électrons dans l'anneau d'arrêt de canal 13 du composant de la figure 1. Ainsi, la structure de passivation de la figure 3 permet d'améliorer les perfomances en commutation par rapport à une structure du type décrit en relation avec la figure 1. En pratique, la profondeur de la zone d'accumulation d'électrons et la densité d'électrons dépend de la concentration en charges à l'interface, par exemple comprise entre lO^ et lO^^^ par exemple de l'ordre de 10^2 charges/cm2. De même que dans l'exemple de la figure 2, dans l'exemple représenté, pour des raisons de fiabilité, le deuxième matériau de passivation est en outre déposé sur sensiblement toute la surface de la couche 9 d'oxyde de silicium. En d'autres termes, la bande annulaire 31 est une portion d'une couche plus étendue 32 du deuxième matériau de passivation, revêtant sensiblement toute la surface de la couche 9, et étant en contact avec la face supérieure du substrat 1 au niveau de l'ouverture annulaire formée dans la couche 9. A titre d'exemple, le deuxième matériau de passivation formant la bande annulaire 31 est du SIPOS (de l'anglais "Semi-Insulating Polycrystalline Silicon" - silicium polycristallin semi-isolant) , ou du nitrure de silicium. Des exemples de procédé permettant de former une couche de SIPOS ou de nitrure de silicium sur un substrat de silicium, de manière à générer des charges positives fixes à l'interface SIPOS/silicium ou nitrure/silicium, sont décrits dans l'article intitulé "The corrélation between the breakdown voltage of power devices passivated by semi-insulating polycrystalline Silicon and the effective density of interface charges" de Edmund P. Burte et Günter H. Schulze. A titre d'exemple, la bande annulaire 31 est en SIPOS et le procédé de fabrication de la structure de passivation comprend : la formation de la couche de passivation 9 en oxyde de silicium, par exemple par oxydation thermique de la surface supérieure du substrat 1 ; la réalisation, dans la couche 9, d'une ouverture traversante annulaire entourant (w de dessus) le caisson 3 ; le dépôt de SIPOS de façon à remplir l'ouverture préalablement formée dans la couche d'oxyde de silicium 9 ; et après le dépôt du SIPOS, un recuit de stabilisation à une température comprise entre 200 et 400°C, par exemple de l'ordre de 300°C, ou à une température supérieure à 700°C, par exemple de l'ordre de 900°C. A titre de variante, la bande annulaire 31 est en nitrure de silicium et le procédé de fabrication de la structure de passivation comprend : la formation de la couche de passivation 9 en oxyde de silicium, par exemple par oxydation thermique de la surface supérieure du substrat 1 / la réalisation, dans la couche 9, d'une ouverture traversante annulaire entourant (vu de dessus) le caisson 3 ; et le dépôt de nitrure de silicium de façon à remplir l'ouverture préalablement formée dans la couche d'oxyde de silicium 9, par dépôt chimique en phase vapeur sous un flux gazeux comprenant un mélange de silane (SiH4) et d'ammoniac (NHS), avec un rapport R entre le taux d'ammoniac et le taux de silane dans le mélange inférieur à 100 ou supérieur à 900.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, dans les modes de réalisation des figures 2 et 3, la couche 9 d'oxyde de silicium peut être remplacée par une couche en un autre matériau de passivation, par exemple un verre apte à générer des charges fixes négatives à l'interface avec le silicium, par exemple un verre au plomb.
En outre, dans le mode de réalisation de la figure 2, les matériaux de passivation de la couche 9 et de la bande annulaire 21 peuvent être intervertis. De même, dans le mode de réalisation de la figure 3, les matériaux de passivation de la couche 9 et de la bande annulaire 31 peuvent être intervertis.
De plus, les modes de réalisation décrits peuvent être adaptés à des composants réalisés dans et sur un substrat de silicium 1 dopé de type P. Dans ce cas, tous les types de conductivité peuvent être inversés. Le deuxième matériau de passivation, formant respectivement la bande annulaire 21 dans l'exemple de la figure 2 et la bande annulaire 31 dans l'exemple de la figure 3, sera alors choisi adapté à générer une accumulation de trous dans la zone superficielle de substrat sous-jacente, de manière à empêcher la formation d'un canal de type N dans la région périphérique du substrat 1 entourant le caisson 3.
Ainsi, un point commun entre les modes de réalisation décrits ci-dessus est que la structure de passivation revêtant la région périphérique du substrat 1 entourant le caisson 3, comprend une alternance de deux régions en des matériaux de passivation distincts, l'un des deux matériaux étant adapté à générer, dans une zone superficielle du substrat 1 en contact avec le matériau, une accumulation ou surconcentration localisée de porteurs de même type que les porteurs majoritaires dans le substrat 1, à savoir des électrons dans le cas d'un substrat de type N et des trous dans le cas d'un substrat de type P. Par matériau de passivation, on entend ici un matériau isolant ou semi-isolant, par exemple de conductivité électrique inférieure à 10“^ S.cm“l à 25°C.
Par ailleurs, les modes de réalisation décrits ci-dessus peuvent être adaptés à des composants verticaux de puissance autres que des triacs, par exemple des thyristors, des transistors, des IGBT, etc.
En outre, les modes de réalisation décrits ne se limitent pas aux exemples représentés dans lesquels le composant comporte un mur diffusé s'étendant à la périphérie du composant sur toute l'épaisseur du substrat.

Claims (7)

  1. REVENDICATIONS
    1. Composant de puissance vertical comportant : un substrat (1) en silicium dopé d'un premier type de conductivité ; un caisson localisé (3) du second type de conductivité s'étendant depuis une face supérieure du substrat ; et du côté de la face supérieure du substrat (1), une structure de passivation revêtant une région périphérique du substrat (1) entourant le caisson (3) , ladite structure de passivation comportant, sur et en contact avec ladite région périphérique de substrat, une première région (9) en un premier matériau de passivation et une deuxième région (21) en un deuxième matériau de passivation, la deuxième région (21) étant apte à générer, dans une région superficielle du substrat (1) en contact avec ladite deuxième région, une augmentation localisée de la concentration des porteurs majoritaires dans le substrat (1).
  2. 2. Composant selon la revendication 1, dans lequel la deuxième région (21) est en verre phosphosilicaté (PSG).
  3. 3. Composant selon la revendication 1 ou 2, dans lequel la première région (9) est en oxyde de silicium.
  4. 4. Composant selon la revendication 1 ou 2, dans lequel la première région (9) est en verre chargé en plomb.
  5. 5. Composant selon l'une quelconque des revendications 1 à 4, dans lequel l'une des première (9) et deuxième (21) régions de la structure de passivation est une couche revêtant ladite région périphérique du substrat (1), interrompue par une ouverture annulaire disposée en regard d'une partie centrale de ladite région périphérique du substrat (1), l'autre région de la structure de passivation étant une bande annulaire disposée dans ladite ouverture.
  6. 6. Procédé de fabrication d'un composant de puissance vertical dans et sur un substrat (1) en silicium dopé d'un premier type de conductivité, comportant les étapes suivantes : former un caisson localisé (3) du second type de conductivité s'étendant depuis une face supérieure du substrat ; et former, du côté de la face supérieure du substrat, une structure de passivation revêtant une région périphérique du substrat (1) entourant le caisson (3) , ladite structure de passivation comportant, sur et en contact avec ladite région périphérique de substrat, une première région (9) en un premier matériau de passivation et une deuxième région (21) en un deuxième matériau de passivation, la deuxième région (21) étant apte à générer, dans une région superficielle du substrat (1) en contact avec ladite deuxième région, une augmentation localisée de la concentration des porteurs majoritaires dans le substrat (1).
  7. 7. Procédé selon la revendication 6, dans lequel la deuxième région (21) est en verre phosphosilicaté (PSG), la formation de la deuxième région (21) comprenant une étape de dépôt de verre phosphosilicaté (PSG) à la surface de ladite région périphérique du substrat (1), suivie d'une étape de recuit à une température supérieure à 500°C.
FR1652824A 2016-03-31 2016-03-31 Composant de puissance vertical Expired - Fee Related FR3049770B1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
FR1652824A FR3049770B1 (fr) 2016-03-31 2016-03-31 Composant de puissance vertical
US15/362,919 US10211326B2 (en) 2016-03-31 2016-11-29 Vertical power component
US15/834,472 US20180108766A1 (en) 2016-03-31 2017-12-07 Vertical power component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1652824A FR3049770B1 (fr) 2016-03-31 2016-03-31 Composant de puissance vertical
FR1652824 2016-03-31

Publications (2)

Publication Number Publication Date
FR3049770A1 true FR3049770A1 (fr) 2017-10-06
FR3049770B1 FR3049770B1 (fr) 2018-07-27

Family

ID=55953302

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1652824A Expired - Fee Related FR3049770B1 (fr) 2016-03-31 2016-03-31 Composant de puissance vertical

Country Status (1)

Country Link
FR (1) FR3049770B1 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3226611A (en) * 1962-08-23 1965-12-28 Motorola Inc Semiconductor device
US3649886A (en) * 1967-11-21 1972-03-14 Philips Corp Semiconductor device having a semiconductor body of which a surface is at least locally covered with an oxide film and method of manufacturing a planar semiconductor device
DE4410354A1 (de) * 1994-03-25 1995-10-19 Semikron Elektronik Gmbh Leistungshalbleiterbauelement
EP1544919A1 (fr) * 2003-12-19 2005-06-22 St Microelectronics S.A. Triac
US20130307127A1 (en) * 2012-05-16 2013-11-21 Infineon Technologies Austria Ag Semiconductor Device Including A Silicate Glass Structure and Method of Manufacturing A Semiconductor Device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3226611A (en) * 1962-08-23 1965-12-28 Motorola Inc Semiconductor device
US3649886A (en) * 1967-11-21 1972-03-14 Philips Corp Semiconductor device having a semiconductor body of which a surface is at least locally covered with an oxide film and method of manufacturing a planar semiconductor device
DE4410354A1 (de) * 1994-03-25 1995-10-19 Semikron Elektronik Gmbh Leistungshalbleiterbauelement
EP1544919A1 (fr) * 2003-12-19 2005-06-22 St Microelectronics S.A. Triac
US20130307127A1 (en) * 2012-05-16 2013-11-21 Infineon Technologies Austria Ag Semiconductor Device Including A Silicate Glass Structure and Method of Manufacturing A Semiconductor Device

Also Published As

Publication number Publication date
FR3049770B1 (fr) 2018-07-27

Similar Documents

Publication Publication Date Title
US10211300B2 (en) Method of forming a semiconductor device
JP2012190913A (ja) 半導体装置
FR2991504A1 (fr) Composant de puissance vertical haute tension
KR20080044127A (ko) 고전압 반도체 소자 및 그 제조 방법
EP2325890A1 (fr) Interrupteur de puissance bidirectionnel commandable à la fermeture et à l'ouverture
US8907351B2 (en) Bipolar junction transistor in silicon carbide with improved breakdown voltage
FR2956923A1 (fr) Composant de puissance vertical haute tension
FR2517888A1 (fr) Dispositif a semi-conducteur comportant une structure de grille associee a une jonction de faible profondeur
JP2010109031A (ja) 半導体装置及びその製造方法
FR2987698A1 (fr) Composant de puissance vertical
FR3049770A1 (fr) Composant de puissance vertical
FR3049769A1 (fr) Composant de puissance vertical
FR2458907A1 (fr) Transistor a effet de champ a tension de seuil ajustable
WO2002050916A1 (fr) Commutateur statique bidirectionnel sensible
US5952682A (en) Semiconductor device with deep anode and lifetime reduction region
US10211326B2 (en) Vertical power component
FR2960342A1 (fr) Commutateur bidirectionnel a commande hf
EP3091572B1 (fr) Commutateur bidirectionnel de puissance
JPH0783127B2 (ja) 半導体装置
EP3792982B1 (fr) Dispositif electronique de puissance a super-jonction
EP1517377A1 (fr) Transistor bipolaire
FR2490405A1 (fr) Dispositif a circuit integre semi-conducteur
EP0462029B1 (fr) Procédé de fabrication d'un transistor bipolaire supportant des polarisations inverses
US6114745A (en) Bipolar transistor having high emitter efficiency
FR2497404A1 (fr) Transistor mos a fonctionnement bipolaire en saturation

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20171006

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 5

ST Notification of lapse

Effective date: 20211105