FR3019939A1 - Procede de fabrication simultanee de pixels ecrantes partiellement - Google Patents

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Flavien Hirigoyen
Emilie Huss
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Abstract

L'invention concerne un procédé de fabrication simultanée de premier et second pixels (400, 450) écrantés respectivement d'un premier et d'un second côté, comprenant les étapes consistant à déposer un premier isolant sur une zone active (103) ; déposer un premier niveau de métal (401) et y définir, par un premier masque, un écran (SR, SL) sur le premier côté du premier pixel et sur le second côté du second pixel, et une ligne (DR, DL) opposée à l'écran ; déposer un second isolant et y définir, par un deuxième masque, des ouvertures de vias (413, 415, 417, 419) ; et déposer un second niveau de métal (407) et y définir, par un troisième masque, deux zones de connexion (C1, C2) recouvrant les ouvertures de vias de chaque côté des premier et second pixels, dans lequel chacun des deuxième et troisième masques est identique pour les premier et second pixels.

Description

PROCÉDÉ DE FABRICATION SIMULTANÉE DE PIXELS ÉCRANTÉS PARTIELLEMENT Domaine La présente demande concerne un procédé de fabrication simultanée d'un premier pixel et d'un second pixel écrantés 5 respectivement d'un premier côté et d'un second côté. Exposé de l'art antérieur Dans une matrice de pixels, un pixel comprend, dans un substrat semiconducteur, une région principale correspondant à une photodiode et diverses régions correspondant à des 10 drains/sources de transistors. On considère ici le cas où chaque pixel est associé à un réseau d'interconnexion comprenant deux niveaux de métal. La figure 1 représente un exemple de circuit de lecture d'un pixel. Le circuit 100 comprend une photodiode 103 15 couplée à un noeud de lecture INT par l'intermédiaire d'un transistor de transfert 105, par exemple un transistor MOS, adapté à recevoir sur sa grille une tension de transfert TG. Une tension d'alimentation VRT est couplée au noeud INT par l'intermédiaire d'un transistor 107 adapté à recevoir sur sa 20 grille une tension de remise à zéro RST. Un transistor 109 a son drain couplé à la tension d'alimentation VRT, sa grille couplée au noeud INT, et sa source couplée à un noeud de sortie Vx par l'intermédiaire d'un transistor de lecture 111 adapté à recevoir sur sa grille une tension de lecture RD. Le potentiel de référence du circuit 100 est la masse VSS.
Dans certaines matrices de pixels, on prévoit d'insérer des pixels d'auto-focalisation. Un pixel d'auto-focalisation est un pixel destiné à recevoir seulement de la lumière arrivant sous une certaine incidence. A partir de pixels recevant de la lumière sous des incidences différentes, on peut effectuer une détermination de mise au point. Des pixels d'auto-focalisation comprennent des écrans recouvrant des parties sensiblement complémentaires des photodiodes de ces pixels, par exemple une partie droite et une partie gauche. On distingue ici un pixel d'auto-focalisation écranté à gauche (ci-après pixel gauche) et un pixel d'auto-focalisation écranté à droite (ci-après pixel droit). On s'intéresse ici à la fabrication de matrices de pixels similaires comprenant des pixels "normaux" et des pixels d'auto-focalisation, les pixels d'auto-focalisation étant situés dans des cases déterminées et identiques dans chaque matrice. Toutefois, en pratique, selon le système spécifique d'exploitation adopté par un utilisateur, cet utilisateur souhaite que les pixels gauches et droits soient distribués différemment à l'intérieur des cases déterminées qui leur sont allouées.
Résumé On souhaite fabriquer simultanément un pixel gauche et un pixel droit en prévoyant le moins de masques différents possibles afin de réduire les coûts de fabrication de plusieurs matrices de pixels similaires, comprenant des pixels d'auto- focalisation répartis différemment. Ainsi, un mode de réalisation prévoit un procédé de fabrication simultanée d'un premier pixel et d'un second pixel écrantés respectivement d'un premier côté et d'un second côté, comprenant les étapes suivantes : a) déposer un premier isolant sur une zone active ; b) déposer un premier niveau de métal et y définir, par un premier masque, un écran sur le premier côté du premier pixel et sur le second côté du second pixel, et une ligne opposée à l'écran, la limite extérieure de l'écran et la ligne étant à égale distance du centre de chaque pixel, l'écran et la ligne étant symétriques pour les premier et second pixels ; c) déposer un second isolant et y définir, par un deuxième masque, des ouvertures de vias traversant le premier isolant jusqu'à l'écran et la ligne ; et d) déposer un second niveau de métal et y définir, par un troisième masque, deux zones de connexion recouvrant les ouvertures de vias de chaque côté des premier et second pixels, dans lequel chacun des deuxième et troisième masques est identique pour les premier et second pixels.
Selon un mode de réalisation, le premier isolant comprend une première couche isolante recouverte d'une deuxième couche isolante, et le second isolant comprend une troisième couche isolante recouverte d'une quatrième couche isolante, ce procédé comprenant les étapes suivantes : e) graver, par un quatrième masque, entre les étapes b) et c), la deuxième couche isolante entre l'écran et la ligne ; et f) graver, par un cinquième masque, après l'étape d), la quatrième couche isolante entre les zones de connexion, dans 25 lequel le cinquième masque est identique pour les premier et second pixels. Selon un mode de réalisation, des lignes supplémentaires sont formées entre l'écran et une limite extérieure des premier et second pixels, et entre la ligne opposée à l'écran et 30 une autre limite extérieure des premier et second pixels. Un autre mode de réalisation prévoit une matrice de photodiodes comprenant des premier et second pixels écrantés respectivement d'un premier côté et d'un second côté, dans laquelle le premier pixel comprend du premier côté, dans un 35 premier niveau de métal, un premier écran couvrant sensiblement la moitié du pixel, et une première ligne entre une limite extérieure du premier écran et une limite extérieure correspondante du pixel et, dans un second niveau de métal, une première zone de connexion connectée par des premiers et deuxièmes vias à la première ligne et à la limite extérieure du premier écran ; et du second côté, dans le premier niveau de métal, une deuxième ligne dans une zone correspondant à une portion de la surface occupée par un second écran dans le second pixel et, dans le second niveau de métal, une seconde zone de connexion adjacente à l'autre limite extérieure du pixel et connectée par des troisièmes vias à la deuxième ligne ; le second pixel comprend une première ligne, des première et seconde zones de connexion, et des premiers, deuxièmes et troisièmes vias aux mêmes emplacements que dans le premier pixel ; et du premier côté, dans le premier niveau de métal, une troisième ligne en contact de quatrièmes vias se trouvant aux mêmes emplacements que les deuxièmes vias et, du second côté, un second écran dont la limite extérieure est en contact de cinquièmes vias se trouvant aux mêmes emplacements que les troisièmes vias. Selon un mode de réalisation, le premier pixel comprend des lignes supplémentaires entre la première ligne et le premier écran, et entre la deuxième ligne et la limite extérieure du pixel ; et le second pixel comprend des lignes supplémentaires entre la première ligne et la troisième ligne, et entre le second écran et la limite extérieure du pixel. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes 30 de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : La figure 1, décrite précédemment, représente un exemple de circuit de lecture d'un pixel ; les figures 2A et 2B sont des vues de dessus 35 représentant un pixel gauche et un pixel droit ; les figures 3A et 3B sont des vues en coupe selon le plan AA des figures 2A et 2B ; les figures 4A à 8A et 4B à 8B sont des vues en coupe selon le plan AA des figures 2A et 2B, représentant des étapes 5 successives d'un exemple de fabrication simultanée de pixels gauches et droits ; les figures 9A et 9B sont des vues de dessus représentant un mode de réalisation d'un pixel gauche et d'un pixel droit ; 10 les figures laA et 10B sont des vues en coupe selon le plan AA des figures 9A et 9B ; et les figures 11A à 15A et 11B à 15B sont des vues en coupe selon le plan AA des figures 9A et 9B, représentant des étapes successives d'un mode de fabrication simultanée de pixels 15 gauches et droits. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus les diverses figures ne sont pas tracées à l'échelle. Description détaillée 20 Les figures 2A et 2B sont des vues de dessus représentant un pixel gauche 200 et un pixel droit 250. Les figures 3A et 3B sont des vues en coupe selon le plan AA des figures 2A et 2B. Les éléments spécifiques à un pixel gauche sont marqués par un indice L et les éléments spécifiques à un 25 pixel droit sont marqués par un indice R. Chaque pixel comprend un premier niveau de métal 301 recouvrant deux couches isolantes 303 et 305 revêtant une photodiode 103. Un second niveau de métal 307 est séparé du premier niveau de métal 301 par deux couches isolantes 309 et 30 311. Dans le premier niveau de métal 301 sont formés notamment un écran S (respectivement SL et SR) et des lignes vers les tensions et les noeuds VSS, Vx, VRT et INT du circuit de lecture 100 de la figure 1. Dans le second niveau de métal 35 307 est formée notamment une zone de connexion C (respectivement CL et CR). La zone de connexion CL est connectée d'une part à la ligne VSS par des vias 313 et d'autre part à l'écran SL par des vias 315. La zone de connexion CR est connectée d'une part à l'écran SR par des vias 317 et d'autre part à la ligne VSS d'un pixel adjacent à droite du pixel droit par des vias 319. Les lignes VSS, Vx, VRT et INT des pixels 200 et 250 ont la même topologie. La ligne VSS est située à gauche du pixel et la ligne Vx est située à côté de la ligne VSS. La ligne INT est située à droite du pixel et la ligne VRT est située à gauche de la ligne INT. Dans le cas du pixel gauche, l'écran SL est situé à droite de la ligne Vx. Dans le cas du pixel droit, l'écran SR est situé à gauche de la ligne VRT. Les lignes VSS, Vx, VRT et INT traversent chaque pixel afin d'être connectées aux autres éléments (non représentés ici) du circuit 100 de la figure 1. Les figures 4A à 8A et 4B à 8B sont des vues en coupe selon le plan AA des figures 2A et 2B, représentant des étapes successives d'un exemple de fabrication d'un pixel gauche 200 et d'un pixel droit 250.
A l'étape illustrée en figures 4A et 4B, le premier niveau de métal 301 est déposé sur les couches isolantes 303 et 305 revêtant la photodiode 103. Dans le premier niveau de métal 301 sont formés, selon le motif d'un premier masque, les écrans S (respectivement SL et SR) et les lignes VSS, Vx, VRT et INT.
Les écrans recouvrent des parties sensiblement complémentaires des photodiodes des pixels 200 et 250. A l'étape illustrée en figures SA et 5B, la couche isolante 305 est éliminée, selon le motif d'un deuxième masque, entre l'écran SL et la ligne VRT du pixel gauche, et entre 30 l'écran SR et la ligne Vx du pixel droit. A l'étape illustrée par les figures 6A et 6B, les couches isolantes 309 et 311 sont déposées et les vias 313, 315, 317 et 319 sont définis selon le motif d'un troisième masque. A l'étape illustrée en figures 7A et 7B, le second 35 niveau de métal 307 est déposé. Dans le second niveau de métal 307, la zone de connexion CL est formée de sorte qu'elle est en contact avec les vias 313 et 315, et la zone de connexion CR est formée de sorte qu'elle est en contact avec les vias 317 et 319. Les zones de connexions sont formées selon le motif d'un quatrième masque. A l'étape illustrée en figures 8A et 8B, la couche isolante 311 est éliminée, selon le motif d'un cinquième masque, entre la zone de connexion C (respectivement CL et CR) et le bord du pixel.
On notera que les motifs des cinq masques susmentionnés ont des topologies différentes pour les pixels gauches et droits. Il résulte de ce qui précède, que pour fabriquer une première et une seconde matrice de pixels comprenant des pixels gauches 200 et droits 250 répartis différemment dans des cases déterminées, un fabricant de composants doit concevoir et fabriquer cinq masques spécifiques pour chaque matrice, ce qui représente un coût important. Les figures 9A et 9B sont des vues de dessus représentant un mode de réalisation d'un pixel gauche 400 et d'un pixel droit 450. Les figures lu. et 10B sont des vues en coupe selon le plan AA des figures 9A et 9B. Les éléments spécifiques à un pixel gauche sont marqués par un indice L et les éléments spécifiques à un pixel droit sont marqués par un indice R. Chaque pixel comprend un premier niveau de métal 401 recouvrant deux couches isolantes 403 et 405 revêtant une photodiode 103. Un second niveau de métal 407 est séparé du premier niveau de métal 401 par deux couches isolantes 409 et 411. Dans le premier niveau de métal 401 sont formés notamment des écrans S (respectivement SL et SR) et des lignes vers les tensions et les noeuds VSS, Vx, VRT et INT du circuit de lecture 100 de la figure 1. Les écrans S et les lignes VSS, Vx, VRT, INT ont la même topologie que dans le cas des figures 2A, 2B et 3A, 3B. Ces éléments ne seront donc pas décrits à nouveau. En outre, le premier niveau de métal 401 comprend des lignes D (respectivement DL et DR). La ligne DL est située à 5 gauche de la ligne VRT tandis que la ligne DR est située à droite de la ligne Vx. La ligne DL est formée sur une surface du pixel gauche correspondant à une portion de la surface occupée par l'écran SR dans le pixel droit. La ligne DR est formée sur une surface du pixel droit correspondant à une portion de la 10 surface occupée par l'écran SL dans le pixel gauche. La prévision des lignes DL et DR permet comme on le verra ci-après de définir des vias aux mêmes emplacements dans les pixels gauches et droits. Dans le second niveau de métal 407 sont formées des 15 zones de connexion CiL et C2R correspondant respectivement aux zones de connexion CL et CR des figures 2A, 3A et 2B, 3B. Ces éléments ne seront donc pas décrits de nouveau. En outre, dans le second niveau de métal 407 sont formées une zone de connexion C2L dans le pixel gauche et une 20 zone de connexion C1R dans le pixel droit. La zone de connexion C2L a la même topologie que la zone de connexion C2R et la zone de connexion C1R a la même topologie que la zone de connexion C1L. Les zones de connexion CiL et C2R sont connectées au 25 premier niveau de métal par des vias 413L, 415L, 417R et 419R correspondant aux vias 313, 315, 317 et 319 définis dans les pixels gauches 200 et droits 250 des figures 2A, 3A et 2B, 3B. Les connexions entre les zones de connexion C1L, C2R et le premier niveau de métal ne seront donc pas décrits de nouveau. 30 En outre, les zones de connexion C2L et C1R sont connectées au premier niveau de métal d'une part par des vias 417L, 419L et d'autre part par des vias 413R et 4158. Les vias 417L et 419L connectent la zone de connexion C2L, respectivement, à la ligne DL et à la ligne VSS du pixel 35 adjacent à droite du pixel gauche. Les vias 417L et 419L connectent la zone de connexion C1R, respectivement, à la ligne VSS et à la ligne DR. Les vias 417L et 419L sont définis aux mêmes emplacements dans le pixel gauche que les vias 417R et 419R dans le pixel droit. Les vias 413R et 415R sont définis aux mêmes emplacements dans le pixel droit que les vias 413L et 415L dans le pixel gauche. Les figures 11A à 15A et 11B à 15B sont des vues en coupe selon le plan AA des figures 9A et 9B, représentant des étapes successives d'un mode de fabrication simultanée de pixels gauches 400 et droits 450. A l'étape illustrée en figures 11A et 11B, le premier niveau de métal 401 a été déposé sur les couches isolantes 403 et 405 revêtant la photodiode 103. Dans le premier niveau de métal 401 sont formés, selon le motif d'un premier masque, les 15 écrans S (respectivement SL et SR) et les lignes D (respectivement DL et DR), VSS, Vx, VRT et INT. Les écrans SL et SR recouvrent des parties sensiblement complémentaires des photodiodes des pixels 400 et 450. A l'étape illustrée en figures 12A et 12B, la couche 20 isolante 405 est éliminée, selon le motif d'un deuxième masque, entre l'écran SL et la ligne DL du pixel gauche, et entre l'écran SR et la ligne DR du pixel droit. A l'étape illustrée en figures laA et 13B, les couches isolantes 409 et 411 sont déposées et les vias 413, 415, 417 et 25 419 sont définis selon le motif d'un troisième masque. Les vias 413L et 413R sont en contact avec les lignes VSS. Les vias 415L et 415R sont en contact, respectivement, avec l'écran SL et la ligne DR. Les vias 417L et 417R sont en contact, respectivement, avec la ligne DL et l'écran SR. Les vias 419L et 419R sont en 30 contact avec les lignes VSS des pixels adjacents à droite des pixels gauches et droits. A l'étape illustrée en figures 14A et 14B, le second niveau de métal 407 est déposé. Dans le second niveau de métal 407, selon un motif d'un quatrième masque, les zones de 35 connexion CiL et C1R sont formées de sorte qu'elles sont en contact avec les vias 413 et 415, et les zones de connexion C21, et C2R sont formées de sorte qu'elles sont en contact avec les vias 417 et 419. A l'étape illustrée en figures 15A et 15B, la couche 5 isolante 411 est éliminée entre les écrans Cl et C2 selon le motif d'un cinquième masque. On notera que les motifs des premier et deuxième masques susmentionnés ont des topologies différentes pour les pixels gauches et droits tandis que les motifs des troisième, 10 quatrième et cinquième masques susmentionnés ont la même topologie pour les pixels gauches et droits. Ainsi, pour passer d'une première matrice de pixels à une seconde matrice de pixels comprenant une répartition différente de pixels gauches 400 et droits 450 à l'intérieur de cases déterminées, le fabricant de 15 composants ne doit concevoir et fabriquer que deux masques spécifiques (et non pas cinq comme dans le cas de l'exemple des figures 2A à 8B). On a considéré ici que les couches isolantes 405 et 411 ont des indices de réfraction distincts des indices de 20 réfraction des couches isolantes 403 et 409. Pour éviter des pertes optiques, on a donc proposé ici d'éliminer des couches 405 et 411 au-dessus de la zone active des photodiodes. Si on ne souhaite pas procéder à cette élimination (par exemple dans le cas où les couches isolantes 403, 405, 409 et 411 ont des 25 indices de réfraction proches), le procédé des figures 2A et 8B nécessitera trois masques spécifiques, alors que le procédé des figures 9A à 15B ne nécessitera qu'un masque spécifique. On appelle ci-après "longueurs", les dimensions prises selon l'axe horizontal des figures 9A et 9B, et "largeurs", les 30 dimensions prises selon l'axe vertical des figures 9A et 9B. A titre d'exemple numériques, la longueur de la photodiode d'un pixel est comprise entre 2 et 6 pin, par exemple 4,1 gm. La longueur de la zone de connexion Cl est comprise entre 500 et 800 nm, par exemple 700 nm. La longueur de la zone 35 de connexion C2 est comprise entre 500 et 800 nm, par exemple 600 nm. La longueur d'un écran correspond à la moitié de la longueur entre les zones Cl et C2, dans le cas présent 1,4 pin. La largeur d'un pixel est comprise entre 2 et 6 gm, par exemple 4,1 gm. La largeur d'une photodiode d'un pixel est comprise entre 2 et 3,2 gm, par exemple 2,4 gm, pour un pixel de 4,1 pin de côté. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art.
En particulier, bien que l'on ait décrit ici des pixels d'auto-focalisation écrantés respectivement à droite et à gauche, d'autres configurations à écrans complémentaires pourraient être prévues, par exemple des pixels d'auto-focalisation écrantés respectivement en haut et en bas.
De plus, on a indiqué à diverses étapes de la description précédente que la couche 305 était gravée sélectivement par rapport à la couche 303. Ceci pourra résulter du fait que ces couches sont en des matériaux différents, par exemple en nitrure de silicium et en oxyde de silicium. On pourra aussi prévoir que ces deux couches sont de même nature, par exemple en nitrure de silicium, et qu'il est prévu entre elles une couche d'arrêt de gravure. La même remarque s'applique aux couches 403 et 405.

Claims (5)

  1. REVENDICATIONS1. Procédé de fabrication simultanée d'un premier pixel (400) et d'un second pixel (450) écrantés respectivement d'un premier côté et d'un second côté, comprenant les étapes suivantes : a) déposer un premier isolant sur une zone active (103) ; b) déposer un premier niveau de métal (401) et y définir, par un premier masque, un écran (SR, SL) sur le premier côté du premier pixel et sur le second côté du second pixel, et une ligne (DR, DL) opposée à l'écran, la limite extérieure de l'écran et la ligne étant à égale distance du centre de chaque pixel, l'écran et la ligne étant symétriques pour les premier et second pixels ; c) déposer un second isolant et y définir, par un 15 deuxième masque, des ouvertures de vias (413, 415, 417, 419) traversant le premier isolant jusqu'à l'écran et la ligne ; et d) déposer un second niveau de métal (407) et y définir, par un troisième masque, deux zones de connexion (Cl, C2) recouvrant les ouvertures de vias de chaque côté des premier 20 et second pixels, dans lequel chacun des deuxième et troisième masques est identique pour les premier et second pixels.
  2. 2. Procédé selon la revendication 1, dans lequel le premier isolant comprend une première couche isolante (403) 25 recouverte d'une deuxième couche isolante (405), et le second isolant comprend une troisième couche isolante (409) recouverte d'une quatrième couche isolante (411), ce procédé comprenant les étapes suivantes : e) graver, par un quatrième masque, entre les étapes 30 b) et c), la deuxième couche isolante (405) entre l'écran (SR, SL) et la ligne (DR, DL) ; et f) graver, par un cinquième masque, après l'étape d), la quatrième couche isolante (411) entre les zones de connexion (Cl, C2),dans lequel le cinquième masque est identique pour les premier et second pixels.
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel des lignes supplémentaires (VSS, VX, VRT, INT) sont formées entre l'écran (SR, SL) et une limite extérieure des premier et second pixels, et entre la ligne (DR, DL) opposée à l'écran et une autre limite extérieure des premier et second pixels.
  4. 4. Matrice de photodiodes comprenant des premier et second pixels écrantés respectivement d'un premier côté et d'un 10 second côté, dans laquelle : - le premier pixel comprend : du premier côté, dans un premier niveau de métal, un premier écran (SL) couvrant sensiblement la moitié du pixel, et une première ligne (VSS) entre une limite extérieure du premier 15 écran et une limite extérieure correspondante du pixel et, dans un second niveau de métal, une première zone de connexion (C1L) connectée par des premiers et deuxièmes vias (413L, 415L) à la première ligne et à la limite extérieure du premier écran ; et du second côté, dans le premier niveau de métal, une 20 deuxième ligne (DL) dans une zone correspondant à une portion de la surface occupée par un second écran (SR) dans le second pixel et, dans le second niveau de métal, une seconde zone de connexion (C2L) adjacente à l'autre limite extérieure du pixel et connectée par des troisièmes vias (417L) à la deuxième 25 ligne ; - le second pixel comprend : une première ligne (VSS), des première et seconde zones de connexion (C1R, C2R), et des premiers, deuxièmes et troisièmes vias (413R, 415R, 417R) aux mêmes emplacements que 30 dans le premier pixel ; et du premier côté, dans le premier niveau de métal, une troisième ligne (DR) en contact de quatrièmes vias (415R) se trouvant aux mêmes emplacements que les deuxièmes vias (415L) et, du second côté, un second écran (SR) dont la limiteextérieure est en contact de cinquièmes vias (417R) se trouvant aux mêmes emplacements que les troisièmes vias (417L).
  5. 5. Matrice de photodiodes selon la revendication 4, dans laquelle : le premier pixel comprend des lignes supplémentaires (Vx) entre la première ligne (VSS) et le premier écran (SL), et entre la deuxième ligne (DL) et la limite extérieure du pixel ; et le second pixel comprend des lignes supplémentaires (VRT, INT) entre la première ligne (VSS) et la troisième ligne (DR), et entre le second écran (SR) et la limite extérieure du pixel.
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