FR2995450A1 - Logic gate e.g. NAND-type logic gate, for manufacturing part of locally constricted FET in digital electronic industry, has grid whose portion is positioned relative to zones so as to have field effect when channel is traversed by current - Google Patents

Logic gate e.g. NAND-type logic gate, for manufacturing part of locally constricted FET in digital electronic industry, has grid whose portion is positioned relative to zones so as to have field effect when channel is traversed by current Download PDF

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Abstract

The gate e.g. NAND-type logic gate (PL1), has an elongated conducting channel (CC) exhibiting a thickness of 20 nanometer and locally comprising constriction zones (Z1, Z2) with a thickness of equal to or lower than 5 nanometer, where the gate comprises two metal grids (G1, G2). A dielectric insulation coating covers the constriction zones. A portion of one of the metal grids is positioned relative to the constriction zones so as to have field effect when the conducting channel is traversed by a current, where a length of the conducting channel is 100 nanometer. The conducting channel is designed as a nano-wire or a nano-tape. An independent claim is also included for a method for manufacturing a logic gate.

Description

PORTE LOGIQUE CONSTITUEE D'UN CANAL CONDUCTEUR FORTEMENT DOPE ET GRAVE LOCALEMENT Domaine technique L'objet de la présente invention a trait au domaine de l'électronique numérique, et plus précisément au domaine de la fabrication de portes logiques. Un des objets de la présente invention est de proposer la fabrication de portes logiques à partir d'au moins un canal conducteur tel que par exemple un nanofil ou un nanoruban.LOGICAL DOOR CONSISTING OF A HIGHLY DOPED AND SEVERE CONDUCTIVE CHANNEL LOCALLY Technical field The subject of the present invention relates to the field of digital electronics, and more specifically to the field of the manufacture of logic gates. One of the objects of the present invention is to propose the manufacture of logic gates from at least one conducting channel such as for example a nanowire or a nanoruban.

L'objet de la présente invention trouve ainsi de nombreuses applications avantageuses dans le domaine de l'industrie électronique en permettant la réduction de la dimension des portes logiques ainsi qu'en simplifiant les architectures existantes. Etat de la technique Les fonctions logiques telles que : ET (AND), NON-ET (NAND), OU (OR), 15 NON-OU (NOR), OU exclusif (XOR), sont directement issues de l'algèbre de Boole. Ces fonctions sont les outils de base de l'électronique numérique. Elles sont mises en oeuvre en électronique sous forme de portes logiques. Classiquement, ces portes logiques sont fabriquées à partir d'une pluralité de transistors agencés entre eux de façon spécifique de sorte à permettre l'obtention d'une 20 fonction logique souhaitée. Dernièrement, la réduction ultime des dimensions des transistors a conduit l'industrie électronique à fabriquer la partie active des transistors à partir de nanofils. L'utilisation de tels nanofils présente en effet l'avantage d'un bon contrôle électrostatique du passage du courant par la grille. Néanmoins, au-delà d'un certain 25 niveau de miniaturisation, les nanofils présentent leurs limites en termes de performance. Par ailleurs, l'architecture de ces portes logiques est très complexe. Lors de la fabrication des transistors non dopés, seul le canal est non dopé. Néanmoins, les contacts de source et de drain sont très fortement dopés. Ainsi, il est 30 difficile, voire impossible, de contrôler la diffusion des dopants dans le canal dans le cas de transistors de très petites dimensions (de l'ordre de quelques nanomètres). Objet et résumé de la présente invention Un des objectifs de la présente invention est de résoudre les problèmes mentionnés ci-dessus en proposant une nouvelle approche permettant la fabrication de portes logiques de très petites dimensions (de l'ordre de quelques nanomètres) et présentant une architecture simple. En 2008, la thèse de François Vaurette, intitulée «Fabrication top-down, caractérisation et applications de nanofils silicium », a démontré qu'en amincissant localement un nanofil de silicium fortement dopé et en superposant à cette région du nanofil une grille, un effet transistor était obtenu par modulation de la barrière de potentiel. Ces transistors à base de nanofils fortement dopés et gravés localement ont été baptisés LoCFET pour « Locally Constricted Field Effect Transistor ».The object of the present invention thus finds many advantageous applications in the field of the electronics industry by reducing the size of logic gates as well as by simplifying existing architectures. State of the art Logical functions such as: AND (AND), NAND (NAND), OR (OR), 15 NOR (NOR), OR (XOR), are directly derived from the Boolean algebra . These functions are the basic tools of digital electronics. They are implemented in electronics in the form of logic gates. Conventionally, these logic gates are fabricated from a plurality of transistors arranged specifically with each other so as to provide a desired logic function. Recently, the ultimate reduction in transistor size has led the electronics industry to manufacture the active part of the transistors from nanowires. The use of such nanowires indeed has the advantage of good electrostatic control of the flow of current through the gate. Nevertheless, beyond a certain level of miniaturization, nanowires present their limits in terms of performance. Moreover, the architecture of these logic gates is very complex. When manufacturing undoped transistors, only the channel is undoped. Nevertheless, the source and drain contacts are very heavily doped. Thus, it is difficult, if not impossible, to control the diffusion of the dopants in the channel in the case of transistors of very small dimensions (of the order of a few nanometers). OBJECT AND SUMMARY OF THE PRESENT INVENTION One of the objectives of the present invention is to solve the problems mentioned above by proposing a new approach allowing the fabrication of logic gates of very small dimensions (of the order of a few nanometers) and presenting a simple architecture. In 2008, François Vaurette's thesis, entitled "Top-down fabrication, characterization and applications of silicon nanowires", demonstrated that by thinning locally a highly doped silicon nanowire and by superposing on this region of the nanowire a grid, an effect transistor was obtained by modulating the potential barrier. These highly doped and locally etched nanowire-based transistors have been dubbed LoCFET for "Locally Constricted Field Effect Transistor".

La technologie proposée dans cette thèse en est restée au niveau du composant de base, à savoir le transistor. Le concept sous-jacent à la présente invention est d'adapter la technologie proposée dans cette thèse pour fabriquer des portes logiques en associant plusieurs de ces transistors dans une architecture nouvelle combinant zones gravées et zones non gravées. Ceci n'avait pas été encore fait jusqu'à présent.The technology proposed in this thesis has remained at the level of the basic component, namely the transistor. The concept underlying the present invention is to adapt the technology proposed in this thesis to fabricate logic gates by combining several of these transistors in a new architecture combining etched areas and ungraved areas. This had not been done so far.

A cet effet, l'objet de la présente invention concerne une porte logique comportant au moins un canal conducteur longiligne préalablement dopé et ayant une épaisseur sur toute ou partie de la longueur sensiblement égale à de l'ordre de 20 nanomètres. De préférence, parmi les canaux conducteurs au sens de la présente invention, on retrouve des nanofils et des nanorubans. Selon la présente invention, le canal conducteur comporte localement au moins une zone de constriction, ou amincissement, de quelques nanomètres d'épaisseur. Cette zone est obtenue par une gravure locale dite nanométrique. Selon la présente invention, la porte logique comporte : - une couche d'isolation diélectrique recouvrant la ou les zones de constriction, et - au moins une première et une deuxième grilles métalliques. Avantageusement, au moins une portion de la première grille est positionnée par rapport à une des zones de constriction de sorte à avoir un effet de champ lorsque le canal conducteur est parcouru par un courant. De préférence, la distance de séparation entre la première grille et la zone de constriction est sensiblement comprise entre de l'ordre 1 à 30 nanomètres. On comprend ici que cette distance de séparation est en partie conditionnée par l'épaisseur de la couche d'isolation diélectrique.For this purpose, the object of the present invention relates to a logic gate having at least one longiline conductive channel previously doped and having a thickness over all or part of the length substantially equal to the order of 20 nanometers. Preferably, among the conducting channels within the meaning of the present invention, there are nanowires and nanoribbons. According to the present invention, the conductive channel locally comprises at least one constriction zone, or thinning, of a few nanometers in thickness. This zone is obtained by a local etching called nanometric. According to the present invention, the logic gate comprises: a dielectric insulation layer covering the constriction zone or zones, and at least a first and a second metal grid. Advantageously, at least a portion of the first grid is positioned relative to one of the constriction zones so as to have a field effect when the conductive channel is traversed by a current. Preferably, the separation distance between the first gate and the constriction zone is substantially between 1 to 30 nanometers. It is understood here that this separation distance is in part conditioned by the thickness of the dielectric insulation layer.

Ainsi, la porte logique selon la présente invention comporte une gravure locale sur un canal conducteur du type nanofil ou nanoruban qui a été fortement dopé préalablement ; une telle gravure locale et un tel dopage permet d'obtenir une barrière locale de potentiel.Thus, the logic gate according to the present invention comprises a local etching on a conducting channel of the nanowire or nanoruban type which has been heavily doped beforehand; such local etching and such doping provides a local potential barrier.

Cette diminution d'épaisseur du canal conducteur dopé entraîne un confinement quantique qui forme une barrière locale de potentiel. De ce fait, une tension appliquée sur une grille métallique positionnée en vis-à-vis de la zone de constriction permet de moduler un courant traversant le canal conducteur. Cette modulation de la barrière de potentiel permet d'obtenir un effet transistor.This reduction in thickness of the doped conductive channel results in a quantum confinement which forms a local potential barrier. As a result, a voltage applied to a metal gate positioned vis-à-vis the constriction zone makes it possible to modulate a current flowing through the conductive channel. This modulation of the potential barrier makes it possible to obtain a transistor effect.

Un tel élément comportant une grille positionnée en vis-à-vis d'une zone de constriction sera appelé « élément modulable ». L'effet transistor obtenu ici par cet arrangement spécifique permet d'envisager la réalisation de toute sorte de portes logiques en utilisant un ou plusieurs canaux conducteurs, et en utilisant une ou plusieurs grilles métalliques correctement 15 positionnées. Inversement, une tension appliquée sur une grille métallique qui n'est pas positionnée à proximité de la zone de constriction n'a aucun effet sur le courant. Cet élément sera appelé « élément non modulable ». La porte logique associant des éléments modulables et des éléments non 20 modulables selon la présente invention présente ainsi une architecture peu complexe et fournissant de bonnes performances. Avantageusement, la ou les zones de constriction s'étendent chacune dans une direction sensiblement transverse au passage du courant dans le canal conducteur lorsque qu'un courant traverse ledit canal conducteur. 25 Avantageusement, la zone de constriction présente une épaisseur sensiblement égale ou inférieure à 5 nanomètres. Cette épaisseur permet d'avoir une déplétion totale du canal tout en ayant création d'une barrière de potentiel. Cette dimension peut varier en fonction du dopage. Avantageusement, la zone de constriction présente une largeur sensiblement 30 égale ou inférieure à 50 nanomètres. Plus la largeur est fine, plus la taille du transistor est réduite. Il faut cependant veiller à ce que la barrière de potentiel ne puisse être traversée par un courant de fuite par effet tunnel. Avantageusement, la couche d'isolation diélectrique présente une épaisseur sensiblement égale ou inférieure à 30 nanomètres, de préférence 5 nanomètres. En fonction de l'isolant, une épaisseur fine permet un meilleur contrôle du courant passant dans le canal commandé par la grille, tout en évitant les courants de fuite. Dans un premier mode de réalisation avantageux, la couche d'isolation diélectrique est composée de dioxyde de silicium Si02.Such an element having a grid positioned vis-à-vis a constriction zone will be called "modular element". The transistor effect obtained here by this specific arrangement makes it possible to envisage carrying out all kinds of logic gates by using one or more conducting channels, and by using one or more correctly positioned metal grids. Conversely, a voltage applied to a metal grid that is not positioned near the constriction zone has no effect on the current. This element will be called "non-modulable element". The logic gate combining modular elements and non-modulable elements according to the present invention thus has a less complex architecture and provides good performance. Advantageously, the constriction zone or zones each extend in a direction substantially transverse to the flow of current in the conductive channel when a current flows through said conductive channel. Advantageously, the constriction zone has a thickness substantially equal to or less than 5 nanometers. This thickness makes it possible to have a total depletion of the channel while having the creation of a potential barrier. This dimension may vary depending on the doping. Advantageously, the constriction zone has a width substantially equal to or less than 50 nanometers. The finer the width, the smaller the size of the transistor. However, it must be ensured that the potential barrier can not be crossed by a tunnel leakage current. Advantageously, the dielectric insulation layer has a thickness substantially equal to or less than 30 nanometers, preferably 5 nanometers. Depending on the insulation, a thin thickness allows better control of the current flowing in the channel controlled by the grid, while avoiding leakage currents. In a first advantageous embodiment, the dielectric insulation layer is composed of SiO 2 silicon dioxide.

Dans un deuxième mode de réalisation avantageux, la couche d'isolation diélectrique est composée d'oxyde d'aluminium A1203. Avantageusement, chaque canal conducteur présente une longueur sensiblement égale ou inférieure à 2 micromètres, de préférence sensiblement égale à 100 nanomètres.In a second advantageous embodiment, the dielectric insulation layer is composed of Al 2 O 3 aluminum oxide. Advantageously, each conductive channel has a length substantially equal to or less than 2 micrometers, preferably substantially equal to 100 nanometers.

Corrélativement, l'objet de la présente invention concerne un procédé de fabrication d'une porte logique à partir d'au moins un canal conducteur longiligne préalablement dopé ayant une épaisseur sur toute ou partie de la longueur sensiblement égale à de l'ordre de 20 nanomètres. Le procédé de fabrication selon la présente invention comporte les étapes suivantes : - une étape de gravure consistant à graver localement le ou les canaux conducteurs pour obtenir au moins une zone de constriction locale de quelques nanomètres d'épaisseur, - une étape de recouvrement consistant à couvrir ladite au moins une zone de constriction d'une couche d'isolation diélectrique, et - une étape de positionnement d'au moins une première et une deuxième grilles de sorte qu'au moins une portion de la première grille soit positionnée par rapport à la zone de constriction (ou une des zones de constriction) de manière à avoir un effet de champ lorsque le ou les canaux conducteurs sont parcourus par un courant. Cette succession d'étapes techniques, caractéristique de la présente invention, permet la fabrication d'une porte logique apte à moduler le courant qui traverse le canal conducteur lorsqu'une tension est appliquée aux bornes respectivement des première ou deuxième grilles.Correlatively, the object of the present invention relates to a method of manufacturing a logic gate from at least one pre-doped longilinear conductive channel having a thickness over all or part of the length substantially equal to the order of 20 nanometers. The manufacturing method according to the present invention comprises the following steps: an etching step of locally etching the conductive channel or channels to obtain at least one local constriction zone of a few nanometers in thickness, a recovery step consisting in covering said at least one constriction zone of a dielectric insulation layer, and - a step of positioning at least a first and a second grid so that at least a portion of the first grid is positioned relative to the constriction zone (or one of the constriction zones) so as to have a field effect when the conductive channel or channels are traversed by a current. This succession of technical steps, characteristic of the present invention, allows the manufacture of a logic gate capable of modulating the current flowing through the conductive channel when a voltage is applied across the first and second grids respectively.

Avantageusement, le ou les canaux conducteurs sont obtenus par gravure d'un substrat constitué d'un film de silicium sur isolant. Avantageusement, lors de l'étape de gravure locale, le ou les canaux conducteurs sont gravés de manière à ce que la ou les zones de constriction s'étendent dans une direction sensiblement transverse au passage du courant dans le canal conducteur lorsque qu'un courant traverse ledit canal conducteur. Avantageusement, lors de l'étape de gravure locale, le ou les canaux conducteurs sont gravés de manière à ce que chaque zone de constriction présente une épaisseur sensiblement égale ou inférieure à 5 nanomètres. Avantageusement, lors de l'étape de gravure locale, le ou les canaux conducteurs sont gravés de manière à ce que chaque zone de constriction présente une largeur sensiblement égale ou inférieure à 50 nanomètres. De préférence, préalablement à l'étape de gravure, le ou les canaux conducteurs sont dopés à environ 1019 atomes/cm3. Dans un mode de réalisation, ce dopage est réalisé avec des atomes d'arsenic. Ceci permet d'obtenir une porte logique constituée de transistors de type N. Dans un autre mode de réalisation, ce dopage est réalisé avec des atomes de bore. Ceci permet d'obtenir une porte logique constituée de transistors de type P.Advantageously, the conductive channel or channels are obtained by etching a substrate made of a silicon-on-insulator film. Advantageously, during the local etching step, the conductive channel or channels are etched so that the constriction zone or zones extend in a direction substantially transverse to the passage of the current in the conductive channel when a current crosses said conductive channel. Advantageously, during the local etching step, the conductive channel or channels are etched so that each constriction zone has a thickness substantially equal to or less than 5 nanometers. Advantageously, during the local etching step, the conductive channel or channels are etched so that each constriction zone has a width substantially equal to or less than 50 nanometers. Preferably, prior to the etching step, the conductive channel or channels are doped at about 1019 atoms / cm3. In one embodiment, this doping is performed with arsenic atoms. This makes it possible to obtain a logic gate consisting of N-type transistors. In another embodiment, this doping is carried out with boron atoms. This makes it possible to obtain a logic gate consisting of P-type transistors.

Ainsi, grâce à ces différentes caractéristiques structurelles et fonctionnelles et notamment grâce à la formation d'une ou plusieurs gravures locales sur un ou plusieurs canaux conducteurs fortement dopés, l'objet de la présente invention propose la conception d'une porte logique présentant des dimensions très petites tout en conservant de très bonnes performances.Thus, by virtue of these various structural and functional characteristics and in particular by the formation of one or more local etchings on one or more heavily doped conductive channels, the object of the present invention proposes the design of a logic gate having dimensions very small while maintaining very good performances.

Brève description des figures annexées D'autres caractéristiques et avantages de la présente invention ressortiront de la description ci-dessous, en référence aux figures 1 a- 1 c à 4 annexées qui en illustrent deux exemples de réalisation dépourvus de tout caractère limitatif et sur lesquelles : - la figure la représente de façon schématique une vue en perspective d'une porte logique du type NAND selon un exemple de réalisation de la présente invention, - la figure lb représente une vue à l'échelle microscopique d'une porte logique du type NAND conforme à l'exemple de réalisation de la figure la, cette vue étant obtenue par microscope à force atomique (AFM), - la figure 1 c représente les résultats obtenus avec une porte logique du type NAND selon l'exemple de réalisation de la figure la, - la figure 2a représente de façon schématique une vue en perspective d'une porte logique du type NOR selon un exemple de réalisation de la présente invention, - la figure 2b représente une vue à l'échelle microscopique d'une porte logique du type NOR conforme à l'exemple de réalisation de la figure 2a, cette vue étant obtenue par microscope à force atomique (AFM), - la figure 2c représente les résultats obtenus avec une porte logique du type NOR selon l'exemple de réalisation de la figure 2a, - la figure 3 représente de façon schématique une vue en coupe d'une porte logique selon un exemple de réalisation de la présente invention, et - la figure 4 illustre de façon schématique le procédé de fabrication d'une porte logique conforme à la figure 1.Brief description of the appended figures Other features and advantages of the present invention will emerge from the description below, with reference to FIGS. 1a-1c to 4, which illustrate two non-limiting exemplary embodiments on which FIG. 1a schematically represents a perspective view of a logic gate of the NAND type according to an exemplary embodiment of the present invention; FIG. 1b represents a microscopic view of a logic gate of the following type; NAND according to the embodiment of Figure la, this view being obtained by atomic force microscope (AFM), - Figure 1c shows the results obtained with a NAND type of logic gate according to the embodiment of the FIG. 2a schematically represents a perspective view of a NOR type logic gate according to an exemplary embodiment of the present invention, FIG. FIG. 2b represents a microscopic view of a NOR type logic gate according to the embodiment of FIG. 2a, this view being obtained by atomic force microscope (AFM); FIG. 2c represents the results; FIG. obtained with a NOR type logic gate according to the exemplary embodiment of FIG. 2a, FIG. 3 schematically represents a sectional view of a logic gate according to an example embodiment of the present invention, and FIG. 4 schematically illustrates the method of manufacturing a logic gate according to FIG.

Description détaillée de différents exemples de réalisation avantageux Différents exemples de portes logiques selon la présente invention vont maintenant être décrits dans ce qui suit en faisant référence conjointement aux figures la-lc à 4. Plus particulièrement, les différents exemples décrits ci-dessous font référence respectivement à une porte logique PL1 du type NAND (figures la à 1c) et à une porte logique PL2 du type NOR (figures 2a à 2c). Ces deux portes logiques PL1 et PL2 sont les portes logiques élémentaires qui servent de base à la fabrication de toutes les autres portes logiques telles que les portes AND, OR, XOR. Rappelons au préalable qu'un des objectifs de la présente invention est de permettre la fabrication de portes logiques présentant une architecture simple, de bonnes performances, et des dimensions les plus réduites possibles. A cet effet, la présente invention utilise la technologie proposée par François Vaurette dans sa thèse, cette technologie n'ayant été utilisée jusqu'à présent que pour concevoir des transistors du type LoCFET.DETAILED DESCRIPTION OF DIFFERENT PREFERRED EMBODIMENTS Various examples of logic gates according to the present invention will now be described in the following with reference to FIGS. 1a-1c. More particularly, the various examples described below respectively refer to FIGS. to a logic gate PL1 of the NAND type (FIGS. 1c to 1c) and to a logic gate PL2 of the NOR type (FIGS. 2a to 2c). These two logic gates PL1 and PL2 are the basic logic gates which serve as a basis for the fabrication of all the other logic gates such as the AND, OR, XOR gates. Let us first recall that one of the objectives of the present invention is to enable the manufacture of logic gates having a simple architecture, good performance, and the smallest possible dimensions. For this purpose, the present invention uses the technology proposed by François Vaurette in his thesis, this technology has been used until now only to design transistors LoCFET type.

Pour la fabrication d'une porte logique PL1 ou PL2 selon la présente invention, on dispose initialement d'un substrat de silicium sur isolant, également connu sous l'abréviation anglaise SOI pour « Silicon On Insulator ». De préférence, ce substrat SOI présente un film de silicium d'une épaisseur comprise entre de l'ordre de 15 à 20 nanomètres.For the manufacture of a logic gate PL1 or PL2 according to the present invention, there is initially a silicon on insulator substrate, also known by the abbreviation SOI for "Silicon On Insulator". Preferably, this SOI substrate has a silicon film with a thickness of between 15 and 20 nanometers.

Dans les deux exemples décrits ici, on procède à une lithographie électronique suivie d'une gravure de ce substrat SOI (non représentées ici) pour obtenir une pluralité de canaux conducteurs CC, CC1, CC2. Dans les deux exemples décrits ici, ces canaux conducteurs CC, CC1, CC2 consistent en des nanofils ou des nanorubans : la porte logique PL1 de la figure la comporte un unique canal conducteur CC; la porte logique PL2 de la figure 2a comporte, quant à elle, deux canaux conducteurs CC1 et CC2. Selon la présente invention, comme illustré en figure 4, lors d'une étape de dopage SO préalable à la gravure des canaux conducteurs, chaque canal CC, CC1, CC2 est dopé intentionnellement à environ 1019 atomes/cm', de préférence des atomes d'arsenic ou des atomes de bore. On comprend ici qu'un dopage à 1018 atomes/cm' ou 1020 atomes/cm' permet également d'obtenir des résultats satisfaisants. On comprend ici que d'autres techniques de dopage peuvent également être envisagées.In the two examples described here, an electronic lithography followed by an etching of this SOI substrate (not shown here) is carried out to obtain a plurality of conductive channels CC, CC1, CC2. In the two examples described here, these conductive channels CC, CC1, CC2 consist of nanowires or nanoribbons: the logic gate PL1 of FIG. 1a comprises a single conductive channel CC; the logic gate PL2 of Figure 2a has, meanwhile, two conductive channels CC1 and CC2. According to the present invention, as illustrated in FIG. 4, during a doping step SO prior to the etching of the conducting channels, each channel CC, CC1, CC2 is intentionally doped with approximately 1019 atoms / cm 2, preferably arsenic or boron atoms. It is understood here that a doping at 1018 atoms / cm 'or 1020 atoms / cm' also makes it possible to obtain satisfactory results. It is understood here that other doping techniques can also be envisaged.

Ensuite, comme illustré en figure 4, chaque canal conducteur CC, CC1, CC2 subit une étape de gravure 51 au cours de laquelle on procède à au moins une gravure locale ; cette gravure comporte notamment les étapes suivantes : dépôt de résine, écriture électronique, ouverture de la résine, attaque contrôlée du canal en épaisseur pour obtenir une constriction de quelques nm d'épaisseur. Cette étape 51 permet ainsi l'obtention d'au moins une zone de constriction Z1, Z2, Z1', Z2' respectivement sur chaque canal conducteur CC, CC1, CC2. On comprend ici que d'autres types de gravures peuvent être envisagés dans le cadre de la présente invention. Dans le mode de réalisation de la figure la, le canal conducteur CC présente deux zones de constriction successives Z1 et Z2. Dans le mode de réalisation de la figure 2a, chaque canal conducteur CC1 et CC2 présente respectivement une zone de constriction Z1' et Z2'. Cette gravure S1 permet de former une barrière de potentiel dans la bande de conduction du canal conducteur CC, CC1, CC2, provoquant de ce fait un courant nul à faible tension de drain. Dans les deux exemples décrits ici, suite à cette gravure S 1, chaque zone de constriction Z1, Z2, Z1', Z2' présente une épaisseur sensiblement égale ou inférieure à 5 nanomètres, et une largeur sensiblement égale ou inférieure à 50 nanomètres. Dans les deux exemples décrits ici, chaque zone de constriction Z1, Z2, Z1', Z2' s'étend dans une direction sensiblement transverse, ou perpendiculaire, au passage du courant dans le canal conducteur CC, CC1, CC2 lorsque qu'un courant traverse le canal conducteur CC, CC1, CC2.Then, as illustrated in Figure 4, each conductive channel CC, CC1, CC2 undergoes an etching step 51 during which there is carried out at least one local etching; this etching comprises in particular the following steps: resin deposition, electronic writing, opening of the resin, controlled attack of the channel in thickness to obtain a constriction of a few nm thick. This step 51 thus makes it possible to obtain at least one constriction zone Z1, Z2, Z1 ', Z2' respectively on each conductive channel CC, CC1, CC2. It is understood here that other types of engraving may be considered in the context of the present invention. In the embodiment of FIG. 1a, the conductive channel CC has two successive constriction zones Z1 and Z2. In the embodiment of FIG. 2a, each conductive channel CC1 and CC2 respectively has a constriction zone Z1 'and Z2'. This etching S1 makes it possible to form a potential barrier in the conduction band of the conductive channel CC, CC1, CC2, thereby causing a zero current with a low drain voltage. In the two examples described here, following this etching S 1, each constriction zone Z1, Z2, Z1 ', Z2' has a thickness substantially equal to or less than 5 nanometers, and a width substantially equal to or less than 50 nanometers. In the two examples described here, each constriction zone Z1, Z2, Z1 ', Z2' extends in a direction substantially transverse to, or perpendicular to, the passage of current in the conductive channel CC, CC1, CC2 when a current crosses the conductive channel CC, CC1, CC2.

Ensuite, comme illustré en figure 4, lors d'une étape de recouvrement S2, on recouvre au moins partiellement la ou les zones de constriction Z1, Z2, Z1', Z2' d'une couche d'isolation diélectrique CID (représentée en figure 3). Dans les deux exemples décrits ici, cette couche d'isolation diélectrique CID est composée de dioxyde de silicium Si02 ou d'oxyde d'aluminium A1203. On comprend ici que d'autres types d'oxyde peuvent également être envisagés dans le cadre de la présente invention. Dans les deux exemples décrits ici, la couche d'isolation diélectrique CID présente une épaisseur sensiblement égale à 5 nanomètres.Then, as illustrated in FIG. 4, during a covering step S2, at least partially covering the constriction zone or zones Z1, Z2, Z1 ', Z2' of a dielectric insulation layer CID (represented in FIG. 3). In the two examples described here, this dielectric insulation layer CID is composed of silicon dioxide SiO 2 or aluminum oxide Al 2 O 3. It is understood here that other types of oxide may also be considered in the context of the present invention. In the two examples described here, the dielectric insulation layer CID has a thickness substantially equal to 5 nanometers.

Enfin, comme illustré en figure 4, lors d'une étape de positionnement S3, on positionne une première Gl, G1' et une deuxième G2, G2' grilles métalliques. Plus précisément, dans les deux exemples décrits ici, ce positionnement est réalisé pour qu'au moins une portion de la première grille Gl, G2, G1' et G2' soit positionnée par rapport à la zone de constriction respectivement Z1, Z2, Z1' et Z2' de sorte à avoir un effet de champ lorsque le canal conducteur est parcouru par un courant. Dans l'exemple de la figure la, les première G1 et deuxième G2 grilles sont positionnées sensiblement au-dessus des zones de constriction respectivement Z1 et Z2. Dans cet exemple, la première grille G1 chevauche la zone Z1, et la deuxième grille G2 chevauche la zone Z2.Finally, as illustrated in FIG. 4, during a positioning step S3, a first Gl, G1 'and a second G2, G2' metal grid are positioned. More precisely, in the two examples described here, this positioning is carried out so that at least a portion of the first grid G1, G2, G1 'and G2' is positioned relative to the constriction zone Z1, Z2, Z1 respectively. and Z2 'so as to have a field effect when the conductive channel is traversed by a current. In the example of FIG. 1a, the first G1 and second G2 grids are positioned substantially above the constriction zones respectively Z1 and Z2. In this example, the first grid G1 overlaps the zone Z1, and the second grid G2 overlaps the zone Z2.

Dans l'exemple de réalisation de la figure 2a, les première G1' et deuxième G2' grilles sont positionnées respectivement sensiblement au dessus de la zone de constriction Z1' et Z2' respectivement du canal conducteur CC1 et CC2. Dans cet exemple, la première grille G1' chevauche la zone Z1' du canal conducteur CC1, et la deuxième grille G2' chevauche la zone Z2' du canal conducteur CC2.In the embodiment of FIG. 2a, the first G1 'and second G2' grids are respectively positioned substantially above the constriction zone Z1 'and Z2' respectively of the conductive channel CC1 and CC2. In this example, the first gate G1 'overlaps the zone Z1' of the conductive channel CC1, and the second gate G2 'overlaps the zone Z2' of the conductive channel CC2.

De préférence, dans chacun des exemples décrits ici, les grilles Gl, G2, G1' et G2' et les zones de constriction Z1, Z2, Z1' et Z2' sont séparée d'une distance de séparation d sensiblement comprise entre de l'ordre 1 à 30 nanomètres. On comprend ici que cette distance d est conditionnée notamment par l'épaisseur de la couche d'oxyde CID.Preferably, in each of the examples described here, the grids G1, G2, G1 'and G2' and the constriction zones Z1, Z2, Z1 'and Z2' are separated by a separation distance d substantially between 0.degree. order 1 at 30 nanometers. It is understood here that this distance d is conditioned in particular by the thickness of the oxide layer CID.

Cette configuration des grilles Gl, G2, G1' et G2' au-dessus respectivement des zones de constriction Z1, Z2, Z1' et Z2' permet d'obtenir un effet de champ lorsque les canaux sont traversés par un courant. Ce sont les éléments modulables. La présence d'éléments non modulables lorsque les grilles Gl, G2, G1' et G2' couvrent des parties de canal non gravées localement permet en outre d'éviter la fabrication d'un pont pour passer au dessus du canal, là où il n'y a pas de constriction, ce qui implique une simplification technologique au niveau de la fabrication et de l'intégration. Néanmoins, d'autres configurations peuvent être envisagées.This configuration of the grids G1, G2, G1 'and G2' above the constriction zones Z1, Z2, Z1 'and Z2' respectively makes it possible to obtain a field effect when the channels are traversed by a current. These are the modular elements. The presence of non-modulatable elements when the gates G1, G2, G1 'and G2' cover parts of channel not etched locally also makes it possible to avoid the manufacture of a bridge to pass over the channel, where it There is no constriction, which implies a technological simplification at the level of manufacturing and integration. Nevertheless, other configurations can be envisaged.

Grâce au procédé de fabrication décrit ci-dessus et illustré en figure 4, il est possible d'obtenir des portes logiques PL1 et PL2 telles que celles représentées aux figures lb et 2b. Les tableaux représentés aux figures lc et 2c fournissent les résultats qu'on obtient pour chaque porte PL1 et PL2 lorsqu'on applique une tension (-5V, 5V) aux bornes de chaque grille métallique Gl, G1', G2 et G2', avec une tension d'alimentation de 2V aux bornes des canaux conducteurs CC, CC1, CC2 et une résistance de charge de 10 IVIS2. Les résultats théoriques des portes logiques NAND et NOR sont rappelés ci-dessous.With the manufacturing method described above and illustrated in FIG. 4, it is possible to obtain logic gates PL1 and PL2 such as those shown in FIGS. 1b and 2b. The tables shown in FIGS. 1c and 2c provide the results obtained for each gate PL1 and PL2 when a voltage (-5V, 5V) is applied across the terminals of each metal gate G1, G1 ', G2 and G2', with a supply voltage of 2V across the conductive channels CC, CC1, CC2 and a load resistance of IVIS2. The theoretical results of the NAND and NOR logic gates are recalled below.

Pour la porte logique NAND: entrées 1 1 0 Pour la porte logique NOR: entrées 0 0 0 Les résultats expérimentaux montrent que les portes logiques PL1 et PL2 obtenus grâce au procédé de fabrication selon la présente invention sont très proches des résultats théoriques pour une porte logique respectivement NAND et NOR. Ainsi, une tension appliquée sur les grilles au-dessus de la zone de constriction (élément modulable) permet de moduler le courant dans le canal alors qu'elle n'aura aucun effet sur le courant lorsque la grille n'est pas positionnée au dessus de la zone de constriction (élément non modulable). De ce fait, comme énoncé ci-dessus, il n'y a aucun besoin de faire un pont pour faire passer cette grille bien au-dessus du canal.For the NAND logic gate: inputs 1 1 0 For the logic gate NOR: inputs 0 0 0 The experimental results show that the logic gates PL1 and PL2 obtained by the manufacturing method according to the present invention are very close to the theoretical results for a gate logic respectively NAND and NOR. Thus, a voltage applied to the gates above the constriction zone (adjustable element) makes it possible to modulate the current in the channel whereas it will have no effect on the current when the gate is not positioned above the constriction zone (non-modulable element). Therefore, as stated above, there is no need to bridge the grid well above the channel.

La fonction de décodeur logique obtenue ainsi permet, en jouant sur un ou plusieurs canaux, d'obtenir toutes les fonctions logiques élémentaires (NON (NOT), NON-ET (NAND), NON-OU (NOR)) et donc toute fonction logique. Il devra être observé que cette description détaillée porte sur des exemples de réalisation particuliers de la présente invention, mais qu'en aucun cas cette description ne revêt un quelconque caractère limitatif à l'objet de l'invention ; bien au contraire, elle a pour objectif d'ôter toute éventuelle imprécision ou toute mauvaise interprétation des revendications qui suivent.The logical decoder function thus obtained makes it possible, by playing on one or more channels, to obtain all the basic logic functions (NO (NOT), NAND (NAND), NOR (NOR)) and therefore any logical function. . It should be observed that this detailed description relates to particular embodiments of the present invention, but in no case this description is of any nature limiting to the subject of the invention; on the contrary, its purpose is to remove any imprecision or misinterpretation of the claims that follow.

Claims (15)

REVENDICATIONS1. Porte logique (PLI ; PL2) comportant au moins un canal conducteur (CC; CC1, CC2) longiligne préalablement dopé ayant une épaisseur sur toute ou partie de la longueur sensiblement égale à de l'ordre de 20 nanomètres, ledit au moins un canal conducteur (CC; CC1, CC2) comportant localement au moins une zone de constriction (Z1, Z2; Z1', Z2') de quelques nanomètres d'épaisseur, et ladite porte logique (PL1 ; PL2) comportant : - une couche d'isolation diélectrique (CID) recouvrant ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2'), et - une première et une deuxième grilles métalliques (G1, G2 ; G1', G2'), au moins une portion de la première grille (G1 ; G1') étant positionnée par rapport à ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') de sorte à avoir un effet de champ lorsque ledit au moins un canal conducteur (CC; CC1, CC2) est parcouru par un courant.REVENDICATIONS1. Logic gate (PLI; PL2) comprising at least one pre-doped longiline conductive channel (CC1, CC2) having a thickness over all or part of the length substantially equal to of the order of 20 nanometers, said at least one conducting channel (CC; CC1, CC2) locally comprising at least one constriction zone (Z1, Z2; Z1 ', Z2') of a few nanometers in thickness, and said logic gate (PL1; PL2) comprising: - an insulation layer dielectric (CID) covering said at least one constriction zone (Z1, Z2; Z1 ', Z2'), and - first and second metal grids (G1, G2; G1 ', G2'), at least a portion of the first gate (G1; G1 ') being positioned with respect to said at least one constriction zone (Z1, Z2; Z1', Z2 ') so as to have a field effect when said at least one conductive channel (CC; CC1, CC2) is traversed by a current. 2. Porte logique (PL1 ; PL2) selon la revendication 1, caractérisée en ce que ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') s'étend dans une direction sensiblement transverse au passage du courant dans ledit au moins un canal conducteur (CC; CC1, CC2) lorsque qu'un courant traverse ledit au moins un canal conducteur (CC ; CC1, CC2).2. logic gate (PL1; PL2) according to claim 1, characterized in that said at least one constriction zone (Z1, Z2; Z1 ', Z2') extends in a direction substantially transverse to the current flow in said at least one conductive channel (CC; CC1, CC2) when a current flows through said at least one conductive channel (CC; CC1, CC2). 3. Porte logique (PL1 ; PL2) selon la revendication 1 ou 2, caractérisée en ce que ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') présente une épaisseur sensiblement égale ou inférieure à 5 nanomètres.3. logic gate (PL1; PL2) according to claim 1 or 2, characterized in that said at least one constriction zone (Z1, Z2; Z1 ', Z2') has a thickness substantially equal to or less than 5 nanometers. 4. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') présente une largeur sensiblement égale ou inférieure à 50 nanomètres.4. logic gate (PL1; PL2) according to any one of the preceding claims, characterized in that said at least one constriction zone (Z1, Z2; Z1 ', Z2') has a width substantially equal to or smaller than 50 nanometers . 5. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que la couche d'isolation diélectrique (CID) présente une épaisseur sensiblement égale ou inférieure à 30 nanomètres, de préférence 5 nanomètres.5. logic gate (PL1; PL2) according to any one of the preceding claims, characterized in that the dielectric insulation layer (CID) has a thickness substantially equal to or less than 30 nanometers, preferably 5 nanometers. 6. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que la couche d'isolation diélectrique (CID) est composée de dioxyde de silicium Si02 ou d'oxyde d'aluminium A1203.6. logic gate (PL1; PL2) according to any one of the preceding claims, characterized in that the dielectric insulation layer (CID) is composed of SiO 2 silicon dioxide or Al 2 O 3 aluminum oxide. 7. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que ledit au moins un canal conducteur (CC ; CC1, CC2) présente une longueur sensiblement égale ou inférieure à 2 micromètres, de préférence sensiblement égale à 100 nanomètres.7. logic gate (PL1; PL2) according to any one of the preceding claims, characterized in that said at least one conductive channel (CC; CC1, CC2) has a length substantially equal to or less than 2 micrometers, preferably substantially equal to at 100 nanometers. 8. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que la première grille (G1, G1') et la zone de constriction (Z1, Z2 ; Z1', Z2') sont séparée l'une de l'autre d'une distance de séparation (d) sensiblement comprise entre de l'ordre 1 à 30 nanomètres.8. logic gate (PL1, PL2) according to any one of the preceding claims, characterized in that the first gate (G1, G1 ') and the constriction zone (Z1, Z2; Z1', Z2 ') are separated one of the other of a separation distance (d) substantially between 1 to 30 nanometers. 9. Porte logique (PL1 ; PL2) selon l'une quelconque des revendications précédentes, caractérisée en ce que ledit au moins un canal conducteur (CC ; CC1, CC2) est un nanofil ou un nanoruban.9. logic gate (PL1; PL2) according to any one of the preceding claims, characterized in that said at least one conductive channel (CC; CC1, CC2) is a nanowire or nanoruban. 10. Procédé de fabrication d'une porte logique (PLI ; PL2) à partir d'au moins un canal conducteur (CC; CC1, CC2) longiligne préalablement dopé ayant une épaisseur sur toute ou partie de la longueur sensiblement égale à de l'ordre de 20 nanomètres, ledit procédé de fabrication comportant les étapes suivantes : - une étape de gravure (Si) consistant à graver localement ledit au moins un canal conducteur (CC; CC1, CC2) pour obtenir au moins une zone de constriction (Z1, Z2 ; Z1', Z2') de quelques nanomètres d'épaisseur, - une étape de recouvrement consistant à couvrir ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') d'une couche d'isolation diélectrique (CID), et - une étape de positionnement d'une première (G1 ; G1') et une deuxième (G2 ; G2') grilles métalliques de sorte qu'au moins une portion de ladite première grille (G1 ; G1') soit positionnée par rapport à ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') pour avoir un effet de champ lorsque ledit au moins un canal conducteur (CC; CC1, CC2) est parcouru par un courant.10. A method of manufacturing a logic gate (PLI; PL2) from at least one pre-doped longilinated conductive channel (CC; CC1) having a thickness over all or part of the length substantially equal to order of 20 nanometers, said manufacturing method comprising the following steps: an etching step (Si) of locally etching said at least one conductive channel (CC; CC1, CC2) to obtain at least one constriction zone (Z1, Z2; Z1 ', Z2') a few nanometers thick, - a covering step of covering said at least one constriction zone (Z1, Z2; Z1 ', Z2') with a dielectric insulation layer ( CID), and - a step of positioning a first (G1; G1 ') and a second (G2; G2') metal grids so that at least a portion of said first grid (G1; G1 ') is positioned with respect to said at least one constriction zone (Z1, Z2; Z1 ', Z2') to have a cham p when said at least one conductive channel (CC; CC1, CC2) is traversed by a current. 11. Procédé de fabrication selon la revendication 10, caractérisé en ce que ledit au moins un canal conducteur (CC; CC1, CC2) est obtenu par gravure d'un substrat constitué d'un film de silicium sur isolant.11. Manufacturing method according to claim 10, characterized in that said at least one conductive channel (CC; CC1, CC2) is obtained by etching a substrate consisting of a silicon on insulator film. 12. Procédé de fabrication selon la revendication 10 ou 11, caractérisé en ce que, lors de l'étape de gravure, ledit au moins un canal conducteur (CC ; CC1, CC2) est gravé de manière à ce que ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') s'étend dans une direction sensiblement transverse au passage du courant dans ledit au moins un canal conducteur (CC; CC1, CC2) lorsque qu'un courant traverse ledit canal conducteur (CC ; CC1, CC2).12. Manufacturing method according to claim 10 or 11, characterized in that, during the etching step, said at least one conductive channel (CC; CC1, CC2) is etched so that said at least one zone constriction (Z1, Z2; Z1 ', Z2') extends in a direction substantially transverse to the flow of current in said at least one conductive channel (CC; CC1, CC2) when a current flows through said conductive channel (CC; CC1, CC2). 13. Procédé de fabrication selon l'une quelconque des revendications 10 à 12, caractérisé en ce que, lors de l'étape de gravure, ledit au moins un canal conducteur (CC ; CC1, CC2) est gravé de manière à ce que ladite au moins une zone de constriction (Z1, Z2; Z1', Z2') présente une épaisseur sensiblement égale ou inférieure à 5 nanomètres.13. Manufacturing method according to any one of claims 10 to 12, characterized in that, during the etching step, said at least one conductive channel (CC; CC1, CC2) is etched so that said at least one constriction zone (Z1, Z2, Z1 ', Z2') has a thickness substantially equal to or less than 5 nanometers. 14. Procédé de fabrication selon l'une quelconque des revendications 10 à 13, caractérisé en ce que, lors de l'étape de gravure, ledit au moins un canal conducteur (CC ; CC1, CC2) est gravé de manière à ce que ladite au moins une zone de constriction (Z1, Z2 ; Z1', Z2') présente une largeur égale ou inférieure à 50 nanomètres.14. Manufacturing method according to any one of claims 10 to 13, characterized in that, during the etching step, said at least one conductive channel (CC; CC1, CC2) is etched so that said at least one constriction zone (Z1, Z2, Z1 ', Z2') has a width equal to or less than 50 nanometers. 15. Procédé de fabrication selon l'une quelconque des revendications 10 à 14, caractérisé en ce que, préalablement à l'étape de gravure, ledit au moins un canal conducteur (CC ; CC1, CC2) est dopé à environ 1019 atomes/cm', de préférence des atomes d'arsenic ou d'atomes de bore.15. Manufacturing method according to any one of claims 10 to 14, characterized in that, prior to the etching step, said at least one conductive channel (CC; CC1, CC2) is doped to about 1019 atoms / cm. preferably arsenic or boron atoms.
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