FR2935569A1

FR2935569A1 - Precision time protocol packet receiving device for packet switching communication network, has sampling unit to deliver gap obtained by sampling of another gap's value for period, where period's value is lower than another period's value

Info

Publication number: FR2935569A1
Application number: FR0950623A
Authority: FR
Inventors: Serge Defrance; Thierry Tapie; Valerie Allie
Original assignee: Thomson Licensing SAS
Priority date: 2009-01-30
Filing date: 2009-01-30
Publication date: 2010-03-05

Abstract

The device (REC) has an extraction unit (EXT) for extracting information (Date-ns, Date-s) from a received packet. A phase locking loop (PLL) comprises a sampling unit (RSMP) that samples a gap (ERR) among the information and local information (Date- Loc-ns, Date-Loc-s), and delivers a gap (ERR1). The latter gap is obtained by sampling of current value of the former gap along a local sampling clock (CLK1) for a period, where a reception marking signal (CLK2) and the sampling clock are asynchronous, and a value of the period is lower than a value of another period.

Description

DISPOSITIF DE RECEPTION RECEVANT DES SIGNAUX DE MARQUAGE TEMPOREL VEHICULES DANS DES PAQUETS Domaine de l'invention La présente invention se rapporte au domaine du transport de signaux de marquage temporel sur un réseau de communication à commutation par paquets, par exemple de type IP (acronyme de l'expression anglaise Internet Protocol ), que le réseau soit filaire (par exemple Ethernet (IEEE802.3)) ou non filaire, (par exemple IEEE 802.16 D- 2004). La présente invention concerne plus particulièrement les dispositifs de réception d'informations horaires compatibles avec le protocole PTP (accronyme de l'expression anglaise Precision Time Protocol ) du standard IEEE1588, pour produire une horloge d'échantillonnage CLKech. Etat de la technique La norme IEEE 1588 définit un standard suivant lequel une information de marquage temporel, on parlera aussi de date, est véhiculée sur un réseau à commutation par paquets. Cette norme prescrit un format de données mais ne décrit pas la manière d'implémenter le système de récupération de rythme. On connaît des applications reposant sur la disponibilité simultanée d'une telle information de marquage temporel : c'est par exemple le cas pour les systèmes de synchronisation vidéo capable de s'affranchir de la gigue (phénomène nommé jitter en anglais) qui sont décrits dans la demande internationale PCT FR2007/050918. Ces systèmes agissent sur des signaux numériques dits de compteur (ou PCR qui est l'acronyme de l'expression anglo-saxonne Program Clock Reference ), qui sont représentatifs de signaux d'horloge de référence. Ces signaux numériques, très précis, sont fournis à des caméras au travers un réseau afin qu'elles puissent localement reconstruire des signaux d'horloge en phase avec l'horloge de référence. La création du signal numérique transporté sur le réseau et la reconstruction des signaux d'horloge sont réalisées en se fondant sur une horloge d'échantillonnage CLKech commune au dispositif d'émission et aux dispositifs de réception. En particulier cette horloge CLKech doit être identique pour le dispositif d'émission et tous les dispositifs de réception. La figure 1 représente une architecture d'un tel système où une première station S1 est maître et une deuxième station S2 est esclave. On veut générer sur la station S2 une base de temps TimeRef3 qui est parfaitement synchrone d'une base de temps TimeRef2 générée sur la station S1. Comme cela est décrit dans la demande internationale PCT FR2007/050918, une rampe de comptage CSE (non représentée) est générée par le dispositif d'émission Genlock Master. Cette rampe de comptage CSE est échantillonnée à des instants précis définis par l'horloge d'échantillonnage CLKech. Les signaux résultant de ces échantillonnages, les signaux PCR, sont véhiculés jusqu'à la station S2 dans des paquets de synchronisation émis par S1. Les paquets de synchronisation reçus par la station S2 sont employés pour reconstituer une rampe de comptage CSR synchrone de la rampe de comptage CSE de la station S1. Cela est possible en particulier grâce à l'horloge d'échantillonnage CLKech qui est disponible simultanément sur les stations S1 et S2. En effet, sur la station S1 et sur la station S2, un dispositif de réception REC, par exemple un équipement esclave IEEE 1588 ou IEEE1588 Slave , produit l'horloge d'échantillonnage CLKech à partir de marqueurs temporels transmis au travers de paquets, par exemples des paquets PTP. Ces paquets PTP sont émis sur le réseau par un dispositif d'émission EMM par exemple un équipement maitre IEEE1588 ou 1588 Master apte à émettre de tels paquets, par exemple suivant le protocole PTP. FIELD OF THE INVENTION The present invention relates to the field of the transport of time marking signals on a packet-switched communication network, for example of IP type (acronym for the English expression Internet Protocol), whether the network is wired (eg Ethernet (IEEE802.3)) or non-wired (eg IEEE 802.16 D-2004). The present invention more particularly relates to time-compatible information reception devices compatible with the PTP (Acronym for the Precision Time Protocol) protocol of the IEEE1588 standard, to produce a CLKech sampling clock. STATE OF THE ART The IEEE 1588 standard defines a standard according to which time stamping information, also referred to as a date, is conveyed over a packet-switched network. This standard prescribes a data format but does not describe how to implement the rate recovery system. Applications are known based on the simultaneous availability of such time marking information: this is for example the case for video synchronization systems capable of avoiding jitter (a phenomenon called jitter in English) which are described in FIG. PCT International Application FR2007 / 050918. These systems act on so-called digital counter signals (or PCR which is the acronym for the English expression Program Clock Reference), which are representative of reference clock signals. These very precise digital signals are supplied to cameras through a network so that they can locally reconstruct clock signals in phase with the reference clock. The creation of the digital signal carried on the network and the reconstruction of the clock signals are carried out on the basis of a sampling clock CLKech common to the transmission device and to the receiving devices. In particular, this CLKech clock must be identical for the transmission device and all the reception devices. FIG. 1 represents an architecture of such a system where a first station S1 is master and a second station S2 is a slave. It is desired to generate on the station S2 a time base TimeRef3 which is perfectly synchronous with a time base TimeRef2 generated on the station S1. As described in PCT International Application FR2007 / 050918, a counting ramp CSE (not shown) is generated by the Genlock Master transmission device. This counting ramp CSE is sampled at precise times defined by the sampling clock CLKech. The signals resulting from these samplings, the PCR signals, are conveyed to the station S2 in synchronization packets transmitted by S1. The synchronization packets received by the station S2 are used to reconstitute a synchronous counting ramp CSR of the counting ramp CSE of the station S1. This is possible in particular thanks to the CLKech sampling clock which is available simultaneously on the S1 and S2 stations. Indeed, on the station S1 and on the station S2, a reception device REC, for example an IEEE 1588 or IEEE1588 Slave slave device, produces the sampling clock CLKech from time markers transmitted through packets, by examples of PTP packets. These PTP packets are transmitted on the network by an EMM transmission device, for example an IEEE1588 or Master master equipment capable of transmitting such packets, for example according to the PTP protocol.

La figure 2 représente un exemple d'architecture d'un dispositif REC suivant l'art antérieur, apte à recevoir des paquets porteurs de marqueurs temporels et à délivrer, en retour, une horloge d'échantillonnage CLKech. Un premier module EXT du dispositif de réception REC est apte à extraire les marqueurs temporels des paquets PTP reçus. Ces marqueurs temporels prennent la forme d'un couple de valeurs Dates, Date_ns représentatives par exemple respectivement d'un nombre de seconde et d'un nombre de nanosecondes. Le couple de valeurs Dates, Date_ns est délivré à une période T, par exemple égale à une seconde. Le premier module EXT délivre également un signal CLK2 indiquant les instants d'arrivée des paquets PTP entre la couche physique et la couche MAC. Un deuxième module PLL du dispositif de réception REC est une boucle à verrouillage de phase (aussi désignée par l'acronyme PLL de l'expression anglo-saxonne Phase Locked Loop ). La boucle PLL comporte un comparateur CMP qui réalise une comparaison 35 des marqueurs temporels Dates, Date_ns extraits par le module EXT et des marqueurs temporels locaux Date_Loc_s, Date_Loc_ns, c'est-à-dire à des marqueurs temporels qui sont générés au niveau de la boucle PLL. Cette comparaison produit un écart ERR entre les marqueurs temporels Dates, Date_ns et les marqueurs temporels locaux Date_Loc_s, Date_Loc_ns qui s'exprime par exemple sous forme d'un nombre de nanosecondes séparant les marqueurs temporels reçus et les marqueurs temporels locaux. La boucle PLL comporte également un ensemble GEN réunissant : - un correcteur COR comportant un accumulateur qui corrige l'écart ERR et produit un écart corrigé ERC ; un signal DE1 délivré par le module EXT informe le 10 correcteur COR de la disponibilité d'un écart ERR. - un oscillateur numérique paramétrable VCO qui est alimenté par l'écart corrigé ERC et délivre un signal d'horloge reconstituée CLK_out de fréquence Fout déterminée à partir de l'écart corrigé ERC. Un signal DE2 délivré par le correcteur COR informe l'oscillateur numérique paramétrable VCO de la disponibilité d'un 15 échantillon de l'écart corrigé ERC ; - un compteur CPT qui comporte deux registres couplés (SEC, NSEC). Par exemple, le compteur NSEC est représentatif d'un nombre de nanosecondes et le registre SEC est représentatif d'un nombre de secondes. NSEC et SEC sont par exemple des registres binaires de capacité totale 10 bits. A chaque période de 20 l'horloge reconstituée CLK_out le registre NSEC est incrémenté d'une valeur qui est liée à une période idéale de l'horloge reconstituée. Par exemple, si la fréquence idéale Fout vaut 62,5 MHz, l'incrément correspond à la valeur 1 E9/62,5E6 = 16. A chaque fois que la valeur du registre NSEC atteint la valeur 1111111111 son contenu est réinitialisé, c'est-à-dire que la valeur du compteur NSEC suivant 25 1111111111 vaut 0000000000 et le contenu du registre SEC est incrémenté d'une unité. On produit ainsi un signal horaire continu Date_Loc correspondant à une évolution temporelle du contenu des registres SEC et NSEC: La résolution temporelle du signal horaire Date_Loc est celle du registre NSEC, c'est-à-dire dans l'exemple considéré 16 nanosecondes. 30 - un dispositif de tenue de valeur LATCH déclenche un échantillonnage suivi d'une mémorisation de la valeur des registres SEC, et NSEC. L'échantillonnage est déclenché à des instants correspondant à l'arrivée des paquets PTP entre la couche physique et la couche MAC qui sont identifiés par le signal CLK2. Le résultat de l'échantillonnage est un marqueur temporel local Date_Loc_s, Date_Loc_ns appelé 35 aussi informations locale. FIG. 2 represents an exemplary architecture of a REC device according to the prior art, able to receive time marker-bearing packets and to deliver, in return, a CLKech sampling clock. A first EXT module of the reception device REC is able to extract the time markers of the received PTP packets. These time markers take the form of a pair of date, date_ns representative values for example respectively of a number of seconds and a number of nanoseconds. The pair of values Dates, Date_ns is delivered at a period T, for example equal to one second. The first module EXT also delivers a signal CLK2 indicating the arrival times of the PTP packets between the physical layer and the MAC layer. A second PLL module REC receiving device is a phase locked loop (also known by the acronym PLL of the English expression Phase Locked Loop). The PLL loop comprises a comparator CMP which compares the time stamps Dates, Date_ns extracted by the module EXT and local time markers Date_Loc_s, Date_Loc_ns, that is to say to time markers which are generated at the level of the PLL loop. This comparison produces an ERR difference between the date markers Dates, Date_ns and the local time markers Date_Loc_s, Date_Loc_ns which is expressed for example in the form of a number of nanoseconds separating the temporal markers received and the local time markers. The PLL loop also comprises a set GEN comprising: a corrector COR comprising an accumulator which corrects the ERR deviation and produces a corrected deviation ERC; a signal DE1 delivered by the module EXT informs the corrector COR of the availability of an error ERR. a parameterizable digital oscillator VCO which is powered by the corrected deviation ERC and delivers a reconstituted clock signal CLK_out of frequency Fout determined from the corrected deviation ERC. A signal DE2 delivered by the corrector COR informs the parameterizable digital oscillator VCO of the availability of a sample of the corrected deviation ERC; - a CPT counter which has two coupled registers (SEC, NSEC). For example, the NSEC counter is representative of a number of nanoseconds and the SEC register is representative of a number of seconds. NSEC and SEC are, for example, binary registers with a total capacity of 10 bits. At each period of the reconstituted clock CLK_out the NSEC is incremented by a value which is related to an ideal period of the reconstructed clock. For example, if the ideal frequency Fout is 62.5 MHz, the increment corresponds to the value 1 E9 / 62.5E6 = 16. Whenever the value of the register NSEC reaches the value 1111111111 its contents are reset, it that is, the value of the next NSEC counter 1111111111 is 0000000000 and the contents of the SEC register are incremented by one. A continuous time signal is thus produced with the Date_Loc corresponding to a temporal evolution of the content of the SEC and NSEC registers: The temporal resolution of the Time_Loc time signal is that of the NSEC register, that is to say in the example considered 16 nanoseconds. A LATCH value-keeping device triggers a sampling followed by a storage of the value of the SEC and NSEC registers. The sampling is triggered at times corresponding to the arrival of the PTP packets between the physical layer and the MAC layer which are identified by the signal CLK2. The result of the sampling is a local time stamp Date_Loc_s, Date_Loc_ns called 35 also local information.

L'ensemble GEN peut se modéliser par une fonction de transfert exprimée A.Tz sous la forme d'une transformée en Z : J(z) = où A est un nombre réel et 1-Z-1 T2 est la durée séparant l'arrivée de deux paquets consécutifs. La PLL requiert que la période T2 du signal CLK2 soit aussi régulière que possible. The set GEN can be modeled by a transfer function expressed A.Tz in the form of a transform in Z: J (z) = where A is a real number and 1-Z-1 T2 is the duration separating the arrival of two consecutive packets. The PLL requires that the T2 period of the CLK2 signal be as regular as possible.

Enfin, un troisième module SYNC GEN du dispositif de réception REC reçoit le signal horaire Date_Loc et produit une horloge d'échantillonnage CLKech. Par exemple, l'horloge d'échantillonnage CLKech est constituée d'impulsions créées à chaque fois que le registre NSEC est réinitialisé. L'horloge d'échantillonnage CLKech peut en particulier être employée pour déclencher l'échantillonnage réalisé dans les modules Genlock Master ou Genlock Slave décrits sur la figure 1. Un inconvénient des dispositifs de réception REC de l'art antérieur vient de la sensibilité de leur boucle PLL à une perte d'un paquet véhiculant les marqueurs temporels. Les paquets émis sur le réseau utilisent le protocole PTP, qui repose lui-même sur le protocole UDP ne garantissant pas une transmission sans retard ni perte. Lorsque, comme pour le dispositif REC décrit sur la figure 2, c'est l'arrivée des paquets PTP, par exemple à une période T2 égale à une seconde, qui cadence le fonctionnement de la boucle PLL, la perte d'un paquet PTP revient, de façon instantanée, à doubler la valeur de la période T2. Dans la fonction de transfert J(Z) de l'ensemble GEN de la PLL, une perte d'un paquet revient à remplacer la valeur de T2 par une valeur double, ce qui est source d'une légère instabilité. L'instabilité s'accentue en cas de perte de plusieurs paquets consécutifs : le fonctionnement de la boucle PLL peut être perturbé au point d'être rendue complètement instable. Une première solution pour pallier cet inconvénient consiste à utiliser, pour déclencher l'échantillonnage réalisé par le dispositif de tenue de valeur LATCH, une horloge d'échantillonnage CLK2 qui est indépendante de l'arrivée des paquets PTP. Cette horloge d'échantillonnage CLK2 aurait pour période la durée théorique idéale Ti séparant deux arrivées de paquets consécutifs. Toutefois, cette solution n'est pas satisfaisante car même sans perte de paquet, on assisterait alors à un glissement progressif entre l'horloge ayant permis de réaliser les marqueurs temporels et l'horloge CLK2. Ceci n'est pas admissible si l'on veut disposer d'horloge d'échantillonnage CLKech parfaitement synchrones sur plusieurs stations. Une autre solution consiste à persister à utiliser l'information de réception des paquets PTP comme période d'échantillonnage mais en tirant partie d'un système de déclenchement retardé. Ce système de déclenchement retardé est par exemple calé sur une durée T2+Delta où T2 est la durée idéale séparant l'arrivée de deux paquets consécutifs. Si à l'issue de la durée T2+Delta aucun nouveau paquet PTP est reçu, une impulsion simulant l'arrivée d'un paquet PTP est générée automatiquement en remplacement de l'évènement d'arrivée d'un paquet. Une difficulté posée par cette solution réside dans le choix de la valeur Delta qui doit être judicieusement choisie : pas trop grande pour ne pas induire un biais, pas trop petite pour éviter de déclencher trop fréquemment le système de déclenchement retardé. De plus, lors de la génération d'une impulsion d'horloge d'échantillonnage suivant une perte de paquet PTP, il faut également alimenter l'entrée de la boucle PLL par une donnée interpolée afin de limiter la divergence de la boucle PLL. Cette solution est donc complexe et délicate à mettre au point. Un des buts de la présente invention est de remédier à la sensibilité de la boucle PLL à la perte de paquet véhiculant les marqueurs temporel sans recourir à un système de déclenchement retardé. Finally, a third SYNC GEN module of the reception device REC receives the time signal Date_Loc and produces a sampling clock CLKech. For example, the sampling clock CLKech consists of pulses created each time the NSEC register is reset. The sampling clock CLKech can in particular be used to trigger the sampling carried out in the Genlock Master or Genlock Slave modules described in FIG. 1. A disadvantage of the reception devices REC of the prior art comes from the sensitivity of their PLL loop at a loss of a packet carrying time markers. Packets sent over the network use the PTP protocol, which is itself based on the UDP protocol that does not guarantee a transmission without delay or loss. When, as for the device REC described in FIG. 2, it is the arrival of the PTP packets, for example at a period T2 equal to one second, which clock the operation of the PLL loop, the loss of a PTP packet. instantly returns to double the value of period T2. In the transfer function J (Z) of the set GEN of the PLL, a loss of a packet amounts to replacing the value of T2 by a double value, which is a source of a slight instability. Instability increases with the loss of several consecutive packets: the operation of the PLL loop can be disturbed to the point of being made completely unstable. A first solution to overcome this drawback is to use, to trigger the sampling performed by the LATCH holding device, a sampling clock CLK2 which is independent of the arrival of PTP packets. This sampling clock CLK2 would have for period ideal ideal duration Ti separating two consecutive arrivals of packets. However, this solution is not satisfactory because even without packet loss, there would then be a progressive shift between the clock that made the time markers and the CLK2 clock. This is not acceptable if one wants to have CLKech sampling clock perfectly synchronous on several stations. Another solution is to persist in using the PTP packet reception information as a sampling period but taking advantage of a delayed trigger system. This delayed triggering system is for example set to a duration T2 + Delta where T2 is the ideal time separating the arrival of two consecutive packets. If at the end of the duration T2 + Delta no new PTP packet is received, a pulse simulating the arrival of a PTP packet is generated automatically in replacement of the arrival event of a packet. A difficulty posed by this solution lies in the choice of the Delta value which must be carefully chosen: not too big not to induce a bias, not too small to avoid triggering too often the delayed trigger system. In addition, when generating a sampling clock pulse following a PTP packet loss, it is also necessary to feed the input of the PLL loop with interpolated data in order to limit the divergence of the PLL loop. This solution is therefore complex and delicate to develop. One of the aims of the present invention is to overcome the sensitivity of the PLL loop to packet loss carrying time markers without resorting to a delayed triggering system.

Exposé de l'invention Le problème technique que la présente invention se propose de résoudre est d'utiliser l'information de réception des paquets PTP pour réduire la sensibilité des dispositifs de réception selon l'art antérieur à la perte des paquets PTP sans recourir à un système de déclenchement retardé complexe. DISCLOSURE OF THE INVENTION The technical problem that the present invention proposes to solve is to use the PTP packet reception information to reduce the sensitivity of the reception devices according to the prior art to the loss of PTP packets without resorting to a complex delayed triggering system.

A cet effet, la présente invention concerne un dispositif de réception REC apte à recevoir des paquets émis sur un réseau de communication par paquets, ledit paquet contenant des informations Dates, Date_ns, ledit dispositif comportant des moyens (EXT) pour extraire les informations Dates, Date_ns du paquet reçu et une boucle à verrouillage de phase PLL délivrant une horloge reconstituée CLK_out cadençant un compteur CPT comportant deux registres SEC, NSEC et des informations locales Date_loc_s, Date_Loc_ns résultant d'un échantillonnage de valeurs des deux registres SEC, NSEC, ledit échantillonnage étant déclenché par un signal CLK2 marquant une réception par le dispositif du paquet contenant informations Dates, Date_ns, ladite boucle PLL recevant un écart corrigé ERC délivré par un correcteur COR. Selon l'invention la boucle à verrouillage de phase PLL comporte des moyens d'échantillonnage RSMP d'un écart ERR entre lesdites informations Dates, Date_ns et lesdites informations (Date s, Date_ns) qui délivrent un écart ERR1 alimentant le correcteur COR, et en ce que ledit écart ERR1 est obtenus à partir d'un échantillonnage d'une valeur courante de l'écart ERR suivant une horloge d'échantillonnage locale CLK1 de période Ti, où le signal CLK2 et l'horloge d'échantillonnage locale CLK1 sont asynchrones et où la valeur de la période Ti est inférieure à la valeur de la période T2. For this purpose, the present invention relates to a reception device REC adapted to receive packets transmitted on a packet communication network, said packet containing information Dates, Date_ns, said device comprising means (EXT) for extracting the information Dates, Date_ns of the received packet and a PLL phase locked loop delivering a reconstituted clock CLK_out clocking a CPT counter having two SEC, NSEC registers and local information Date_loc_s, Date_Loc_ns resulting from a sampling of values of the two registers SEC, NSEC, said sampling being triggered by a signal CLK2 marking a receipt by the device of the packet containing information Dates, Date_ns, said PLL loop receiving a corrected deviation ERC issued by a corrector COR. According to the invention, the phase-locked loop PLL comprises means RSMP sampling an error ERR between said information Dates, Date_ns and said information (Date s, Date_ns) which issue an error ERR1 supplying the corrector COR, and this said difference ERR1 is obtained from a sampling of a current value of the ERR deviation according to a local sampling clock CLK1 of period Ti, where the signal CLK2 and the local sampling clock CLK1 are asynchronous and where the value of the period Ti is less than the value of the period T2.

Un avantage de l'invention réside dans la capacité qu'elle offre de rendre la boucle PLL moins sensible aux pertes de paquets PTP. Avantageusement, le dispositif de réception comporte un moyen pour produire une horloge CLKech à partir d'une évolution temporelle du contenu des deux registres SEC, NSEC. An advantage of the invention lies in the ability it offers to make the PLL loop less sensitive to PTP packet loss. Advantageously, the receiving device comprises means for producing a clock CLKech from a temporal evolution of the contents of the two registers SEC, NSEC.

Avantageusement, l'horloge reconstituée CLK_out de fréquence Fout est délivrée par un oscillateur numérique paramétrable VCO recevant l'écart corrigé ERC et en ce que la fréquence Fout a une valeur qui est évaluée en fonction de l'écart corrigé ERC. Avantageusement, les informations Dates, Date_Loc_s correspondent à des 15 nombres de secondes et les informations Date_ns, Date_Loc_ns correspondent à des nombres de nanosecondes. Avantageusement, les informations Dates, Date_ns, Date_Loc_s, Date_ Loc_ns ont un format compatible avec le protocole Precision Time Protocol (PTP) du standard IEEE 1588. 20 Brève description des dessins On comprendra mieux l'invention à l'aide de la description, faite ci-après à titre purement explicatif, d'un mode de réalisation de l'invention, en référence aux figures annexées: - la Figure 1, déjà décrite, représente un exemple d'utilisation d'un dispositif de 25 réception selon l'invention dans un système de transmission d'une information Genlock entre deux équipements reliés par un réseau IP/Ethernet ; - la Figure 2, déjà décrite, représente une architecture d'un dispositif de réception selon l'art antérieur ; - la Figure 3 représente une architecture d'un dispositif de réception selon 30 l'invention. Description détaillée des modes de réalisation de l'invention La figure 3 représente une architecture d'une boucle à verrouillage de phase PLL employée dans un dispositif de réception REC selon l'invention. Advantageously, the reconstituted clock CLK_out of frequency Fout is delivered by a parameterizable digital oscillator VCO receiving the corrected deviation ERC and in that the frequency Fout has a value which is evaluated according to the corrected deviation ERC. Advantageously, the information Dates, Date_Loc_s correspond to numbers of seconds and the information Date_ns, Date_Loc_ns correspond to numbers of nanoseconds. Advantageously, the date, date_ns, date_loc_s, date_loc_ns information have a format compatible with the Precision Time Protocol (PTP) of the IEEE 1588 standard. Brief description of the drawings The invention will be better understood by means of the description, made Hereinafter, for purely explanatory purposes, an embodiment of the invention, with reference to the appended figures: FIG. 1, already described, represents an example of use of a reception device according to the invention in a system for transmitting Genlock information between two devices connected by an IP / Ethernet network; FIG. 2, already described, represents an architecture of a reception device according to the prior art; - Figure 3 shows an architecture of a receiving device according to the invention. DETAILED DESCRIPTION OF THE EMBODIMENTS OF THE INVENTION FIG. 3 represents an architecture of a PLL phase-locked loop employed in a REC receiving device according to the invention.

Comme représentée sur la figure 3, la boucle à verrouillage de phase PLL comporte des moyens d'échantillonnage RSMP, interposés entre le comparateur CMP et le correcteur COR. Les moyens d'échantillonnage RSMP reçoivent donc un écart ERR entre l'information reçue Dates, Date_ns et une information locale Date_loc_s, Date_Loc_ns. Les moyens d'échantillonnage RSMP produisent des échantillons ERR1 de l'écart ERR à une cadence donnée par une horloge d'échantillonnage locale CLK1 de période Ti qui a pour caractéristique d'être non corrélée avec le signal CLK2, avec T1 <T2. As represented in FIG. 3, the phase-locked loop PLL comprises RSMP sampling means interposed between the comparator CMP and the corrector COR. The RSMP sampling means therefore receive an ERR difference between the information received Dates, Date_ns and local information Date_loc_s, Date_Loc_ns. The RSMP sampling means produce ERR1 samples of the ERR deviation at a rate given by a local sampling clock CLK1 of period Ti which has the characteristic of being uncorrelated with the signal CLK2, with T1 <T2.

Un signal DE10 délivré par le module EXT informe les moyens d'échantillonnage RSMP de la disponibilité d'un écart ERR. Les échantillons de l'écart ERR1 sont donc délivrés à une période Ti sans rapport avec la période T2 du signal CLK2. Un signal DE11 délivré par les moyens d'échantillonnage RSMP informe le 15 correcteur COR de la disponibilité d'un nouvel écart ERR1. Par rapport au correcteur COR de la figure 2, le correcteur de la figure 3 est adapté pour travailler à une période Ti. COR corrige les échantillons de l'écart ERR1 de la même manière que le correcteur COR du dispositif de l'art antérieur corrige l'écart ERR, il délivre donc un écart corrigé ERC à l'oscillateur numérique 20 paramétrable VCO à un rythme qui est asynchrone du signal CLK2. Un signal DE12 délivré par le correcteur COR informe l'oscillateur numérique paramétrable VCO de la disponibilité d'un nouvel échantillon de l'écart corrigé ERC. A son tour, l'oscillateur numérique paramétrable VCO prend en compte le nouvel échantillon de l'écart corrigé ERC et délivre un signal d'horloge reconstituée 25 CLK_out dont la période Fout est fonction de la valeur de l'écart ERC. Le signal d'horloge reconstituée CLK_out alimente le compteur CPT et le fonctionnement de la boucle PLL est identique à celui de la boucle des dispositifs de réception selon l'art antérieur. Considérons un exemple d'horloge d'échantillonnage locale CLK1 pour 30 laquelle Tl est égale à T2/32. Les parquets PTP arrivent à intervalles régulier au dispositif de réception, la boucle PLL envoie à 32 reprises un échantillons ERR1 identique à l'écart ERR, puis suite à l'arrivée d'une nouvelle information (Date s, Date_ns) à 32 reprises un échantillon ERR1 identique du signal d'erreur ERR suivant Avantageusement, la période Ti est égale à T2/n où n est un nombre entier supérieur ou égal à 32. L'invention est décrite dans ce qui précède à titre d'exemple. Il est entendu que l'homme du métier est à même de réaliser différentes variantes de l'invention 5 sans pour autant sortir du cadre du brevet. A signal DE10 delivered by the module EXT informs the RSMP sampling means of the availability of an ERR deviation. The samples of the ERR1 gap are thus delivered at a period Ti unrelated to the period T2 of the signal CLK2. A signal DE11 delivered by the sampling means RSMP informs the corrector COR of the availability of a new deviation ERR1. With respect to COR corrector of Figure 2, the corrector of Figure 3 is adapted to work at a period Ti. COR corrects the samples of the ERR1 difference in the same way that the corrector COR of the device of the prior art corrects the ERR deviation, it therefore delivers a corrected deviation ERC to the VCO 20 programmable oscillator at a rate that is asynchronous signal CLK2. A signal DE12 delivered by the corrector COR informs the parameterizable digital oscillator VCO of the availability of a new sample of the corrected deviation ERC. In turn, the parameterizable digital oscillator VCO takes into account the new sample of the corrected deviation ERC and delivers a reconstituted clock signal CLK_out whose period Fout is a function of the value of the difference ERC. The reconstituted clock signal CLK_out supplies the counter CPT and the operation of the PLL loop is identical to that of the loop of the reception devices according to the prior art. Consider an example of a local sampling clock CLK1 for which T1 is equal to T2 / 32. The PTP floors arrive at regular intervals to the receiving device, the PLL loop sends 32 times an ERR1 sample identical to the ERR, and then after the arrival of new information (Date s, Date_ns) 32 times a ERR1 sample identical to the ERR error signal following Advantageously, the period Ti is equal to T2 / n where n is an integer greater than or equal to 32. The invention is described in the foregoing by way of example. It is understood that the skilled person is able to realize different variants of the invention 5 without departing from the scope of the patent.

Claims

REVENDICATIONS1. Receiving device adapted to receive packets transmitted on a packet communication network, said packet containing information (Date_s, Date_ns), said device comprising means (EXT) for extracting the information (Date_s, Date_ns) of the received packet and a phase-locked loop (PLL) delivering a reconstituted clock (CLK_out) clocking a counter (CPT) comprising two registers (SEC, NSEC) and local information (Local_Loc_s, Local_Loc_date) resulting from a sampling of values of the two registers (SEC , NSEC), said sampling being triggered by a signal (CLK2) signaling a reception by the device of the packet containing information (Date_s, Date_ns), said loop (PLL) receiving a corrected difference (ERC) delivered by a corrector (COR), characterized in that the phase-locked loop (PLL) comprises means for sampling (RSMP) a difference (ERR) between said information (Date_s, Date_ns) and said info local reports (Date_loc_s, Date_ lac_ns) which deliver a difference (ERR1) supplying the corrector (COR), and in that said difference (ERR1) is obtained from a sampling of a current value of the deviation (ERR) ) according to a local sampling clock (CLK1) of period Ti, where the signal (CLK2) and the local sampling clock (CLK1) are asynchronous and the value of the period (Ti) is less than the value of the period (T2).

2. Device according to claim 1, characterized in that it comprises means (SYNC GEN) for producing a clock (CLKech) from a temporal evolution of the contents of the two registers (SEC, NSEC).

3. Device according to one of claims 1 or 2, the phase-locked loop (PLL) comprising a further corrector COR receiving the gap (ERR1) and delivering a corrected deviation (ERC), characterized in that the frequency reconstructed clock (CLK_out) (F_out) is delivered by a parameterizable digital oscillator (VCO) receiving the corrected difference (ERC) and in that the frequency (F_out) has a value which is evaluated according to the corrected difference (ERC).

4. Device according to one of claims 2 or 3, characterized in that the information (Date_s, Date_Loc_s) correspond to numbers of seconds and information (Date_ns, Date_Loc_ns) correspond to numbers of nanoseconds.

5. Device according to claim 4, characterized in that the information (Date_s, Date_ns, Date_Loc_s Loc_ns Date_) have a format compatible with the protocol Precision Time Protocol (PTP) IEEE standard 1588.

6. Device according to one of claims 1 to 5 characterized in that the period Ti is equal to T21n where n is an integer greater than or equal to 32.10