FR2886084A1 - Dispositif de reproduction de donnees en temps reel, notamment de donnees audionumeriques - Google Patents
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Abstract
L'invention concerne un dispositif de reproduction de données numériques en temps réel (5), notamment pour la reproduction de données audionumériques, recevant un flux de données numériques (Dr) échantillonnées à une fréquence d'échantillonnage d'entrée. Il comprend des circuits d'horloge locale (52) générant des signaux d'horloge locaux (HL) cadencés à une deuxième fréquence et un convertisseur de fréquence d'échantillonnage (51) recevant, sur des première et deuxième entrées, les signaux d'horloge d'entrée (Hre) et locaux (HL), et, sur une troisième entrée, le contenu des données numériques reçues (D'r). Le convertisseur de fréquence d'échantillonnage (51) délivre sur sa sortie des données numériques (S2) échantillonnées à une fréquence déterminée par un rapport de conversion proportionnel au rapport existant entre les première et seconde fréquences, de manière à convertir lesdites données numériques reçues (Dr) à une fréquence d'échantillonnage synchrone avec la fréquence de l'horloge locale (52).Il s'applique à la réalisation de noeuds de reproduction temps réel (5) de réseaux de transport de données numérique en mode asynchrone.
Description
L'invention concerne un dispositif de reproduction de données en temps réel.
Elle concerne plus particulièrement un dispositif de reproduction de données audionumériques en temps réel impliquant une conversion numérique-analogique.
Elle s'applique plus particulièrement à la réalisation de circuits distribués sur un réseau de transmission asynchrone de données, circuits que l'on dénommera ci-après "noeuds de réseau".
Dans le cadre de l'invention, le terme "reproduction de données" doit être compris dans son sens le plus général. En particulier, il peut s'agir d'un organe de reproduction sonore, tel qu'un haut-parleur réseau, ou d'un organe de reproduction d'images ou d'entités similaires, par exemple un organe de visualisation présentant un film ou une séquence vidéo, ou encore un terminal de jeu.
De même, de nombreux types de réseaux sont englobés dans la définition : " réseaux de transmission de données asynchrones". Il peut s'agir, à titre d'exemples non exhaustifs, de réseaux de types au standard "Ethernet", de réseaux dits "ATM" (pour "Asynchronous Transfer Mode" ou "Mode de transfert asynchrone"), de réseaux de communications par paquets, etc.
Si on considère l'architecture générale d'un tel réseau, on peut distinguer deux catégories de noeuds distribués sur ces réseaux : ceux nécessitant une "composante temps réel" pour leur fonctionnement et ceux qui ne la nécessitent pas. Typiquement, les organes rappelés ci-dessus (hautparleur réseau, afficheur ou terminal de jeu) font partie de la première catégorie. En effet, lorsque le contenu transporté par le réseau, c'est-à-dire celui des données numériques transmises, doit être restitué pour être perçu par un humain, ce contenu doit être rendu en temps réel, une information sonore ou visuelle par exemple. Par contre, en interne, le réseau peut fonctionner de façon entièrement asynchrone : les données numériques sont transportées par paquets d'un n u̇d à un autre sans référence à une base de temps réelle.
Dans l'état de l'Art Connu, pour obtenir une reproduction des données en temps réel, généralement on met en u̇vre des circuits synchronisés sur des signaux d'horloge présents dans le réseau de communication. Ceci est habituellement obtenu par l'intermédiaire d'un oscillateur du type connu sous le sigle anglo-saxon "PLL" (pour "Phase Locked Loop" ou "Boucle à verrouillage de Phase verrouillée"). On génère alors des signaux d'horloge nécessaires à une opération temps réelle.
Ces procédés ne sont pas exempts d'inconvénients, en particulier les suivants : - la qualité des signaux d'horloges reconstruits par "PLL" est forcément dépendante de la qualité d'une horloge de référence. Si cette dernière est de mauvaise qualité, l'implémentation d'un oscillateur "PLL" de qualité suffisante pour l'application envisagée peut se traduire par un coût élevé ; le système n'est jamais capable de générer des signaux d'horloges pour des fréquences d'échantillonnage des signaux numériques non prévues lors de sa conception : en effet, un oscillateur "PLL" étant un circuit "matériel", il nécessite d'être modifié pour accepter des formats non prévus initialement, générant ainsi des coûts supplémentaires ;- la multiplicité des fréquences d'échantillonnage utilisées pour la reproduction en temps réel de donnée implique que l'oscillateur "PLL" soit capable de générer chacune de ces fréquences, et supporter une multiplicité de fréquences complique la conception de l'oscillateur "PLL" et, corrélativement, en augmente de nouveau le prix ; et - vu la multiplicité possible (et probablement croissante dans un futur proche) des fréquences d'échantillonnage utilisées, on doit s'attendre à ce que ces fréquences ne puissent être synchrones avec celle(s) générée(s) par l'horloge du système de traitement de données local (par exemple l'horloge de l'unité centrale ou "CPU" selon la dénomination anglo-saxonne) : en conséquence des phénomènes d'inter modulation des différentes horloges peuvent apparaître et compromettre la qualité du signal reproduit.
Pour fixer les idées, la figure 1 placée en fin de la présente description illustre schématiquement un exemple de configuration de "noeud temps réel" typique permettant la reproduction de données numérique dans un réseau asynchrone.
Le n u̇d est référencé 1 et comprend les circuits principaux suivants :
Une mémoire tampon d'entrée 10 reçoit en entrée les données numériques Dr transmises par un réseau asynchrone (non représenté). Il peut s'agir d'une mémoire de type dit "FIFO" (pour "First In First Out" ou "Premier Entré Premier Sorti").
Par tous moyens classiques bien connus (non représentés), des signaux d'horloge associés aux données Dr, également transmis par le réseau asynchrone, sont extraits de celles-ci. Les signaux d'horloge extraits Hre sont transmis à l'entrée d'un circuit 11, dit de "commande de PLL", dont la fonction est de générer, sur sa sortie, des signaux de configuration Sconf de l'oscillateur "PLL" 14 qui les reçoit sur une entrée de commande. La configuration de l'oscillateur "PLL" 14 est fonction des caractéristiques des signaux d'horloge extraits Hre.
Les signaux d'horloge HPLL générés localement par l'oscillateur "PLL" 14 sont transmis à une entrée d'horloge de la mémoire tampon, d'une part, et à celle d'un circuit dit "cadenceur de données" ou "lecteur de flux" 12 ("streaming" selon la terminologie anglo-saxonne couramment utilisée), d'autre part.
De ce fait, le signal Drsf délivré en sortie de la mémoire tampon 10 est en synchronisme avec le signal d'horloge local HPLL.
Le circuit 12 délivre sur sa sortie des données en temps réel Dtr à l'entrée d'un organe de reproduction de données 13, dont le type dépend de la nature des signaux à reproduire : haut-parleur pour des signaux sonores, écran de visualisation pour des images, des photos ou de la vidéo, convertisseur numérique-analogique, etc.
En résumé, on peut caractériser l'opération des systèmes de l'Art Connu, tel celui qui vient d'être décrit brièvement, par le fait que l'horloge est synchronisée sur les données ou le système lui-même sur ces données. En effet, en fonction de la fréquence d'échantillonnage des données, le système doit s'adapter en générant des signaux d'horloges correspondants.
A titre d'exemple non exhaustif, la figure 2 placée en fin de la présente description illustre schématiquement un exemple plus détaillé de configuration de dispositif pour la reproduction d'un signal audionumérique impliquant une conversion numérique-analogique des signaux reçus en entrée. Comme précédemment, il s'agit d'un circuit de l'Art Connu.
Le dispositif de traitement de données audionumérique, ici référencé 2, comprend les circuits ci-dessous :
Un oscillateur "PLL" 20 reçoit en entrée des signaux numériques Das générés par une source audio (non représentée), par exemple ceux transmis par un réseau asynchrone comme dans le cas de la figure 1. Ces signaux sont échantillonnés à une première fréquence f1.
L'oscillateur "PLL" régénère les signaux d'horloge de fréquence f1 véhiculés avec le flux de données d'entrée Das et transmet les signaux d'horloge régénérés HPLL à un système de traitement automatique de données à programme enregistré : unité centrale UC, microprocesseur, processeur de traitement de données numériques spécialisé de type dit "DSP" (pour "Digital Signal Processor", selon la terminologie anglo-saxonne couramment utilisée), microcontrôleur, etc. L'oscillateur "PLL" transmet également en sortie des signaux de données S extraits du flux entrant.
Le circuit de traitement de données 21 possède sa propre horloge de cadencement : circuits 24 délivrant des signaux d'horloge locaux HL, à une fréquence généralement beaucoup plus élevée que la fréquence d'échantillonnage f1. Le circuit de traitement de données 21 délivre des signaux de sortie S2 toujours échantillonnés à la fréquence d'horloge HPLL.
Ces signaux sont transmis, dans l'application considérée, à un circuit de conversion numérique-analogique 22. Celui-ci reçoit sur une entrée d'horloge les signaux HPLL, c'est-à-dire à la fréquence d'échantillonnage fi régénérée.
Le circuit de conversion numérique-analogique 22 génère sur sa sortie des signaux analogiques Sa transmis à l'entrée d'un étage de traitement de signaux analogiques 23, par exemple un amplificateur. Les signaux générés en sortie, Aas, représentent des signaux audio et sont transmis à un organe de reproduction 25, par exemple un haut-parleur.
Enfin, de façon habituelle, on prévoit un circuit d'alimentation électrique 26, commun à tous les circuits.
De façon très similaire à ce qui a été remarqué pour le circuit général de la figure 1, on peut également constater ce qui suit : - Il existe au moins deux "domaines" d'horloge dans l'architecture du dispositif de la figure 2 : les signaux d'horloge extraits à partir des données d'entrée et régénérés, et de ceux cadençant le circuit de traitement de données numériques.
Ces deux "domaines" d'horloge sont habituellement indépendants : par exemple, comme décrit en regard de la figure 2, il existe une horloge fixe séparée pour le cadencement du circuit de traitement de données numériques et une horloge dérivée des signaux régénérés qui cadencent les organes du chemin de signal audio. Typiquement, la fréquence d'échantillonnage des signaux audio peut être égale à 44,1 kHz et la fréquence des signaux de l'horloge locale peut être de 100 MHz. Les fréquences de ces deux séries de signaux d'horloge sont donc non seulement très différentes quant à leur valeurs respectives, mais en outre et surtout, il n'existe pas de corrélation simple entre ces signaux, ce qui pourrait permettre d'obtenir une éventuelle synchronisation.
L'oscillateur "PLL" doit être doté d'une haute précision afin d'être conforme aux contraintes de gigue, ou "jitter" selon la terminologie anglo-saxonne couramment utilisée, des signaux audionumériques.
- Les deux horloges séparées (horloge audio régénérée et horloge locale) interférent également par le circuit l'alimentation d'énergie électrique.
L'horloge audio régénérée se propage sur l'unité entière (jusqu'au circuit de conversion numérique analogique) et l'horloge du circuit de traitement de données numériques est centrale. Sauf si des précautions drastiques sont adoptées (isolement des circuits d'horloge, filtrage important, circuits d'alimentation séparés, etc.) ce qui augmente le prix de revient, ces interférences apparaissent dans l'étage de sortie analogique au travers de l'alimentation d'énergie électrique, ce qui a pour résultat la dégradation des performances audio.
- L'étage de sortie analogique se présente, en pratique, comme un compromis de conception puisqu'il doit accommoder différentes fréquences d'échantillonnage audio.
L'invention vise à pallier les inconvénients des dispositifs de l'Art Connu, et dont certains viennent d'être rappelés.
L'invention se fixe pour but un dispositif de reproduction de données en temps réel appliqué à des données d'entrée de fréquence d'échantillonnage déterminée, notamment pour des signaux audionumériques, et encore plus particulièrement pour des signaux impliquant une conversion numériqueanalogique en sortie.
Elle trouve une application préférée pour la réalisation de circuits distribués, dits noeuds, d'un réseau de transmission de données asynchrone, pour la reproduction de données en temps réel par ces noeuds.
On va considérer le cas le plus général d'un n u̇d temps réel de réseau asynchrone. L'invention tire un parti avantageux du fait que, pour réaliser un "n u̇d temps réel" dans un réseau asynchrone, les opérations en "temps réel" ne sont en réalité nécessaires, pour un humain, qu'au moment de la reproduction proprement dite des données. Dans tous autres cas, un traitement asynchrone des données est parfaitement approprié. De ce fait, on peut admettre sans perte de généralité que les données à reproduire dans un n u̇d temps réel concernent uniquement des données directement utilisables. En particulier, il n'y a pas d'opération de décompression à considérer, ce type d'opération pouvant être réalisé de manière asynchrone, l'humain ne percevant qu'imparfaitement des données compressées.
Selon une première caractéristique importante, le dispositif conforme à l'invention met en u̇vre un dispositif de conversion de fréquence d'échantillonnage de rapport prédéterminé, ci-après dénommé "SRC" (pour "Signal Rate Conversion" selon la terminologie anglo-saxonne couramment utilisée), dans un but de simplification de la description.
Une originalité de la solution apportée par l'invention est de procéder à l'inverse de la manière classique, c'est-à-dire des procédés mis en u̇vre dans les dispositifs de l'art connu, tel ceux décrits en regard des figures 1 et 2. En d'autres termes, au lieu d'adapter le système aux données, par génération d'horloges temps réel, un dispositif conforme à l'invention permet d'adapter en réalité les données au système, de la manière qui sera détaillée ci-après.
En effet, . un n u̇d d'un réseau de transmission de données asynchrone étant par nature un système numérique cadencé, il comporte forcément une horloge système locale.
Selon une caractéristique de l'invention, on prévoit un "SRC" pour synchroniser les données (par exemple leur contenu) à l'horloge locale du système, c'est-à-dire en pratique celle de cadencement du circuit de traitement de données, pour une reproduction temps réel. Ainsi, plutôt que d'utiliser, comme dans l'Art Connu, un oscillateur "PLL" pour générer des signaux d'horloge, un "SRC" est mis en oeuvre pour adapter des données reçues en entrée, de fréquence d'échantillonnage donnée, aux signaux de l'horloge locale du système ou générés par un circuit diviseur directement associé à cette horloge. De ce fait, tout le dispositif est entièrement synchrone. Il peut être réalisé entièrement dans le domaine numérique sans avoir recours à un oscillateur "PLL" et éviter les inconvénients qui sont liés à cet usage.De plus, si de nouvelles données sont transmises au dispositif, avec une fréquence d'échantillonnage différente des données précédemment reçues et traitées, une simple adaptation de rapport de conversion doit être calculée. Ce nouveau rapport de conversion de fréquence est transmis au "SRC" comme paramètre de configuration. Cette opération peut être réalisée quasiment en temps réel. Dans l'Art Connu, comme il a été indiqué, il est nécessaire d'envisager une nouvelle implémentation matérielle de l'oscillateur "PLL".
Dans le cadre de l'invention, différents procédés de "SRC" sont utilisables. De nombreux dispositifs et procédés ont été proposés dans l'Art Connu.
Fondamentalement, la tâche d'un convertisseur asynchrone de fréquence d'échantillonnage, ou "SRC", est de calculer des données de sortie, échantillonnées, à une fréquence d'échantillonnage de sortie, en fonction de données d'entrée, à une fréquence d'échantillonnage d'entrée, et d'un rapport de conversion entre ces deux fréquences d'échantillonnage, tous ces paramètres étant prédéterminés. En d'autres termes, la conversion de fréquence d'échantillonnage est réalisée en interpolant les données d'entrée pour générer des données de sortie à la fréquence d'échantillonnage de sortie. Le "SRC" est du type asynchrone si le rapport entre les deux fréquences d'échantillonnage ne peut pas être décrit comme un rapport de deux nombres entiers positifs.Dans la suite de la présente description, le terme "SRC" sera utilisé pour spécifier qu'il s'agit d'un convertisseur de fréquence d'échantillonnage du type asynchrone.
De nombreuses solutions ont été proposées dans l'Art Connu. A titre d'exemples non exhaustifs, on peut citer les "SRC" du marché typiques suivants :
les circuits intégrés implémentant un "SRC", modèles SRC4190, SRC4192 et SRC4193, vendus par TEXAS INSTRUMENTS, Inc. (marque déposée), basés sur la technologie décrite dans le brevet US 6 747 858 B1 (Terry L. Sculley et al.) ; - les circuits intégrés implémentant un "SRC", modèles AD1896 et AD1895, vendus par ANALOG DEVICES, Inc. (marque déposée), basés sur la technologie décrite dans le brevet US 6 141 671 B1 (Robert W. Adams et al) ; ou - les circuits intégrés implémentant un "SRC", modèles CS8420 et CS8421, vendus par CIRRUS LOGIC, Inc.(marque déposée), basés sur la technologie décrite dans le brevet US 6 208 671 B1 (John Paulos et al.).
Les "SRC" sont souvent caractérisés par leurs performances en termes dits de "THD+N" (selon l'abréviation anglo-saxonne couramment utilisé, pour "Total Harmonie Distorsion + Noise" ou "Distorsion Harmonique Totale + Bruit") et de "SNR" (selon l'abréviation anglo-saxonne couramment utilisé pour "Signal to Noise ratio" ou "rapport Signal sur Bruit"), et des rapports maximum et minimum possibles entre Fsout et Fsin. Les limitations associées à ces paramètres sont liées à l'algorithme utilisé pour obtenir la conversion de fréquence d'échantillonnage.
Bien que les solutions identiques ou pour le moins similaires à celles enseignées par ces brevets américains peuvent être mise en oeuvre dans le cadre de l'invention, on doit constater, en pratique, qu'elles ne sont pas exemptes d'inconvénients en relation avec les caractéristiques de performances rappelées ci-dessus. Aussi, dans un mode de réalisation préféré de l'invention, on recourt au procédé de "SRC" objet d'une demande de brevet français déposée ce jour au nom de la Demanderesse, et dont les caractéristiques principales seront rappelées ci-après en regard de la description de la figure 3 placée en fin de la présente description.
Le dispositif selon l'invention présente de nombreux avantages et notamment les suivants : - une plus grande souplesse, notamment si des évolutions sont à prévoir dans le futur ; - une qualité supérieure à coût égal, voire moindre, compte tenu de la nature synchrone de la conception ; et - un contrôle plus précis de la qualité de l'horloge puisqu'elle est générée localement et non reconstruite ou régénérée par un oscillateur "PLL".
L'invention a donc pour objet principal un dispositif de reproduction de données numériques en temps réel recevant un flux de données numériques échantillonnées à une première fréquence d'échantillonnage, comprenant des moyens pour extraire dudit flux des signaux d'horloge dits d'entrée, cadencés à ladite première fréquence, et les transmettre sur un premier chemin, et pour extraire le contenu desdites données numériques et le transmettre sur un second chemin, caractérisé en ce qu'il comprend des circuits d'horloge locale générant des signaux d'horloge locaux cadencés à une deuxième fréquence, un convertisseur de fréquence d'échantillonnage recevant, sur des première et deuxième entrées, lesdits signaux d'horloge d'entrée et locaux, respectivement, et, sur une troisième entrée, le contenu desdites données numériques reçues,en ce que ledit convertisseur de fréquence d'échantillonnage délivre sur sa sortie des données numériques échantillonnées à une fréquence d'échantillonnage déterminée par un rapport de conversion de fréquence d'échantillonnage proportionnel au rapport existant entre lesdites première et seconde fréquences, de manière à convertir lesdites données numériques reçues à une fréquence d'échantillonnage synchrone avec la fréquence de ladite horloge locale, et en ce qu'il comprend des circuits de sortie recevant lesdites données numériques converties de manière effectuer ladite reproduction de données en temps réel.
L'invention a encore pour objet l'application d'un tel dispositif à la réalisation d'un n u̇d de réseau de transport de données numériques en mode asynchrone.
L'invention va maintenant être décrite de façon plus détaillée en se référant aux dessins annexés, parmi lesquels : - la figure 1 illustre schématiquement, sous forme de blocs diagrammes, un exemple de réalisation d'un n u̇d d'un réseau de transmission de données numériques en mode asynchrone, pour la reproduction en temps réel de données, notamment audionumériques selon l'art connu ; - la figure 2 illustre schématiquement, sous forme d'un bloc diagramme, un dispositif de l'Art Connu pour la reproduction d'un signal audionumérique impliquant une conversion numériqueanalogique des signaux ; la figure 3 est une illustration schématique, sous forme d'un bloc diagramme, des étapes du procédé de conversion de fréquence d'échantillonnage mis en u̇vre dans un mode de réalisation préféré de l'invention ;la figure 4 illustre schématiquement, sous forme d'un bloc diagramme, un dispositif de reproduction en temps réel de signaux audionumériques selon un mode de réalisation préféré de l'invention ; et - la figure 5 illustre schématiquement, sous forme d'un bloc diagramme, l'architecture d'un n u̇d de réseau de reproduction de données temps réel réalisé à base du dispositif de l'invention.
Dans ce qui suit, pour fixer les idées et sans en limiter en quoi que ce soit la portée, on se placera ci-après dans le cadre de l'application préférée de l'invention, sauf mention contraire, c'est-à-dire dans le cas de la reproduction en temps réel d'un signal audionumérique.
Comme il a été précédemment indiqué, selon l'une des caractéristiques de l'invention, on met en u̇vre un "SRC" pour synchroniser la fréquence d'échantillonnage du signal audionumérique avec les signaux générés par une horloge locale, avantageusement à la fréquence des signaux de l'horloge de cadencement du circuit de traitement de données utilisé dans le dispositif, microprocesseur, "DSP" ou similaire. Il est aisé de concevoir une horloge locale de très grande précision en la pilotant par un quartz. Il est également possible d'abaisser la fréquence de ces signaux d'horloge, généralement très élevée, en mettant en oeuvre un diviseur de fréquence dont l'entrée est alimentée par les signaux d'horloge maîtres. Dans ce cas, la précision initiale est conservée.
Comme il a été indiqué également, la plupart des procédés de "SRC" de l'Art Connu sont a priori utilisables à cette fin. Cependant, dans un mode de réalisation préféré de l'invention, on recourt à un procédé de "SRC" objet de la demande de brevet français précitée qui présente de nombreux avantages sur les procédés couramment utilisés, notamment la possibilité, au moins théorique, d'obtenir un rapport de conversion de fréquence d'échantillonnage quasi illimité, que ce soit en sur ou sous-échantillonnage. En pratique, seule la technologie mise en oeuvre, ressource de calcul et quantité de mémoire disponible, apporte des limites au procédé.
Aussi, il et utile tout d'abord de rappeler brièvement les principales caractéristiques de ce procédé de "SRC".
On appelle Fsin la fréquence d'échantillonnage des signaux reçus en entrée du "SRC" et Fsout la fréquence d'échantillonnage des signaux de sortie. Dans le cadre des applications visées par l'invention, Fsout est synchronisée sur la fréquence de l'horloge locale ou sur un sous-multiple de cette fréquence.
Le procédé de conversion de fréquence d'échantillonnage utilisé préférentiellement se décline selon quatre caractéristiques rappelées cidessous :
1. Un filtre de limitation de bande passante à Fsout/2 disposé en entrée et agissant seulement lorsque Fsin > Fsout.
2. Un filtre de sur-échantillonnage élevant la fréquence d'échantillonnage du signal d'entrée par un facteur L, nombre entier, pour atteindre une fréquence d'échantillonnage égale à LxFsin ou LxFsin' (selon le rapport existant entre Fsin et Fsout), de telle sorte que l'opération d'interpolation qui suit n'engendre pas de distorsion significative.
3. Un étage d'interpolation recevant en entrée le signal de sortie du filtre de sur-échantillonnage précité et générant directement le signal de sortie échantillonné à la fréquence Fsout.
4. Un étage de configuration du filtre de limitation de bande passante disposé en entrée tel que : 4.1. si Fsin > Fsout Fsin/2 : (a) on utilise un prototype donné de Filtre à Réponse Impulsionnelle Finie, ou "FIR" la dénomination anglo-saxonne généralement utilisée, filtre caractérisé par sa réponse impulsionnelle ; (b) on utilise l'algorithme de conversion de fréquence d'échantillonnage proprement dit pour ré-échantillonner cette réponse impulsionnelle selon un rapport de fréquences d'échantillonnage de Fsratio = Fsin/Fsout, supérieur à l'unité, pour obtenir les coefficients d'un nouveau filtre "FIR" dont les caractéristiques fréquentielles sont identiques à celles du prototype, selon un rapport homothétique à Fsout/Fsin ; (c) on utilise ce nouveau filtre "FIR" comme filtre de limitation de bande passante à Fsout/2. 4.2.Si Fsin/2 > Fsout : (a) on détermine l'unique entier k tel que Fsin/2k > Fsout > Fsin/(2(k+1)) ; (b) on configure et active un filtre de sous-échantillonnage par un facteur 2k en entrée du dispositif "SRC" ; (c) on configure un filtre de limitation de bande passante de façon identique au point 4.1 ci-dessus, mais cette limitation étant appliquée à un signal d'entrée échantillonné à la fréquence Fsin' = Fsin/2k (c'est-à-dire à la sortie du filtre de sous-échantillonnage) ; (d) le filtre de limitation de bande passante est, dans ce cas, la combinaison du filtre de sous-échantillonnage et du filtre de limitation de bande passante. On dénote par Fsin' la fréquence de sortie de ce filtre, c'est-à-dire Fsin/2k. 4.3. Si Fsin :5 Fsout, le filtre de limitation de bande passante se limite au prototype de filtre "FIR" utilisé au point 4.2.
En particulier, on peut noter que la partie adaptive du filtre de limitation de bande passante ne doit admettre qu'une plage de variation réduite. En effet, selon une caractéristique importante du procédé, il est toujours possible de se ramener au cas pour lequel Fsin > Fsout > Fsinl 2. Ainsi, le filtre ne doit être adaptable en fréquence de coupure que sur la plage [Fsin/4; Fsin/2]. Le facteur de division par deux étant la conséquence du théorème de Shannon. On dénote par Fsin' la valeur Fsinl2k si Fsin/2 > Fsout, et Fsin' = Fsin dans tous les autres cas.
Les caractéristiques du procédé qui viennent d'être rappelées peuvent être représentées schématiquement par le bloc diagramme de la figure 3, sous la référence générale 3.
Le bloc 30 illustre l'étape de configuration de filtre de bande passante. Il reçoit en entrée les valeurs des fréquences d'échantillonnage d'entrée et de sortie, Fsin et Fsout, respectivement. Il est défini si Fsin Fsout (voir point 4.3.), Fsin > Fsout ? Fsin/2 (voir point 4.1.) ou si Fsin/2 > Fsout (voir point 4.2.). En fonction de quoi, le filtre de sous-échantillonnage est configuré et les coefficients du filtre de limitation de bande passante calculés. En sortie, on obtient un paramètre, référencé Dataconfig sur la figure 3, permettant la configuration du filtre de sous-échantillonnage et des coefficients du filtre de limitation de bande passante.
Ce paramètre Dataconfig est transmis à un bloc 31, constitué par le filtre de limitation de bande passante. Le bloc 31 reçoit en outre sur deux entrées supplémentaires, d'une part la valeur de la fréquence d'échantillonnage Fsin, et, d'autre part, des données d'entrée Datain échantillonnées à cette fréquence. Le bloc 31 comprend un filtre de sous-échantillonnage 310 et le filtre de limitation de bande passante proprement dit 311 (étape optionnelle selon le cas considéré).
Le filtre de limitation de bande passante 310 est dynamiquement configuré. Il n'est mis en fonction si et seulement si Fsin/2 > Fsout (voir point 4.2.).
Le filtre de limitation de bande passante 311 est configuré dans la plage Fsin > Fsout = Fsin/2. (voir point 4.1.).
Le signal de sortie DataBL, généré par le bloc 31, plus précisément par le bloc 311, est constitué par les données d'entrée limitées en bande passante à la fréquence d'échantillonnage Fsin' (telle que définie précédemment).
Le signal dataBL est transmis à un filtre 32 de sur-échantillonnage par un facteur L.
Le signal DataBL' généré en sortie par ce filtre 32 est un signal limité en bande passante de fréquence d'échantillonnage LxFsin'. Ce signal DataBL' est transmis à l'entrée de l'étage d'interpolation 33.
L'étage d'interpolation 33 est agencé de telle manière qu'il n'introduise pas de distorsion et produise un signal de sortie Dataout échantillonné à la fréquence Fsout.
Le procédé qui vient d'être décrit peut être implémenté à l'aide d'un moyen de logiciel en coopération avec des circuits de calcul et de stockage de données, mémoires fixe par exemple du type "ROM" et/ou volatile à accès aléatoire par exemple de type "RAM", notamment pour le stockage des coefficients de filtre. Le procédé peut également être implémenté en faisant appel à des circuits logiques spécifiques, associés à des circuits de mémoires, à système de traitement automatique de données à programme enregistré : micro-ordinateur standard ou à processeur spécialisé dans le traitement de signaux numériques, par exemple du type connu sous la dénomination anglosaxonne "DSP" (pour "Digital Signal Processing"), associé à des moyens de mémorisation.
L'essentiel du procédé de "SRC" utilisable dans un mode de réalisation préféré de l'invention étant rappelé, on va maintenant décrire un exemple de configuration de dispositif de reproduction en temps réel de signaux audionumériques par référence à la figure 4.
La figure 4 illustre, sous forme de blocs diagrammes, l'architecture d'un dispositif de traitement en temps réel d'un signal audionumérique, référencé 4, dénominé par l'acronyme anglo-saxon "DSS" (pour " Data to System Synchronisation" ou "Synchronisation des Données au Système"). Il effectue un traitement tout à fait analogue au dispositif de l'Art Connu décrit en regard de la figure 2, mais dont les circuits sont agencés conformément aux enseignements de l'invention.
Sur la figure 4 qui suivent, les signaux communs à la figure 2 portent les mêmes références et ne seront re-décrits qu'en tant que de besoin.
Le dispositif de traitement de données audionumérique 4 comprend les circuits ci-dessous :
Un système de traitement automatique de données à programme enregistré, circuits 40 : unité centrale, microprocesseur, ou "DSP", reçoit en entrée des signaux numériques Das généré par une source audio (non représentée), par exemple ceux transmis par un réseau asynchrone comme dans le cas de la figure 1. Ces signaux sont échantillonnés à une première fréquence f1= Fsin (fréquence d'entrée précitée du procédé de "SRC" préférentiel).
La fonction de ce circuit 40 est d'appliquer aux signaux d'entrée Das une conversion de fréquence d'échantillonnage à l'aide du procédé de "SRC" rappelé dans un mode de réalisation préféré, ou, de façon plus générale, par la mise en u̇vre de procédé de "SRC" de l'Art Connu approprié.
Pour symboliser cette opération, on a représenté à l'intérieur du bloc de circuits 40, un module référencé 400 schématisant l'opération de "SRC".
Toutefois, comme il a été précédemment indiqué, au moins dans le cas du procédé de "SRC" préférentiel, ce procédé peut être implémenté sous la forme d'un moyen logiciel enregistré dans des moyens de mémoire (non représentés) propres aux circuits 40 ou associés à ces circuits : par exemple mémoire vive de type RAM ou morte de type ROM. Le procédé peut également être implémenté sous la forme de circuits "matériels", comme le suggère le bloc 400 de la figure 4.
Le circuit de traitement de données 40 possède sa propre horloge de cadencement : circuits 41 délivrant des signaux d'horloge locaux HL, à une fréquence généralement beaucoup plus élevée que la fréquence d'échantillonnage f1 = Fsin. Les signaux d'horloge générés HL cadencent le circuit 40, mais ils sont transmis également, tels quels ou sous la forme d'un sous-multiple H'L de la fréquence de l'horloge 41, au circuit 40, d'une part, et à un circuit de conversion numérique-analogique 43, d'autre part. Ce circuit 43 est disposé en cascade avec le circuit 40.
Le circuit 40 délivre en sortie en sortie des signaux référencés S'2 échantillonnés à une deuxième fréquence d'échantillonnage f2 Fsout (fréquence de sortie précitée du procédé de "SRC" préférentiel).
Le rapport de conversion entre ces deux fréquences est déterminé de manière à obtenir une fréquence d'échantillonnage désirée des signaux S'2, en fonction de l'application précise envisagée pour le dispositif 4.
De façon classique en soi, le circuit de conversion numériqueanalogique 42, tout comme le circuit 22 de la figure 2, convertit les signaux numériques S'2 reçus sur son entrée en signaux analogiques Sa.
De même, les signaux analogiques Sa sont transmis à l'entrée d'un étage de traitement de signaux analogiques 43, par exemple un amplificateur. Les signaux générés en sortie, Aas, représentent des signaux audio et sont aussi transmis à un organe de reproduction 45, par exemple un haut-parleur.
Enfin, comme précédemment, on prévoit un circuit d'alimentation électrique 44, commun à tous les circuits.
La configuration du dispositif 4 de la figure 4 présente beaucoup de ressemblances avec celui de la figure 2, ce qui est d'ailleurs un avantage supplémentaire, car il est possible de mettre en oeuvre des technologies disponibles du marché.
Cependant on peut faire les constatations suivantes : - Fondamentalement, il n'existe qu'un seul domaine d'horloge, contrairement à la configuration présentée par le dispositif de la figure 2.
Le flux de données audionumérique entrant est lié à l'horloge locale précise (circuit 41), alors que, dans l'Art Connu, un oscillateur "PLL" numérique extrait une approximation de la fréquence d'échantillonnage.
Tout au contraire, selon l'invention, un "SRC" convertit les données entrantes à une fréquence d'échantillonnage qui est synchrone avec l'horloge locale.
Si on suppose que la fréquence des signaux générés par l'horloge locale est typiquement 100 MHz, alors une fréquence d'échantillonnage synchrone possible pourrait être 100 kHz par exemple. On peut remarquer que cette fréquence ne constitue pas une fréquence d'échantillonnage audio standard. Le dispositif selon l'invention permet une grande souplesse de choix. En procédant ainsi, on s'assure que tous les étages en aval de la chaîne de signal du dispositif sont synchrones.
L'étage de sortie analogique peut être optimisé pour la fréquence d'échantillonnage audio synchrone, soit 100kHz dans l'exemple retenu, quelle que soit la fréquence d'échantillonnage des signaux d'entrée.
Comme il n'existe fondamentalement qu'un domaine d'horloge, l'interférence d'horloge au travers de l'alimentation d'énergie électrique n'existe théoriquement pas dans un dispositif conforme à l'invention. De façon plus précise, les signaux d'entrée constituent toujours le domaine d'horloge d'entrée mais ce domaine d'horloge est très localisé aux circuits proche de l'entrée du dispositif. En pratique, ce domaine existe seulement si le transfert est en temps réel, ce qui n'est pas le cas dans une solution audio portative ou basée sur disque dur. De ce fait, les interférences d'horloge sont, pour le moins, très fortement réduites.Les performances sont donc augmentées et le coût diminué car il n'est pas nécessaire de prévoir un filtrage d'horloge spécial ou plusieurs alimentations d'énergie dédiées, contrairement au dispositif de l'Art Connu décrit en regard de la figure 2.
A la lecture de ce qui précède, on constate aisément que les dispositions adoptées par l'invention simplifient la conception, que ce soit en terme de matériel et/ou de logiciel. Elle améliore les performances et permet de réduire le coût en synchronisant le flux de données audionumériques en temps réel à la fréquence de l'horloge locale système, c'est-à-dire celle du circuit de traitement de données. En utilisant seulement un domaine d'horloge dans tout le dispositif, les problèmes d'interférences d'horloges qui peuvent se produire dans l'alimentation d'énergie électrique ou dans l'étage de sortie analogique peuvent être évités. En outre, on évite le coût induit par un oscillateur "PLL" à haute performance, ce qui laisse une marge pour prévoir une source de signaux d'horloge locale de grande qualité.
Naturellement les considérations ci-dessus s'appliquent également à un dispositif dans lequel l'étage de la conversion numérique-analogique ne fournit pas un signal de sortie dit de "ligne", c'est-à-dire un signal de tension d'amplitude relativement élevée mais de faible puissance, la sortie présentant une impédance élevée, mais directement un signal de puissance suffisante pour piloter directement un haut-parleur ou un organe similaire. Dans ce cas, il n'est pas nécessaire de prévoir un étage d'amplification de puissance, comme le suggère le schéma de la figure 4.
Les dispositions essentielles de l'invention qui viennent d'être décrites dans un cadre précis, celui d'un dispositif de reproduction en temps réel d'un signal audionumérique, peuvent naturellement être appliquées à des dispositifs plus généraux.
On va maintenant décrire un dispositif que l'on a dénommé "n u̇d de réseau temps réel", et plus particulièrement un réseau de transmission asynchrone de données numériques. De tels dispositifs sont en effet "distribués" ou répartis sur un réseau, d'où la dénomination "noeud" qui peut les caractériser. Il peut s'agir, comme il a été indiqué, de réseaux de types "Ethernet", "ATM", à transmission en mode "paquets", etc.
Les flux de données numériques transportés par un tel réseau peuvent d'ailleurs ne pas être homogènes, en ce sens que les données numériques peuvent représenter des entités quelconques (signaux audionumériques, signaux vidéo, etc.) ou les fréquence d'échantillonnage peuvent varier, par exemple d'un flux à l'autre.
Pour simplifier la description, le "noeud réseau temps réel" sera appelé "noeud" ci-après.
La figure 5 illustre schématiquement, sous forme de blocs diagrammes, l'architecture d'un noeud, référencé 5, mettant en u̇vre les dispositions propres à l'invention.
Dans cette figure, les signaux communs à la figure 1 portent les mêmes références et ne seront re-décrits qu'en tant que de besoin Le n u̇d 5 comprend les circuits principaux suivants :
Une mémoire tampon 50, similaire à la mémoire tampon de la figure 1, reçoit en entrée les données numériques Dr transmises par un réseau asynchrone (non représenté). Il peut s'agir d'une mémoire de type dit "FIFO" comme précédemment.
Par tous moyens classiques bien connus (non représentés), des signaux d'horloge associés aux données Dr, également transmis par le réseau asynchrone, sont extraits de celles-ci. Selon la caractéristique principale de l'invention, les signaux d'horloge extraits Hre sont transmis à l'entrée d'un "SRC" 51, qui reçoit, sur une deuxième entrée, les données de sortie D'rst de la mémoire tampon 50, échantillonnés à la première fréquence, ou fréquence d'échantillonnage d'entrée f1 = Fsin.
Le n u̇d comprend une horloge locale 52, par exemple celle d'un système de traitement automatique de données à programme enregistré (non explicitement représenté) implémentant le procédé de conversion de fréquence d'échantillonnage utilisé par le "SRC" 51. Le circuit 52 délivre des signaux d'horloge locale HL transmis à une troisième entrée du "SRC" 51. La fréquence de ces signaux représente la deuxième fréquence d'échantillonnage, ou fréquence de sortie f2 = Fsout.
Comme dans le cas du dispositif 4 de la figure 4, le signal de sortie S'2 délivré par le circuit 51 est un signal numérique échantillonné à la fréquence de sortie f2 = Fsout. Le rapport de conversion RC = Fsratio = (f1 / f2) = (Fsin IFsout).
Le signal S'2 est transmis à un étage analogique final, sous la référence générale 53, qui comprend optionnellement divers organes, tels que convertisseur numérique-analogique, amplificateur, organes de reproduction audio et/ou d'images, etc.
Plusieurs noeuds du type qui vient d'être décrit peuvent être distribués sur un réseau asynchrone de transmission de données numériques, chaque n u̇d pouvant reproduire des données de même nature ou non, à des fréquences d'échantillonnage éventuellement distinctes. Par des procédés bien connus, un noeud particulier peut être adressé sélectivement pour traiter des données numériques qui lui sont spécifiquement adressées. Par exemple un premier n u̇d peut reproduire des données audionumériques (baladeur audio au format mp3 connecté au réseau, par exemple) et un deuxième des données vidéo (lecteur DVD, par exemple).
Si de nouvelles données d'entrée sont reçues avec une nouvelle fréquence d'échantillonnage, une modification de ce rapport de conversion des fréquences est simplement nécessaire. Ce nouveau rapport de conversion RC est transmis au "SRC" pour conserver la même fréquence d'échantillonnage des signaux de sortie. Cette opération peut s'effectuer en quasi temps réel, sous la commande des circuits de traitement de données implémentant le procédé de "SRC". Ces circuits calculent le nouveau rapport de conversion nécessaire. Il n'est donc plus nécessaire, comme dans l'Art Connu (par exemple comme dans le cas du dispositif de la figure 1), d'implémenter entièrement un nouvel oscillateur "PLL".
A la lecture qui précède, on constate aisément que l'invention atteint bien les buts qu'elle s'est fixée.
Ainsi, l'invention qui adapte des données au dispositif plutôt que le dispositif aux données, comme dans l'Art Connu, présente de nombreux avantages qui ont été précédemment rappelés. Il est inutile de tous les énumérer de nouveau, mais il est peut être intéressant d'en rappeler les principaux à savoir : - Une plus grande souplesse en vue d'évolutions futures, sans avoir à modifier des circuits matériels (nouvelle implémentation) ; - Une qualité supérieure à coût égal, voire moindre, compte tenu de la nature synchrone de la conception ; et - Un contrôle plus précis de la qualité de l'horloge puisqu'elle est générée en local et non reconstruite en faisant appel à un oscillateur "PLL".
Il doit être clair cependant que l'invention n'est pas limitée aux seuls exemples de réalisations explicitement décrits, notamment en relation avec les figures 4 et 5 Les valeurs numériques et les exemples de circuits utilisables n'ont été donnés que pour mieux illustrer les caractéristiques principales de l'invention et ne procèdent que d'un choix technologique à la portée de l'Homme de Métier.
L'invention n'est pas limitée non plus aux seules applications explicitement décrites. Outre l'application principale relative à la reproduction en temps réel de signaux audionumériques, les dispositifs conformes à l'invention trouvent application dans de nombreux domaines : reproduction en temps réel de signaux vidéo, etc.
Elle concerne plus particulièrement un dispositif de reproduction de données audionumériques en temps réel impliquant une conversion numérique-analogique.
Elle s'applique plus particulièrement à la réalisation de circuits distribués sur un réseau de transmission asynchrone de données, circuits que l'on dénommera ci-après "noeuds de réseau".
Dans le cadre de l'invention, le terme "reproduction de données" doit être compris dans son sens le plus général. En particulier, il peut s'agir d'un organe de reproduction sonore, tel qu'un haut-parleur réseau, ou d'un organe de reproduction d'images ou d'entités similaires, par exemple un organe de visualisation présentant un film ou une séquence vidéo, ou encore un terminal de jeu.
De même, de nombreux types de réseaux sont englobés dans la définition : " réseaux de transmission de données asynchrones". Il peut s'agir, à titre d'exemples non exhaustifs, de réseaux de types au standard "Ethernet", de réseaux dits "ATM" (pour "Asynchronous Transfer Mode" ou "Mode de transfert asynchrone"), de réseaux de communications par paquets, etc.
Si on considère l'architecture générale d'un tel réseau, on peut distinguer deux catégories de noeuds distribués sur ces réseaux : ceux nécessitant une "composante temps réel" pour leur fonctionnement et ceux qui ne la nécessitent pas. Typiquement, les organes rappelés ci-dessus (hautparleur réseau, afficheur ou terminal de jeu) font partie de la première catégorie. En effet, lorsque le contenu transporté par le réseau, c'est-à-dire celui des données numériques transmises, doit être restitué pour être perçu par un humain, ce contenu doit être rendu en temps réel, une information sonore ou visuelle par exemple. Par contre, en interne, le réseau peut fonctionner de façon entièrement asynchrone : les données numériques sont transportées par paquets d'un n u̇d à un autre sans référence à une base de temps réelle.
Dans l'état de l'Art Connu, pour obtenir une reproduction des données en temps réel, généralement on met en u̇vre des circuits synchronisés sur des signaux d'horloge présents dans le réseau de communication. Ceci est habituellement obtenu par l'intermédiaire d'un oscillateur du type connu sous le sigle anglo-saxon "PLL" (pour "Phase Locked Loop" ou "Boucle à verrouillage de Phase verrouillée"). On génère alors des signaux d'horloge nécessaires à une opération temps réelle.
Ces procédés ne sont pas exempts d'inconvénients, en particulier les suivants : - la qualité des signaux d'horloges reconstruits par "PLL" est forcément dépendante de la qualité d'une horloge de référence. Si cette dernière est de mauvaise qualité, l'implémentation d'un oscillateur "PLL" de qualité suffisante pour l'application envisagée peut se traduire par un coût élevé ; le système n'est jamais capable de générer des signaux d'horloges pour des fréquences d'échantillonnage des signaux numériques non prévues lors de sa conception : en effet, un oscillateur "PLL" étant un circuit "matériel", il nécessite d'être modifié pour accepter des formats non prévus initialement, générant ainsi des coûts supplémentaires ;- la multiplicité des fréquences d'échantillonnage utilisées pour la reproduction en temps réel de donnée implique que l'oscillateur "PLL" soit capable de générer chacune de ces fréquences, et supporter une multiplicité de fréquences complique la conception de l'oscillateur "PLL" et, corrélativement, en augmente de nouveau le prix ; et - vu la multiplicité possible (et probablement croissante dans un futur proche) des fréquences d'échantillonnage utilisées, on doit s'attendre à ce que ces fréquences ne puissent être synchrones avec celle(s) générée(s) par l'horloge du système de traitement de données local (par exemple l'horloge de l'unité centrale ou "CPU" selon la dénomination anglo-saxonne) : en conséquence des phénomènes d'inter modulation des différentes horloges peuvent apparaître et compromettre la qualité du signal reproduit.
Pour fixer les idées, la figure 1 placée en fin de la présente description illustre schématiquement un exemple de configuration de "noeud temps réel" typique permettant la reproduction de données numérique dans un réseau asynchrone.
Le n u̇d est référencé 1 et comprend les circuits principaux suivants :
Une mémoire tampon d'entrée 10 reçoit en entrée les données numériques Dr transmises par un réseau asynchrone (non représenté). Il peut s'agir d'une mémoire de type dit "FIFO" (pour "First In First Out" ou "Premier Entré Premier Sorti").
Par tous moyens classiques bien connus (non représentés), des signaux d'horloge associés aux données Dr, également transmis par le réseau asynchrone, sont extraits de celles-ci. Les signaux d'horloge extraits Hre sont transmis à l'entrée d'un circuit 11, dit de "commande de PLL", dont la fonction est de générer, sur sa sortie, des signaux de configuration Sconf de l'oscillateur "PLL" 14 qui les reçoit sur une entrée de commande. La configuration de l'oscillateur "PLL" 14 est fonction des caractéristiques des signaux d'horloge extraits Hre.
Les signaux d'horloge HPLL générés localement par l'oscillateur "PLL" 14 sont transmis à une entrée d'horloge de la mémoire tampon, d'une part, et à celle d'un circuit dit "cadenceur de données" ou "lecteur de flux" 12 ("streaming" selon la terminologie anglo-saxonne couramment utilisée), d'autre part.
De ce fait, le signal Drsf délivré en sortie de la mémoire tampon 10 est en synchronisme avec le signal d'horloge local HPLL.
Le circuit 12 délivre sur sa sortie des données en temps réel Dtr à l'entrée d'un organe de reproduction de données 13, dont le type dépend de la nature des signaux à reproduire : haut-parleur pour des signaux sonores, écran de visualisation pour des images, des photos ou de la vidéo, convertisseur numérique-analogique, etc.
En résumé, on peut caractériser l'opération des systèmes de l'Art Connu, tel celui qui vient d'être décrit brièvement, par le fait que l'horloge est synchronisée sur les données ou le système lui-même sur ces données. En effet, en fonction de la fréquence d'échantillonnage des données, le système doit s'adapter en générant des signaux d'horloges correspondants.
A titre d'exemple non exhaustif, la figure 2 placée en fin de la présente description illustre schématiquement un exemple plus détaillé de configuration de dispositif pour la reproduction d'un signal audionumérique impliquant une conversion numérique-analogique des signaux reçus en entrée. Comme précédemment, il s'agit d'un circuit de l'Art Connu.
Le dispositif de traitement de données audionumérique, ici référencé 2, comprend les circuits ci-dessous :
Un oscillateur "PLL" 20 reçoit en entrée des signaux numériques Das générés par une source audio (non représentée), par exemple ceux transmis par un réseau asynchrone comme dans le cas de la figure 1. Ces signaux sont échantillonnés à une première fréquence f1.
L'oscillateur "PLL" régénère les signaux d'horloge de fréquence f1 véhiculés avec le flux de données d'entrée Das et transmet les signaux d'horloge régénérés HPLL à un système de traitement automatique de données à programme enregistré : unité centrale UC, microprocesseur, processeur de traitement de données numériques spécialisé de type dit "DSP" (pour "Digital Signal Processor", selon la terminologie anglo-saxonne couramment utilisée), microcontrôleur, etc. L'oscillateur "PLL" transmet également en sortie des signaux de données S extraits du flux entrant.
Le circuit de traitement de données 21 possède sa propre horloge de cadencement : circuits 24 délivrant des signaux d'horloge locaux HL, à une fréquence généralement beaucoup plus élevée que la fréquence d'échantillonnage f1. Le circuit de traitement de données 21 délivre des signaux de sortie S2 toujours échantillonnés à la fréquence d'horloge HPLL.
Ces signaux sont transmis, dans l'application considérée, à un circuit de conversion numérique-analogique 22. Celui-ci reçoit sur une entrée d'horloge les signaux HPLL, c'est-à-dire à la fréquence d'échantillonnage fi régénérée.
Le circuit de conversion numérique-analogique 22 génère sur sa sortie des signaux analogiques Sa transmis à l'entrée d'un étage de traitement de signaux analogiques 23, par exemple un amplificateur. Les signaux générés en sortie, Aas, représentent des signaux audio et sont transmis à un organe de reproduction 25, par exemple un haut-parleur.
Enfin, de façon habituelle, on prévoit un circuit d'alimentation électrique 26, commun à tous les circuits.
De façon très similaire à ce qui a été remarqué pour le circuit général de la figure 1, on peut également constater ce qui suit : - Il existe au moins deux "domaines" d'horloge dans l'architecture du dispositif de la figure 2 : les signaux d'horloge extraits à partir des données d'entrée et régénérés, et de ceux cadençant le circuit de traitement de données numériques.
Ces deux "domaines" d'horloge sont habituellement indépendants : par exemple, comme décrit en regard de la figure 2, il existe une horloge fixe séparée pour le cadencement du circuit de traitement de données numériques et une horloge dérivée des signaux régénérés qui cadencent les organes du chemin de signal audio. Typiquement, la fréquence d'échantillonnage des signaux audio peut être égale à 44,1 kHz et la fréquence des signaux de l'horloge locale peut être de 100 MHz. Les fréquences de ces deux séries de signaux d'horloge sont donc non seulement très différentes quant à leur valeurs respectives, mais en outre et surtout, il n'existe pas de corrélation simple entre ces signaux, ce qui pourrait permettre d'obtenir une éventuelle synchronisation.
L'oscillateur "PLL" doit être doté d'une haute précision afin d'être conforme aux contraintes de gigue, ou "jitter" selon la terminologie anglo-saxonne couramment utilisée, des signaux audionumériques.
- Les deux horloges séparées (horloge audio régénérée et horloge locale) interférent également par le circuit l'alimentation d'énergie électrique.
L'horloge audio régénérée se propage sur l'unité entière (jusqu'au circuit de conversion numérique analogique) et l'horloge du circuit de traitement de données numériques est centrale. Sauf si des précautions drastiques sont adoptées (isolement des circuits d'horloge, filtrage important, circuits d'alimentation séparés, etc.) ce qui augmente le prix de revient, ces interférences apparaissent dans l'étage de sortie analogique au travers de l'alimentation d'énergie électrique, ce qui a pour résultat la dégradation des performances audio.
- L'étage de sortie analogique se présente, en pratique, comme un compromis de conception puisqu'il doit accommoder différentes fréquences d'échantillonnage audio.
L'invention vise à pallier les inconvénients des dispositifs de l'Art Connu, et dont certains viennent d'être rappelés.
L'invention se fixe pour but un dispositif de reproduction de données en temps réel appliqué à des données d'entrée de fréquence d'échantillonnage déterminée, notamment pour des signaux audionumériques, et encore plus particulièrement pour des signaux impliquant une conversion numériqueanalogique en sortie.
Elle trouve une application préférée pour la réalisation de circuits distribués, dits noeuds, d'un réseau de transmission de données asynchrone, pour la reproduction de données en temps réel par ces noeuds.
On va considérer le cas le plus général d'un n u̇d temps réel de réseau asynchrone. L'invention tire un parti avantageux du fait que, pour réaliser un "n u̇d temps réel" dans un réseau asynchrone, les opérations en "temps réel" ne sont en réalité nécessaires, pour un humain, qu'au moment de la reproduction proprement dite des données. Dans tous autres cas, un traitement asynchrone des données est parfaitement approprié. De ce fait, on peut admettre sans perte de généralité que les données à reproduire dans un n u̇d temps réel concernent uniquement des données directement utilisables. En particulier, il n'y a pas d'opération de décompression à considérer, ce type d'opération pouvant être réalisé de manière asynchrone, l'humain ne percevant qu'imparfaitement des données compressées.
Selon une première caractéristique importante, le dispositif conforme à l'invention met en u̇vre un dispositif de conversion de fréquence d'échantillonnage de rapport prédéterminé, ci-après dénommé "SRC" (pour "Signal Rate Conversion" selon la terminologie anglo-saxonne couramment utilisée), dans un but de simplification de la description.
Une originalité de la solution apportée par l'invention est de procéder à l'inverse de la manière classique, c'est-à-dire des procédés mis en u̇vre dans les dispositifs de l'art connu, tel ceux décrits en regard des figures 1 et 2. En d'autres termes, au lieu d'adapter le système aux données, par génération d'horloges temps réel, un dispositif conforme à l'invention permet d'adapter en réalité les données au système, de la manière qui sera détaillée ci-après.
En effet, . un n u̇d d'un réseau de transmission de données asynchrone étant par nature un système numérique cadencé, il comporte forcément une horloge système locale.
Selon une caractéristique de l'invention, on prévoit un "SRC" pour synchroniser les données (par exemple leur contenu) à l'horloge locale du système, c'est-à-dire en pratique celle de cadencement du circuit de traitement de données, pour une reproduction temps réel. Ainsi, plutôt que d'utiliser, comme dans l'Art Connu, un oscillateur "PLL" pour générer des signaux d'horloge, un "SRC" est mis en oeuvre pour adapter des données reçues en entrée, de fréquence d'échantillonnage donnée, aux signaux de l'horloge locale du système ou générés par un circuit diviseur directement associé à cette horloge. De ce fait, tout le dispositif est entièrement synchrone. Il peut être réalisé entièrement dans le domaine numérique sans avoir recours à un oscillateur "PLL" et éviter les inconvénients qui sont liés à cet usage.De plus, si de nouvelles données sont transmises au dispositif, avec une fréquence d'échantillonnage différente des données précédemment reçues et traitées, une simple adaptation de rapport de conversion doit être calculée. Ce nouveau rapport de conversion de fréquence est transmis au "SRC" comme paramètre de configuration. Cette opération peut être réalisée quasiment en temps réel. Dans l'Art Connu, comme il a été indiqué, il est nécessaire d'envisager une nouvelle implémentation matérielle de l'oscillateur "PLL".
Dans le cadre de l'invention, différents procédés de "SRC" sont utilisables. De nombreux dispositifs et procédés ont été proposés dans l'Art Connu.
Fondamentalement, la tâche d'un convertisseur asynchrone de fréquence d'échantillonnage, ou "SRC", est de calculer des données de sortie, échantillonnées, à une fréquence d'échantillonnage de sortie, en fonction de données d'entrée, à une fréquence d'échantillonnage d'entrée, et d'un rapport de conversion entre ces deux fréquences d'échantillonnage, tous ces paramètres étant prédéterminés. En d'autres termes, la conversion de fréquence d'échantillonnage est réalisée en interpolant les données d'entrée pour générer des données de sortie à la fréquence d'échantillonnage de sortie. Le "SRC" est du type asynchrone si le rapport entre les deux fréquences d'échantillonnage ne peut pas être décrit comme un rapport de deux nombres entiers positifs.Dans la suite de la présente description, le terme "SRC" sera utilisé pour spécifier qu'il s'agit d'un convertisseur de fréquence d'échantillonnage du type asynchrone.
De nombreuses solutions ont été proposées dans l'Art Connu. A titre d'exemples non exhaustifs, on peut citer les "SRC" du marché typiques suivants :
les circuits intégrés implémentant un "SRC", modèles SRC4190, SRC4192 et SRC4193, vendus par TEXAS INSTRUMENTS, Inc. (marque déposée), basés sur la technologie décrite dans le brevet US 6 747 858 B1 (Terry L. Sculley et al.) ; - les circuits intégrés implémentant un "SRC", modèles AD1896 et AD1895, vendus par ANALOG DEVICES, Inc. (marque déposée), basés sur la technologie décrite dans le brevet US 6 141 671 B1 (Robert W. Adams et al) ; ou - les circuits intégrés implémentant un "SRC", modèles CS8420 et CS8421, vendus par CIRRUS LOGIC, Inc.(marque déposée), basés sur la technologie décrite dans le brevet US 6 208 671 B1 (John Paulos et al.).
Les "SRC" sont souvent caractérisés par leurs performances en termes dits de "THD+N" (selon l'abréviation anglo-saxonne couramment utilisé, pour "Total Harmonie Distorsion + Noise" ou "Distorsion Harmonique Totale + Bruit") et de "SNR" (selon l'abréviation anglo-saxonne couramment utilisé pour "Signal to Noise ratio" ou "rapport Signal sur Bruit"), et des rapports maximum et minimum possibles entre Fsout et Fsin. Les limitations associées à ces paramètres sont liées à l'algorithme utilisé pour obtenir la conversion de fréquence d'échantillonnage.
Bien que les solutions identiques ou pour le moins similaires à celles enseignées par ces brevets américains peuvent être mise en oeuvre dans le cadre de l'invention, on doit constater, en pratique, qu'elles ne sont pas exemptes d'inconvénients en relation avec les caractéristiques de performances rappelées ci-dessus. Aussi, dans un mode de réalisation préféré de l'invention, on recourt au procédé de "SRC" objet d'une demande de brevet français déposée ce jour au nom de la Demanderesse, et dont les caractéristiques principales seront rappelées ci-après en regard de la description de la figure 3 placée en fin de la présente description.
Le dispositif selon l'invention présente de nombreux avantages et notamment les suivants : - une plus grande souplesse, notamment si des évolutions sont à prévoir dans le futur ; - une qualité supérieure à coût égal, voire moindre, compte tenu de la nature synchrone de la conception ; et - un contrôle plus précis de la qualité de l'horloge puisqu'elle est générée localement et non reconstruite ou régénérée par un oscillateur "PLL".
L'invention a donc pour objet principal un dispositif de reproduction de données numériques en temps réel recevant un flux de données numériques échantillonnées à une première fréquence d'échantillonnage, comprenant des moyens pour extraire dudit flux des signaux d'horloge dits d'entrée, cadencés à ladite première fréquence, et les transmettre sur un premier chemin, et pour extraire le contenu desdites données numériques et le transmettre sur un second chemin, caractérisé en ce qu'il comprend des circuits d'horloge locale générant des signaux d'horloge locaux cadencés à une deuxième fréquence, un convertisseur de fréquence d'échantillonnage recevant, sur des première et deuxième entrées, lesdits signaux d'horloge d'entrée et locaux, respectivement, et, sur une troisième entrée, le contenu desdites données numériques reçues,en ce que ledit convertisseur de fréquence d'échantillonnage délivre sur sa sortie des données numériques échantillonnées à une fréquence d'échantillonnage déterminée par un rapport de conversion de fréquence d'échantillonnage proportionnel au rapport existant entre lesdites première et seconde fréquences, de manière à convertir lesdites données numériques reçues à une fréquence d'échantillonnage synchrone avec la fréquence de ladite horloge locale, et en ce qu'il comprend des circuits de sortie recevant lesdites données numériques converties de manière effectuer ladite reproduction de données en temps réel.
L'invention a encore pour objet l'application d'un tel dispositif à la réalisation d'un n u̇d de réseau de transport de données numériques en mode asynchrone.
L'invention va maintenant être décrite de façon plus détaillée en se référant aux dessins annexés, parmi lesquels : - la figure 1 illustre schématiquement, sous forme de blocs diagrammes, un exemple de réalisation d'un n u̇d d'un réseau de transmission de données numériques en mode asynchrone, pour la reproduction en temps réel de données, notamment audionumériques selon l'art connu ; - la figure 2 illustre schématiquement, sous forme d'un bloc diagramme, un dispositif de l'Art Connu pour la reproduction d'un signal audionumérique impliquant une conversion numériqueanalogique des signaux ; la figure 3 est une illustration schématique, sous forme d'un bloc diagramme, des étapes du procédé de conversion de fréquence d'échantillonnage mis en u̇vre dans un mode de réalisation préféré de l'invention ;la figure 4 illustre schématiquement, sous forme d'un bloc diagramme, un dispositif de reproduction en temps réel de signaux audionumériques selon un mode de réalisation préféré de l'invention ; et - la figure 5 illustre schématiquement, sous forme d'un bloc diagramme, l'architecture d'un n u̇d de réseau de reproduction de données temps réel réalisé à base du dispositif de l'invention.
Dans ce qui suit, pour fixer les idées et sans en limiter en quoi que ce soit la portée, on se placera ci-après dans le cadre de l'application préférée de l'invention, sauf mention contraire, c'est-à-dire dans le cas de la reproduction en temps réel d'un signal audionumérique.
Comme il a été précédemment indiqué, selon l'une des caractéristiques de l'invention, on met en u̇vre un "SRC" pour synchroniser la fréquence d'échantillonnage du signal audionumérique avec les signaux générés par une horloge locale, avantageusement à la fréquence des signaux de l'horloge de cadencement du circuit de traitement de données utilisé dans le dispositif, microprocesseur, "DSP" ou similaire. Il est aisé de concevoir une horloge locale de très grande précision en la pilotant par un quartz. Il est également possible d'abaisser la fréquence de ces signaux d'horloge, généralement très élevée, en mettant en oeuvre un diviseur de fréquence dont l'entrée est alimentée par les signaux d'horloge maîtres. Dans ce cas, la précision initiale est conservée.
Comme il a été indiqué également, la plupart des procédés de "SRC" de l'Art Connu sont a priori utilisables à cette fin. Cependant, dans un mode de réalisation préféré de l'invention, on recourt à un procédé de "SRC" objet de la demande de brevet français précitée qui présente de nombreux avantages sur les procédés couramment utilisés, notamment la possibilité, au moins théorique, d'obtenir un rapport de conversion de fréquence d'échantillonnage quasi illimité, que ce soit en sur ou sous-échantillonnage. En pratique, seule la technologie mise en oeuvre, ressource de calcul et quantité de mémoire disponible, apporte des limites au procédé.
Aussi, il et utile tout d'abord de rappeler brièvement les principales caractéristiques de ce procédé de "SRC".
On appelle Fsin la fréquence d'échantillonnage des signaux reçus en entrée du "SRC" et Fsout la fréquence d'échantillonnage des signaux de sortie. Dans le cadre des applications visées par l'invention, Fsout est synchronisée sur la fréquence de l'horloge locale ou sur un sous-multiple de cette fréquence.
Le procédé de conversion de fréquence d'échantillonnage utilisé préférentiellement se décline selon quatre caractéristiques rappelées cidessous :
1. Un filtre de limitation de bande passante à Fsout/2 disposé en entrée et agissant seulement lorsque Fsin > Fsout.
2. Un filtre de sur-échantillonnage élevant la fréquence d'échantillonnage du signal d'entrée par un facteur L, nombre entier, pour atteindre une fréquence d'échantillonnage égale à LxFsin ou LxFsin' (selon le rapport existant entre Fsin et Fsout), de telle sorte que l'opération d'interpolation qui suit n'engendre pas de distorsion significative.
3. Un étage d'interpolation recevant en entrée le signal de sortie du filtre de sur-échantillonnage précité et générant directement le signal de sortie échantillonné à la fréquence Fsout.
4. Un étage de configuration du filtre de limitation de bande passante disposé en entrée tel que : 4.1. si Fsin > Fsout Fsin/2 : (a) on utilise un prototype donné de Filtre à Réponse Impulsionnelle Finie, ou "FIR" la dénomination anglo-saxonne généralement utilisée, filtre caractérisé par sa réponse impulsionnelle ; (b) on utilise l'algorithme de conversion de fréquence d'échantillonnage proprement dit pour ré-échantillonner cette réponse impulsionnelle selon un rapport de fréquences d'échantillonnage de Fsratio = Fsin/Fsout, supérieur à l'unité, pour obtenir les coefficients d'un nouveau filtre "FIR" dont les caractéristiques fréquentielles sont identiques à celles du prototype, selon un rapport homothétique à Fsout/Fsin ; (c) on utilise ce nouveau filtre "FIR" comme filtre de limitation de bande passante à Fsout/2. 4.2.Si Fsin/2 > Fsout : (a) on détermine l'unique entier k tel que Fsin/2k > Fsout > Fsin/(2(k+1)) ; (b) on configure et active un filtre de sous-échantillonnage par un facteur 2k en entrée du dispositif "SRC" ; (c) on configure un filtre de limitation de bande passante de façon identique au point 4.1 ci-dessus, mais cette limitation étant appliquée à un signal d'entrée échantillonné à la fréquence Fsin' = Fsin/2k (c'est-à-dire à la sortie du filtre de sous-échantillonnage) ; (d) le filtre de limitation de bande passante est, dans ce cas, la combinaison du filtre de sous-échantillonnage et du filtre de limitation de bande passante. On dénote par Fsin' la fréquence de sortie de ce filtre, c'est-à-dire Fsin/2k. 4.3. Si Fsin :5 Fsout, le filtre de limitation de bande passante se limite au prototype de filtre "FIR" utilisé au point 4.2.
En particulier, on peut noter que la partie adaptive du filtre de limitation de bande passante ne doit admettre qu'une plage de variation réduite. En effet, selon une caractéristique importante du procédé, il est toujours possible de se ramener au cas pour lequel Fsin > Fsout > Fsinl 2. Ainsi, le filtre ne doit être adaptable en fréquence de coupure que sur la plage [Fsin/4; Fsin/2]. Le facteur de division par deux étant la conséquence du théorème de Shannon. On dénote par Fsin' la valeur Fsinl2k si Fsin/2 > Fsout, et Fsin' = Fsin dans tous les autres cas.
Les caractéristiques du procédé qui viennent d'être rappelées peuvent être représentées schématiquement par le bloc diagramme de la figure 3, sous la référence générale 3.
Le bloc 30 illustre l'étape de configuration de filtre de bande passante. Il reçoit en entrée les valeurs des fréquences d'échantillonnage d'entrée et de sortie, Fsin et Fsout, respectivement. Il est défini si Fsin Fsout (voir point 4.3.), Fsin > Fsout ? Fsin/2 (voir point 4.1.) ou si Fsin/2 > Fsout (voir point 4.2.). En fonction de quoi, le filtre de sous-échantillonnage est configuré et les coefficients du filtre de limitation de bande passante calculés. En sortie, on obtient un paramètre, référencé Dataconfig sur la figure 3, permettant la configuration du filtre de sous-échantillonnage et des coefficients du filtre de limitation de bande passante.
Ce paramètre Dataconfig est transmis à un bloc 31, constitué par le filtre de limitation de bande passante. Le bloc 31 reçoit en outre sur deux entrées supplémentaires, d'une part la valeur de la fréquence d'échantillonnage Fsin, et, d'autre part, des données d'entrée Datain échantillonnées à cette fréquence. Le bloc 31 comprend un filtre de sous-échantillonnage 310 et le filtre de limitation de bande passante proprement dit 311 (étape optionnelle selon le cas considéré).
Le filtre de limitation de bande passante 310 est dynamiquement configuré. Il n'est mis en fonction si et seulement si Fsin/2 > Fsout (voir point 4.2.).
Le filtre de limitation de bande passante 311 est configuré dans la plage Fsin > Fsout = Fsin/2. (voir point 4.1.).
Le signal de sortie DataBL, généré par le bloc 31, plus précisément par le bloc 311, est constitué par les données d'entrée limitées en bande passante à la fréquence d'échantillonnage Fsin' (telle que définie précédemment).
Le signal dataBL est transmis à un filtre 32 de sur-échantillonnage par un facteur L.
Le signal DataBL' généré en sortie par ce filtre 32 est un signal limité en bande passante de fréquence d'échantillonnage LxFsin'. Ce signal DataBL' est transmis à l'entrée de l'étage d'interpolation 33.
L'étage d'interpolation 33 est agencé de telle manière qu'il n'introduise pas de distorsion et produise un signal de sortie Dataout échantillonné à la fréquence Fsout.
Le procédé qui vient d'être décrit peut être implémenté à l'aide d'un moyen de logiciel en coopération avec des circuits de calcul et de stockage de données, mémoires fixe par exemple du type "ROM" et/ou volatile à accès aléatoire par exemple de type "RAM", notamment pour le stockage des coefficients de filtre. Le procédé peut également être implémenté en faisant appel à des circuits logiques spécifiques, associés à des circuits de mémoires, à système de traitement automatique de données à programme enregistré : micro-ordinateur standard ou à processeur spécialisé dans le traitement de signaux numériques, par exemple du type connu sous la dénomination anglosaxonne "DSP" (pour "Digital Signal Processing"), associé à des moyens de mémorisation.
L'essentiel du procédé de "SRC" utilisable dans un mode de réalisation préféré de l'invention étant rappelé, on va maintenant décrire un exemple de configuration de dispositif de reproduction en temps réel de signaux audionumériques par référence à la figure 4.
La figure 4 illustre, sous forme de blocs diagrammes, l'architecture d'un dispositif de traitement en temps réel d'un signal audionumérique, référencé 4, dénominé par l'acronyme anglo-saxon "DSS" (pour " Data to System Synchronisation" ou "Synchronisation des Données au Système"). Il effectue un traitement tout à fait analogue au dispositif de l'Art Connu décrit en regard de la figure 2, mais dont les circuits sont agencés conformément aux enseignements de l'invention.
Sur la figure 4 qui suivent, les signaux communs à la figure 2 portent les mêmes références et ne seront re-décrits qu'en tant que de besoin.
Le dispositif de traitement de données audionumérique 4 comprend les circuits ci-dessous :
Un système de traitement automatique de données à programme enregistré, circuits 40 : unité centrale, microprocesseur, ou "DSP", reçoit en entrée des signaux numériques Das généré par une source audio (non représentée), par exemple ceux transmis par un réseau asynchrone comme dans le cas de la figure 1. Ces signaux sont échantillonnés à une première fréquence f1= Fsin (fréquence d'entrée précitée du procédé de "SRC" préférentiel).
La fonction de ce circuit 40 est d'appliquer aux signaux d'entrée Das une conversion de fréquence d'échantillonnage à l'aide du procédé de "SRC" rappelé dans un mode de réalisation préféré, ou, de façon plus générale, par la mise en u̇vre de procédé de "SRC" de l'Art Connu approprié.
Pour symboliser cette opération, on a représenté à l'intérieur du bloc de circuits 40, un module référencé 400 schématisant l'opération de "SRC".
Toutefois, comme il a été précédemment indiqué, au moins dans le cas du procédé de "SRC" préférentiel, ce procédé peut être implémenté sous la forme d'un moyen logiciel enregistré dans des moyens de mémoire (non représentés) propres aux circuits 40 ou associés à ces circuits : par exemple mémoire vive de type RAM ou morte de type ROM. Le procédé peut également être implémenté sous la forme de circuits "matériels", comme le suggère le bloc 400 de la figure 4.
Le circuit de traitement de données 40 possède sa propre horloge de cadencement : circuits 41 délivrant des signaux d'horloge locaux HL, à une fréquence généralement beaucoup plus élevée que la fréquence d'échantillonnage f1 = Fsin. Les signaux d'horloge générés HL cadencent le circuit 40, mais ils sont transmis également, tels quels ou sous la forme d'un sous-multiple H'L de la fréquence de l'horloge 41, au circuit 40, d'une part, et à un circuit de conversion numérique-analogique 43, d'autre part. Ce circuit 43 est disposé en cascade avec le circuit 40.
Le circuit 40 délivre en sortie en sortie des signaux référencés S'2 échantillonnés à une deuxième fréquence d'échantillonnage f2 Fsout (fréquence de sortie précitée du procédé de "SRC" préférentiel).
Le rapport de conversion entre ces deux fréquences est déterminé de manière à obtenir une fréquence d'échantillonnage désirée des signaux S'2, en fonction de l'application précise envisagée pour le dispositif 4.
De façon classique en soi, le circuit de conversion numériqueanalogique 42, tout comme le circuit 22 de la figure 2, convertit les signaux numériques S'2 reçus sur son entrée en signaux analogiques Sa.
De même, les signaux analogiques Sa sont transmis à l'entrée d'un étage de traitement de signaux analogiques 43, par exemple un amplificateur. Les signaux générés en sortie, Aas, représentent des signaux audio et sont aussi transmis à un organe de reproduction 45, par exemple un haut-parleur.
Enfin, comme précédemment, on prévoit un circuit d'alimentation électrique 44, commun à tous les circuits.
La configuration du dispositif 4 de la figure 4 présente beaucoup de ressemblances avec celui de la figure 2, ce qui est d'ailleurs un avantage supplémentaire, car il est possible de mettre en oeuvre des technologies disponibles du marché.
Cependant on peut faire les constatations suivantes : - Fondamentalement, il n'existe qu'un seul domaine d'horloge, contrairement à la configuration présentée par le dispositif de la figure 2.
Le flux de données audionumérique entrant est lié à l'horloge locale précise (circuit 41), alors que, dans l'Art Connu, un oscillateur "PLL" numérique extrait une approximation de la fréquence d'échantillonnage.
Tout au contraire, selon l'invention, un "SRC" convertit les données entrantes à une fréquence d'échantillonnage qui est synchrone avec l'horloge locale.
Si on suppose que la fréquence des signaux générés par l'horloge locale est typiquement 100 MHz, alors une fréquence d'échantillonnage synchrone possible pourrait être 100 kHz par exemple. On peut remarquer que cette fréquence ne constitue pas une fréquence d'échantillonnage audio standard. Le dispositif selon l'invention permet une grande souplesse de choix. En procédant ainsi, on s'assure que tous les étages en aval de la chaîne de signal du dispositif sont synchrones.
L'étage de sortie analogique peut être optimisé pour la fréquence d'échantillonnage audio synchrone, soit 100kHz dans l'exemple retenu, quelle que soit la fréquence d'échantillonnage des signaux d'entrée.
Comme il n'existe fondamentalement qu'un domaine d'horloge, l'interférence d'horloge au travers de l'alimentation d'énergie électrique n'existe théoriquement pas dans un dispositif conforme à l'invention. De façon plus précise, les signaux d'entrée constituent toujours le domaine d'horloge d'entrée mais ce domaine d'horloge est très localisé aux circuits proche de l'entrée du dispositif. En pratique, ce domaine existe seulement si le transfert est en temps réel, ce qui n'est pas le cas dans une solution audio portative ou basée sur disque dur. De ce fait, les interférences d'horloge sont, pour le moins, très fortement réduites.Les performances sont donc augmentées et le coût diminué car il n'est pas nécessaire de prévoir un filtrage d'horloge spécial ou plusieurs alimentations d'énergie dédiées, contrairement au dispositif de l'Art Connu décrit en regard de la figure 2.
A la lecture de ce qui précède, on constate aisément que les dispositions adoptées par l'invention simplifient la conception, que ce soit en terme de matériel et/ou de logiciel. Elle améliore les performances et permet de réduire le coût en synchronisant le flux de données audionumériques en temps réel à la fréquence de l'horloge locale système, c'est-à-dire celle du circuit de traitement de données. En utilisant seulement un domaine d'horloge dans tout le dispositif, les problèmes d'interférences d'horloges qui peuvent se produire dans l'alimentation d'énergie électrique ou dans l'étage de sortie analogique peuvent être évités. En outre, on évite le coût induit par un oscillateur "PLL" à haute performance, ce qui laisse une marge pour prévoir une source de signaux d'horloge locale de grande qualité.
Naturellement les considérations ci-dessus s'appliquent également à un dispositif dans lequel l'étage de la conversion numérique-analogique ne fournit pas un signal de sortie dit de "ligne", c'est-à-dire un signal de tension d'amplitude relativement élevée mais de faible puissance, la sortie présentant une impédance élevée, mais directement un signal de puissance suffisante pour piloter directement un haut-parleur ou un organe similaire. Dans ce cas, il n'est pas nécessaire de prévoir un étage d'amplification de puissance, comme le suggère le schéma de la figure 4.
Les dispositions essentielles de l'invention qui viennent d'être décrites dans un cadre précis, celui d'un dispositif de reproduction en temps réel d'un signal audionumérique, peuvent naturellement être appliquées à des dispositifs plus généraux.
On va maintenant décrire un dispositif que l'on a dénommé "n u̇d de réseau temps réel", et plus particulièrement un réseau de transmission asynchrone de données numériques. De tels dispositifs sont en effet "distribués" ou répartis sur un réseau, d'où la dénomination "noeud" qui peut les caractériser. Il peut s'agir, comme il a été indiqué, de réseaux de types "Ethernet", "ATM", à transmission en mode "paquets", etc.
Les flux de données numériques transportés par un tel réseau peuvent d'ailleurs ne pas être homogènes, en ce sens que les données numériques peuvent représenter des entités quelconques (signaux audionumériques, signaux vidéo, etc.) ou les fréquence d'échantillonnage peuvent varier, par exemple d'un flux à l'autre.
Pour simplifier la description, le "noeud réseau temps réel" sera appelé "noeud" ci-après.
La figure 5 illustre schématiquement, sous forme de blocs diagrammes, l'architecture d'un noeud, référencé 5, mettant en u̇vre les dispositions propres à l'invention.
Dans cette figure, les signaux communs à la figure 1 portent les mêmes références et ne seront re-décrits qu'en tant que de besoin Le n u̇d 5 comprend les circuits principaux suivants :
Une mémoire tampon 50, similaire à la mémoire tampon de la figure 1, reçoit en entrée les données numériques Dr transmises par un réseau asynchrone (non représenté). Il peut s'agir d'une mémoire de type dit "FIFO" comme précédemment.
Par tous moyens classiques bien connus (non représentés), des signaux d'horloge associés aux données Dr, également transmis par le réseau asynchrone, sont extraits de celles-ci. Selon la caractéristique principale de l'invention, les signaux d'horloge extraits Hre sont transmis à l'entrée d'un "SRC" 51, qui reçoit, sur une deuxième entrée, les données de sortie D'rst de la mémoire tampon 50, échantillonnés à la première fréquence, ou fréquence d'échantillonnage d'entrée f1 = Fsin.
Le n u̇d comprend une horloge locale 52, par exemple celle d'un système de traitement automatique de données à programme enregistré (non explicitement représenté) implémentant le procédé de conversion de fréquence d'échantillonnage utilisé par le "SRC" 51. Le circuit 52 délivre des signaux d'horloge locale HL transmis à une troisième entrée du "SRC" 51. La fréquence de ces signaux représente la deuxième fréquence d'échantillonnage, ou fréquence de sortie f2 = Fsout.
Comme dans le cas du dispositif 4 de la figure 4, le signal de sortie S'2 délivré par le circuit 51 est un signal numérique échantillonné à la fréquence de sortie f2 = Fsout. Le rapport de conversion RC = Fsratio = (f1 / f2) = (Fsin IFsout).
Le signal S'2 est transmis à un étage analogique final, sous la référence générale 53, qui comprend optionnellement divers organes, tels que convertisseur numérique-analogique, amplificateur, organes de reproduction audio et/ou d'images, etc.
Plusieurs noeuds du type qui vient d'être décrit peuvent être distribués sur un réseau asynchrone de transmission de données numériques, chaque n u̇d pouvant reproduire des données de même nature ou non, à des fréquences d'échantillonnage éventuellement distinctes. Par des procédés bien connus, un noeud particulier peut être adressé sélectivement pour traiter des données numériques qui lui sont spécifiquement adressées. Par exemple un premier n u̇d peut reproduire des données audionumériques (baladeur audio au format mp3 connecté au réseau, par exemple) et un deuxième des données vidéo (lecteur DVD, par exemple).
Si de nouvelles données d'entrée sont reçues avec une nouvelle fréquence d'échantillonnage, une modification de ce rapport de conversion des fréquences est simplement nécessaire. Ce nouveau rapport de conversion RC est transmis au "SRC" pour conserver la même fréquence d'échantillonnage des signaux de sortie. Cette opération peut s'effectuer en quasi temps réel, sous la commande des circuits de traitement de données implémentant le procédé de "SRC". Ces circuits calculent le nouveau rapport de conversion nécessaire. Il n'est donc plus nécessaire, comme dans l'Art Connu (par exemple comme dans le cas du dispositif de la figure 1), d'implémenter entièrement un nouvel oscillateur "PLL".
A la lecture qui précède, on constate aisément que l'invention atteint bien les buts qu'elle s'est fixée.
Ainsi, l'invention qui adapte des données au dispositif plutôt que le dispositif aux données, comme dans l'Art Connu, présente de nombreux avantages qui ont été précédemment rappelés. Il est inutile de tous les énumérer de nouveau, mais il est peut être intéressant d'en rappeler les principaux à savoir : - Une plus grande souplesse en vue d'évolutions futures, sans avoir à modifier des circuits matériels (nouvelle implémentation) ; - Une qualité supérieure à coût égal, voire moindre, compte tenu de la nature synchrone de la conception ; et - Un contrôle plus précis de la qualité de l'horloge puisqu'elle est générée en local et non reconstruite en faisant appel à un oscillateur "PLL".
Il doit être clair cependant que l'invention n'est pas limitée aux seuls exemples de réalisations explicitement décrits, notamment en relation avec les figures 4 et 5 Les valeurs numériques et les exemples de circuits utilisables n'ont été donnés que pour mieux illustrer les caractéristiques principales de l'invention et ne procèdent que d'un choix technologique à la portée de l'Homme de Métier.
L'invention n'est pas limitée non plus aux seules applications explicitement décrites. Outre l'application principale relative à la reproduction en temps réel de signaux audionumériques, les dispositifs conformes à l'invention trouvent application dans de nombreux domaines : reproduction en temps réel de signaux vidéo, etc.
REVENDICATIONS
1. Dispositif de reproduction de données numériques en temps réel recevant un flux de données numériques échantillonnées à une première fréquence d'échantillonnage, comprenant des moyens pour extraire dudit flux des signaux d'horloge dits d'entrée, cadencés à ladite première fréquence, et les transmettre sur un premier chemin, et pour extraire le contenu desdites données numériques et le transmettre sur un second chemin, caractérisé en ce qu'il comprend des circuits d'horloge locale (41, 52) générant des signaux d'horloge locaux (HL) cadencés à une deuxième fréquence, un convertisseur de fréquence d'échantillonnage (400, 51) recevant, sur des première et deuxième entrées, lesdits signaux d'horloge d'entrée (Hre) et locaux (HL), respectivement, et, sur une troisième entrée, le contenu (D'rst) desdites données numériques reçues (Das),en ce que ledit convertisseur de fréquence d'échantillonnage (400, 51) délivre sur sa sortie des données numériques (S'2) échantillonnées à une fréquence d'échantillonnage déterminée par un rapport de conversion de fréquence d'échantillonnage proportionnel au rapport existant entre lesdites première et seconde fréquences, de manière à convertir lesdites données numériques reçues (Das) à une fréquence d'échantillonnage synchrone avec la fréquence de ladite horloge locale (41, 52), et en ce qu'il comprend des circuits de sortie (53) recevant lesdites données numériques converties (S'2), de manière à effectuer ladite reproduction de données en temps réel.
1. Dispositif de reproduction de données numériques en temps réel recevant un flux de données numériques échantillonnées à une première fréquence d'échantillonnage, comprenant des moyens pour extraire dudit flux des signaux d'horloge dits d'entrée, cadencés à ladite première fréquence, et les transmettre sur un premier chemin, et pour extraire le contenu desdites données numériques et le transmettre sur un second chemin, caractérisé en ce qu'il comprend des circuits d'horloge locale (41, 52) générant des signaux d'horloge locaux (HL) cadencés à une deuxième fréquence, un convertisseur de fréquence d'échantillonnage (400, 51) recevant, sur des première et deuxième entrées, lesdits signaux d'horloge d'entrée (Hre) et locaux (HL), respectivement, et, sur une troisième entrée, le contenu (D'rst) desdites données numériques reçues (Das),en ce que ledit convertisseur de fréquence d'échantillonnage (400, 51) délivre sur sa sortie des données numériques (S'2) échantillonnées à une fréquence d'échantillonnage déterminée par un rapport de conversion de fréquence d'échantillonnage proportionnel au rapport existant entre lesdites première et seconde fréquences, de manière à convertir lesdites données numériques reçues (Das) à une fréquence d'échantillonnage synchrone avec la fréquence de ladite horloge locale (41, 52), et en ce qu'il comprend des circuits de sortie (53) recevant lesdites données numériques converties (S'2), de manière à effectuer ladite reproduction de données en temps réel.
Claims (8)
- 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits circuits de sortie comprennent un convertisseur numérique-analogique (42) recevant sur une entrée d'horloge lesdits signaux d'horloge locaux (HL), de manière à effectuer ladite conversion au rythme de cette fréquence, et en ce qu'il délivre sur une sortie des données analogiques (Sa) transmis aux dits circuits de sortie pour la reproduction de données en temps réel.
- 3. Dispositif selon la revendication 2, caractérisé en ce que, lesdites données numériques reçues (Das) représentant des données audionumériques, ledit convertisseur numérique-analogique (42) est relié sur sa sortie à un étage d'amplification (43) pilotant un organe de reproduction sonore (45).4. Dispositif selon l'une quelconque des revendications précédentes caractérisé en ce qu'il comprend un système de traitement automatique de données à programme enregistré (40), dit unité centrale, implémentant un algorithme de conversion de fréquence prédéterminé, de manière à effectuer ladite conversion de données numériques reçues, en ce que ladite unité centrale (40) est cadencée par une horloge (41) dite de système, et en ce que les signaux d'horloge (HL) délivrés par cette horloge (41 ) sont à ladite deuxième fréquence ou à un multiple de cette fréquence, de manière à constituer lesdits signaux d'horloge locaux (HL) transmis au dit convertisseur de fréquence d'échantillonnage (42).
- 5. Dispositif selon la revendication 4, caractérisé en ce que ladite unité centrale (40) comprend un microprocesseur.6. Dispositif selon la revendication 4, caractérisé en ce que ladite unité centrale (40) comprend un processeur de traitement de données numériques spécialisé de type dit "DSP".
- 7. Dispositif selon l'une quelconque des revendications 4 à 6, caractérisé en ce que ladite unité centrale (40) comprend des moyens pour adapter ledit rapport de conversion de fréquence d'échantillonnage lorsque ladite première fréquence d'échantillonnage desdites données numériques reçues(Das) varie et transmettre le dit rapport adapté au dit convertisseur de fréquence d'échantillonnage (42), de manière à ce que lesdites données converties (S'2) conservent une fréquence d'échantillonnage constante.8. Dispositif selon l'une quelconque des revendications 4 à 7, caractérisé en ce que la fréquence de ladite horloge de système (41) délivre des signaux d'horloge à la fréquence 100 MHz et la dite fréquence d'échantillonnage synchrone des signaux convertis (S'2) est de 100 kHz.
- 9. Application d'un dispositif selon l'une quelconque des revendications précédentes à la réalisation d'au moins un circuit dit n u̇d de réseau de reproduction temps réel (5), ledit réseau transportant en mode asynchrone des flux de données numériques (Dr) échantillonnés à ladite première fréquence et chacun desdits noeuds (5) recevant tout ou partie desdites données transportées (Dr) et effectuant une reproduction en temps réel de ces données.10. Application selon la revendication 9, caractérisé en ce que ledit dispositif comprend une mémoire tampon d'entrée (50) opérant lesdites extractions de signaux d'horloge (Hre) à la première fréquence et de contenu de données numériques reçues (Das).
- 11. Application selon la revendication 9, caractérisé en ce que ledit réseau asynchrone est un réseau au standard Ethernet.
- 12. Application selon la revendication 9, caractérisé en ce que ledit réseau asynchrone est un réseau au standard ATM.
- 13. Application selon la revendication 9, caractérisé en ce que ledit réseau asynchrone est un réseau transportant lesdites données numériques en mode paquet.
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| Publication Number | Publication Date |
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| FR2886084A1 true FR2886084A1 (fr) | 2006-11-24 |
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| Title |
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| PATENT ABSTRACTS OF JAPAN vol. 2003, no. 12 5 December 2003 (2003-12-05) * |
| THIERRY HEEB: "Q5 Upsampling / Sample Rate Conversion Technology", 30 November 2005 (2005-11-30), pages 1 - 15, XP002371940, Retrieved from the Internet <URL:http://www.anagramtech.com/files/whitepapers/ANAGRAM_Technologies_Q5_White_Paper.pdf> [retrieved on 20060313] * |
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