FR2852466A1 - Procede et dispositif d'interfacage serie-parallele ou parallele-serie - Google Patents

Abstract

Un procédé et un dispositif d'interfaçage pour le transfert d'un nombre déterminé K de mots de données binaires (BW1-BWk) comprenant chacun un nombre déterminé N de bits, entre un groupe de K composants électroniques (AD1-ADk) à liaison série (SB1-SBk) d'une part et un système numérique (SYS) à bus parallèle (PB) ayant un nombre déterminé M de lignes (D1-Dm) d'autre part, où K, N et M sont des nombres entiers tels que K≤M, prévoient le couplage de la liaison série de chacun des K composants à une ligne respective (D1-Dk) du bus parallèle. On transfère de manière synchrone, depuis les composants vers le système numérique ou depuis le système numérique vers les composants, successivement N groupes de bits (GB1-GBn) ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, des K mots de données binaires.

Description

PROCEDE ET DISPOSITIF D'INTERFA AGE SERIE-PARALLELE OU PARALLELE-SERIE

La présente invention concerne l'interfaçage série-parallèle ou parallèlesérie dans les systèmes électroniques.

Elle trouve des applications, en particulier, dans les systèmes d'acquisition et/ou de restitution de données audio, vidéo ou autres.

Avec l'évolution de la technologie, les composants électroniques sont de plus en plus miniaturisés et ont des taux de transfert de données de plus en plus élevés. Ceci a amené les fabricants de composants électroniques à remplacer les liaisons parallèles ayant 8,16,... lignes (appelées "bus parallèles") par des liaisons série (appelées "bus série"), pour le transfert des 10 données depuis ou vers les composants électroniques. Ceci diminue le nombre de broches d'accès des boîtiers des composants, et donc leur encombrement.

C'est le cas, en particulier, pour les convertisseurs analogiquesnumériques (CAN), les convertisseurs numériques-analogiques (CNA) audio, vidéo et autres.

Néanmoins, certains systèmes numériques (microprocesseurs, ordinateurs, mémoires, FIFOs,...) ne sont équipés, quant à eux, que d'un bus parallèle pour le transfert de données depuis ou vers le système numérique.

L'incompatibilité directe entre un bus série et un bus parallèle nécessite un interfaçage comprenant l'ajout entre eux d'un convertisseur série-parallèle 20 et/ou d'un convertisseur parallèle-série. De tels convertisseurs comprennent typiquement un registre à décalage. Pour un système numérique doté d'un bus parallèle et destiné à échanger des données avec un nombre déterminé K de composants électroniques à liaison série, un tel convertisseur série-parallèle ou parallèle-série doit ainsi être associé à chacun de ces composants. Et un 25 multiplexage temporel, ainsi qu'une synchronisation, sont nécessaires pour permettre le transfert de données depuis ou vers chacun des composants. De plus, pour transférer des paquets (ou mots) de données ayant un nombre déterminé N de bits qui est supérieur ou égal au nombre M de lignes du bus parallèle du système numérique, il faut prévoir plusieurs opérations de transfert 30 successives pour chaque composant.

La figure 1 est un schéma illustrant un exemple de dispositif pour la mise en oeuvre d'un procédé d'interfaçage selon l'art antérieur.

Dans l'exemple représenté, l'interfaçage est de type série-parallèle entre K composants électroniques AD1 à ADk d'une part, et un système 5 numérique SYS d'autre part. Les composants ADI-ADk sont des composants à liaison série respectivement SB1 à SBk par exemple des CANs. Le système numérique SYS est un système à bus parallèle PB ayant un nombre déterminé M de lignes. Le transfert des données a lieu depuis les composants ADI- ADk vers le système numérique SYS. De plus, les données sont structurées en 10 mots binaires respectivement BWI à BWk ayant chacun un nombre déterminé N de bits, o N s M. Dans le jargon de l'Homme du métier, le nombre N est souvent appelé taille des données traitées par les composants électroniques, et M est souvent appelé largeur du bus parallèle.

Un nombre K de convertisseurs série-parallèle SR1 à SRk sont respectivement intercalés entre chacune des liaisons série SBl-SBk d'une part, et le bus parallèle PB d'autre part. Les convertisseurs SR1-SRk sont des convertisseurs N bits. Ils comprennent chacun un bus série d'entrée couplé à l'une des liaisons série respectivement SBl-SBk et un bus parallèle de sortie 20 ayant un nombre déterminé N de lignes respectivement couplées à N premières lignes du bus parallèle PB.

Une unité de commande CU génère des signaux d'activation comprenant un signal d'horloge d'échantillonnage Cksample, un signal d'horloge série Clkbit, un signal d'horloge parallèle Clkword, et un signal Wr 25 de commande d'écriture sur le bus parallèle PB, qui sont synchrones. Le signal Cksample commande l'acquisition de signaux utiles (non représentés) par les composants AD1-ADk. Le signal Clkbit commande le transfert synchrone successivement des N bits des mots de données BW1-BWk, simultanément depuis chacun des composants ADl-ADk vers les convertisseurs SR1-SRk 30 respectivement ainsi que le décalage des bits déjà présents dans les registres SR1 -SRk. Enfin, les signaux Clkword et Wr commandent l'écriture synchrone successivement de ces mots, successivement depuis chacun des convertisseurs SR1-SRk sur le bus parallèle PB pour leur transfert vers le système numérique SYS.

De plus, l'unité CU génère un mot de synchronisation WSYNC de N bits, permettant au système numérique SYS de se synchroniser sur le mot de 5 données transféré depuis un composant déterminé, par exemple celui qui est transféré en premier, et d'en déduire, à partir du séquencement connu, quels sont les mots de données transférés depuis chacun des autres composants. A cet effet, l'unité CU comprend un bus parallèle de sortie ayant N lignes, qui sont reliées aux N lignes précitées du bus parallèle PB.

Un procédé d'interfaçage de type série-parallèle mis en oeuvre par un tel dispositif, lorsque N M, comprend ainsi les étapes suivant lesquelles: a) on transfère de manière synchrone (pendant N périodes successives de l'horloge série Clk bit) successivement les N bits de chacun des mots de données BW1-BWk, via le bus série SB1-SBk, simultanément 15 depuis chacun des K composants ADl-ADk respectivement dans les K convertisseurs sérieparallèle SR1-SRk; b) on transfère de manière synchrone (pendant K périodes successives de l'horloge parallèle Clk_word) les K mots de données BW1-BWk, via le bus parallèle PB, successivement de l'un respectif des convertisseurs série20 parallèle SR1-SRk vers le système numérique SYS; c) on transfère les N bits du mot de synchronisation WSYNC (pendant une K+1 nième période de l'horloge parallèle Clkword), via le bus parallèle PB de l'unité CU vers le système numérique SYS.

Chacun des composants ADl-ADk produit un nouveau mot de 25 données de N bits à chaque période du signal Cksample. Ces mots de données sont, à l'étape a), simultanément transférés bit par bit via les bus série SBlSBk dans les registres SR1-SRk de façon synchrone avec l'horloge Clkbit. Puis, à l'étape b), ils sont successivement écrits sur le bus parallèle PB de façon synchrone avec l'horloge Clkword. ils sont ensuite lus par le système 30 numérique SYS sur le bus parallèle PB, et, par exemple, stockés dans une mémoire de ce système. Enfin, le mot de synchronisation WSYNC est transféré à l'étape c) au système numérique SYS, également par écriture et lecture sur le bus parallèle PB, soit avant soit après le transfert des mots de données des composants AD1-ADk vers le système numérique SYS pour la période courante du signal Ck sample. Bien entendu, toutes les écritures et toutes les lectures sur le bus PB doivent être effectuées avant le début du transfert correspondant à la période suivante du signal Cksample.

On notera que, lorsque N > M, il faut répéter les étape a) à c) afin de transférer les N bits de chaque mot de données des composants en plusieurs fois. Ceci complique l'unité de commande qui doit générer des signaux supplémentaires pour l'activation des bus d'entrée et de sortie des 10 convertisseurs, ainsi que des signaux d'écriture sur le bus parallèle.

L'inconvénient principal de l'interfaçage selon cet art antérieur réside dans la nécessité de prévoir des convertisseurs série-parallèle et/ou des convertisseurs parallèle-série. En effet, ces convertisseurs sont des éléments matériels occupant de la place, qui pénalisent l'encombrement global du 15 système.

C'est pourquoi un objet de l'invention est de supprimer l'usage des convertisseurs précités en prévoyant la connexion directe, sur une ligne respective du bus parallèle du système numérique, de chaque liaison série de sortie ou d'entrée d'un composant électronique à liaison série, la conversion 20 respectivement série-parallèle ou parallèle-série pouvant alors être assurée par traitement logiciel, par exemple dans le système numérique lui-même.

En effet, un premier aspect de l'invention concerne un procédé d'interfaçage pour le transfert d'un nombre déterminé K de mots de données binaires comprenant chacun un nombre déterminé N de bits, entre un groupe 25 de K composants électroniques à liaison série d'une part et un système numérique à bus parallèle ayant un nombre déterminé M de lignes d'autre part, o K, N et M sont des nombres entiers tels que K<M, la liaison série de chacun desdits K composants étant couplée à une ligne respective du bus parallèle. Le procédé comprend des étapes suivant lesquelles on transfère de manière 30 synchrone, depuis les composants vers le système numérique ou depuis le système numérique vers les composants, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

Dans le paragraphe qui précède et dans la suite, on entend par "mot binaire de N bits" un ensemble de N bits de rang respectif compris entre 1 et N, 5 qui, en combinaison, codent en binaire une information utile, par exemple la valeur d'un signal échantillonné. Par "groupe de K bits", on entend à l'inverse un ensemble de K bits qui n'ont pas de relation logique particulière entre eux, et qui, pris en combinaison, ne codent aucune information utile.

Un deuxième aspect de l'invention se rapporte à un dispositif 10 d'interfaçage pour le transfert d'un nombre déterminé K de mots de données binaires comprenant chacun un nombre déterminé N de bits, entre un groupe de K composants électroniques à liaison série d'une part et un système numérique à bus parallèle ayant un nombre déterminé M de lignes d'autre part, o K, N et M sont des nombres entiers tels que K'M, dans lequel la liaison 15 série de chacun desdits K composants est couplée à une ligne respective du bus parallèle. Le dispositif comprend des moyens pour transférer de manière synchrone, depuis les composants vers le système numérique ou depuis le système numérique vers les composants, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant 20 les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

L'interfaçage de type série-parallèle et/ou de type parallèle-série selon l'invention permet une simplification considérable de l'architecture matérielle des systèmes électroniques, provenant de la suppression des convertisseurs 25 série-parallèle et/ou des convertisseurs parallèlesérie, respectivement. Cet interfaçage est particulièrement avantageux dans le cas des systèmes d'acquisition de données multivoies (mixage audio, antennes acoustiques, etc.).

C'est pourquoi un troisième aspect de l'invention se rapporte à un 30 système d'acquisition de données audio multivoies, comprenant: - un nombre déterminé K de convertisseurs analogiques numériques audio à liaison série, adaptés pour générer des mots binaires sur un nombre déterminé N de bits; - un système numérique à bus parallèle ayant M lignes, o K'M, les 5 liaisons série des K convertisseurs analogique-numérique étant couplées à K lignes respectives du bus parallèle; - un dispositif de commande comprenant des moyens pour transférer de manière synchrone, depuis les convertisseurs analogique-numérique vers le système numérique, successivement N groupes de bits ayant au moins K bits 10 chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

De façon symétrique, un quatrième aspect de l'invention se rapporte à un système de restitution de données audio multivoies, comprenant: - un nombre déterminé K de convertisseurs numérique-analogique 15 audio à liaison série, adaptés pour traiter des mots binaires sur un nombre déterminé N de bits; - un système numérique à bus parallèle ayant M lignes, o K'M, les liaisons série desdits K convertisseurs numérique-analogique étant couplées à K lignes respectives du bus parallèle; et, - un dispositif de commande comprenant des moyens pour transférer de manière synchrone, depuis le système numérique vers les convertisseurs analogique-numérique, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données 25 binaires.

D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels: - la figure 1 est un schéma synoptique d'un dispositif d'interfaçage 30 série-parallèle selon l'art antérieur; - la figure 2 est un schéma synoptique d'un exemple de dispositif d'interfaçage série-parallèle ou parallèle-série selon l'invention; - les figures 3a à 3e montrent un exemple de chronogrammes de signaux d'un dispositif selon la figure 2; la figure 4 est un tableau illustrant la relation entre les mots binaires de N bits et les groupes de K bits selon l'invention; - la figure 5 est un schéma synoptique très simplifié d'un exemple de système d'acquisition de données audio multivoies selon l'invention; et, - les figures 6a à 6d sont des chronogrammes d'un exemple de 10 séquencement d'un système selon la figure 5.

Sur les figures, les mêmes éléments ou des éléments similaires portent les mêmes références.

La figure 2 sert à illustrer un exemple de procédé et de dispositif d'interfaçage selon l'invention. Le dispositif est adapté pour le transfert d'un 15 nombre déterminé K de mots de données binaires BW1 à BWk comprenant chacun un nombre déterminé N de bits, entre un groupe de K composants électroniques AD1 à ADk à liaison série SB1 à SBk d'une part, et un système numérique SYS à bus parallèle PB ayant un nombre déterminé M de lignes Dl à Dm d'autre part, o K, N et M sont des nombres entiers tels que K M. Dans 20 l'exemple représenté, le bus parallèle PB a M lignes distinctes Dl à Dm, avec K+1 <M. Le transfert peut avoir lieu dans un sens ou dans l'autre.

Le dispositif comprend le couplage de la liaison série SBl-SBk de chacun des K composants AD1-ADk à une ligne respective D1-Dk du bus parallèle.

Le dispositif comprend aussi une unité de commande CU, qui génère des signaux d'activation pour commander le transfert synchrone de N groupes de bits GBl à GBn, depuis les composants AD1-ADk vers le système numérique SYS (cas d'un interfaçage de type série-parallèle) ou depuis le système numérique SYS vers les composants électroniques ADI-ADk (cas 30 d'un interfaçage de type parallèle-série).

L'unité CU génère ainsi un signal Ck-sample d'activation des composants AD1-ADk et un signal d'horloge série Clkbit. Le signal Cksample (figure 3a) est un signal activant le traitement des mots de données binaires BW1BWk dans les composants AD1-ADk. Par exemple, si ces composants sont des CANs, le traitement concerné est un échantillonnage d'un signal analogique avec conversion analogique-numérique d'une valeur 5 échantillonnée respective pour produire les mots binaires BW1-BWk. A l'inverse, si les composants sont des CNAs, le traitement concerné est une conversion numérique-analogique des mots binaires BW1-BWk pour produire une valeur échantillonnée d'un signal analogique. Le signal Clkbit (figure 3b) commande le transfert synchrone de bits de données depuis ou vers les 10 composants AD1-ADk, via les liaisons série respectivement SB1-SBk.

L'unité CU génère également un signal d'activation du bus parallèle PB du système numérique SYS, permettant de commander l'écriture (cas d'un interfaçage de type série-parallèle) ou la lecture (cas d'un interfaçage parallèlesérie) sur ce bus. Selon le cas, on note respectivement Wr ou Rd ce signal 15 d'activation. Avantageusement, ce signal coïncide avec le signal d'horloge série Clkbit. Ceci simplifie la réalisation de l'unité CU par rapport à l'art antérieur.

Chacun des N groupes de bits GB1-GBn comprend les K bits de rang i, pour i respectivement compris entre 1 et N, des K mots de données binaires 20 BW1-BWk. Les transferts, au nombre de N, de ces groupes respectifs ont lieu successivement, de façon synchrone avec le signal d'horloge série Clkbit. Par convention, on considère que le groupe de bits GB1 comprend les bits de poids le plus fort (ou MSB, de l'anglais "Most Significant bit") des mots de données binaires BW1-BWk, et que le groupe de bits GBn comprend les bits de poids le 25 plus faible (ou LSB, de l'anglais "Least Significant Bit") de ces mots de données binaires.

Lorsqu'une synchronisation des transferts est nécessaire, chacun des N groupes de bits GBl-GBn transférés peut comprendre en outre au moins un bit de synchronisation. Le bit de synchronisation est généré par l'unité CU. Par 30 exemple, il est transféré via une K+I nième ligne du bus parallèle PB du système numérique SYS, ici par exemple la ligne Dk+1. Dans ce cas, il est nécessaire que K<M.

Un (ou plusieurs) bit(s) de synchronisation sont nécessaires lorsque la synchronisation des transferts de données ne résulte pas des caractéristiques de l'application.

Un exemple de séquencement des signaux Cksample, Clkbit, et du 5 signal Wr ou Rd, est illustré par les chronogrammes des figures 3a, 3b et 3e, respectivement. Les transferts des K premiers bits des groupes de données binaires GBI-GBn sont illustrés par le chronogramme de la figure 3e, et celui du K+1 nième bit de ces groupes (i.e., le bit de synchronisation) est illustré par le chronogramme de la figure 3d. Dans cet exemple, le signal Wr 10 (respectivement Rd) est actif à l'état logique bas, c'est-àdire que l'écriture (respectivement la lecture) sur le bus parallèle PB est permise lorsque ce signal est à l'état logique bas. La largeur des impulsions négatives du signal Wr détermine l'écriture effective (respectivement la lecture effective) sur le bus parallèle PB.

Le bit de synchronisation (figure 3d) peut présenter une première valeur déterminée dans le groupe de bits comprenant les bits d'un rang déterminé des mots BW1-BWk, et une seconde valeur déterminée dans les groupes de bits comprenant les bits des autres rangs de ces mots. Dans l'exemple illustré par le chronogramme de la figure 3d, le bit de synchronisation 20 transféré sur la ligne Dk+1 présente ainsi la valeur logique 1 dans le groupe GB1 comprenant les bits de poids le plus fort transférés sur les lignes Dl à Dk, et la valeur logique 0 dans les groupes GB2-GBn comprenant les bits des autres poids transférés sur ces mêmes lignes. La période d'apparition du bit de synchronisation est alors avantageusement égale à la période du signal 25 Cksample, et cette apparition coïncide avec les fronts d'activation de ce signal (fronts montants dans l'exemple).

Connaissant le rang dans les mots binaires BW1-BWk des bits d'un des groupes de données GBl-GBn transféré, grâce au bit de synchronisation, on peut aisément identifier chacun des autres groupes à partir du 30 séquencement (supposé connu) des transferts.

Bien entendu, plus d'un bit tel que le bit de synchronisation précité peuvent être transmis avec des valeurs respectives, si le nombre de lignes du bus parallèle PB le permet, c'est-à-dire si K+1<M comme dans l'exemple représenté. Ceci permet d'améliorer la synchronisation (pour gérer des situations plus complexes), et/ou d'ajouter des fonctionnalités supplémentaires associées aux transferts.

Les groupes de bits GB1-GBn qui ont été transférés (cas d'un interfaçage de type série-parallèle) ou qui sont à transférer (cas d'un interfaçage de type parallèle-série), sont par exemple stockés sous la forme d'une table logique à deux dimensions dans une mémoire (non représentée) du système numérique SYS. Un exemple de telle table est illustré à la figure 4. 10 Dans cet exemple, les groupes de bits GBl-GBn correspondent aux colonnes respectives d'une matrice (K+1)xN, comprenant K+1 lignes et N colonnes.

Ainsi qu'on l'aura compris, K premières lignes respectives de cette matrice correspondent respectivement aux mots binaires BW1-BWk, et une K+ 1nième ligne de cette matrice correspond aux valeurs du bit de synchronisation.

Pour un transfert depuis les composants ADl-ADk vers le système numérique SYS (interfaçage de type série-parallèle), le dispositif peut comprendre des moyens de traitement pour, après le transfert, reconstituer les mots de données BW1-BWk à partir des groupes de bits GBl-GBn transférés.

Dans l'exemple, ces moyens effectuent essentiellement une conversion de 20 type colonne-ligne bien connue dans le domaine du traitement matriciel de données. Ils sont par exemple réalisés sous la forme d'un module logiciel qui est à la portée de l'Homme du métier.

De même, pour un transfert depuis le système numérique SYS vers les composants ADl-ADk (interfaçage de type parallèle-série), le dispositif peut 25 comprendre des moyens de traitement pour, préalablement au transfert, constituer les N groupes de bits GBl-GBn à transférer, à partir des K mots de données BWl-BWk. Dans l'exemple, ces moyens effectuent essentiellement une conversion de type ligne-colonne duale de la conversion colonne-ligne citée ci-dessus, et sont par exemple également réalisés sous la forme d'un 30 module logiciel.

Dans un exemple, les moyens de traitement logiciel précités sont prévus dans le système numérique SYS. Ceci n'est toutefois pas obligatoire, il puisqu'ils peuvent aussi être prévus dans une unité matérielle distincte du système numérique SYS.

Certes, lorsqu'un bit de synchronisation est requis, l'invention utilise un espace mémoire dans le système numérique SYS de taille très légèrement 5 supérieure, comparé à l'art antérieur, puisqu'on stocke N groupes de K+ 1 bits au lieu de seulement K mots binaires de N bits. De plus, elle nécessite après le transfert un processus de reconstitution des mots binaires à partir des groupes de bits transférés, et/ou avant le transfert un processus de constitution des groupes de bits à partir des mots binaires à transférer. Néanmoins, les 10 systèmes numériques actuels possèdent des espaces mémoire très importants et une vitesse de traitement élevée. C'est pourquoi les inconvénients précités sont négligeables comparé au gain d'encombrement résultant de la disparition des convertisseurs série-parallèle et/ou des convertisseurs parallèle- série. On comprend que l'invention est d'autant plus avantageuse que le nombre K de 15 composants à interfacer est élevé.

De plus, l'invention n'est pas contrainte par le rapport entre le nombre N de bits des mots binaires traités par les composants ADI-ADk d'une part, et le nombre M de lignes du bus parallèle PB du système numérique SYS d'autre part. Ceci est particulièrement avantageux si l'on considère que la taille des 20 données traitées, par exemple, par les CANs ou CNAs actuels (qui peut atteindre 24 bits), est souvent supérieure à la largeur des bus parallèles des systèmes numériques (qui est typiquement égale à 8 ou 16 bits) vers lesquels ou depuis lesquels ces données sont transférées.

La figure 5 est un schéma très simplifié d'un exemple de système 25 d'acquisition de données audio multivoies, du type d'une antenne acoustique ayant par exemple seize voies de gauche et seize voies de droite associées, et utilisant un dispositif d'interfaçage sérieparallèle du genre décrit ci-dessus.

Le système d'acquisition comprend un système numérique SYS, une unité de commande CU et seize CANs stéréo AD1 à AD16 à liaison série (dit 30 autrement K=16 dans cet exemple). Chacun de ces composants électroniques comprend deux entrées analogiques, et une liaison de sortie série respectivement SB1 à SB16. Une première des entrées des composants AD1AD16 est reliée à un premier microphone respectivement MlI à M161 associés aux seize voies de gauche respectives, à travers un préamplificateur audio respectivement AMP11 à AMP161. La seconde des entrées des composants ADl-AD16 est reliée à un second microphone respectivement Mlr à M16r 5 associés aux seize voies de droite respectives, à travers un préamplificateur audio respectivement AMPlr à AMP16r. Les liaisons SBl-SB16 sont respectivement couplées à seize lignes d'un bus parallèle PB ayant seize lignes (dit autrement M=K=1 6 dans cet exemple).

Par exemple, les composants AD1-AD16 délivrent des mots binaires 10 sur 18 bits (N=18).

Le système numérique SYS du système d'acquisition est ici, par exemple, un ordinateur à usage général comprenant un contrôleur de bus USB ("Universal Serial Bus"). Ce contrôleur réalise l'interface entre le bus parallèle PB et le bus USB de l'ordinateur. Il s'agit d'un composant standard, disponible 15 sur le marché.

L'unité de commande CU du système d'acquisition est par exemple un module réalisé en logique câblée (à partir de circuits logiques standards), ou un circuit dédié tel qu'un circuit programmable de type FPGA ou similaire. Elle met en oeuvre un procédé d'interfaçage de type série-parallèle tel que décrit ci20 dessus. A cet effet, elle génère les signaux d'horloge et de commande des convertisseurs et du dispositif de transfert. La reconstitution des mots de données binaires à partir des groupes de bits transférés est réalisée par traitement logiciel dans l'ordinateur. Il en va de même pour le traitement de ces mots de données selon l'application "antenne acoustique".

Dans cet exemple d'application, l'unité CU est synchronisée avec le système numérique SYS, en ce sens qu'elle reçoit un signal d'horloge Clkref délivré par un interface à usage général (GPIF, de l'anglais "General Purpose InterFace") du contrôleur USB. Ce signal est par exemple un signal à 1 kHz.

C'est pourquoi aucun bit de synchronisation n'est ici nécessaire. Un tel bit n'est 30 donc pas prévu dans cet exemple d'application.

L'unité CU comprend une boucle verrouillée en phase 51 (ou PLL de l'anglais "Phase Locked Loop"), un compteur 52 et un générateur de commandes 53.

La PLL 51 reçoit le signal Clkref précité, et délivre un signal d'horloge 5 Clkpll qui est par exemple un signal à 2048 kHz. Les fronts du signal Clk plil commandent le comptage par le compteur 52, qui est par exemple un compteur 11 bits.

Le compteur 52 produit tous les sous-multiples de la fréquence du signal Clk pll, jusqu'à 1 kHz. En particulier, il délivre un signal d'horloge local 10 Clklocal à 1 kHz, qui est fourni à la PLL pour sa synchronisation.

Le générateur de commandes 53 a pour fonction de générer le signal d'échantillonnage Cksample et les signaux d'activation du dispositif d'interfaçage, en particulier le signal d'horloge série Clkbit et le signal Wr de commande d'écriture sur le bus (pour l'écriture sur le bus parallèle PB). Par 15 exemple, le signal Ck sample est un signal à 32 kHz, et le signal Clkbit est un signal de fréquence 64 fois plus élevée, c'est-à-dire à 2048 kHz.

Par mesure de clarté, l'application des signaux Cksample et Clkbit sur chacun des composants ADl-AD15 n'est pas représentée à la figure 5, bien que cette application soit bien sûr identique à celle représentée sur la 20 figure 2. On notera que, pour des raisons liées à la nature de l'interface du contrôleur USB précité, un signal d'horloge supplémentaire CIkWr est aussi généré par le générateur 53 et est délivré audit interface, afin de synchroniser la signal Wr. Les signaux Ck-sample et Clk-bit, de même que le signal Clk-Wr (qui 25 est

en phase avec le signal Clk-bit) proviennent directement du compteur 52.

Le signal Wr, quant à lui, est généré à l'aide d'un codage approprié des signaux d'horloge générés par le compteur 52.

Un exemple de séquencement des signaux Cksample, Clkbit et Wr, est représenté aux figures 6a, 6b et 6d respectivement, le transfert des 30 données depuis chacun des composants étant représenté symboliquement à la figure 6c (il est identique pour tous les composants). Ainsi qu'on peut le voir, les 18 bits des mots de données des voies de gauche sont transférées sur les 18 premiers fronts descendants du signal d'horloge série Clk bit qui suivent le front montant du signal d'échantillonnage Ck_sample, alors que les 18 bits des mots de données des voies de droite sont transférées sur les 18 premiers fronts descendants du signal Clk bit qui suivent le front descendant du signal Cksample.

En outre, des impulsions négatives du signal de commande d'écriture Wr débutent sur les fronts montants et les fronts descendants du signal Clksample, et leur largeur en périodes du signal Clkbit est égale au nombre de bits significatifs des mots de donnés que l'on souhaite transmettre. Ceci 10 permet d'adapter le nombre de bits des mots de données qui sont effectivement transférés, indépendamment de la taille des mots générés par les convertisseurs ADl-AD16. L'intérêt principal de cette adaptation est de transférer vers le système numérique SYS des données conformes à la taille des mots traités par le système numérique SYS. Dans l'exemple, la largeur du 15 signal de commande d'écriture Wr est fixée à 16 périodes du signal Clkbit, faisant que seuls les 16 premiers bits de données (ceux de poids plus fort) sont écrits sur le bus parallèle PB, les deux bits de poids faible étant ignorés.

Bien entendu, le mode de réalisation d'un système d'acquisition comportant un dispositif d'interfaçage selon l'invention qui a été décrit ci20 dessus correspond à un exemple seulement. En particulier, le séquencement des signaux d'activation illustré par les figures 6a-6d est purement illustratif.

L'invention peut aussi s'appliquer à un système de restitution de données audio multivoies, comprenant un nombre déterminé K de convertisseurs numérique-analogique audio à liaison série, adaptés pour traiter 25 des mots binaires sur un nombre déterminé N de bits, un système numérique à bus parallèle ayant M lignes, o K<M, les liaisons série desdits K convertisseurs numérique-analogique étant couplées à K lignes respectives du bus parallèle, et un dispositif de commande comprenant des moyens pour transférer de manière synchrone, depuis le système numérique vers les 30 convertisseurs analogique-numérique, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

Le schéma d'un tel système est très proche de celui du système d'acquisition de la figure 1, dans lequel les micros Mlr,M1I à M16r,M161 seraient remplacés par des haut-parleurs respectifs.

Notamment, lorsque K=M, l'unité de commande peut dans ce système également, être synchronisée par un signal d'horloge reçu du système numérique.

Lorsque les convertisseurs numérique-analogique sont stéréo, les bits 10 de mots de données de K premières voies peut ici aussi être transférés à partir d'un front montant d'un signal d'activation (correspondant au signal Cksample de la figure 5), et les bits de mots de données de K secondes voies peuvent alors être transférés à partir d'un front descendant dudit signal d'activation.

On peut aussi prévoir, dans un tel système de restitution, que le 15 système numérique comprend des moyens de traitement logiciel pour constituer les N groupes de bits à transférer à partir des K mots de données binaires.

Claims (18)

REVENDICATIONS

1. Procédé d'interfaçage pour le transfert d'un nombre déterminé K de mots de données binaires (BW1-BWk) comprenant chacun un nombre déterminé N de bits, entre un groupe de K composants électroniques (ADIADk) à liaison série (SBl-SBk) d'une part et un système numérique (SYS) à 5 bus parallèle (PB) ayant un nombre déterminé M de lignes (Dl-Dm) d'autre part, o K, N et M sont des nombres entiers tels que K <M, la liaison série de chacun desdits K composants étant couplée à une ligne respective (Dl-Dk) du bus parallèle, comprenant des étapes suivant lesquelles on transfère de manière synchrone, depuis les composants vers le système numérique ou 10 depuis le système numérique vers les composants, successivement N groupes de bits (GBl-GBn) ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

2. Procédé selon la revendication 1, comprenant en outre des étapes 15 suivant lesquelles, pour un transfert depuis les composants vers le système numérique, on reconstitue les K mots de données binaires à partir des N groupes de bits transférés, par traitement logiciel.

3. Procédé selon la revendication 1, comprenant en outre des étapes suivant lesquelles, pour un transfert depuis le système numérique vers les 20 composants on constitue les N groupes de bits à transférer, à partir des K mots de données binaires par traitement logiciel.

4. Procédé selon la revendication 2 ou la revendication 3, suivant lequel le traitement logiciel est effectué dans le système numérique, respectivement après ou avant le transfert.

5. Procédé selon l'une quelconque des revendications précédentes, suivant lequel K<M et suivant lequel chaque groupe de bits a au moins K+1 bits, dont les K bits de rang i, pour i respectivement compris entre 1 et N, des K mots de données binaires, et dont en outre au moins un bit de synchronisation (figure 3d) qui présente une première valeur déterminée lors du transfert des 30 bits d'un rang déterminé des K mots de données binaires et une seconde valeur déterminée lors du transfert des bits des autres rangs, ledit bit de synchronisation étant transféré via une K+1 nième ligne du bus parallèle du système numérique.

6. Dispositif d'interfaçage pour le transfert d'un nombre déterminé K de 5 mots de données binaires (BW1-BWk) comprenant chacun un nombre déterminé N de bits, entre un groupe de K composants électroniques (ADIADk) à liaison série (SBl-SBk) d'une part et un système numérique (SYS) à bus parallèle (PB) ayant un nombre déterminé M de lignes (Dl-Dm) d'autre part, o K, N et M sont des nombres entiers tels que KsM, dans lequel la 10 liaison série de chacun desdits K composants est couplée à une ligne respective (Dl-Dk) du bus parallèle, comprenant des moyens (CU) pour transférer de manière synchrone, depuis les composants vers le système numérique ou depuis le système numérique vers les composants, successivement N groupes de bits (GBl-GBn) ayant au moins K bits chacun, 15 chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

7. Dispositif selon la revendication 6, comprenant en outre, pour un transfert depuis les composants vers le système, des moyens de traitement logiciel pour reconstituer les K mots de données binaires à partir des N 20 groupes de bits transférés.

8. Dispositif selon la revendication 6, comprenant en outre, pour un transfert depuis le système vers les composants, des moyens de traitement logiciel pour constituer les N groupes de bits à transférer, à partir des K mots de données binaires.

9. Dispositif selon la revendication 7 ou la revendication 8, suivant lequel les moyens de traitement logiciel sont prévus dans le système numérique.

10. Dispositif selon l'une quelconque des revendications 6 à 9, dans lequel K<M et comprenant des moyens pour transférer de manière synchrone, 30 depuis les composants vers le système numérique ou depuis le système numérique vers les composants, successivement N groupes de bits ayant au moins K+1 bits, dont les K bits de rang i, pour i respectivement compris entre 1 et N, des K mots de données binaires, et dont en outre au moins un bit de synchronisation qui présente une première valeur déterminée lors du transfert des bits d'un rang déterminé des K mots de données binaires et une seconde valeur déterminée lors du transfert des bits des autres rangs, ledit bit de 5 synchronisation étant transféré via une K+1 nième ligne du bus parallèle du système numérique.

11. Système d'acquisition de données audio multivoies, comprenant: - un nombre déterminé K de convertisseurs analogique-numérique audio (ADlAD16, figure 5) à liaison série (SB1-SB16), adaptés pour générer 10 des mots binaires sur un nombre déterminé N de bits; - un système numérique (SYS, figure 5) à bus parallèle (PB) ayant M lignes, o K'M, les liaisons série desdits K convertisseurs analogiquenumérique étant couplées à K lignes respectives dudit bus parallèle; - un dispositif de commande (CU, figure 5) comprenant des moyens 15 pour transférer de manière synchrone, depuis les convertisseurs analogiquenumérique vers le système numérique, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données binaires.

12. Système selon la revendication 11, dans lequel K=M et dans lequel l'unité de commande est synchronisée par un signal d'horloge (Clk_ref) reçu du système numérique.

13. Système selon la revendication 11 ou la revendication 12, dans lequel les convertisseurs analogique-numérique sont stéréo, les bits de mots 25 de données de K premières voies étant transférés à partir d'un front montant d'un signal d'échantillonnage (Ck-sample), et les bits de mots de données de K secondes voies étant transférés à partir d'un front descendant dudit signal d'échantillonnage.

14. Système selon l'une quelconque des revendications 11 à 13, dans 30 lequel le système numérique comprend des moyens de traitement logiciel pour reconstituer les K mots de données binaires à partir des N groupes de bits transférés.

15. Système de restitution de données audio multivoies, comprenant: - un nombre déterminé K de convertisseurs numérique-analogique 5 audio à liaison série, adaptés pour traiter des mots binaires sur un nombre déterminé N de bits; - un système numérique à bus parallèle ayant M lignes, o K'M, les liaisons série desdits K convertisseurs numérique-analogique étant couplées à K lignes respectives dudit bus parallèle; - un dispositif de commande comprenant des moyens pour transférer de manière synchrone, depuis le système numérique vers les convertisseurs analogique-numérique, successivement N groupes de bits ayant au moins K bits chacun, chacun desdits N groupes de bits comprenant les K bits de rang i, pour i respectivement compris entre 1 et N, desdits K mots de données 1 5 binaires.

16. Système selon la revendication 15, dans lequel K=M et dans lequel l'unité de commande est synchronisée par un signal d'horloge reçu du système numérique.

17. Système selon la revendication 15 ou la revendication 16, dans 20 lequel les convertisseurs numérique-analogique sont stéréo, les bits de mots de données de K premières voies étant transférés à partir d'un front montant d'un signal d'activation, et les bits de mots de données de K secondes voies étant transférés à partir d'un front descendant dudit signal d'activation.

18. Système selon l'une quelconque des revendications 15 à 17, dans 25 lequel le système numérique comprend des moyens de traitement logiciel pour constituer les N groupes de bits à transférer à partir des K mots de données binaires.