FR2829886A1

FR2829886A1 - Circuit amplificateur en classe ab

Info

Publication number: FR2829886A1
Application number: FR0112050A
Authority: FR
Inventors: Marius Reffay; Michel Barou
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2001-09-18
Filing date: 2001-09-18
Publication date: 2003-03-21
Anticipated expiration: 2021-09-18
Also published as: FR2829886B1; US6784739B2; US20030071687A1

Abstract

L'invention propose un circuit amplificateur en classe AB, comprenant d'une part un étage de sortie complémentaire (10) composé d'un transistor MOS de type P (MP1) et d'un transistor MOS de type N (MN2), et d'autre part des moyens (21) de polarisation de l'étage de sortie (10), dans lequel les moyens de polarisation de l'étage de sortie comprennent un transistor bipolaire (BN1) dont l'émetteur et le collecteur sont reliés à la grille de commande respectivement, de l'un et de l'autre des transistors MOS de l'étage de sortie, le transistor bipolaire étant polarisé de manière à commander une tension de polarisation (Vg) entre les grilles de commande respectives des transistors MOS de l'étage de sortie (10).

Description

pas de venLilaLeur auLre qu'axial.

CIRCUIT AMPLIFICATEUR EN CLASSE AB

La présente invention concerne un circuit amplificateur en classe AB, comprenant un étage de sortie complémentaire, composé d'un transistor MOS de type P et d'un transistor MOS de type N connectés en série entre une borne d'alimentation haute et une borne d'alimentation basse, et comprenant en outre des moyens de commande comprenant des moyens de polarisation de l'étage

de sortie.

Elle trouve des applications, en particulier, dans le domaine des amplificateurs vidéo à haute tension et à hautes fréquences, en technologie BCD (de l'anglais "Bipolar/CMOS/DMOS"), dédiés aux écrans de type CRT (de I'anglais "Cathode Ray Tube"), de type moniteur d'ordinateur, ou encore de

type HDTV (de l'anglais "High Definition Television").

Le schéma de la figure 1 illustre le principe d'un amplificateur en classe AB. L'amplificateur comprend un étage de sortie 10, qui est ici un étage complémentaire. Un tel étage 10 est composé d'un transistor MP1 et d'un transistor M N2 con nectés en série entre u ne borne d'a limentation ha ute 1 et une borne d'alimentation basse 2. Ces transistors sont des transistors MOS (de l'anglais "Metal-Oxyde Semiconductor") respectivement de type P et de type N. Les sources des transistors MP1 et MN1 sont reliées ensemble, et sont reliés à un n_ud de sortie OUT, qui délivre un signal de sortie Vout. Le drain du transistor MP1 est relié à la borne 2 et celui du transistor MN1 est relié à la

borne 1. Les transistors MP1 et MN2 fonctionnent en suiveur de tension.

L'amplificateur comprend en outre des moyens de commande 20. Les moyens de commande 20 comprennent des n_uds de sortie A1 et A2 qui sont reliés, respectivement, à la grille de commande du transistor MP1 et à celle du

transistor MN2.

Dans un amplificateur en classe AB, les transistors MP1 et MN2 de l'étage de sortie 10 sont polarisés de façon à être placés dans une zone de fonctionnement proche de la conduction. Ceci a pour but de réduire la distorsion de croisement ("Cross-over distorsion", en anglais) du signal de sortie Vout La polarisation des transistors MP1 et MN2 consiste à créer une tension de polarisation Vg entre les grilles de commande de ces transistors. Il en résulte que, en statique, il circule un courant de repos IQ dans l'étage de sortie 10. La tension de polarisation Vg est déterminée parVg=VGSP+VGSN, o VGSP et VGSN sont les tensions de conduction (tensions grille-source) des transistors MP1 et Mh2 respectivement, pour un courant de conduction de valeur déterminée égale à la valeur du courant de repos IQ souhaitée. Le courant de repos IQ dans l'étage de sortie 10 (aussi appelé courant de repos de sortie de l'amplificateur) doit être commandé avec précision. Afin de commander le courant de repos IQ dans l'étage de sortie 10, les moyens de commande 20 comprennent une source de tension flottante 21 connectée entre les n_uds A1 et A2. Cette source de tension 21 génère une tension flottante positive Vg entre la grille du transistor MN2 et celle du

transistor MP1.

En statique, un courant lin circule dans la source de tension flottante 20.

11 s'agit d'un courant de repos des moyens de commande 20 (aussi appelé courant de repos d'entrée de l'amplificateur, par opposition au courant de repos

de sortie IQ).

En dynamique, on prélève un courant Iv sur le n_ud de sortie A1, comme représenté, ou on injecte un courant sur le n_ud de sortie A2. Un tel courant permet de commander la tension en entrée du suiveur de tension constitué par l'étage de sortie 10, et donc le signal de sortie Vout, en fonction

d'un signal d'entrée à amplifier.

Afin de réduire l'influence des dispersions de caractéristiques des composants qui sont inhérentes à l'intogration sur siliclum, la tension Vg est généralement générée à partir de composants identiques aux transistors MP1 et MN2 de l'étage de sortie 10. Un mode de réalisation de la source de tension

21 conforme à cet art antérieur, est illustré par le schéma de la figure 2.

Selon cet art antérieur, la source de tension 21 est composée de deux transistors MP3 et MN4, chacun montés en diode, qui sont connectés en série I'un avec l'autre par leurs sources respectives, entre les n_uds de sortie A1 et A2 des moyens de commande 20, c'est-à-dire les grilles de commande respectives des transistors MP1 et MN2. Ces transistors MP3 et MN4 sont des transistors MOS respectivement de type P et de type N. identiques aux transistors MP1 et MN2 respectivement. Les grilles de commande de chacun des transistors MP3 et MN4 sont reliées, respectivement, à la grille de commande du transistor MP1 et à celle du transistor MN4. Par montage en diode des transistors MP3 et MN4, on entend le fait que leur drain est relié à leur grille de commande. La source de courant 22 est connectée entre la borne

d'alimentation Vdd et le n_ud A2.

Les transistors MP3 et MN4 étant identiques aux transistors respectivement MP1 et MN4. Comme eux, ils ont donc une taille relativement

importante, c'est-à-dire que leur largeur de canal est relativement importante.

En effet, les transistors MP1 et MN2 doivent produire un courant de sortie relativement important. Cette structure connue présente donc l'inconvénient d'introduire une capacité parasite sur la grille de commande du transistor MN2 de l'étage de sortie 10. Il s'agit de la capacité parasite notée Cp à la figure 2, qui existe entre le drain du transistor MN4 et le substrat (celui-ci étant classiquement relié à la masse). Cette capacité parasite Cp pénalise cette structure dans la gamme des hautes fréquences. Cette structure est donc peu

adaptée au type d'applications envisagé.

Afin de pallier cet inconvénient, il a déjà été proposé une structure du type représenté à la figure 3. Cette structure connue est décrite dans la

demande de brevet européen EP-A-0-317 015.

Selon cet art antérieur, la source de tension 21 est réalisée par un circuit comprenant un transistor MOS connecté entre les n_uds de sortie A1 et A2 des moyens de commande 20, c'est-à-dire entre les grilles de commande respectives des transistors MP1 et MN2. Dans l'exemple représenté à la figure 3, le transistor MOS est un transistor de type N référencé MN7. Une source de cou rant délivrant le cou rant l in (non représentée) est con nectée entre une borne d'alimentation haute et un n_ud B. qui est relié à la sortie A2 via une résistance RD. Dit autrement, la résistance RD et le transistor MN7 sont

connectés en série entre le n_ud B et le n_ud A1.

Le circuit comprend en outre une branche connectée en parallèle avec la branche composée de la résistance RD et du transistor MN7, entre le n_ud B et le n_ud A1. Cette branche comporte deux transistors MN5 et MP6, chacun monté en diode, qui sont connectés en série par leurs drains respectifs, entre le n_ud B et le n_ud A1. Ces transistors sont des transistors MOS, respectivement de type N et de type P. La source du transistor MN5 est reliée au n_ud A1, et celle du transistor MP6 est reliée au n_ud B. Les grilles de commande des transistors MN5 et MP6 sont reliées ensemble. En outre, elles sont reliées à la grille de commande du transistor MN7. Les transistors MN5 et MP6 peuvent être de taille beaucoup plus petite que les transistors MP1 et MN2. La chute de tension imposée dans la résistance RD permet de définir la tension flottante Vg entre les n_uds de

sortie A1 et A2 des moyens de commande.

Néanmoins, cette structure nécessite un courant de repos d'entrée lin stable. Or, pour obtenir ce courant lin, il est avantageux de réaliser une source de courant avec une simple résistance dont la valeur est relativement élevée et qui est connectée par exemple entre la borne 1 et le n_ud de sortie A2. La valeur de cette résistance est de l'ordre de 3 à 5 kQ (kilo-Ohm). Le transistor MN7 doit alors avoir une taille (largeur de canal) relativement importante. En effet, avec une résistance de 3 kQ, il faut générer une variation l\lv du courant iv égale à 15 mA (milliAmpère) pour obtenir une variation du signal sur la sortie OUT égale à 45 V (Volt). La taille importante du transistor MN7, qui implique l'existence d'une capacité parasite relativement importante sur son drain, rend cette structure également peu adaptée dans la gamme des hautes fréquences. L'invention vise à remédier aux inconvénients précités de l'état de la technique. A cet effet, I'invention propose un circuit amplificateur en classe AB, comprenant d'une part un étage de sortie complémentaire composé d'un transistor MOS de type P et d'un transistor MOS de type N connectés en série entre une première borne d'alimentation haute et une borne d'alimentation basse, et d'autre part des moyens de commande comprenant des moyens de polarisation de l'étage de sortie, dans lequel les moyens de polarisation de I'étage de sortie comprennent un transistor bipolaire dont l'émetteur et le collecteur sont reliés à la grille de commande respectivement, de l'un et de l'autre des transistors MOS de l'étage de sortie, le transistor bipolaire étant poiarisé de manière à commander une tension de polarisation entre les grilles

de commande respectives des transistors MOS de l'étage de sortie (10).

Dit autrement, la source de tension flottante 21 du schéma de principe de la figure 1 est réalisée à partir d'un transistor bipolaire. Le bonne transconductance d'un transistor bipolaire, comparée à celle d'un transistor MOS, évite l'inconvénient mentionné plus haut au sujet de la structure de la figure 4. La source de courant 22 peut alors être avantageusement réalisée par

une simple résistance de valeur relativement faible, de l'ordre de 3 à 5 kO.

D'autres caractéristiques et avantages de l'invention appara^'tront encore

à la lecture de la description qui va suivre. Celle-ci est purement illustrative et

doit être lue en regard des dessins annexés, sur lesquels les mêmes éléments portent les même références. Ces figures montrent: -à la figure 1, déjà analysée: un schéma illustrant le principe d'un amplificateur en classe AB; - à la figure 2, également déjà analysée: un schéma illustrant des moyens de polarisation de l'étage de sortie selon un premier art antérieur; - à la figure 3, également déjà analysée: un schéma illustrant des moyens de polarisation de l'étage de sortie selon un second art antérieur; -à la figure 4: un schéma illustrant des moyens de polarisation de I'étage de sortie selon l'invention; -à la figure 5: un schéma illustrant des moyens de polarisation de l'étage de sortie selon une variante de l'invention; -à la figure 6: un schéma illustrant l'application de l'invention à un

amplificateur vidéo haute tension.

La figure 4 donne le schéma d'un circuit amplificateur selon l'invention. Il s'agit d'un circuit amplificateur en classe AB, comprenant d'une part un étage

de sortie complémentaire 10 et d'autre part des moyens de commande 20.

L'étage de sortie 10 est composé d'un transistor MP1 et d'un transistor MN2 connectés en série entre une première borne d'alimentation haute et une borne d'alimentation basse. Dans l'exemple, la première borne d'alimentation haute est une borne Vdd d'alimentation positive haute tension (par exemple Vdd=+100V). De plus, la borne d'alimentation basse peut être une borne d'alimentation négative mais, dans l'exemple, il s'agit de la masse Gnd. Le transistor MP1 est un transistor MOS de type P et le transistor MN2 est un transistor MOS de type N. Le drain du transistor MP1 est relié à la borne Gnd, et celui du transistor MN2 est relié à la borne Vdd. Les sources respectives des transistors MP1 et MN2 sont reliées ensemble, et sont reliées à un n_ud de sortie OUT pour délivrer un signal de sortie Vout. Leurs grilles de commande respectives sont reliées, respectivement, au n_ud de sortie A1 et au n_ud de

sortie A2 des moyens de commande 20.

Dans un exemple, I'amplificateur selon l'invention est réalisé en technologie BCD. Dans cet exemple, les transistors MP1 et MN2 sont des transistors en technologie DMOS (de l'anglais "Double-diffused MOS"). Selon cette technologie, la longueur de canal est établie par deux diffusions séquentielles à travers la même ouverture. Lorsque la seconde diffusion a lieu, la première zone de diffusion se déplace latéralement vers les côtés. La seconde zone de diffusion sert d'électrode de source, le substrat sert d'électrode de drain, et la zone entre les deux zones de diffusion sert d'électrode de grille. Cette technologie permet d'obtenir une grille étroite, et dont la largeur est bien contrôlée. En outre, les transistors DMOS conviennent particulièrement pour la réalisation de circuits haute tension, puisqu'ils présentent moins de risque de claquage de la couche d'oxyde de grille lorsqu'ils sont utilisés sous de hautes tensions. Toutefois, il ne s'agit que d'un exemple, I'amplificateur pouvant tout aussi bien être réalisé en technologie

BiCMOS (de l'anglais "Bipolar Complementary MOS").

Les moyens de commande 20 comprennent des moyens 21 de polarisation de l'étage de sortie 10. Ces moyens ont pour fonction de générer une tension de polarisation Vg entre les n_uds de sortie A1 et A2 des moyens de commande. Cette tension de polarisation est ainsi appliquée entre les grilles

de comma n de respectives des transistors M P 1 et M N2.

Les moyens de polarisation 21 comprennent un transistor bipolaire BN1 dont l'émetteur et le collecteur sont reliés à la grille de commande

respectivement, de l'un et de l'autre des transistors MOS de l'étage de sortie.

Dans l'exemple représenté, le transistor BN1 est un transistor NPN. Son émetteur est relié à la grille de commande du transistor MP1, et son drain est

relié à la grille de commande du transistor MN2.

Le transistor BN1 est polarisé de manière à commander, par sa tension collecteur-émetteur7 la tension de polarisation Vg entre les grilles de

commande respectives des transistors MP1 et MN2.

A cet effet, les moyens de polarisation 21 comprennent aussi une résistance R1 connectée entre la base et le collecteur du transistor bipolaire BN1, ainsi que des moyens 210 pour provoquer aux bornes de la résistance

R1 une chute de tension VR1 déterminée.

Les moyens 210 ont une fonction de source de courant, pour générer un courant déterminé IP et pour le faire circuler dans la résistance R1. A cet effet, la source de courant 210 est connectée entre le n_ud D, qui est le n_ud

commun entre la résistance R1 et la base du transistor BN1, et la masse Gnd.

En supposant que le gain en courant hfe du transistor BN1 est infini, on peut négliger le courant de base lb du transistor BN1 par rapport au courant IP, en sorte qu'on peut considérer que seul le courant IP circule dans la résistance R1. Afin d'assurer une polarisation correcte de l'étage de sortie 10, c'est-à dire de manière que le courant de repos IQ dans cet étage ait une valeur déterminée souhaitée, ie courant IP doit être donné par la relation suivante:

IP = (VGSP + VGSN - VBE) / R1 (1)

o VGSPet VGSNdésignent la tension de conduction (tension grille source) respectivement du transistor MP1 et du transistor MN2 de l'étage de sortie 10, pour la valeur souhaitée du courant de repos IQ dans celui-ci, o VBEdésigne la tension de conduction (tension base-émetteur) du transistor bipolaire BN1, et

o R1 désigne la valeur de la resistance R1.

En appliquant la loi de Kirchoff à la maille comprenant le circuit grille source des transistors MP1 et MN2, le circuit base-émetteur du transistor BN1, et en outre la résistance R1, il vient:

VGSP+VGSN+VBE+VR1=0 (2)

On peut ainsi vérifier que la tension de polarisation Vg est égale à la tension de conduction du transistor MP1 plus la tension de conduction du transistor MN2, pour la valeur souhaitée du courant de repos IQ. Dit autrement,Vp=VGSP+VGSN. On verra plus loin, ci-après en regard de la figure 6, un exemple de réalisation de la source de courant 210, qui permet

d'obtenir la valeur du courant IP donnée par la relation (1) ci-dessus.

Les moyens de commande 20 comprennent en outre une source de courant 22, permettant de générer un courant de repos d'entrée. La source de courant 22 est ici composée d'une résistance R2 de valeur relativement élevée, qui est disposée entre la borne Vdd et celle des bornes de la résistance R1 qui n'est pas connectée à la base du transistor bipolaire BN1, c'est-àdire ici la

borne de la résistance R1 qui est connectée au drain du transistor BN1.

Les moyens de commande 20 comprennent en outre des moyens de commande dynamique 23, pour générer un courant Iv à partir d'un signal d'entrée Vin à amplifier. Le signal Vin est fourni aux moyens 23 via une borne d'entrée IN de l'amplificateur. Dans l'exemple représenté, le courant Iv est tiré vers la masse Gnd à partir du n_ud de sortie A2 des moyens de commande, c'est-à-dire à partir de la grille de commande du transistor MP1. De cette manière, les moyens 23 peuvent être réalisés à partir de composants fonctionnant à basse tension. Un mode de réalisation des moyens 23 sera détaillé plus loin, dans le cadre de l'exemple d'application de l'invention qui est

illustré par la figure 6.

Dans une variante de réalisation, représentée schématiquement à la figure 5, les moyens de polarisation de l'étage de sortie comprennent en outre une seconde résistance R3, qui est disposoe en série avec la résistance R1 précitée. Plus précisément, une borne de la résistance R1 est connectée à la base du transistor bipolaire BN1, une borne de la résistance R3 est connectée au collecteur du transistor bipolaire BN1, et les deux autres bornes respectives de la résistance R1 et de la seconde résistance R3 sont reliées ensemble à un n_ud commun C. Ainsi connectées, la résistance R3 est traversée par le

courant Iv, alors que la résistance R1 est toujours traversées par le courant IP.

La relation (2) ci-dessus est alors modifiée de la façon suivante:

VGSP + VGSN + VBE + VR1 + VR3 = 0 (3)

o, en outre, VR3 désigne la chute de tension aux bornes de la

résistance R3.

La résistance R3 a pour fonction de compenser les effets liés au fait que le gain en courant du transistor bipolaire BN1, classiquement noté hfe, n'est pas infini. Typiquement, hfe est égal à une voire quelques centaines (hfe = 100, ou

hfe = 200, par exemple).

En effet, supposons que le courant Iv augmente d'une valeur llv, suite à une augmentation l\Vin du signal d'entrée Vin. Le courant Iv étant le courant de collecteur du transistor BN1, le courant de base lb du transistor BN1 augmente en conséquence (puisque le gain hfe n'est pas infini). Donc le courant qui circule à travers la résistance R1, qui rigoureusement est égal au courant IP plus le courant de base lb du transistor BN1, augmente aussi d'une valeur AIv/hfe. Par conséquent, la chute de tension aux bornes de la résistance R1 augmente d'une valeurAlv R1/hfe. Avec un circuit conforme au schéma de la figure 4, ceci modifie lépèrement la tension de polarisation Vg de l'étage de

sortie 10.

Néanmoins, avec un circuit conforme à la variante de la figure 5, le courant Iv circule aussi à travers la résistance R3. De la sorte, I'augmentation l\lv du courant Iv produit une augmentation de la chute de tension VR3 aux bornes de la résistance R3 qui est égale à R3 A1v. C'est pourquoi la valeur de la résistance R3 est choisie de manière à être sensiblement égale à la valeur de la résistance R1 divisée par le gain en courant hfe du transistor bipolaire BN1 (R3 _ R1/ hfe). Dans ce cas en effet, la chute de tension aux bornes de R3 côté collecteur de BN1 compense la chute de tension aux bornes de R1 côté émetteur de BN1, de manière que la tension de polarisation Vg soit insensible

aux variations du courant Iv qui résulte des variations du signal d'entrée Vin.

On notera que la tension VBE du transistor BN1 varie légèrement, également, lorsque le courant Iv varie. Ceci fait aussi varier la valeur de la tension Vg, et affecte donc la polarisation. Néanmoins, cette variation de la

tension VBE est très légère, et elle peut être négligée.

Dans l'exemple de réalisation de la figure 4 et dans la variante de la figure 5, le transistor bipolaire BN1 est un transistor NPN. Néanmoins, I'homme du métier appréciera que ce transistor pourrait aussi bien être un transistor PNP, dont l'émetteur et le collecteur seraient connectés respectivement au

n_ud de sortie A2 et au n_ud de sortie A1 des moyens de commande 20.

Dans ce cas, la source de courant 210 serait connectée entre la borne d'alimentation haute Vdd et la base du transistor bipolaire. C'est pourquoi, le choix d'un transistor bipolaire NPN tel que le transistor BN1 montré à la figure 4 et à la figure 5 est préférable. En effet, il permet de réaliser la source de

courant 210 à l'aide de composants fonctionnant à basse tension.

La figure 6 donne une illustration d'un exemple d'application d'un circuit selon l'invention à la génération d'un signal vidéo haute tension. Sur cette figure, des moyens de réalisation de la source de courant 210 sont détaillés

selon un mode de réalisation possible. ll en va de même pour les moyens 23.

Dans cet exemple, la tension d'alimentation haute est une haute tension, par exemple égale à +100 V. Les moyens 210, qui permettent de générer le courant IP, comprennent une première branche pour générer une tension égale à la tension VGSP+VGSN des relations (1) et (2) données plus haut. Cette première branche comprend, disposés en série entre une autre borne d'alimentation Vcc délivrant une basse tension d'alimentation positive (par exemple + 12 V) et la

masse Gnd, les éléments suivants.

D'une part, elle comprend un transistor MP10 et un transistor MN20 en série, qui sont des transistors MOS respectivement de type P et de type N. lls sont identiques, respectivement, au transistor MP1 et au transistor MN2 de l'étage de sortie 10. De plus, ils sont chacun monté en diode, en étant reliés par leurs sources respectives, le drain du transistor MP10 étant relié à la

masse Gnd.

D'autre part, elle comprend une source de courant 211 délivrant un courant déterminé dont la valeur est égale à la valeur souhaitée du courant de repos IQ dans l'étage de sortie 10. Cette source de courant 211 est connectée

entre la borne Vcc et le drain du transistor MN20.

La tension VGSP + VGSN précitée est disponible sur le drain du

transistor MN20.

En outre, les moyens 210 comprennent une seconde branche comprenant un transistor bipolaire BN2, qui est un transistor bipolaire de type NPN, dont l'émetteur est relié à la masse Gnd, dont la base est reliée au drain du transistor MN20 pour recevoir la tension VGSP + VGSN, et dont le collecteur est relié à la base du transistor BN1 (n_ud D) des moyens de polarisation 21, par l'intermédiaire d'un transistor cascode MN9. Ce dernier est un transistor MOS de type N. dont la grille de commande est reliée à la borne Vcc pour recevoir la basse tension d'alimentation. De cette manière, le courant qui circule dans cette branche, à travers le transistor cascode MN9, a une valeur égale à (VGSP + VGSN - VBE) / R4. Dès lors que la valeur de la résistance R4 est égale à celle de la résistance R1, on peut vérifier que cette valeur est égale à la valeur du courant IP définie par la relation (1) donnée plus haut. C'est pourquoi, en pratique, la résistance R4 et la résistance R1 sont de

même valeur.

Les moyens 23 comprennent quant à eux également une première et

une seconde branches.

La première branche comprend un transistor bipolaire BP2, qui est un transistor PNP dont la base est reliée à la borne d'entrée IN pour recevoir le signal Vin à amplifier, dont le collecteur est relié à la masse Gnd, et dont

l'émetteur est relié à la borne Vcc à travers une source de courant 231.

La seconde branche comprend un transistor bipolaire BN3, qui est un transistor NPN dont la base est reliée à l'émetteur du transistor BP2 de la première branche, dont l'émetteur est relié à la masse Gnd à travers une résistance R5, et dont le collecteur est relié au n_ud de sortie A1 des moyens de commande 20 (c'est-à-dire à la grille du transistor MP1 de l'étage de sortie) par l'intermédiaire d'un second transistor cascode MN8. Ce dernier est un transistor MOS de type N dont la grille de commande est reliée à la borne Vcc

pour recevoir la basse tension d'alimentation positive.

Ainsi, la tension Vin se retrouve sur l'émetteur du transistor BN3, puisque les tensions VBE des transistors BP2 et BN3 se compensent. Par conséquent, le courant qui circule dans la seconde branche, qui est le courant Iv, est égal à Vin / R5. On vérifie donc que les moyens 23 génèrent un courant Iv qui est directement fonction du signal d'entrée Vin, ce courant Iv étant tiré du

n_ud A1 vers la masse.

Les transistors cascode MN8 et MN9 ont pour fonction de bien séparer les parties du circuit fonctionnant à haute tension (la haute tension d'alimentation positive Vdd) de celles fonctionnant à basse tension (la basse tension d'alimentation positive Vcc). En dessous des transistors MN8 et MN9, le niveau de tension par rapport à la masse peut varier de 0 à +12 V. Au- dessus de ces transistors, il peut varier de +12 à +100 V. Dans l'exemple d'application envisagé, le signal Vin est un signal vidéo, et le signal Vout est un signal vidéo haute tension. Le n_ud de sortie OUT est relié à une charge qui est typiquement un tube cathodique d'un écran. Une telle charge est de nature essentiellement capacitive. Elle peut donc générer des sur-tensions. Pour protéger le transistor bipolaire BN1 contre ces sur-tensions éventuelles, une capacité C1 et une diode Zéner DZ1 sont connectées en parallèle avec la résistance R1, la cathode de cette diode Zéner étant reliée à la base du transistor BN1. De même, pour protéper le transistor MP1, une diode Zéner DZ2 est connectée à la source de ce transistor par sa cathode, et

à la grille de commande de ce transistor par son anode.

En dynamique, le fonctionnement du circuit est le suivant. Une variation AVin du signal Vin provoque une variation AIv/R5 du courant Iv. Cette variation provoque une variation AIv R2/R5 aux bornes de la résistance R2. En négligeant la chute de tension aux bornes de la résistance R3 (lorsqu'elle est présente) dont la valeur est faible par rapport à celle de la résistance R2, cette variation AIv.R2/R5 est transmise avec un gain égal à l'unité par l'étage de sortie 10 qui est un suiveur de tension. Il s'ensuit que la tension de sortie Vout subit une variation AIv R2/R5. Dit autrement, le gain en tension de I'amplificateur est sensiblement égal à R2/R5. Dans un exemple, on choisit les valeurs suivantes: R2 =4 kn' R5 =200O (Ohm). Le gain en tension de

l'amplificateur est alors égal à 20.

Claims

REVENDICATIONS

1. Circuit amplificateur en classe AB, comprenant d'une part un étage de sortie complémentaire (10) composé d'un transistor MOS de type P (MP1) et d'un transistor MOS de type N (MN2) connectés en série entre une première borne d'alimentation haute (Vdd) et une borne d'alimentation basse (Gnd), et d'autre part des moyens de commande (20) comprenant des moyens (21) de polarisation de l'étage de sortie (10), dans lequel les moyens de polarisation de l'étage de sortie comprennent un transistor bipolaire (BN1) dont l'émetteur et le collecteur sont reliés à la grille de commande respectivement, de l'un et de l'autre des transistors MOS de l'étage de sortie, le transistor bipolaire étant polarisé de manière à commander une tension de polarisation (Vg) entre les

grilles de commande respectives des transistors MOS de l'étage de sortie (10).

2. Circuit selon la revendication 1, dans lequel les moyens de polarisation de l'étage de sortie comprennent, pour la polarisation du transistor 1 5 bipolaire: - au moins une première résistance (R1) connectée entre la base et le collecteur du transistor bipolaire; et, des moyens (210) pour provoquer aux bornes de cette première

résistance une chute de tension (VR1) déterminée.

3. Circuit selon la revendication 2, dans lequel les moyens de polarisation de l'étage de sortie comprennent en outre une seconde résistance (R3) disposée en série avec la première résistance (R1), une borne de la première résistance (R1) étant connectée à ia base du transistor bipolaire, une borne de la seconde résistance (R3) étant connectée au drain du transistor bipolaire, et les autres bornes respectives de la première résistance (R1) et de la seconde résistance (R3) étant reliée ensemble, et la valeur de la seconde résistance étant sensiblement égale à la valeur de la première résistance

divisée par le gain en courant du transistor bipolaire.

4. Circuit selon la revendication 2 ou la revendication 3, dans lequel les moyens (210) pour provoquer aux bornes de la première résistance la chute de tension (VR1) déterminée comprennent des moyens pour générer et pour faire circuler dans la première résistance (R1), un courant déterminé IP qui est donné par la relation suivante:

IP = (VGSP + VGSN - VBE) / R1

o VGSP et VGSN désignent la tension de conduction (tension grille-

source) respectivement du transistor MOS de type P et du transistor MOS de type N de l'étage de sortie, pour une valeur souhaitée du courant de repos (IQ) dans l'étage de sortie, o VBE désigne la tension de conduction (tension base-émetteur) du transistor bipolaire, et

o R1 désigne la valeur de la première résistance.

5. Circuit selon la revendication 4, dans lequel lesdits moyens pour générer le courant déterminé IP comprennent, disposés en série entre une borne d'alimentation haute (Vcc) et la borne d'alimentation basse (Gnd), d'une part un transistor MOS de type P (MP10) et un transistor MOS de type N (MN20) en série, qui sont identiques, respectivement, au transistor MOS de type P (MP1) et au transistor MOS de type N (MN2) de l'étage de sortie (10), et qui sont chacun monté en diode, ainsi d'autre part qu'une source de courant (211) délivrant un courant déterminé dont la valeur est égale à la valeur souhaitée du courant de repos (IQ) dans i'étage de sortie (10), de manière à

générer une tension égale à VGSP + VGSN.

6. Circuit selon l'une quelconque des revendications précédentes, dans

lequel le transistor bipolaire (BN1) est un transistor NPN.

7. Circuit selon la revendication 6, dans lequel les moyens de commande (20) comprennent en outre une source de courant (22) qui est composée d'une résistance (R2) de valeur relativement élevée disposée entre d'une part la prem ière borne d'a limentation ha ute (Vdd) et d'a utre part cel le des bornes de la première impédance (R1) qui n'est pas connectée à la base du

transistor bipolaire.

8. Circuit selon la revendication 6 ou la revendication 7, dans lequel les moyens de commande (20) comprennent en outre des moyens de commande dynamique (23), pour générer un courant (Iv) à partir d'un signal d'entrée (Vin) à amplifier, led it courant ( Iv) étant tiré vers la borne d'ali mentation basse (Gnd) à partir de la grille de commande du transistor MOS de type P (MP1) de l'étage

de sortie (10).