FR2796478A1

FR2796478A1 - MULTIPROCESSOR COMPUTER SYSTEM

Info

Publication number: FR2796478A1
Application number: FR0009242A
Authority: FR
Inventors: Alan Edward Ball; John David Haughton; David John White
Original assignee: Thales Training and Simulation Ltd
Current assignee: Thales Training and Simulation Ltd
Priority date: 1999-07-13
Filing date: 2000-07-13
Publication date: 2001-01-19
Also published as: GB2352064A; CA2313810A1; GB9916289D0

Abstract

Dans ce système comprenant des modules d'ordinateurs (1) raccordés à un ordinateur central par un plan arrière (3/ 3a) d'un système de bus commun d'interconnexion PCI et comprenant un connecteur PCI raccordé au plan arrière PCI, au moins une unité centrale CPU, une interface placée entre le connecteur PCI et l'unité CPU, et des moyens pour convertir les cycles de mémoire transmis à partir du plan arrière, l'unité CPU comprend un microprocesseur local (5) ayant une mémoire locale (8), un pont (7) installé entre le bus de la mémoire locale et l'interface PCI du module d'ordinateur et comprenant un décodeur d'adresses (10), l'interface PCI étant programmée pour transmettre certains cycles de mémoire depuis le plan arrière et les moyens de conversion convertissant certains cycles de mémoire.Application à des systèmes de simulateurs de vol.In this system comprising computer modules (1) connected to a central computer by a rear plane (3 / 3a) of a PCI interconnection common bus system and comprising a PCI connector connected to the PCI rear plane, at least a central processing unit CPU, an interface placed between the PCI connector and the CPU unit, and means for converting the memory cycles transmitted from the backplane, the CPU unit comprising a local microprocessor (5) having local memory ( 8), a bridge (7) installed between the local memory bus and the PCI interface of the computer module and comprising an address decoder (10), the PCI interface being programmed to transmit certain memory cycles from the rear plane and the conversion means converting certain memory cycles. Application to flight simulator systems.

Description

La présente invention concerne un systèmeThe present invention relates to a system

d'ordinateurs multiprocesseur.multiprocessor computers.

On connaît des systèmes d'ordinateurs multi- Multi-computer systems are known

processeur, qui fournissent une puissance accrue de traitement grâce à une opération de traitement en parallèle. De tels systèmes sont utilisés dans une gamme étendue d'applications, comme par exemple dans des simulateurs de vol, dans lesquels les fonctions du simulateur sont affectées à différents processeurs. Par exemple un système de simulateur de vol comprend un certain nombre de CIBLES en temps réel commerciales "standards" d'ordinateur monocarte (SBC) basées chacune sur un microprocesseur désigné sous le sigle "PowerPC" de la société dite Motorola, qui est connecté à un ORDINATEUR CENTRAL de traitement des données, qui comprend un autre ordinateur SVC "PowerPC" de la société Motorola. Dans ce système, l'ORDINATEUR CENTRAL et les CIBLES sont interconnectés par un système de bus à 32 bits d'environnement en machine virtuelle ou environnement VME, qui est l'un d'un certain nombre de systèmes de bus multiprocesseurs connus. On utilise des unités centrales CPU "PowerPC" étant donné que le code de simulation dans l'avionique commerciale est le code "big-endian" et ne peut pas être mis en oeuvre dans un processeur (ou clone) dit processor, which provide increased processing power through a parallel processing operation. Such systems are used in a wide range of applications, such as in flight simulators, in which the functions of the simulator are assigned to different processors. For example, a flight simulator system comprises a certain number of "standard" commercial real-time TARGET TARGET (SBC) TARGETS each based on a microprocessor designated by the acronym "PowerPC" of the company known as Motorola, which is connected to a central data processing computer, which includes another SVC "PowerPC" computer from Motorola. In this system, the CENTRAL COMPUTER and the TARGETS are interconnected by a 32-bit bus system of virtual machine environment or VME environment, which is one of a number of known multiprocessor bus systems. "PowerPC" CPU units are used since the simulation code in commercial avionics is the "big-endian" code and cannot be implemented in a so-called processor (or clone)

Intel x86.Intel x86.

De façon plus détaillée, chaque ordinateur monocarte comprend un microprocesseur "PowerPC" auquel sont associées une mémoire non volatile de programme, une mémoire de système (DRAM), et une antémémoire de niveau 2, interconnectées par un bus local "PowerPC" standard. Un pont est prévu pour passer du bus local "PowerPC" à un bus d'extension périphérique sur carte, qui satisfait à la norme du bus du système d'interconnexion de composants périphériques (PCI). La commande de systèmes de mémoire dans le bus local "PowerPC" ainsi que le pont entre le bus local "PowerPC" et le bus du système d'interconnexion PCI est équipé d'un Contrôleur de pont/mémoire du système In more detail, each single board computer includes a "PowerPC" microprocessor with which is associated a non-volatile program memory, a system memory (DRAM), and a level 2 cache memory, interconnected by a standard "PowerPC" local bus. A bridge is provided to pass from the local "PowerPC" bus to a peripheral expansion card bus, which meets the standard of the peripheral components interconnection system (PCI) bus. The control of memory systems in the local bus "PowerPC" as well as the bridge between the local bus "PowerPC" and the bus of the PCI interconnection system is equipped with a bridge / memory controller of the system

d'interconnexion PCI dit MPC105/6 de la société Motorola. PCI interconnect known as MPC105 / 6 from Motorola.

Un adaptateur du système Ethernet et un adaptateur de graphiques ainsi qu'une interface dit SCSI-2 (une interface de système de petit ordinateur industriel standard établissant l'interconnexion entre une variété de dispositifs périphériques) sont connectés au bus du système d'interconnexion PCI. Un bus dit ISA (Architecture Internationale Standard) est connecté au bus du système d'interconnexion PCI par l'intermédiaire d'un pont PSCI-ISA et fournit des possibilités d'interconnexion de dispositifs d'entrée/sortie tels qu'une souris, un clavier, des unités de disquettes et des ports série. Un autre pont établit une connexion entre le bus du système d'interconnexion PCI et le bus VME hors carte (plan arrière) pour une communication An Ethernet system adapter and a graphics adapter as well as a so-called SCSI-2 interface (a standard small industrial computer system interface for interconnecting a variety of peripheral devices) are connected to the PCI interconnect system bus . A bus called ISA (Architecture Internationale Standard) is connected to the bus of the PCI interconnection system via a PSCI-ISA bridge and provides possibilities for interconnection of input / output devices such as a mouse, keyboard, floppy drives, and serial ports. Another bridge establishes a connection between the PCI interconnection system bus and the off-board VME bus (rear plane) for communication

entre des ordinateurs SBC.between SBC computers.

Des spécifications techniques complètes sont aisément disponibles pour l'ensemble des composants mentionnés précédemment et des architectures de bus Comprehensive technical specifications are readily available for all of the previously mentioned components and bus architectures

mentionnées précédemment.previously mentioned.

Bien que ce système de simulateur de vol connu présente l'avantage consistant en ce qu'il est constitué Although this known flight simulator system has the advantage that it is made up

par des composants standards commerciaux aisément dispo- by readily available commercial standard components

nibles, il présente un certain nombre d'inconvénients. Des limitations concernant la cadence d'horloge et la largeur de bande du bus VME sont telles que l'interconnexion entre processeurs par l'intermédiaire du bus VME est nettement plus lente que la performance de fonctionnement à l'intérieur d'un processeur, et par conséquent le bus VME constitue un étranglement pour les communications. En outre, les systèmes basés sur le système VME présentent des problèmes d'adaptation d'échelle, étant donné que le bus peut être saturé par un nombre relativement faible de processeurs. Un moyen d'augmenter le nombre total de processeurs interconnectés disponibles consiste à utiliser des sous-systèmes- VME multiples, conjointement avec certains moyens pour établir une communication entre des sous-systèmes, de façon typique une certaine forme de mémoire réfléchissante. Un tel système peut être conçu de telle sorte que la majorité de la communication entre processeurs reste à l'intérieur d'un sous-système et n'a aucun impact sur d'autres sous- systèmes, tandis que le système à mémoire réfléchissante établit une communication entre les sous-systèmes lorsque cela est requis. Cependant cette solution est relativement coûteuse du point de vue du matériel supplémentaire de conditionnement du VME, du matériel d'assistance et du système de mémoire negative, it has a number of drawbacks. Limitations on the clock rate and bandwidth of the VME bus are such that the interconnection between processors via the VME bus is significantly slower than the operating performance inside a processor, and therefore the VME bus constitutes a bottleneck for communications. In addition, systems based on the VME system present scaling problems, since the bus can be saturated by a relatively small number of processors. One way to increase the total number of interconnected processors available is to use multiple VME subsystems, in conjunction with certain means to establish communication between subsystems, typically some form of reflective memory. Such a system can be designed so that the majority of communication between processors remains within a subsystem and has no impact on other subsystems, while the reflective memory system establishes communication between subsystems when required. However, this solution is relatively expensive from the point of view of the additional equipment for conditioning the VME, the support equipment and the memory system.

réfléchissante requis.reflective required.

Un but de la présente invention est de fournir un système d'ordinateurs multiprocesseur qui élimine ou An object of the present invention is to provide a multiprocessor computer system which eliminates or

atténue les inconvénients indiqués précédemment. mitigates the drawbacks indicated above.

L'architecture du système PCI fournit des avantages par rapport au système de l'art antérieur basé sur le bus VME, en particulier en ce qu'il possède une plus grande largeur de bande, ce qui contribue à l'obtention d'une plus grande vitesse de communication entre processeurs. Par exemple, un bus du système d'interconnexion PCI à 32 bits fonctionnant à 33 MHz peut transférer des données à une cadence de 132 M. octets/s. En outre des extensions à 64 bits (avec des cadences de fonctionnement de 66 MHz) sont The architecture of the PCI system provides advantages over the prior art system based on the VME bus, in particular in that it has greater bandwidth, which contributes to obtaining greater high speed of communication between processors. For example, a 32-bit PCI interconnect system bus operating at 33 MHz can transfer data at a rate of 132 M. bytes / s. In addition 64-bit extensions (with operating rates of 66 MHz) are

maintenant disponibles.now available.

La présente invention peut être mise en oeuvre en utilisant uniquement des composants disponibles dans le commerce de manière à réduire les coûts de fabrication et peut être mise en oeuvre en utilisant des composants classiques d'une manière non classique. En particulier l'invention permet de fournir un matériel d'architecture et de configuration du système, qui permet de relier des processeurs "PowerPC" à un ordinateur central par l'intermédiaire d'une face arrière commune d'un bus du système d'interconnexion PCI de telle sorte que tous les processeurs du système ont accès à l'ensemble de l'espace de mémoire du système d'interconnexion PCI (c'est-à-dire que des processeurs "PowerPC" individuels ont accès à leur propre mémoire locale et aux mémoires locales associées à The present invention can be practiced using only commercially available components so as to reduce manufacturing costs and can be practiced using conventional components in a non-conventional manner. In particular, the invention makes it possible to provide hardware for architecture and configuration of the system, which makes it possible to connect "PowerPC" processors to a central computer by means of a common rear face of a bus of the system. PCI interconnect so that all processors in the system have access to the entire memory space of the PCI interconnect system (that is, individual "PowerPC" processors have access to their own memory local and local memories associated with

tous les autres processeurs du système). all other processors in the system).

De façon plus particulière l'invention crée un système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs connectés à un ordinateur central par l'intermédiaire d'un plan arrière commun du système de bus du système d'interconnexion de composants More particularly, the invention creates a multiprocessor computer system comprising one or more computer modules connected to a central computer by means of a common rear plane of the bus system of the component interconnection system.

périphériques ou système PCI, l'ordinateur central compre- PCI peripherals or system, the central computer includes

nant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que chaque module d'ordinateur comprend: un connecteur du système d'interconnexion PCI connecté au plan arrière du système d'interconnexion PCI; au moins une unité centrale CPU; une interface de plan arrière du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du plan arrière du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local, auquel est associée une unité de mémoire locale installée dans un bus de mémoire locale; un pont installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI du module d'ordinateur respectif; que ledit pont de l'unité centrale CPU comprend un décodeur d'adresses, qui est programmé sur une gamme d'adresses locales pour accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU de ce module; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre les cycles de mémoire du système d'interconnexion PCI depuis leplan arrière du système d'interconnexion PCI, qui se situe dans une gamme d'adresses qui est différente de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module et qui est différente pour chaque module d'ordinateur contenu dans le système; et que lesdits moyens de conversion agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées par le décodeur du pont de l'unité centrale CPU respective, chaque microprocesseur du système pouvant accéder à nant a central microprocessor and an associated memory unit, characterized in that each computer module comprises: a connector of the PCI interconnection system connected to the rear plane of the PCI interconnection system; at least one central processing unit CPU; a backplane PCI interconnect system interface installed between the PCI interconnect system connector and the or each CPU central unit for transmitting system memory cycles memory address conversion means for converting memory cycles memory transmitted from the rear plane of the PCI interconnection system; that the or each central processing unit CPU comprises: a local microprocessor, with which is associated a local memory unit installed in a local memory bus; a bridge installed between the local memory bus and the interface of the PCI interconnection system of the respective computer module; that said bridge of the central processing unit CPU comprises an address decoder, which is programmed on a range of local addresses to access the address space of the respective computer module including the local memory unit associated with the or each central processing unit CPU of this module; that said PCI interconnect system interface is programmed to transmit the PCI interconnect system memory cycles from the rear plane of the PCI interconnect system, which is in a range of addresses that is different from the range local address of the or each central processing unit CPU of this module and which is different for each computer module contained in the system; and that said conversion means act so as to convert memory cycles located in said address window, into corresponding addresses of the local address space of the respective computer module so that addresses corresponding to a local memory unit of this module can be decoded by the decoder of the bridge of the respective central unit CPU, each microprocessor of the system being able to access

l'ensemble de l'espace de mémoire du système d'interc- the entire memory space of the interconnect system

onnexion PCI, comprenant l'espace de mémoire de chaque module d'ordinateur incluant les unités de mémoire locale PCI attachment, including memory space for each computer module including local memory units

de tous les microprocesseurs du système. of all microprocessors in the system.

Selon une autre caractéristique de l'invention, les moyens de conversion d'adresses de chaque module d'ordinateur sont fournis par l'interface respective du According to another characteristic of the invention, the address conversion means of each computer module are provided by the respective interface of the

plan arrière du système d'interconnexion PCI. rear view of the PCI interconnection system.

Selon une autre caractéristique de l'invention, les moyens de conversion d'adresses comprennent des registres d'adresses de base programmés de façon appropriée de l'interface du plan arrière du système d'interconnexion PCI. Selon une autre caractéristique de l'invention, la fenêtre d'adresses du système d'interconnexion PCI du ou de chaque module d'ordinateur est une fenêtre d'adresses, dont la taille correspond à l'espace de mémoire disponible incluant des unités de mémoire locale à microprocesseurs, du module respectif. Selon une autre caractéristique de l'invention, l'interface du plan arrière du système d'interconnexion PCI According to another characteristic of the invention, the address conversion means comprise base address registers appropriately programmed from the rear plane interface of the PCI interconnection system. According to another characteristic of the invention, the address window of the PCI interconnection system of the or each computer module is an address window, the size of which corresponds to the available memory space including memory units. local microprocessor memory of the respective module. According to another characteristic of the invention, the rear plane interface of the PCI interconnection system

est un pont du système d'interconnexion PCI. is a bridge of the PCI interconnection system.

Selon une autre caractéristique de l'invention, l'interface du système d'interconnexion PCI est un pont non According to another characteristic of the invention, the interface of the PCI interconnection system is a non-bridge

transparent du système d'interconnexion PCI. transparent PCI interconnection system.

Selon une autre caractéristique de l'invention, la ou chaque unité centrale CPU d'un module respectif est installée dans un bus local du système d'interconnexion PCI et que le pont respectif du système d'interconnexion PCI est un pont PCI-PCI installé entre le plan arrière du système d'interconnexion PCI et le bus local du système According to another characteristic of the invention, the or each central processing unit CPU of a respective module is installed in a local bus of the PCI interconnection system and that the respective bridge of the PCI interconnection system is an installed PCI-PCI bridge between the rear plane of the PCI interconnection system and the local bus of the system

d'interconnexion PCI.PCI interconnection.

Selon une autre caractéristique de l'invention, ledit bus local du système d'interconnexion PCI d'au moins un ou du ou de chacun des modules d'ordinateur supporte un ou plusieurs sites du système d'interconnexion PCI, auquel l'accès est exécuté par des adresses du système d'interconnexion PCI, qui apportent leur contribution dans l'espace de mémoire locale du module d'ordinateur respectif. Selon une autre caractéristique de l'invention, le pont de la ou chaque unité centrale CPU est relié par interface au bus local du système d'interconnexion PCI du According to another characteristic of the invention, said local bus of the PCI interconnection system of at least one or of or each of the computer modules supports one or more sites of the PCI interconnection system, to which access is executed by addresses in the PCI interconnection system, which contribute to the local memory space of the respective computer module. According to another characteristic of the invention, the bridge of the or each central processing unit CPU is connected by interface to the local bus of the PCI interconnection system of the

module d'ordinateur respectif.respective computer module.

Selon une autre caractéristique de l'invention, According to another characteristic of the invention,

chaque microprocesseur est un processeur dit PowerPC. each microprocessor is a so-called PowerPC processor.

Selon une autre caractéristique de l'invention, le ou chaque pont de l'unité centrale CPU est un pont connu sous la désignation MPC 106 de la société dite Motorola ou analogue, et le ou chaque module d'ordinateur comprend en outre au moins un -dispositif de décodage installé dans le bus local respectif du système d'interconnexion PCI, qui est programmé pour décoder des systèmes de mémoire du système d'interconnexion PCI apparaissant dans le bus local du système d'interconnexion PCI et peut travailler sur une identification d'une adresse du système d'interconnexion PCI correspondant à une adresse physique d'une unité de mémoire de l'unité centrale CPU locale de ce module d'ordinateur pour activer un signal "ISA Master" dans le pont de l'unité centrale CPU respectif ce qui amène ledit pont à décoder le cycle de mémoire en tant qu'accès à According to another characteristic of the invention, the or each bridge of the central processing unit CPU is a bridge known under the designation MPC 106 from the company known as Motorola or the like, and the or each computer module also comprises at least one -decoding device installed in the respective local bus of the PCI interconnection system, which is programmed to decode memory systems of the PCI interconnection system appearing in the local bus of the PCI interconnection system and can work on an identification of 'an address of the PCI interconnection system corresponding to a physical address of a memory unit of the local central processing unit of this computer module to activate an "ISA Master" signal in the bridge of the central processing unit respective which causes said bridge to decode the memory cycle as access to

l'unité de mémoire locale.the local memory unit.

Selon une autre caractéristique de l'invention, le ou chaque dispositif de décodage est un dispositif logique programmable compatible avec le système d'interconnexion PCI. Selon une autre caractéristique de l'invention, l'interface du système d'interconnexion PCI est constituée According to another characteristic of the invention, the or each decoding device is a programmable logic device compatible with the PCI interconnection system. According to another characteristic of the invention, the interface of the PCI interconnection system is constituted

par un pont PCI-PCI du type dit "Intel 21554" ou analogue. by a PCI-PCI bridge of the so-called "Intel 21554" type or the like.

Selon une autre caractéristique de l'invention, la gamme d'adresses locales ou les gammes d'adresses locales sont identiques pour le chaque module d'ordinateur du système. L'invention concerne en outre un système d'ordinateurs multiprocesseur comprenant un ou plusieurs modules d'ordinateurs (1) connectés à un ordinateur central (2) par l'intermédiaire d'un plan arrière commun (3/3a) du système de bus du système d'interconnexion de composants périphériques ou système PCI, l'ordinateur central comprenant un microprocesseur central et une unité de mémoire associée, caractérisé en ce que le ou un module d'ordinateur (1) comprend: un connecteur du système d'interconnexion PCI connecté au plan arrière du système d'interconnexion PCI; au moins une unité centrale CPU; une interface de plan arrière (3/3a) du système d'interconnexion PCI installée entre le connecteur du système d'interconnexion PCI et la ou chaque unité centrale CPU pour transmettre des cycles de mémoire du système des moyens (10) de conversion d'adresses de mémoire pour convertir des cycles de mémoire transmis à partir du plan arrière du système d'interconnexion PCI; que la ou chaque unité centrale CPU comprend: un microprocesseur local (5), auquel est associée une unité de mémoire locale (8) installée dans un bus de mémoire locale; un pont (7) installé entre le bus de mémoire locale et l'interface du système d'interconnexion PCI; que ledit pont (7) de l'unité centrale CPU inclut un décodeur d'adresses (11), qui est utilisé pour une gamme d'adresses locales de manière à accéder à l'espace d'adresses du module d'ordinateur respectif incluant l'unité de mémoire locale associée à la ou chaque unité centrale CPU; que ladite interface du système d'interconnexion PCI est programmée de manière à transmettre des cycles de la mémoire du système d'interconnexion PCI depuis le connecteur du système d'interconnexion PCI, provenant du connecteur extérieur et qui se situe dans une gamme d'adresses qui diffère de la gamme locale d'adresses de la ou de chaque unité centrale CPU de ce module; et que lesdits moyens de conversion (10) agissent de manière à convertir des cycles de mémoire se situant dans ladite fenêtre d'adresses, en des adresses correspondantes de l'espace d'adresses locales du module d'ordinateur respectif de sorte que des adresses correspondant à une unité de mémoire locale de ce module peuvent être décodées According to another characteristic of the invention, the range of local addresses or the ranges of local addresses are identical for each computer module of the system. The invention further relates to a multiprocessor computer system comprising one or more computer modules (1) connected to a central computer (2) via a common rear plane (3 / 3a) of the bus system. of the peripheral components or PCI system interconnection system, the central computer comprising a central microprocessor and an associated memory unit, characterized in that the or a computer module (1) comprises: a connector of the interconnection system PCI connected to the rear plane of the PCI interconnection system; at least one central processing unit CPU; a backplane interface (3 / 3a) of the PCI interconnection system installed between the connector of the PCI interconnection system and the or each central processing unit CPU for transmitting memory cycles of the system (10) for conversion of memory addresses for converting memory cycles transmitted from the back plane of the PCI interconnect system; that the or each central processing unit CPU comprises: a local microprocessor (5), with which is associated a local memory unit (8) installed in a local memory bus; a bridge (7) installed between the local memory bus and the interface of the PCI interconnection system; that said bridge (7) of the central processing unit CPU includes an address decoder (11), which is used for a range of local addresses so as to access the address space of the respective computer module including the local memory unit associated with the or each central processing unit CPU; that said interface of the PCI interconnection system is programmed so as to transmit cycles of the memory of the PCI interconnection system from the connector of the PCI interconnection system, coming from the external connector and which is situated in a range of addresses which differs from the local range of addresses of the or each central processing unit CPU of this module; and that said converting means (10) act so as to convert memory cycles located in said address window, into corresponding addresses of the local address space of the respective computer module so that addresses corresponding to a local memory unit of this module can be decoded

par le décodeur du pont de l'unité centrale CPU respective. by the decoder of the bridge of the respective CPU.

D'autres caractéristiques et avantages de la Other features and advantages of the

présente invention- ressortiront de la description donnée present invention- will emerge from the description given

ci-après prise en référence aux dessins annexés, sur lesquels: - la figure 1 est une illustration schématique d'un système d'ordinateurs multiprocesseur conforme à la présente invention; - la figure 2 est une illustration schématique de l'architecture de l'unité centrale CPU monocarte conformément à une première forme de réalisation de la présente invention; - la figure 3 est une illustration schématique de l'architecture de l'unité centrale CPU monocarte conformément à une deuxième forme de réalisation de la présente invention; et - la figure 4 représente un exemple d'un système d'adressage/de conversion de mémoire convenant pour la seconde forme de réalisation de l'invention représentée sur hereinafter taken with reference to the accompanying drawings, in which: - Figure 1 is a schematic illustration of a multiprocessor computer system according to the present invention; - Figure 2 is a schematic illustration of the architecture of the single-board CPU in accordance with a first embodiment of the present invention; - Figure 3 is a schematic illustration of the architecture of the single-board CPU in accordance with a second embodiment of the present invention; and - Figure 4 shows an example of a memory addressing / conversion system suitable for the second embodiment of the invention shown in

la figure 3.Figure 3.

En référence à la figure 1, cette dernière représente schématiquement l'architecture de base d'un système d'ordinateurs conformément à la présente invention, sur la base d'une architecture du système PCI et comprenant huit ordinateurs monocarte (SBC) 1 basés sur un processeur monocarte dit "PowerPC", connectés à un ordinateur central 2 basé sur un microprocesseur x86, dans un plan arrière commun de bus du système d'interconnexion PCI 3/3a (3 et 3a étant respectivement des bus principal et secondaire du système d'interconnexion PCI). Dans l'exemple représenté, l'ordinateur central 2 est un ordinateur PC classique qui comporte au moins 8 fentes d'extension du système d'interconnexion PCI. Des formes d'extension du système d'interconnexion PCI sont disposées selon des groupes de quatre, chaque groupe étant connecté à l'ordinateur central, et à l'autre groupe, par l'intermédiaire de ponts With reference to FIG. 1, the latter schematically represents the basic architecture of a computer system according to the present invention, based on a PCI system architecture and comprising eight single board computers (SBC) 1 based on a single-board processor called "PowerPC", connected to a central computer 2 based on an x86 microprocessor, in a common rear plane of buses of the PCI interconnection system 3 / 3a (3 and 3a being respectively main and secondary buses of the system 'PCI interconnection). In the example shown, the central computer 2 is a conventional PC computer which has at least 8 expansion slots for the PCI interconnection system. PCI interconnection system extension forms are arranged in groups of four, each group being connected to the mainframe, and to the other group, via bridges

PCI-PCI, qui font partie intégrante du plan arrière 3/3a. PCI-PCI, which are an integral part of the rear plan 3 / 3a.

Les ordinateurs de'chaque groupe de quatre ordinateurs SBC 1 peuvent ainsi communiquer entre eux ou bien avec l'ordinateur central 2, sans que ceci n'affecte l'autre groupe. On notera aisément que, étant donné que la topologie du système d'interconnexion PCI et une architecture de pont, ou pourrait installer des ordinateurs SBC "PowerPC" additionnels 1 si d'autres fentes d'extension du système d'interconnexion PCI étaient disponibles, sans que ceci n'affecte de façon importante la communication entre les ordinateurs SBC à l'intérieur d'un groupe. On notera également que l'on peut installer moins de 8 ordinateurs SBC "PowerPC" et qu'en réalité on peut installer un seul ordinateur SBC "PowerPC". La souplesse d'utilisation et la possibilité de cadrage d'échelle fournies par l'architecture basée sur des ponts du système d'interconnexion PCI est l'un des nombreux avantages de la présente invention par rapport à des système basés sur The computers of each group of four SBC computers 1 can thus communicate with each other or with the central computer 2, without this affecting the other group. It will easily be noted that, given the topology of the PCI interconnection system and a bridge architecture, or could install additional SBC "PowerPC" computers 1 if other expansion slots for the PCI interconnection system were available, without this significantly affecting the communication between the SBC computers within a group. Note also that we can install less than 8 SBC "PowerPC" computers and that in reality we can install only one SBC "PowerPC" computer. The flexibility and scalability provided by the bridge-based architecture of the PCI interconnect system is one of the many advantages of the present invention over systems based on

l'environnement de machine virtuelle ou VME. the virtual machine environment or VME.

En se référant maintenant à la figure 2, on voit que cette figure représente les constituants principaux et l'architecture de base d'un ordinateur SBC 1 relativement simple conformément à une première forme de réalisation de la présente invention. L'ordinateur SBC 1 représenté contient un processeur "PowerPC" 5 comportant une antémémoire dédiée 6 à niveau 2, un contrôleur de pont/mémoire dit MPC106 7 de la société Motorola, une unité de mémoire principale 8, une unité formant mémoire ROM d'initialisation 9, un pont PCI-PCI de Intel 21554 10 et un décodeur local dédié d'adresses 11 du système Referring now to Figure 2, it can be seen that this figure shows the main components and the basic architecture of a relatively simple SBC computer 1 according to a first embodiment of the present invention. The SBC computer 1 represented contains a "PowerPC" processor 5 comprising a dedicated cache 6 at level 2, a bridge / memory controller called MPC106 7 from the Motorola company, a main memory unit 8, a ROM memory unit. initialization 9, a PCI-PCI bridge from Intel 21554 10 and a dedicated local address decoder 11 of the system

d'interconnexion PCI.PCI interconnection.

Le processeur 5 est installé dans un bus local de mémoire principale "PowerPC" 12 et est connecté à l'unité d'antémémoire 6 par l'intermédiaire d'un bus d'antémémoire 13. Le pont MPC106 7 assume à la fois la commande de l'unité de mémoire locale 8 et du pont entre le bus de mémoire principale 12 et le bus local PCI sur carte 14. Le décodeur 11 est installé sur le bus local 14 du système d'interconnexion PCI, et le pont PCI-PCI 10 forme un pont entre le bus local 14 du système d'interconnexion PCI et le plan arrière 3/3a du système d'interconnexion PCI de The processor 5 is installed in a local main memory bus "PowerPC" 12 and is connected to the cache unit 6 via a cache bus 13. The MPC106 bridge 7 assumes both control the local memory unit 8 and the bridge between the main memory bus 12 and the PCI local bus on the card 14. The decoder 11 is installed on the local bus 14 of the PCI interconnection system, and the PCI-PCI bridge 10 forms a bridge between the local bus 14 of the PCI interconnection system and the rear plane 3 / 3a of the PCI interconnection system of

l'ordinateur central.the central computer.

On comprendra que l'ordinateur SBC 1 inclut également d'autres composants classiques comme par exemple une source d'alimentation sur carte et les connecteurs nécessaires du système d'interconnexion PCI de manière à permettre une connexion de la carte dans le plan arrière 3/3a du système d'interconnexion PCI de l'ordinateur central. De tels composants, qui ne sont pas essentiels pour une compréhension de la mise en oeuvre de la présente invention ne seront pas décrits ici de façon détaillée. Par exemple l'ordinateur SBC 1 peut être configuré sous la forme d'une carte mezzanine du système d'interconnexion PCI It will be understood that the SBC computer 1 also includes other conventional components such as for example a card power source and the necessary connectors of the PCI interconnection system so as to allow a connection of the card in the rear plane 3 / 3a of the PCI interconnection system of the central computer. Such components, which are not essential for an understanding of the implementation of the present invention, will not be described here in detail. For example, the SBC 1 computer can be configured as a mezzanine card for the PCI interconnection system

de longueur complète (312 mm).full length (312 mm).

Le contrôleur du pont/de la mémoire MPC106 7 de Motorola inclut une interface de traitement "PowerPC", une interface de mémoire, une interface du système d'interconnexion PCI et quatre registres d'adresse (dont The Motorola MPC106 7 bridge / memory controller includes a "PowerPC" processing interface, a memory interface, a PCI interconnect system interface and four address registers (including

l'un seulement est utilisé dans la présente invention. only one is used in the present invention.

L'interface du système d'interface d'interconnexion PCI (qui connecte le bus local 12 de la mémoire principal au bus local 14 du système d'interconnexion PCI) est compatible avec la spécification du bus local du système d'interconnexion PCI, version révisée 2.1, et supporte l'accès à tous les espaces d'adresses de l'unité centrale du système d'interconnexion PCI. Le contrôleur MPC106 7 fonctionne à la fois en tant que pont du système The PCI interconnect interface system interface (which connects the local bus 12 of the main memory to the local bus 14 of the PCI interconnection system) is compatible with the local bus specification of the PCI interconnection system, version revised 2.1, and supports access to all the address spaces of the central unit of the PCI interconnection system. The MPC106 7 controller functions both as a system bridge

d'interconnexion PCI et en tant que contrôleur de mémoire. PCI interconnect and as a memory controller.

Comme pont du système d'interconnexion PCI, le contrôleur MPC106 permet au processeur local 5 d'accéder à d'autres agents du système d'interconnexion PCI (dans de tels cas, le contrôleur MPC106 fonctionne en tant que maitre du système d'interconnexion PCI). Comme contrôleur de mémoire le contrôleur MPC106 fournit le cadencement et la commande nécessaire pour permettre à un processeur local ou à un autre agent du système d'interconnexion PCI d'accéder à la mémoire 8 du système (par l'intermédiaire de la fonction du As a bridge to the PCI interconnection system, the MPC106 controller allows the local processor 5 to access other agents of the PCI interconnection system (in such cases, the MPC106 controller functions as master of the interconnection system. PCI). As a memory controller, the MPC106 controller provides the timing and control necessary to allow a local processor or other agent of the PCI interconnect system to access memory 8 in the system (via the

pont du contrôleur MPC 106).MPC 106 bridge).

Le pont PCI-PCI Intel 21554 10 est un pont non transparent spécialement conçu pour des cartes intelligentes intégrées. Etant donné que le pont 10 est non transparent, le bus principal qui dans ce cas est l'arrière-plan 3/3a du système d'interconnexion PCI) ne peut pas détecter de façon implicite le bus secondaire (qui dans ce cas est le bus local 14 du système d'interconnexion PCI) et par conséquent il n'est pas nécessaire que ce bus principal configure des dispositifs du système The PCI-PCI bridge Intel 21554 10 is a non-transparent bridge specially designed for integrated smart cards. Since bridge 10 is non-transparent, the main bus which in this case is the background 3 / 3a of the PCI interconnection system) cannot implicitly detect the secondary bus (which in this case is the PCI interconnect system local bus 14) and therefore it is not necessary for this main bus to configure system devices

d'interconnexion PCI dans le bus secondaire. Le pont PCI- PCI interconnect in the secondary bus. The PCI- bridge

PCI possède des registres d'adresses vraies pour le transfert d'accès de mémoire du système d'interconnexion PCI dans les deux directions et pour réaliser une conversion d'adresses de telle sorte qu'une adresse apparaissant dans l'interface principale à partir du plan arrière 3/3a du système d'interconnexion PCI peut être convertie avant d'être délivrée dans le bus local 14 du PCI has true address registers for transferring memory access from the PCI interconnect system in both directions and for performing address conversion such that an address appearing in the main interface from the backplane 3 / 3a of the PCI interconnection system can be converted before being delivered to local bus 14 of the

système d'interconnexion PCI.PCI interconnection system.

Le décodeur 11 est réalisé moyennant l'utilisation d'un dispositif logique programmable classique compatible avec le système d'interconnexion PCI et qui est programmé pour décoder les adresses du système d'interconnexion PCI au début de chaque transaction du système d'interconnexion The decoder 11 is produced using a conventional programmable logic device compatible with the PCI interconnection system and which is programmed to decode the addresses of the PCI interconnection system at the start of each interconnection system transaction.

PCI dans le bus local 14 du système d'interconnexion PCI. PCI in local bus 14 of the PCI interconnection system.

On voit immédiatement que la carte de l'unité CPU unique comprend des composants standards commerciaux disponibles aisément (dont les spécifications techniques complètes sont aisément disponibles) et comprend en outre seulement un nombre minimum de composants, ce qui réduit le coût. Par exemple, la carte ne comprend aucun adaptateur du système de d'interconnexion PCI tel que des adaptateurs de graphiques, des adaptateurs de graphiques pour Ethernet et STSI) ou un bus ISA et des adaptateurs associés qui ne doivent pas être obligatoirement prévus par les unités centrales CPU 1 étant donné qu'ils sont fournis par l'ordinateur central 2. C'est un autre avantage de la présente invention par rapport à des systèmes de l'art It can immediately be seen that the single CPU card includes readily available commercial standard components (whose full technical specifications are readily available) and further includes only a minimum number of components, which reduces cost. For example, the card does not include any PCI interconnection system adapter such as graphics adapters, graphics adapters for Ethernet and STSI) or an ISA bus and associated adapters which need not be provided by the units central CPU 1 since they are provided by the central computer 2. This is another advantage of the present invention compared to systems of the art

antérieur mentionnés précédemment. previously mentioned.

D'autres caractéristiques importantes des différents dispositifs apparaîtront à la lecture de la Other important characteristics of the various devices will appear on reading the

description qui va suivre du fonctionnement de l'ordinateur description which follows of the functioning of the computer

SBC 1.SBC 1.

Le logiciel de l'architecture de la configuration du système et le logiciel de configuration du système sont conçus de telle sorte que chaque processeur 5 a accès non seulement à son unité de mémoire dédiée 8, mais également à l'ensemble de l'espace de mémoire du système d'interconnexion PCI, y compris la mémoire de chaque ordinateur SBC 1 (par l'intermédiaire du bus du système d'interconnexion PCI). Le fait de réaliser ceci en utilisant uniquement des composants disponibles dans le commerce, non conçus spécifiquement à cet effet, pose un problème que traite la présente invention. En particulier le pont MPC106 7 ne permet pas directement la transposition de la mémoire 8 de l'unité centrale CPU locale dans l'espace de mémoire du système d'interconnexion PCI (essentiellement parce que, en tant que pont de l'ordinateur central, ce pont considère la mémoire locale et la mémoire du système d'interconnexion PCI en tant qu'espaces séparés). L'invention résout ce problème en utilisant chaque plaquette de pont MPC106 en liaison avec le pont PCI-PCI 10 et le décodeur 11 du système The system configuration architecture software and the system configuration software are designed so that each processor 5 has access not only to its dedicated memory unit 8, but also to the entire space of PCI interconnect system memory, including the memory of each SBC 1 computer (through the PCI interconnect system bus). Achieving this using only commercially available components, not designed specifically for this purpose, poses a problem that the present invention addresses. In particular, the MPC106 bridge 7 does not directly allow the memory 8 of the local central processing unit to be transposed into the memory space of the PCI interconnection system (essentially because, as a bridge of the central computer, this bridge considers the local memory and the memory of the PCI interconnection system as separate spaces). The invention solves this problem by using each MPC106 bridge board in connection with the PCI-PCI bridge 10 and the decoder 11 of the system.

d'interconnexion PCI, d'une manière non classique. PCI interconnection, in an unconventional way.

Le processeur 5 de chaque ordinateur SBC 1 peut générer des accès en mémoire qui doivent être convertis en tant qu'accès à la mémoire locale en tant qu'accès à l'espace de mémoire du système d'interconnexion PCI, qui doit inclure les unités de mémoire 8 de processeurs locaux et des espaces locaux du système d'interconnexion PCI de chaque autre ordinateur SBC 1 dans le système. Ainsi, chaque unité de mémoire physique 8 de chaque ordinateur SBC 1 doit être accessible à partir de son processeur local 5 par l'intermédiaire d'une première gamme d'adresses, et doit être également accessible par n'importe quel autre processeur hors carte 5 par l'intermédiaire d'une seconde The processor 5 of each SBC computer 1 can generate memory accesses which must be converted as access to local memory as access to the memory space of the interconnection system PCI, which must include the units of memory 8 of local processors and local spaces of the PCI interconnection system of each other SBC computer 1 in the system. Thus, each physical memory unit 8 of each SBC computer 1 must be accessible from its local processor 5 via a first range of addresses, and must also be accessible by any other off-card processor 5 via a second

gamme d'adresses.range of addresses.

Le pont MPC106 7 de chaque ordinateur SBC 1 est programmé de manière à fonctionner de façon classique pour le décodage de la mémoire locale et de l'adresse du système d'interconnexion PCI à partir du processeur local respectif 5. Le décodeur MPC106 approprié peut être programmé sur la même adresse de départ prédéterminée dans chaque carte de l'unité centrale CPU1 de sorte que le code logiciel (qui est chargé à partir de l'ordinateur central pendant la configuration et l'initialisation) ne peut pas être spécifique à une carte particulière (c'est-à-dire qu'il ne requiert pas d'être repositionné en fonction de la carte dans laquelle il est utilisé), mais au lieu de cela peut The MPC106 bridge 7 of each SBC computer 1 is programmed to function in a conventional manner for decoding the local memory and the address of the PCI interconnection system from the respective local processor 5. The appropriate MPC106 decoder can be programmed on the same predetermined starting address in each card of the CPU1 central unit so that the software code (which is loaded from the central computer during configuration and initialization) cannot be specific to a card particular (i.e. it does not need to be repositioned depending on the card in which it is used), but instead can

être utilisé dans n'importe quelle unité centrale CPU 1. be used in any CPU 1 central unit.

Cependant, étant donné que le décodeur MPC106 est programmé dans une gamme appropriée d'adresses pour l'accès à la mémoire locale à partir du processeur sur carte 5, il ne peut pas être utilisé directement pour l'accès à des unités de mémoire locale respectives 8 à partir d'une unité centrale CPU hors carte (c'est-à-dire à un autre ordinateur SBC 1) par l'intermédiaire du plan arrière du système d'interconnexion PCI. En outre, la fenêtre de l'espace de mémoire du système d'interconnexion PCI du décodeur MPC106 However, since the MPC106 decoder is programmed in an appropriate range of addresses for access to local memory from the board processor 5, it cannot be used directly for access to local memory units 8 from an off-board CPU (i.e. to another SBC 1 computer) via the backplane of the PCI interconnect system. In addition, the memory window of the PCI interconnect system of the MPC106 decoder

est câblée et n'est pas programmable. is wired and not programmable.

Par conséquent, un seul registre d'adresses de base (BAR) aval du pont PCI-PCI 10 est programmé au moyen d'un logiciel de configuration d'ordinateur central de manière à permettre un accès à l'espace de mémoire de l'ordinateur SBC 1 associé, comprenant l'espace local du système d'interconnexion PCI et l'espace local de la mémoire principale. La fenêtre de mémoire programmée dans le registre BAR du pont PCI-PCI 10 au moyen du logiciel de configuration de l'ordinateur central peut être différente pour chaque ordinateur SBC 1 en fonction de l'ordre, dans lequel chaque ordinateur SBC est identifié par le système central. Le pont PCI-PCI est programmé de manière à convertir des accès en mémoire produit par carte et se situant dans la fenêtre respective d'adresses de mémoire en des adresses locales appropriées pour accéder à la mémoire physique disponible sur cette carte. Cependant il se pose un autre problème consistant en ce que, comme mentionné précédemment, le pont MPC106 7 ne permet pas un décodage direct de cycles de mémoire du système d'interconnexion PCI, produits hors carte, en tant que cycles de l'espace de mémoire locale. Par conséquent la conversion de la gamme d'adresses par le pont PCI-PCI n'est pas suffisante à elle seule pour permettre l'accès à la mémoire locale 8 par Consequently, a single base address register (BAR) downstream of the PCI-PCI bridge 10 is programmed by means of central computer configuration software so as to allow access to the memory space of the associated SBC 1 computer, comprising the local space of the PCI interconnection system and the local space of the main memory. The memory window programmed into the BAR register of the PCI-PCI bridge 10 using the central computer configuration software can be different for each SBC computer 1 depending on the order in which each SBC computer is identified by the central system. The PCI-PCI bridge is programmed to convert accesses into memory produced by card and located in the respective memory address window into local addresses suitable for accessing the physical memory available on this card. However, there is another problem that, as mentioned above, the MPC106 7 bridge does not allow direct decoding of memory cycles of the PCI interconnection system, produced off-card, as cycles of the space of local memory. Consequently, the conversion of the range of addresses by the PCI-PCI bridge is not sufficient on its own to allow access to local memory 8 by

l'intermédiaire du pont MPC106 7.through the MPC106 bridge 7.

Ce problème est résolu grâce à l'utilisation du décodeur 11 qui, lors de l'identification d'une adresse d'interconnexion PCI correspondant à la gamme d'adresses de l'unité de mémoire locale, positionne le signal dit ISA MASTER (qui est un signal de bande latérale 15 sur les figures 2 et 3)dans le pont MPC106 7, ce signal amenant le pont 7 à répondre à tous les cycles arrivant du système d'interconnexion PCI. C'est-à-dire qu'avec le signal ISA MASTER (c'est-à-dire placé au niveau bas), tous les cycles du système d'interconnexion PCI apparaissant au niveau de l'interface du système d'interconnexion PCI du pont MPC106 This problem is solved by using the decoder 11 which, when identifying a PCI interconnection address corresponding to the range of addresses of the local memory unit, positions the signal called ISA MASTER (which is a sideband signal 15 in FIGS. 2 and 3) in the bridge MPC106 7, this signal causing the bridge 7 to respond to all the cycles arriving from the PCI interconnection system. That is, with the ISA MASTER signal (i.e. placed low), all cycles of the PCI interconnect system appearing at the interface of the PCI interconnect system MPC106 bridge

7 sont décodés en tant qu'accès à la mémoire locale. 7 are decoded as access to local memory.

Par conséquent, la combinaison du pont PCI-PCI 10, du décodeur 11 et du pont MPC106 7 fonctionnant conformément à la présente invention permet l'accès à la même mémoire physique locale pour un ordinateur SBC 1 particulier, à partir du processeur sur carte 5 (produisant des accès en mémoire dans une première gamme d'adresses) et également à partir de n'importe quel processeur hors carte (produisant des accès en mémoire dans une seconde gamme d'adresses correspondant à la fenêtre d'adresses du pont Consequently, the combination of the PCI-PCI bridge 10, the decoder 11 and the MPC106 bridge operating in accordance with the present invention allows access to the same local physical memory for a particular SBC computer 1, from the processor on board 5 (producing memory accesses in a first range of addresses) and also from any off-board processor (producing memory accesses in a second range of addresses corresponding to the address window of the bridge

PCI-PCI 10 de l'ordinateur cible SBC 1). PCI-PCI 10 of the SBC target computer 1).

L'ordinateur SBC 1 représenté sur la figure 1 n'est qu'une forme de réalisation relativement simple de la présente invention. Une caractéristique particulièrement avantageuse de la présente invention réside dans le fait que l'architecture de base permet de disposer de dispositifs additionnels du système d'interconnexion PCI et des processeurs additionnels dans un seul bus local 14 du système d'interconnexion PCI. Par exemple l'architecture d'un ordinateur SBC 1 conformément à une forme de réalisation préférée de la présente invention est représentée sur la figure 3. Comme dans le cas de l'ordinateur SBC 1 de la figure 2, seuls les composants nécessaires pour la compréhension de la mise en oeuvre de l'invention sont décrits de façon détaillée. En outre les mêmes chiffres de référence sont utilisés pour des The SBC computer 1 shown in Figure 1 is only a relatively simple embodiment of the present invention. A particularly advantageous characteristic of the present invention lies in the fact that the basic architecture makes it possible to have additional devices of the PCI interconnection system and additional processors in a single local bus 14 of the PCI interconnection system. For example, the architecture of an SBC computer 1 in accordance with a preferred embodiment of the present invention is shown in FIG. 3. As in the case of the SBC computer 1 in FIG. 2, only the components necessary for the understanding of the implementation of the invention are described in detail. In addition, the same reference numbers are used for

composants identiques.identical components.

En référant à la figure 3, on voit que l'ordinateur SPC 1 représenté comprend deux blocs d'unités centrales CPU identiques 16a et 16b. Chaque bloc d'unité centrale CPU 16a/16b comprend un processeur "PowerPC" 5a/5b, une unité d'antémémoire 6a/6b, un pont MPC106 7a/7b, une unité de mémoire principale 8a/8b et une mémoire ROM d'initialisation 9a/9b. Les deux blocs d'unités centrales CPU 16a/16b sont installés sur un bus local commun 14 du système d'interconnexion PC, qui en plus du pont PCI-PCI 10 du décodeur 11, supporte un site de carte mezzanine du Referring to FIG. 3, it can be seen that the computer SPC 1 shown comprises two blocks of identical central processing units 16a and 16b. Each CPU 16a / 16b CPU block includes a "PowerPC" processor 5a / 5b, a cache unit 6a / 6b, an MPC106 bridge 7a / 7b, a main memory unit 8a / 8b and a ROM memory of initialization 9a / 9b. The two CPU blocks 16a / 16b are installed on a common local bus 14 of the PC interconnection system, which in addition to the PCI-PCI bridge 10 of the decoder 11, supports a mezzanine card site of the

système d'interconnexion PCI à 32 bits 17. 32-bit PCI interconnect system 17.

Avec l'ordinateur SBC de la figure 3, chaque processeur 5a/5b doit avoir accès à sa propre unité de mémoire locale 8a/8b ainsi qu'à l'unité de mémoire locale 8a/8b de l'autre processeur sur carte 5a/5b et à l'ensemble de l'espace du système d'interconnexion PCI incluant l'espace de mémoire d'autres ordinateurs SBC dans le système. En supposant qu'il existe un ensemble total de huit ordinateurs SBC 1 dans le système, un exemple de système d'adresses, qui permet les accès requis en mémoire conformément à la présente invention, est indiqué ci-après dans le tableau 1, qui représente la projection de l'espace local (c'est-à-dire sur carte) du système d'interconnexion With the SBC computer of figure 3, each processor 5a / 5b must have access to its own local memory unit 8a / 8b as well as to the local memory unit 8a / 8b of the other processor on board 5a / 5b and to the entire space of the PCI interconnection system including the memory space of other SBC computers in the system. Assuming that there is a total set of eight SBC 1 computers in the system, an example of an address system, which provides the required memory accesses in accordance with the present invention, is shown below in Table 1, which represents the projection of the local space (i.e. on a map) of the interconnection system

PCI d'un ordinateur SBC 1 du système. PCI of an SBC 1 computer in the system.

TABLEAU 1TABLE 1

Gamme d'adresses locales du système Range of local system addresses

d'interconnexion Cible Taille Remar- Interconnection Target Size Remar-

PCI ques OxOOOOOOOO-Ox03FFFFFF Mémoire de 64 M.octets l'unité centrale CPU 0 0X04000000-OX06FFFFFF Mémoire de 48 M.octets (i) l'unité (par exemple) centrale CPU 1 0X07000000-Ox07FFFFFF PMC 16 M.octets (i) PCI ques OxOOOOOOOO-Ox03FFFFFF Memory of 64 M.bytes central unit CPU 0 0X04000000-OX06FFFFFF Memory of 48 M.bytes (i) central unit (for example) CPU 1 0X07000000-Ox07FFFFFF PMC 16 M.octets (i)

(par exemple)(for example)

0X08000000-OxOFFFFFFF (Hors carte A) 128 M.octets OXOOO10000000Oxl7FFFFFF (Hors carte B) 128 M.octets 0X18000000-Ox1FFFFFFF (Hors carte C) 128 M.octets 0X20000000-Oxl7FFFFFF (Hors carte D) 128 M.octets 0X28000000-Ox2FFFFFFF (Hors carte E) 128 M.octets 0X30000000-Ox37FFFFFF (Hors carte F) 128 M.octets 0X38000000-Ox3EFFFFFF (Hors carte G) 112 M. octets OX3FOOOOOO-Ox3FFFFFFF Non projetée 16 M.octets (ii) Remarques concernant le tableau: (i) La division des 64 M.octets supérieure entre l'unité centrale CPU et le PMC est configurable - voir plus loin. (ii) Les 16 M.octets de poids les plus élevés de l'espace d'adresses de l'unité centrale CPU sont interprétés par l'unité MPC106 en tant qu'accès à la mémoire ROM d'initialisation, de sorte que des accès ne produisent pas de cycles dans l'espace de mémoire du système d'interconnexion PCI et que cet espace n'est effectivement pas utilisable par une quelconque unité 0X08000000-OxOFFFFFFF (Excluding card A) 128 M bytes OXOOO10000000Oxl7FFFFFF (Excluding card B) 128 M bytes 0X18000000-Ox1FFFFFFF (Excluding card C) 128 M bytes 0X20000000-Oxl7FFFFFF (Excluding card D) 128 M bytes 0X28FF002 Excluding card E) 128 M bytes 0X30000000-Ox37FFFFFF (Excluding card F) 128 M bytes 0X38000000-Ox3EFFFFFF (Excluding card G) 112 M bytes OX3FOOOOOO-Ox3FFFFFFF Not projected 16 M bytes (ii) Notes on the table: (Table) i) The division of the upper 64 M.bytes between the central processing unit CPU and the PMC is configurable - see below. (ii) The 16 most significant bytes of the address space of the central processing unit CPU are interpreted by the unit MPC106 as access to the initialization ROM memory, so that accesses do not produce cycles in the memory space of the PCI interconnection system and that this space is effectively not usable by any unit

centrale CPU.central CPU.

Chaque processeur 5a/5b accède à l'espace local indiqué plus haut 'et à l'espace d'interconnexion PCI au moyen d'adresses (dans la gamme 0xC0000000-OxC8xxxxxx) amenées par conversion dans l'espace indiqué précédemment par le décodeur approprié du pont associé de l'unité MPC106 fonctionnant de façon classique comme mentionné précédemment. La projection de l'espace hors carte suppose la présence de sept autres ordinateurs similaires à SBC 1 (blocs d'adresses A à G), avec la disposition selon laquelle le bloc G à 16 M.bits de moins d'espace accessible que les autres en raison de la sortie de l'élément ROM Each processor 5a / 5b accesses the local space indicated above 'and the PCI interconnection space by means of addresses (in the range 0xC0000000-OxC8xxxxxx) brought by conversion into the space indicated previously by the appropriate decoder of the associated bridge of the MPC106 unit operating conventionally as mentioned previously. The projection of the off-card space supposes the presence of seven other computers similar to SBC 1 (address blocks A to G), with the provision according to which the block G at 16 M.bits of less accessible space than the others due to the ROM element output

d'initialisation mentionné précédemment. previously mentioned.

Le pont PCI-PCI 10 de chaque ordinateur SBC i est programmé par un logiciel de configuration pour le décodage d'adresses dans une fenêtre d'adresses correspondant à la taille du bloc de mémoire de l'ordinateur SBC 1 respectif (qui dans tous les cas, avec l'exemple décrit, est égale à 128 M.octets, en dehors de la carte G qui comporte 112.octets). Le pont PCI-PCI respectif convertit des adresses situées dans la fenêtre d'adresses associée à des adresses correspondant au système d'interconnexion PCI et à The PCI-PCI bridge 10 of each SBC i computer is programmed by configuration software for decoding addresses in an address window corresponding to the size of the memory block of the respective SBC 1 computer (which in all case, with the example described, is equal to 128 M.bytes, apart from the card G which comprises 112.octets). The respective PCI-PCI bridge converts addresses located in the address window associated with addresses corresponding to the PCI interconnection system and to

des adresses de mémoire qui sont locales pour cette carte. memory addresses that are local to this card.

Par conséquent, l'adresse convertie peut être une adresse correspondant à une unité de mémoire 8a, à l'unité de mémoire 8b ou au site 17 de la carte du système d'interconnexion PCI. Le décodeur dédié 11 du système d'interconnexion PCI décode les cycles convertis du système d'interconnexion PCI et si l'adresse convertie correspond à une unité de mémoire 8a, il positionne le signal dit ISA MASTER dans le pont MPC106 7a. Sinon, si l'adresse convertie correspond à l'unité de mémoire 8b, alors le décodeur 11 positionne le signal ISA MASTER dans le pont MPC106 7b. Par conséquent, le décodeur 11 produit de façon effective des fenêtres séparées d'adresses du système d'interconnexion PCI pour les deux ponts MPC106 7a et 7b, comme cela est requis. Si l'adresse convertie se situe dans la gamme affectée' au site 17 de la carte du système d'interconnexion PCI, ni le signal ISA MASTER n'est positionné, ni aucun signal extérieur n'est positionné et le cycle est appelé quelle que soit la carte qui est Consequently, the converted address can be an address corresponding to a memory unit 8a, to the memory unit 8b or to site 17 of the card of the PCI interconnection system. The dedicated decoder 11 of the PCI interconnection system decodes the converted cycles of the PCI interconnection system and if the converted address corresponds to a memory unit 8a, it positions the signal called ISA MASTER in the MPC106 bridge 7a. Otherwise, if the converted address corresponds to the memory unit 8b, then the decoder 11 positions the ISA MASTER signal in the MPC106 bridge 7b. Therefore, the decoder 11 effectively produces separate address windows of the PCI interconnect system for the two MPC106 bridges 7a and 7b, as required. If the converted address is in the range assigned to site 17 of the PCI interconnection system card, neither the ISA MASTER signal is positioned, no external signal is positioned and the cycle is called whatever either the card which is

installée dans le site 17.installed in site 17.

Pour un cycle de mémoire du système d'interconnexion PCI sur carte, c'està-dire du bloc de l'unité centrale CPU 16a, le pont MPC106 7a convertit le cycle de mémoire et l'envoie dans le bus local 14 du système d'interconnexion PCI. Si l'adresse convertie correspond au site 17 du dispositif PMC, alors le cycle est appelé par le dispositif PMC. Si, cependant, l'adresse convertie correspond à une adresse située dans la gamme d'adresses de l'unité de mémoire 8b de l'autre bloc d'unité centrale CPU sur carte 16b, et le décodeur positionne le signal ISA MASTER dans le pont MPC106 7b. Sinon, si l'adresse convertie correspond à une adresse hors carte, aucun signal ISA MASTER n'est positionné et le cycle peut être appelé par le pont PCI-PCI et est délivré dans le plan arrière 3/3a du système d'interconnexion PCI. On notera que des cycles de mémoire produits par l'unité centrale CPU 5b sont traités essentiellement de la même manière de sorte que l'unité centrale CPU 5b a accès à la mémoire 8a, au For a memory cycle of the PCI interconnection system on the card, i.e. of the central unit block CPU 16a, the bridge MPC106 7a converts the memory cycle and sends it to the local bus 14 of the system d PCI interconnection. If the converted address corresponds to site 17 of the PMC device, then the cycle is called by the PMC device. If, however, the converted address corresponds to an address located in the address range of the memory unit 8b of the other central unit block CPU on card 16b, and the decoder positions the signal ISA MASTER in the MPC106 bridge 7b. Otherwise, if the converted address corresponds to an off-card address, no ISA MASTER signal is positioned and the cycle can be called by the PCI-PCI bridge and is delivered in the 3 / 3a backplane of the PCI interconnection system. . It will be noted that memory cycles produced by the central unit CPU 5b are treated essentially in the same way so that the central unit CPU 5b has access to the memory 8a, to the

site 17 du dispositif PMC et à des adresses hors carte. PMC site 17 and off-map addresses.

On notera que, étant donné que le décodeur 11 contrôle uniquement des signaux du système d'interconnexion PCI (en dehors des signaux ISA MASTER, qui sont des signaux à bande latérale), il ne viole en aucune manière la spécification du système d'interconnexion PCI. Cependant les signaux ISA MASTER requièrent d'être positionnés avec le même cadencement que d'autres signaux du système Note that since the decoder 11 only controls signals from the PCI interconnection system (apart from ISA MASTER signals, which are sideband signals), it does not in any way violate the specification of the interconnection system PCI. However, ISA MASTER signals require to be positioned with the same timing as other system signals.

d'interconnexion PCI.PCI interconnection.

Le système de conversion d'adresses décrit précé- The address conversion system described above

demment est représenté sur la figure 4. demment is shown in Figure 4.

En référence à la figure 4, l'adresse de base pour l'ensemble de l'ordinateur SBC 1 dans l'espace de mémoire du système d'interconnexion PCI de l'ordinateur central est déterminée par programmation de registres de configuration dans le pont PCI-PCI. En particulier un seul registre aval est programmé de manière à accéder au bloc à 128 M.octets occupés par cet ordinateur SBC particulier. La fenêtre d'adresses doit être située au niveau d'une limite d'adresse (taille de fenêtre du module). Le registre aval particulier utilisé doit être le registre 2 ou 3 (dans With reference to FIG. 4, the base address for the whole of the SBC computer 1 in the memory space of the PCI interconnection system of the central computer is determined by programming configuration registers in the bridge. PCI-PCI. In particular, a single downstream register is programmed so as to access the block at 128 M.bytes occupied by this particular SBC computer. The address window must be located at an address limit (module window size). The particular downstream register used must be register 2 or 3 (in

l'exemple représenté, il s'agit du registre 2). the example shown, this is register 2).

Le pont PCI-PCI numérique 21554 10 comporte un ensemble de trois registres BAR pour le décodage de l'espace de mémoire amont, tous ces registres étant utilisés dans l'exemple représenté. On notera que, en raison de l'exigence du fait que les fenêtres d'adresses doivent être dimensionnées selon des multiples binaires et doivent être alignées sur la même limite de taille, trois registres BAR sont en réalité requis pour la configuration complète des blocs de mémoire de sept ordinateurs SBC, soit The digital PCI-PCI bridge 21554 10 includes a set of three BAR registers for decoding the upstream memory space, all of these registers being used in the example shown. Note that, due to the requirement that the address windows must be sized according to multiple binary and must be aligned to the same size limit, three BAR registers are actually required for the complete configuration of the blocks of memory of seven SBC computers, or

128 M.octets.128 M.bytes.

La programmation illustrée sur la figure 4 est nettement différente pour chaque ordinateur SBC, en The programming illustrated in FIG. 4 is clearly different for each SBC computer, in

fonction de l'adresse aval que cet ordinateur occupe. based on the downstream address that this computer occupies.

L'accès aux exécutifs client-serveur CSR est requis à partir du côté primaire du pont PCI-PCI 10 de manière à permettre à l'ordinateur central de configurer la quantité de l'espace de mémoire occupé par le site 17 de la carte du système d'interconnexion CPI (en utilisant l'interface de ROM parallèle). L'accès aux exécutifs CSR ne peut être exécuté que dans l'exemple de mémoire primaire du système d'interconnexion PCI en utilisant le registre aval BAR 0, et c'est pourquoi le registre BAR O n'est pas utilisé pour la conversion mentionnée précédemment. Sinon, l'ordinateur central peut utiliser l'espace d'entrée/sortie du système Access to client-server CSR executives is required from the primary side of PCI-PCI bridge 10 so that the mainframe can configure the amount of memory space occupied by site 17 of the card. CPI interconnection system (using the parallel ROM interface). Access to the CSR executives can only be executed in the primary memory example of the PCI interconnection system using the BAR 0 downstream register, and this is why the BAR O register is not used for the mentioned conversion. previously. Otherwise, the central computer can use the system input / output space

d'interconnexion PCI pour accéder aux exécutifs CSR. PCI interconnection to access the CSR executives.

Les blocs aes unités centrales CPU (qui sont au nombre de deux dans l'exemple représenté), qui utilisent en commun un seul ordinateur SBC, sont associés spécialement aux termes d'adresses (de manière à satisfaire à la carte illustrée de conversion d'adresses). Chaque bloc d'unité centrale CPU doit par conséquent savoir si il adresse un bloc d'unité centrale CPU sur la même carte ou un bloc d'unité centrale CPU hors carte pour former l'adresse de base correcte. Chaque bloc d'unité centrale CPU dans le système doit par conséquent posséder une table d'adresses à base unique. On notera qu'en adoptant un système différent de conversion d'adresses, les ordinateurs SBC conformes à la présente invention peuvent comporter plus de deux blocs The blocks of the central processing units CPU (which are two in number in the example shown), which jointly use a single SBC computer, are specially associated with the address terms (so as to satisfy the illustrated conversion map of addresses). Each CPU block must therefore know whether it is addressing a CPU block on the same card or an off-board CPU block to form the correct base address. Each CPU block in the system must therefore have a unique base address table. It will be noted that by adopting a different address conversion system, the SBC computers in accordance with the present invention may comprise more than two blocks

de processeurs et/ou dispositifs du système d'inter- of processors and / or devices of the inter-

connexion PCI.PCI connection.

En outre, il faut noter que la caractéristique de conversion du pont PCIPCI Intel 21554 peut être utilisée pour positionner l'espace à un 1 G.bit occupé par toutes les cartes sur n'importe quelle limite à 1 G.octet dans l'espace de mémoire du système d'interconnexion PCI de l'ordinateur central, de sorte qu'aucun espace n'est perdu In addition, it should be noted that the conversion characteristic of the PCIPCI Intel 21554 bridge can be used to position the space at a 1 G.bit occupied by all the cards on any limit at 1 G. byte in space memory of the PCI interconnect system of the central computer, so that no space is lost

en raison de la présence de la mémoire du système central. due to the presence of the central system memory.

En outre il est par conséquent possible d'installer deux ou plus de deux environnements à multiprocesseurs x86 indépendants, chacun comprenant huit ordinateurs SBC dans le même système central, par positionnement de ces environnements sur des différentes limites de 1 G.octet dans l'espace de mémoire du système d'interconnexion PCI du système central. En se sens, le terme "environnement" désigne le logiciel du système central qui commande le système multiprocesseur. On peut noter que pour un bus du système d'interconnexion PCI à 32 bits, il existe seulement un espace adressable du système d'interconnexion PCI de 4 G.octets, et par conséquent, en tenant compte du fait qu'au moins une partie du premier giga.octet est requis par le système central,- la limite pratique du nombre d'environnements dans un seul système central est égale à trois. On notera que les détails des composants tels que le processeur "PowerPC" particulier 5 et des unités de mémoire etc. peuvent changer d'une forme de réalisation de l'invention à une autre. On indiquer ci-après des exemples In addition, it is therefore possible to install two or more than two independent x86 multiprocessor environments, each comprising eight SBC computers in the same central system, by positioning these environments on different limits of 1 G. byte in space memory of the interconnection system PCI of the central system. In this sense, the term "environment" designates the central system software which controls the multiprocessor system. It can be noted that for a bus of the 32-bit PCI interconnection system, there is only one addressable space of the PCI interconnection system of 4 G. bytes, and consequently, taking into account the fact that at least a part of the first gigabyte is required by the central system, - the practical limit on the number of environments in a single central system is three. Note that details of components such as the particular "PowerPC" processor 5 and memory units etc. may change from one embodiment of the invention to another. Examples are given below

de certaines préférences.certain preferences.

Le processeur "PowerPC" préféré est le processeur The preferred "PowerPC" processor is the processor

désigné par MPC750 de la société Motorola. designated by MPC750 from Motorola.

La fréquence d'horloge du bus de mémoire principale est réglée de préférence à 83,3 MHz, qui est la fréquence SYSCLK la plus rapide habituellement supportée à la fois par le processeur MPC750 8 et la plaquette 9 du pont MPC106. L'utilisation de la fréquence SYSCLK la plus élevée possible maximise la performance de la mémoire principale. La vitesse d'horloge du processeur est dérivée de la fréquence du bus de mémoire et doit utiliser l'un des rapports de multiplication disponibles. De préférence le rapport, qui est choisi par l'intermédiaire d'une connexion externe par cavalier doit être égal à 3,5, ce qui fournit une vitesse d'horloge du processeur égale à 291,5 MHz. De façon similaire la fréquence du bus d'antémémoire 14 de niveau 2 (L2CKL) est obtenue par division de la vitesse d'horloge du processeur par l'un des diviseurs disponibles (1, 1,5, 2, 2,5 et 3). En raison de limitations de vitesse de composants disponibles actuellement, le diviseur utilise 2,5 de sorte que la fréquence du bus d'antémémoire 14 est réglée à 116,6 MHz. Le multiplicateur faisant passer de SYSCLK à CPUCLK est réglé au moyen de résistances élévatrices et abaisseuses, qu'on peut déplacer pour sélectionner des rapports différents. On notera que les cadences d'horloge indiquées précédemment sont des cadences The clock frequency of the main memory bus is preferably set to 83.3 MHz, which is the fastest SYSCLK frequency usually supported by both the MPC750 processor 8 and the wafer 9 of the MPC106 bridge. Using the highest possible SYSCLK frequency maximizes the performance of the main memory. The processor clock speed is derived from the memory bus frequency and must use one of the available multiplication ratios. Preferably the ratio, which is chosen via an external jumper connection, must be equal to 3.5, which provides a processor clock speed equal to 291.5 MHz. Similarly, the frequency of the level 2 cache bus 14 (L2CKL) is obtained by dividing the processor clock speed by one of the available dividers (1, 1.5, 2, 2.5 and 3 ). Due to component speed limits currently available, the divider uses 2.5 so that the frequency of the cache bus 14 is set to 116.6 MHz. The multiplier passing from SYSCLK to CPUCLK is adjusted by means of raising and lowering resistors, which can be moved to select different ratios. It will be noted that the clock rates indicated above are rates

préférées basées sur la disponibilité d'éléments à 300 MHz. preferred based on the availability of elements at 300 MHz.

Le pont préféré du système d'interconnexion PCI (pour le fonctionhement avec le système de fréquence d'horloge indiqué précédemment) est le dispositif MPC106 de la variante Rev 4.0 fonctionnant à une cadence de 83, 3 MHz et comportant un bus local du système d'interconnexion PCI The preferred bridge of the PCI interconnection system (for operation with the clock frequency system indicated above) is the MPC106 device of the Rev 4.0 variant operating at a rate of 83.3 MHz and comprising a local bus of the d PCI interconnection

fonctionnant à une fréquence de 33 MHz. operating at a frequency of 33 MHz.

Le module de mémoire principale est réalisé de préférence en utilisant une mémoire SDRAM du standard JEDEC qui permet de battements de salves à cycle unique à une fréquence de bus de 83,3 MHz et est soudé directement sur l'ordinateur SBC. Une configuration de dispositif d'une largeur de 8 bits est utilisée pour réduire la charge d'adresses et de signaux de commande. Si cela est nécessaire, en fonction de la réalisation précise, les registres bidirectionnels de données peuvent être prévus entre le processeur/le pont du système d'interconnexion PCI et la mémoire principale de manière à garantir un The main memory module is preferably made using an SDRAM memory of the JEDEC standard which allows bursts of single cycle bursts at a bus frequency of 83.3 MHz and is soldered directly to the SBC computer. An 8-bit wide device configuration is used to reduce the load of addresses and control signals. If necessary, depending on the specific implementation, bidirectional data registers can be provided between the processor / bridge of the PCI interconnection system and the main memory so as to guarantee a

fonctionnement fiable à la fréquence préférée de 83,3 MHz. reliable operation at the preferred frequency of 83.3 MHz.

Des spécifications techniques et des manuels d'utilisateurs sont aisément disponibles en ce qui concerne le processeur MPC750 et le contrôle du pont du système Technical specifications and user manuals are readily available for MPC750 processor and system bridge control

d'interconnexion PCI/de la mémoire MPC106. PCI interconnect / MPC106 memory.

L'antémémoire 13 à niveau 2 est de préférence un dispositif SRAM à salves pipe-line, qui est soudé The cache 13 at level 2 is preferably a SRAM device with pipeline bursts, which is welded

directement sur l'ordinateur SBC.directly on the SBC computer.

Le pont PCI-PCI Intel 21554 5 est un pont non transparent comportant des interfaces primaires et The PCI-PCI bridge Intel 21554 5 is a non-transparent bridge with primary interfaces and

secondaires du système d'interconnexion PCI à 64 bits. Secondary 64-bit PCI interconnect system.

L'interface secondaire à 64 bits peut fonctionner uniquement pour des transferts de 32 bits dans une direction ou dans l'autre, étant donné que tous les autres composants dans le bus local 6 du système d'interconnexion PCI sont des dispositifs à 32 bits. Cependant l'interface principale à 64 bits peut fournir des avantages du point de vue performance dans des applications dans lesquelles le plan arrière 3/3a du système d'interconnexion PCI est un plan arrière à 64 bits, sinon elle fonctionne simplement The 64-bit secondary interface can only work for 32-bit transfers in one direction or the other, since all the other components in local bus 6 of the PCI interconnect system are 32-bit devices. However the 64-bit main interface can provide performance advantages in applications where the backplane 3 / 3a of the PCI interconnect system is a 64-bit backplane, otherwise it simply works

comme un dispositif à 32 bits.as a 32-bit device.

En résumé, la présente invention fournit une architecture de système qui permet de réaliser des cartes à d'unités centrales CPU d'un très faible coût, exclusivement grâce à l'utilisation de composants standards, dont la puissance de traitement peut être aisément réglée au moyen d'un cadrage d'échelle par addition de cartes supplémentaires (en tirant partie de la capacité de cadrage d'échelle de l'architecture du système d'interconnexion PCI) tout en conservant un accès de mémoire à 100 % entre In summary, the present invention provides a system architecture which makes it possible to produce cards with central processing units CPU at a very low cost, exclusively thanks to the use of standard components, the processing power of which can be easily adjusted at by means of scaling by adding additional cards (by taking advantage of the scaling capacity of the architecture of the PCI interconnection system) while retaining 100% memory access between

les unités centrales CPU.CPU central units.

Claims

1. Multiprocessor computer system comprising one or more computer modules (1) connected to a central computer (2) via a common rear plane (3 / 3a) of the bus system of the interconnection system of peripheral components or PCI system, the central computer comprising a central microprocessor and an associated memory unit, characterized in that each computer module (1) comprises: a connector of the PCI interconnection system connected to the rear plane (3 / 3a) of the interconnection system at least one central processing unit CPU; a backplane interface (3 / 3a) of the PCI interconnection system installed between the connector of the PCI interconnection system and the or each central processing unit CPU for transmitting memory cycles of the system (10) for conversion of memory addresses for converting memory cycles transmitted from the back plane of the PCI interconnect system; that the or each central processing unit CPU comprises: a local microprocessor (5), with which is associated a local memory unit (8) installed in a local memory bus; a bridge (7) installed between the local memory bus and the interface of the PCI interconnection system of the respective computer module; that said bridge (7) of the central processing unit CPU comprises an address decoder (11), which is programmed on a range of local addresses to access the address space of the respective computer module including the local memory unit associated with the or each central processing unit CPU of this module; that said PCI interconnection system interface is programmed to transmit the memory cycles of the PCI interconnection system from the rear plane (3 / 3a) of the PCI interconnection system, which is located in a range of addresses which is different from the local range of addresses of the or each central processing unit CPU of this module and which is different for each computer module contained in the system; and that said conversion means (10) act so as to convert memory cycles located in said address window, into corresponding addresses of the local address space of the respective computer module (1) so that addresses corresponding to a local memory unit of this module can be decoded by the decoder (11) of the bridge of the respective central processing unit CPU, each microprocessor (5) of the system being able to access the entire space of PCI interconnect system memory, including memory space for each computer module including memory units

local of all microprocessors in the system.

2. microprocessor computer system according to claim 1, characterized in that the address conversion means of each computer module (1) are provided by the respective interface of the rear plane of the

PCI interconnection system.

3. Multiprocessor computer system according to claim 2, characterized in that the address conversion means (10) comprise base address registers programmed in an appropriate manner from the interface of the

rear view of the PCI interconnection system.

4. Multiprocessor computer system according to

any one of claims 1 to 3, characterized in

that the address window of the PCI interconnection system of the or each computer module (1) is an address window, the size of which corresponds to the available memory space, including local memory units to

microprocessors, from the respective module.

5. Multiprocessor computer system according to

any one of claims 1 to 4, characterized in

that the backplane interface (10) (3 / 3a) of the PCI interconnect system is a system bridge

PCI interconnection.

6. Multiprocessor computer system according to claim 5, characterized in that the interface (10) of the PCI interconnection system is a non-transparent bridge of the

PCI interconnection system.

7. Multiprocessor computer system according to

either of claims 5 and 6, characterized in

that the or each central processing unit CPU (16a, 16b) of a respective computer module (1) is installed in a local bus of the PCI interconnection system and that the respective bridge (10) of the PCI interconnection system is a PCI-PCI bridge installed between the rear plane of the PCI interconnection system and the local bus of the system

PCI interconnection.

8. Multiprocessor computer system claim 7, characterized in that said local bus of the PCI interconnection system of at least one or of or each of the computer modules (1) supports one or more sites of the system d PCI interconnection, to which access is executed by addresses of the PCI interconnection system, which contribute to the local memory space of the respective computer module.

9. Multiprocessor computer system according to

either of claims 7 and 8, characterized in

that the bridge (10) of the or each central processing unit CPU is connected by interface to the local bus of the system

PCI interconnection of the respective computer module (1).

10. Multiprocessor computer system according to

one of claims 1 to 9, characterized in that

each microprocessor is a so-called PowerPC processor.

11. Multiprocessor computer system according to

claims 9 and 10 taken as a whole,

characterized in that the or each bridge (10) of the central processing unit CPU is a bridge known under the designation MPC106 from the company known as Motorola or the like, and the or each computer module (1) further comprises at least one decoding device (11) installed in the respective local bus (14) of the interconnection system PCI, which is programmed to decode memory systems of the interconnection system PCI appearing on the local bus (14) of the interconnection system PCI and can work on identifying an address of the PCI interconnection system corresponding to a physical address of a memory unit of the local central processing unit of this computer module (1) to activate a signal (" ISA Master ") in the bridge of the respective central processing unit which causes said bridge to decode the memory cycle as access to

the local memory unit.

12. Multiprocessor computer system according to claim 11, characterized in that the or each decoding device (11) is a programmable logic device compatible with the interconnection system

PCI.

13. Multiprocessor computer system according to

any one of claims 1 to 12, characterized in

that the interface (10) of the PCI interconnection system consists of a PCI-PCI bridge of the so-called "Intel 21554" type or

similar.

14. Multiprocessor computer system according to

any one of claims 1 to 13, characterized in

that the range of local addresses or the ranges of local addresses are identical for the or for each module

computer (1) of the system.

15. Multiprocessor computer system comprising one or more computer modules (1) connected to a central computer (2) via a common rear plane (3 / 3a) of the bus system of the interconnection system peripheral components or PCI system, the central computer comprising a central microprocessor and an associated memory unit, characterized in that the or a computer module (1) comprises: a connector of the PCI interconnection system; at least one central processing unit CPU; a backplane interface (3 / 3a) of the PCI interconnection system installed between the connector of the PCI interconnection system and the or each central processing unit CPU for transmitting memory cycles of the system (10) for conversion of memory addresses for converting memory cycles transmitted from the PCI interconnect system connector; that the or each central processing unit CPU comprises: a local microprocessor (5), with which is associated a local memory unit (8) installed in a local memory bus; a bridge (7) installed between the local memory bus and the interface of the PCI interconnection system; that said bridge (7) of the central processing unit CPU includes an address decoder (11), which is used for a range of local addresses so as to access the address space of the respective computer module including the local memory unit associated with the or each central processing unit CPU; that said interface of the PCI interconnection system is programmed so as to transmit cycles of the memory of the PCI interconnection system from the connector of the PCI interconnection system, coming from the external connector and which is situated in a range of addresses which differs from the local range of addresses of the or each central processing unit CPU of this module; and that said converting means (10) act so as to convert memory cycles located in said address window, into corresponding addresses of the local address space of the respective computer module so that addresses corresponding to a local memory unit of this module can be decoded

by the decoder of the bridge of the respective CPU.