FR2692694A1 - Système informatique adaptable au type de microprocesseur installé et procédé de détection du type de microprocesseur. - Google Patents

Abstract

La présente invention concerne un système informatique comprenant une carte-mère munie d'un support pouvant recevoir l'un quelconque des types de microprocesseurs d'une famille (486), les microprocesseurs de cette famille étant incompatibles au niveau des fonctions de broches prédéterminées (A13, A15, B15, C14) des microprocesseurs. Le système comprend: un programme stocké dans une mémoire non-volatile (ROM) de détection du type de microprocesseur; un registre (14) accessible en écriture par ledit programme; et des commutateurs (I1-I4) commandés par les bits dudit registre et disposés entre lesdites broches prédéterminées et le système.

Description

A

SYSTÈME INFORMATIQUE ADAPTABLE AU TYPE DE MICROPROCESSEUR

INSTALLÉ ET PROCÉDÉ DE DÉTECTION DU TYPE DE MICROPROCESSEUR

La présente invention concerne les ordinateurs de

bureau qui sont normalement commercialisés avec un microproces-

seur de base et dont la puissance peut être augmentée par un simple échange du microprocesseur ou par rajout d'un deuxième microprocesseur de la même famille. La présente invention concerne plus particulièrement

de tels ordinateurs dont les microprocesseurs, bien qu'apparte-

nant à une même famille et étant compatibles au niveau de leurs signaux d'entrée et de sortie, présentent des incompatibilités

de brochage.

La présente invention sera décrite en prenant comme exemple des ordinateurs de bureau utilisant des microprocesseurs

de la famille 486 fabriqués par la société Intel.

Dans la famille 486, il existe actuellement 5 types de microprocesseur qui sont le 486 SX, le 487 SX, le 486 DX, celui dit "OVERDRIVE", et le 486 DX 2 Le type 486 SX ne comprend pas de coprocesseur mathématique Les autres types comprennent un coprocesseur mathématique et les types OVERDRIVE et 486 DX 2 sont en outre munis d'un multiplicateur par 2 interne de la fréquence horloge Chacun de ces microprocesseurs est encapsulé dans un boîtier céramique carré dit PGA comprenant sur une face une

matrice de broches La zone centrale de la matrice est dépourvue de broches Les rangées et les colonnes de la matrice sont respectivement numérotées de A à S et de 1 à 17 Ainsi, par25 exemple, la référence A 15 désigne la broche de la rangée A et de la 15 e colonne.

Il existe aussi un boîtier moulé à souder, dit PQFP,

pour le microprocesseur de type 486 SX seulement.

Le tableau ci-dessous résume les fonctions des broches incompatibles des différents microprocesseurs à boîtier PGA de la famille 486. Les signaux véhiculés sur les broches incompatibles sont notés FERR#, NMI, et IGNNE# Le symbole "#" indique que le signal correspondant est à niveau bas actif Le signal FERR# est un signal de sortie du microprocesseur indiquant par un état bas

qu'il s'est produit une erreur de coprocesseur Le signal NMI est un signal d'interruption non masquable à fournir au micro- processeur Le signal IGNNE# est un signal d'entrée du micropro-20 cesseur indiquant à celui-ci qu'il doit ignorer une erreur de coprocesseur.

On constate qu'il y a trois brochages différents, correspondant à chaque colonne respectivement Le boîtier du microprocesseur de type 487 SX est en outre muni d'une broche25 supplémentaire D 4 de détrompage qui ne véhicule aucun signal. Des types de microprocesseur à venir seront compatibles chacun avec l'un ou l'autre de ces trois brochages. Actuellement, on réalise des ordinateurs qui utilisent une seule carte-mère pour recevoir les différents types de microprocesseur de la famille 486 Ceci évite de devoir prévoir trois modèles différents de carte-mère et permet en outre à un client d'échanger son microprocesseur De tels ordinateurs présentent l'avantage, pour le client, que ce dernier peut Numéro de 486 DX 4875 X broche et 486 DX 2 486 SX et OVERDRIVE A 13 non utilisée non utilisée FERR# C 14 FERR# non utilisée non utilisée B 15 NMI non utilisée NMI

A 15 IGNNE# NMI IGNNE#

acheter un ordinateur peu coûteux muni initialement, par exem-

ple, du microprocesseur 486 SX que le client pourra ensuite remplacer par un microprocesseur plus puissant Pour cela, les microprocesseurs sont enfichés sur des socles et, classiquement, 5 des cavaliers doivent être correctement placés, en fonction du microprocesseur installé, pour relier les broches incompatibles A 13, A 15, B 15 et C 14 aux lignes correspondantes de la carte mère. Toutefois, le placement des cavaliers est sujet à des erreurs et nécessite la consultation d'un manuel technique de l'ordinateur, ce qui est fastidieux pour un utilisateur ayant peu de connaissances techniques. Un objet de la présente invention est de prévoir un système de détection du microprocesseur utilisé et de connexion

automatique des broches incompatibles aux lignes adéquates.

Cet objet est atteint en remplaçant les cavaliers par des interrupteurs adéquatement commandés par un programme de détection du type de microprocesseur installé, ce programme étant exécuté par le microprocesseur lui-même En effet, on a

constaté selon l'invention, d'une part, que le type de micropro-

cesseur pouvait être détecté par programme et, d'autre part, que

l'exécution d'un tel programme par le microprocesseur ne néces-

site pas l'utilisation des signaux véhiculés sur les broches incompatibles. La présente invention vise plus particulièrement un système informatique comprenant une carte-mère munie d'un

support pouvant recevoir l'un quelconque des types de micropro-

cesseurs d'une famille, les microprocesseurs de cette famille

étant incompatibles au niveau des fonctions de broches prédéter-

minées des microprocesseurs Selon l'invention, le système comprend: un programme stocké dans une mémoire non-volatile de

détection du type de microprocesseur; un registre accessible en écriture par ledit programme; et des commutateurs commandés par les bits dudit registre et disposés entre lesdites broches pré-

déterminées et le système.

Selon un mode de réalisation de la présente invention, la carte-mère est munie d'un premier microprocesseur et d'un support pour recevoir un deuxième microprocesseur de la même famille Il est prévu une bascule validée par un signal de 5 remise à zéro à la mise sous tension, dont la sortie est reliée à une broche de dévalidation du premier microprocesseur et dont l'entrée est reliée à une broche dudit support, destinée à

recevoir une broche fournissant un signal qui est à un niveau prédéterminé, au moins pendant un intervalle de temps prédé-10 terminé dès la mise sous tension.

Un programme de détection met en oeuvre un procédé

selon l'invention de connexion d'un jeu de broches prédéter-

minées d'un microprocesseur à un système informatique, les fonc-

tions des broches de ce jeu de broches étant différentes pour des types distincts de microprocesseur d'une même famille Le procédé comprend les étapes suivantes effectuées au démarrage du système par le microprooesseur lui-même: sauvegarder en mémoire le contenu d'un registre prédéterminé du microprocesseur, ce registre comprenant un identificateur à la mise sous tension du20 microprocesseur permettant d'identifier au moins un type de microprocesseur appartenant à ladite famille; et réaliser la connexion dudit jeu de broches de façon adéquate pour le type de microprocesseur identifié. Selon un mode de réalisation de la présente invention, si ledit identificateur identifie simultanément un premier type de microprocesseur à coprocesseur mathématique et un deuxième type de microprocesseur sans coprocesseur, le procédé comprend les étapes suivantes: effectuer une tentative d'exécution d'une instruction fournissant un résultat différent selon que le coprocesseur est présent ou non; et reconnaître le premier type de microprocesseur si le résultat de l'exécution est èlui prévu

ou le deuxième type sinon.

Selon un mode de réalisation de la présente invention, si ledit identificateur identifie simultanément des troisième et quatrième types de microprocesseur distincts par le fait que les jeux de broches associées diffèrent par la position d'une broche prédéterminée fournissant un signal susoeptible de

générer une interruption, le procédé comprend les étapes sui-

vantes: réaliser la connexion du jeu de broches selon l'une des

possibilités associées au troisième et quatrième types de micro-

processeur; exécuter une instruction entraînant la génération dudit signal; et si une interruption est générée, garder la présente connexion du jeu de broches, sinon réaliser la connexion selon l'autre des possibilités associées au troisième

et quatrième types de microprocesseurs.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention sont exposés en détail dans la

description suivante de modes de réalisation particuliers, faite

en relation avec les figures jointes parmi lesquelles: la figure l A représente schématiquement un mode de

réalisation selon l'invention d'un système informatique permet-

tant, à l'aide d'interrupteurs électroniques, de relier des

broches incompatibles d'un microprocesseur aux lignes appro-

priées; la figure 1 B représente les états de signaux de commande à appliquer aux interrupteurs de la figure l A en fonction du microprocesseur installé; la figure 2 représente un organigramme d'opérations effectuées selon la présente invention pour détecter le type de microprocesseur installé et pour commander adéquatement les

interrupteurs de la figure l A; et la figure 3 représente schématiquement comment inva-

lider un premier microprocesseur par l'installation d'un

deuxième.

A la figure l A est représenté un microprocesseur 10 de la famille 486, à boîtier PGA, monté sur un socle dont toutes les broches, sauf les broches incompatibles entre les différents types de microprocesseur (A 13, A 15, B 15 et C 14), sont reliées de manière classique, par des lignes désignées 11, aux circuits périphériques 12 du microprocesseur, couramment appelés le "Chipset" Le socle est bien entendu choisi pour pouvoir rece- voir le microprocesseur de type 487 SX dont le boîtier est muni d'une broche supplémentaire de détrompage L'une ou l'autre des 5 broches incompatibles A 13 et C 14 est reliée à la ligne FERR# précédemment mentionnée du chipset par un commutateur Il commandé par un signal Cl Lorsque le signal Cl est à 0, le commutateur Il est, par exemple, à la position représentée reliant la broche C 14 à la ligne FERR#, la broche A 13 étant10 déconnectée Lorsque le signal Cl est à 1, le commutateur Il relie la broche A 13 à la ligne FERR#, la broche C 14 étant alors déconnectée. L'une ou l'autre des broches incompatibles A 15 et B 15 est reliée à la ligne NMI précédemment mentionnée du chipset par un commutateur I 2 commandé par un signal C 2 Un commutateur I 3 commandé par le même signal C 2 relie la broche A 15 à la ligne IGNNE# précédemment mentionnée du chipset Un commutateur I 4, également commandé par le signal C 2, relie le commutateur Il à la ligne FERR# Lorsque le signal C 2 est à 0, les commutateurs I 2 à I 4 sont, par exemple, dans les positions représentées, à savoir, reliant la broche A 15 à la ligne IGNNE#, la broche B 15 à la ligne NMI, et le commutateur Il à la ligne FERR# Lorsque le signal C 2 est à 1, les lignes IGNNE# et FERR# sont déconnectées et la ligne NMI est reliée à la broche A 15, la broche B 15 étant

déconnectée.

Les commutateurs Il à I 4 sont symboliques et peuvent être réalisés de toute manière jugée adéquate par l'homme du métier à l'aide de portes logiques ou à trois états S'il faut

relier les lignes et/ou broches non connectées à des potentiels30 fixes, l'homme du métier saura aussi réaliser les commutateurs.

Les signaux Cl et C 2 sont issus d'un registre 14 (LATCH) accessible par programme, c'est-à-dire qu'il peut être adressé en écriture et stocker une valeur présentée sur un bus de données D du système informatique Pour cela, les entrées des bascules du registre 14 sont reliées à des lignes du bus D et l'entrée de sélection du registre est reliée à la sortie d'un décodeur d'adresses 16, lui-même relié à un bus d'adresses A du système. 5 Il existe classiquement deux types d'adresses, à savoir, les adresses mémoire et les adresses de périphérique ou d'entrée/sortie Les adresses mémoire servent à accéder à la mémoire centrale du système (RAM) pour y stocker des programmes

en cours d'exécution et des données Les adresses de périphé-

rique servent à accéder aux dispositifs périphériques (écran, imprimante), ainsi qu'à des registres de programmation de

certains circuits.

De préférence, on choisit une adresse de périphérique pour sélectionner le registre 14 En effet, de nombreuses adresses de périphérique sont classiquement disponibles, alors que la disponibilité des adresses mémoire n'est pas certaine Le

décodeur d'adresses 16 reçoit en entrée, comme cela est clas-

sique pour les décodeurs d'adresses de périphérique, les 10 premières lignes AO à A 9 du bus d'adresses A, une ligne IOW# de sélection en écriture de périphérique et une ligne AEN d'inhi- bition de périphérique Le signal de sélection W# fourni par le

décodeur 16 est présenté à l'entrée de sélection WR# du registre 14 par l'intermédiaire d'une porte OU 18 dont le rôle est décrit ci-après.

Deux bascules du registre 14, dont les états sont modifiés respectivement par deux lignes du bus de données D, par

exemple DO et Dl, établissent les états des signaux de commande Cl et C 2 des interrupteurs Ainsi, les états des signaux Cl et C 2 sont établis par les deux bits de poids faible d'une donnée30 écrite à l'adresse de périphérique du registre 14.

Pour que le contenu du registre 14 ne soit pas modifié accidentellement une fois que les signaux Cl et C 2 ont été adéquatement établis, on empêche toute écriture ultérieure dans le registre 14 par l'intermédiaire de la porte OU 18 Une entrée LOCK de la porte OU est reliée à une bascule supplémentaire du registre 14, dont l'état est fixé par une ligne supplémentaire, par exemple D 2, du bus de données D Ainsi, en écrivant un 1 dans cette bascule supplémentaire, la porte 18 ne transmettra plus de signal W# actif de sélection du registre 14 En pra- tique, une fois que l'on a détecté le type du microprocesseur

installé, on écrit dans le registre 14 une valeur binaire l XX dont les premiers bits XX correspondent aux états des signaux Cl et C 2 et dont le troisième bit est à 1 pour entraîner le10 verrouillage du registre 14.

La figure 1 B représente un tableau o figurent les états des signaux Cl et C 2 à choisir, par rapport aux positions décrites des commutateurs Il à I 4 de la figure l A, pour les différents types de microprocesseur de la famille 486 Il n'est15 pas nécessaire de décrire ce tableau On notera que la position représentée des commutateurs Il à I 4 de la figure l A correspond aux microprocesseurs de types 486 DX et 486 DX 2. La figure 2 représente un organigramme des opérations effectuées par un programme mettant en oeuvre le procédé selon l'invention pour détecter le type de microprocesseur installé et pour écrire des valeurs adéquates dans le registre 14 afin d'établir les connexions correctes des broches incompatibles Ce programme doit être le premier à être exécuté et peut faire partie du début d'un programme classique de test à la mise sous25 tension, couramment appelé POST (du terme anglais Power On Self

Test) stocké dans une mémoire non volatile (ROM) Il est impor-

tant que ce programme soit le premier à être exécuté car l'un des registres des microprooesseurs de la famille 486, le registre couramment désigné DX (ce qui n'a aucun rapport avec le

type 486 DX), contient à la mise sous tension du microprooesseur un identificateur spécifique à un ou deux types de micropro-

cesseur de la famille. Avant toute exécution d'une instruction utilisant les registres du microprooesseur, il faut donc exécuter une instruc-

tion permettant de sauvegarder le contenu du registre DX dans la mémoire du système (RAM) En fait, c'est le premier octet DL du registre DX qui contient 1 'identificateur Une valeur comprise

entre 20 h et 2 Fh (en notation hexadécimale) de l 'octet DL iden-

tifie un microprocesseur de type 486 SX ou de type 4875 X Une valeur comprise entre 00 h et l Fh identifie le microprocesseur de type 486 DX Une valeur comprise entre 30 h et 3 Fh identifie un microprocesseur de type OVERDRIVE ou de type 486 DX 2 On constate que la seule lecture de l'identificateur DL ne permet pas de10 distinguer le type 486 SX du type 487 SX ou le type OVERDRIVE du

type 486 DX 2.

Le programme décrit ci-après permet de lever ces

incertitudes Ci-après, un paragraphe décrivant un bloc d'orga-

nigramme commence par la référence du bloc.

100 La première instruction exécutée par le programme stocke la valeur du premier octet DL du registre DX en mémoire RAM. 102 Il est vérifié si la valeur DL est comprise entre

00 h et l Fh.

104 La valeur DL est comprise entre 00 h et l Fh Le microprocesseur utilisé est de type 486 DX La broche C 14 doit être reliée à la ligne FERR#, la broche B 15 à la ligne NMI et la broche A 15 à la ligne IGNNE# Pour cela, on écrit la valeur binaire 00 dans le registre 14 pour sélectionner la position25 correspondante des commutateurs Il à I 4 (En fait, on écrit la valeur binaire 100 dans le registre 14 pour empêcher un accès ultérieur à ce registre). Le programme est alors terminé et on continue au bloc 1000 par des opérations classiques de test et de démarrage de

1 'ordinateur.

106 On vérifie si la valeur DL est comprise entre 20 h et 2 Fh.

108 La valeur DL est comprise entre 20 h et 2 Fh Il faut distinguer le type 486 SX du type 487 SX Ces deux types

diffèrent par l'absence dans le 486 SX d'un coprocesseur numé-

rique On exécute une instruction nécessitant la présence d'un

coprocesseur, ou bien réagissant différemment selon qu'un copro-

cesseur est présent ou absent.

Par exemple, on exécute l'instruction désignée FSTCW qui sert à stocker à une adresse mémoire choisie le contenu d'un registre, désigné CW, du coprocesseur A la mise sous tension, le registre CW contient la valeur 3 F 7 h Si le coprocesseur est absent, l 'exécution de 1 ' instruction FSTCW stocke la valeur

FFF Fh à l'adresse choisie.

On vérifie le résultat fourni par l'instruction.

Par exemple, en exécutant l'instruction FSTCW à la mise sous tension avec une adresse mémoire choisie, on trouve la valeur 3 F 7 h à l'adresse choisie lorsque le coprocesseur est présent et

la valeur FFF Fh sinon.

112 Le résultat (FFF Fh) indique que le coprocesseur est absent Le microprocesseur est alors de type 486 SX Il faut relier la broche A 15 à la ligne NMI et déconnecter les lignes IGNNE# et FERR#, ce qui est fait dans l'exemple des figures 1 A

et l B, en écrivant la valeur binaire 01 dans le registre 14.

Le programme se termine alors au bloc 1000.

114 Le résultat ( 3 F 7 h) indique que le coprocesseur est présent Le microprocesseur utilisé est du type 4875 X Il faut relier la broche A 13 à la ligne FERR#, la broche B 15 à la ligne NMI et la broche A 15 à la ligne IGNNE# Ceci est effectué

en écrivant la valeur binaire 10 dans le registre 14.

Le programme se termine alors au bloc 1000.

116 La valeur DL n'est pas comprise entre 00 h et 2 Fh, on suppose alors qu'elle est comprise entre 30 h et 3 Fh Le microprocesseur utilisé est soit de type OVERDRIVE ou de type

486 DX 2 Ces deux types sont munis d'un coprocesseur et diffèrent par le fait que les fonctions des broches A 13 et C 14 sont inter-

verties (l'une des broches doit être reliée à la ligne FERR# et l'autre n'est pas connectée) Dans ce cas, on choisit de il connecter les broches selon 1 ' un ou i 'autre des types, par

exemple 486 DX 2 (connexion identique à celle du type 486 DX).

Cette connexion au hasard est sans danger car le signal FERR# est un signal de sortie du microprocesseur; en effet, on ne risque pas de court-circuiter un signal (NMI, IGNNE#) provenant du chipset vers une broche non utilisée de potentiel incertain

du microprocesseur.

L'état actif du signal FERR# indique qu'il s'est produit une erreur dans le coprocesseur Les étapes suivantes du

programme de détection consistent à générer une erreur de copro-

cesseur et à détecter si la ligne FERR# du chipset 12 reçoit bien cet état actif Si la ligne FERR# reçoit cet état actif, la connexion choisie au départ était bonne, sinon il faut choisir

l'autre connexion (de type OVERDRIVE).

Lorsqu'une instruction erronée de coprocesseur est

exécutée, le signal FERR# est activé, ce qui provoque clas-

siquement la génération d'une interruption matérielle, désignée IRQ 13, par le chipset 12 Un programme de bas niveau stocké en mémoire ROM, couramment appelé BIOS (du terme anglais "Basic Input/Output System"), gère les interruptions matérielles (c'est-à-dire provoquées par des signaux d'erreur, tels que le

signal FERR#) Classiquement, lors d'une interruption maté-

rielle, le microprocesseur suspend le programme en cours et se met à exécuter un sous-programme du BIOS qui est destiné à

traiter l'interruption.

Ce sous-programme du BIOS sera prévu, selon un mode de

réalisation de l'invention, pour dévalider un drapeau prédéter-

miné d'un registre du microprocesseur ou de la mémoire RAM Bien entendu, ce drapeau devra être validé avant l'activation du

signal FERR#.

118 Le programme de détection valide le drapeau.

Une erreur de coprocesseur est provoquée, ce qui entraîne l'activation du signal FERR# Par exemple, on exécute une succession d'instructions entraînant une division par zéro dans le coprocesseur, telle que la succession FLD 1 (pousser la valeur 1 sur une pile), FLDZ (pousser la valeur O sur la pile) et FDIV (diviser la première valeur ( 1) poussée sur la pile par

la deuxième (O)).

Si la connexion choisie dans le bloc 116 est la bonne,

le chipset 12 reçoit le signal d'erreur FERR# Alors le sous-

programme du BIOS susmentionné est exécuté et dévalide le

drapeau Si la connexion effectuée dans le bloc 116 est mau-

vaise, le chipset 12 ne reçoit pas le signal FERR#, le sous-

programme du BIOS n'est pas exécuté et le drapeau n'est pas dévalidé.

122 Le drapeau est lu.

124 On vérifie si le drapeau est toujours validé Si le drapeau n'est pas validé, le signal FERR# a été pris en compte Alors, la connexion choisie au bloc 116 est la bonne et le microprocesseur est du type 486 DX 2 Le programme se termine

alors au bloc 1000.

Si le drapeau est toujours validé, le signal FERR# n'a pas été pris en compte Alors, la connexion choisie au bloc 116 est mauvaise et le microprocesseur est de type OVERDRIVE On choisit la connexion correspondant au type OVERDRIVE (identique

à la connexion du type 487 SX) dans le bloc 114.

Ainsi, lorsque le programme de détection est quitté dans le bloc 1000, le système se sera automatiquement adapté au type de microprocesseur installé, et ceci sans aucune inter- vention de l'utilisateur Le programme de détection pourra être prévu pour afficher sur un écran le type de microprocesseur détecté. Comme cela a été mentionné, le microprocesseur de type 486 SX existe également dans un boîtier soudable de type dit PQFP Etant donné que le boîtier de type PQFP est moins coûteux

que le boîtier de type PGA, il sera courant de prévoir des ordi-

nateurs munis à l'origine du microprocesseur 486 SX (qui est par

ailleurs le moins puissant) à boîtier soudé PQFP Sur la carte-

mère de 1 'ordinateur, il sera prévu en outre un support pour boîtiers PGA afin que l'utilisateur puisse par la suite insérer

un autre microprocesseur plus puissant de la famille 486.

Lorsque 1 ' utilisateur insère un microprocesseur plus puissant, il faut dévalider le microprocesseur 486 SX à boîtier soudé PQFP Les microprocesseurs 486 SX à boîtier PQFP comportent une broche UP# qui, lorsqu'elle est portée à un niveau actif ( 0), dévalide le microprocesseur par la mise à haute impédance de toutes ses broches Le problème qui se pose est de dévalider le microprocesseur 486 SX à boîtier PQFP lorsque l'on installe un

autre microprocesseur dans le support.

La figure 3 montre schématiquement comment résoudre ce problème On prévoit une bascule 20 dont la sortie est reliée à

la broche UP# du microprooesseur 486 SX à boîtier PQFP 22.

L'entrée de la bascule 20 est reliée à une broche spécifique du support 24 de boîtier PGA Cette broche spécifique du support reçoit une broche du microprocesseur à installer, qui présente la caractéristique d'être à un état actif, au moins pendant un intervalle de temps prédéterminé lors de la mise sous tension du microprocesseur Une telle broche est par exemple la broche

désignée BREQ qui délivre un signal indiquant que le micropro-

cesseur a besoin d'utiliser le bus La bascule 22 sera validée par un signal classique de remise à zéro à la mise sous tension (signal couramment appelé POWERGOOD#) Une résistanoe R reliée entre l'entrée de la bascule et un potentiel fixe, tel que le potentiel d'alimentation Vcc, force l'entrée de la bascule à un niveau inactif lorsque le microprocesseur à boîtier PGA est absent. Si un microprocesseur à boîtier PGA est installé, le signal BREQ passe à un état actif à la mise sous tension Cet état actif est verrouillé dans la bascule grâce au signal POWERGOOD# et dévalide le microprocesseur à boîtier PQFP pendant

tout le temps que le système reste sous tension.

De nombreuses variantes et modifications de la pré-

sente invention apparaîtront à l'homme du métier L'organigramme de la figure 2 a été donné à titre indicatif et 1 ' homme du métier pourra réaliser des programmes équivalents fonctionnant selon des organigrammes différents. La réalisation d'un programme réalisant les étapes décrites en relation avec l'organigramme de la figure 2 est à la portée de tout programmeur. Bien que la présente invention a été décrite pour des microprocesseurs de la famille 486, elle s'applique à toute famille dont les microprocesseurs sont compatibles au niveau de

leurs signaux d'entrée et de sortie, mais présentant des incom-

patibilités au niveau de certaines broches véhiculant des signaux non strictement nécessaires à une exécution correcte

d'un programme ou de certaines instructions par les microproces-

seurs Dans ce cas, l'homme du métier pourra utiliser les spéci-

ficités des broches incompatibles et des différents microproces-

seurs pour détecter le type de microprocesseur installé.

Claims (3)

REVENDICATIONS

1 Procédé de connexion d'un jeu de broches prédéter- minées d'un microprocesseur à un système informatique, les fonc-

tions des broches de ce jeu de broches étant différentes pour des types distincts de microprocesseur d'une même famille ( 486), 5 caractérisé en ce qu'il comprend les étapes suivantes effectuées au démarrage du système par le microprocesseur lui-même:

sauvegarder en mémoire le contenu d'un registre pré-

déterminé (DL) du microprocesseur, ce registre comprenant un

identificateur à la mise sous tension du microprocesseur permet-

tant d'identifier au moins un type de microprocesseur apparte-

nant à ladite famille, et réaliser la connexion dudit jeu de broches de façon

adéquate pour le type de microprocesseur identifié.

2 Procédé de connexion selon la revendication 1,

caractérisé en ce que, si ledit identificateur identifie simul-

tanément un premier type de microprocesseur ( 487 SX) à coproces-

seur mathématique et un deuxième type de microprocesseur ( 4865 X) sans coprocesseur, le procédé comprend les étapes suivantes:

effectuer une tentative d'exécution d'une instruc-

tion (FSTCW) fournissant un résultat différent selon que le coprocesseur est présent ou non; reconnaître le premier type de microprocesseur si le résultat de l'exécution est celui prévu ou le deuxième type sinon.

3 Procédé de connexion selon la revendication 1, caractérisé en ce que, si ledit identificateur identifie simul-

tanément des troisième ( 486 DX 2) et quatrième (OVERDRIVE) types de microprocesseur distincts par le fait que les jeux de broches associées diffèrent par la position d'une broche prédéterminée30 fournissant un signal (FERR#) susceptible de générer une inter-

ruption, le procédé comprend les étapes suivantes: réaliser la connexion du jeu de broches selon l'une des possibilités associées au troisième et quatrième types de microprocesseur; exécuter une instruction entraînant la génération dudit signal (FERR#); et si une interruption est générée, garder la présente connexion du jeu de broches, sinon réaliser la connexion selon l'autre des possibilités associées au troisième et quatrième types de microprocesseurs.10 4 Système informatique comprenant une carte-mère munie d'un support pouvant recevoir l'un quelconque des types de microprocesseurs d'une famille ( 486), les microprocesseurs de cette famille étant incompatibles au niveau des fonctions de broches prédéterminées des microprocesseurs, caractérisé en ce15 qu'il comprend: un programme stocké dans une mémoire non-volatile (ROM) de détection du type de microprocesseur; un registre ( 14) accessible en écriture par ledit programme; et des commutateurs (I 1-I 4) commandés par les bits dudit registre et disposés entre lesdites broches prédéterminées

et le système.

Système informatique selon la revendication 4, dans lequel la carte-mère est munie d'un premier microprocesseur et d'un support pour recevoir un deuxième microprocesseur de la même famille, caractérisé en ce qu'il comprend une bascule validée par un signal de remise à zéro à la mise sous tension (POWERGOOD#), dont la sortie est reliée à une broche de dévalidation (UP#) du premier microprocesseur et dont l'entrée est

reliée à une broche dudit support, destinée à recevoir une broche fournissant un signal (BREQ) qui est à un niveau prédé-

terminé, au moins pendant un intervalle de temps prédéterminé dès la mise sous tension.