FR2688967A1

FR2688967A1 - Procede et dispositif de demultiplexage et de multiplexage asynchrones d'un signal numerique.

Info

Publication number: FR2688967A1
Application number: FR9203159A
Authority: FR
Inventors: Le Roux Pascal; Fourdeux Henri; Hergault Stephane
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 1993-09-24
Anticipated expiration: 2012-03-17
Also published as: FR2688967B1

Abstract

Le procédé de démultiplexage consiste à détecter les fronts d'un sens déterminé, montants ou descendants, d'un signal numérique à l'aide d'un premier diviseur de fréquence (13) actionné par ces fronts et à détecter les fronts de sens inverse par un second diviseur de fréquence (14). Ces diviseurs mémorisent les transitions en changeant d'état et génèrent sur leur sortie (S1 3 et S1 4 ) les signaux démultiplexés (c(t) et d(t)). L'opération duale de multiplexage s'effectue à l'aide d'un circuit "OU-EXCLUSIF" (30).

Description

Procédé et dispositif de démultiplexage et de
multiplexage asynchrones d'un signal numérique.

L'invention se rapporte au domaine du démultiplexage et du multiplexage de signaux numériques.

Les procédés usuels de démultiplexage et de multiplexage selon l'art connu imposent l'utilisation de signaux d'horloge. Cette technique nécessite, soit de transmettre lesdits signaux d'horloge en même temps que les signaux utiles d'information, soit de les regénérer au moment du multiplexage, ce qui est d'autant plus délicat que le débit de transmission est élevé.

La présente invention vise à pallier les défauts de l'art connu. Elle propose un procédé de démultiplexage, et le dispositif correspondant, basé sur l'utilisation de diviseurs de fréquence actifs, actionnés par les signaux numériques à démultiplexer.

Elle propose également un procédé et un dispositif de multiplexage des signaux ainsi démultiplexés basé sur l'utilisation d'un circuit combinatoire de type
OU-EXCLUSIF.

Par ces dispositions, l'invention s'affranchit des contraintes de l'art connu. Elle permet notamment une réalisation simple et aisée du dispositif sous forme de circuit intégré.

L'invention a donc pour objet un procédé de démultiplexage d'un signal numérique à démultiplexer dont la forme d'onde associée présente des fronts à transitions brusques entre deux niveaux, caractérisé en ce qu'il comprend au moins les étapes suivantes
- génération d'un premier signal numérique à deux états
par détection des fronts dudit signal numérique à démultiplexer présentant une transition d'un premier sens et mémorisation de cette transition par commutation d'un état à l'autre état du premier signal numérique
- génération d'un second signal numérique à deux états
par détection des fronts dudit signal numérique à démultiplexer présentant une transition de sens opposé et mémorisation de cette transition par commutation d'un état à ltautre état du second signal numérique lesdits premier et second signaux numériques formant les signaux démultiplexés du signal numérique à démultiplexer.

L'invention a encore pour objet un dispositif de démultiplexage d'un signal numérique à démultiplexer dont la forme d'onde associée présente des fronts à transitions brusques entre deux niveaux, caractérisé en ce qu'il comprend au moins un premier diviseur de fréquence à deux états de mémorisation, déclenché en synchronisme avec les fronts dudit signal numérique à démultiplexer présentant une transition d'un sens déterminé et mémorisant cette transition en basculant d'un des deux états à l'état opposé, et un second diviseur de fréquence à deux états, déclenché en synchronisme avec les fronts dudit signal numérique à démultiplexer présentant une transition en sens contraire et mémorisant cette transition en basculant d'un des deux états à l'état opposé ; et en ce que chacun de ces premier et second diviseurs de fréquence délivrent sur leurs sorties des signaux numériques à deux états, les informations des positions des fronts de sens opposés dudit signal numérique à démultiplexer.

L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description qui suit, en référence aux figures annexées et parmi celles-ci
La figure 1 illustre un dispositif de démultiplexage et de multiplexage selon l'invention.

La figure 2 est un chronogramme illustrant le fonctionnement du dispositif selon l'invention.

La figure 3 est un chronogramme illustrant un premier mode de fonctionnement incorrect du dispositif selon l'invention et ses conséquences.

La figure 4 illustre le codage d'un signal selon la règle de codage NRZI.

Les figures 5 à 7 sont des chronogrammes illustrant d'autres modes de fonctionnement incorrect du dispositif selon l'invention et leurs conséquences.

La figure 8 illustre un dispositif de démultiplexage et de multiplexage selon une variante supplémentaire de l'invention.

Le procédé selon l'invention va maintenant être décrit concurremment à la description d'un dispositif permettant sa mise en oeuvre.

La figure 1 illustre un dispositif de démultiplexage et de multiplexage selon l'invention.

Le dispositif comprend un démultiplexeur 1 et un multiplexeur 2. Intercalé entre ces deux sous-ensembles. il est représenté, sur la figure 1, un circuit 2 dénommé "Application". Ce circuit 2 ne fait pas partie intégrante du dispositif selon l'invention mais utilise les signaux démultiplexés, c(t) et d(t) sur la figure 1, et les restitue sous une forme identique c'(t) et d'(t), du moins si le fonctionnement de ce circuit est correct. On verra dans ce qui suit l'effet de perturbations amenées par ce circuit 2.

Comme il sera indiqué dans ce qui suit, l'invention est susceptible d'applications diverses. Le circuit 2 peut être, pour fixer les idées, une matrice de commutation spatiale.

Bien que de nombreuses applications nécessitent un remultiplexage des signaux, comme représenté sur la figure 1, le procédé de démultiplexage, utilisé à cette seule fin, rentre également dans le cadre de l'invention,.

On va tout d'abord décrire le démultiplexeur 1.

La figure 2 est un chronogramme illustrant les principaux signaux utiles à la compréhension de l'invention.

Si l'on se reporte à nouveau à la figure 1, le signal numérique e(t), de type binaire, est présenté sur l'entrée e12 d'un circuit 12 à deux sorties, directe I12 et inverseuse S212, la première restituant le signal sous sa forme originale, la seconde sous une forme inversée. Les deux relations logiques suivantes sont donc vérifiées
a(t) = e(t)
b(t) = e(t)
La seule fonction importante d'un point de vue logique, est l'inversion. L'utilisation de la sortie non inverseuse du circuit 12 permet un découplage électrique des signaux e(t) et a(t).

Selon un des aspects essentiels de l'invention, les signaux a(t) et b(t) sont transmis chacun à un diviseur de fréquence, respectivement 13 et 14, que l'on qualifiera d'actif car réagissant à l'un des fronts, montant ou descendant, de ces signaux et mémorisant ce front.

Dans ce qui suit, sans que cela soit limitatif, on supposera que les diviseurs 13 et 14 sont actionnés par les fronts montants.

On suppose que les diviseurs 13 et 14 ont été initialisés à une même valeur, par convention à la valeur "O" logique, présente sur les sorties S13 et S14
14 à l'instant tO
Les diviseurs 13 et 14 reçoivent donc les signaux a(t) et b(t), respectivement, sur leurs entrées e13 et e14.

Si l'on se reporte au chronogramme de la figure 2, la sortie S13 du diviseur 13 passe de l'état à à l'état "1" sur le premier front montant du signal a(t), symbolisé par une flèche sur la figure 2. Cette commutation est matérialisée par les variations du signal c(t) qui passe de l'état "O" à l'état "1" à l'instant tl. De la même manière la sortie S14 du diviseur 14 passe de l'état "O" à l'état " 1" sur le premier front montant du signal b(t) à l'instant t2 et mémorise cet état. Le signal d(t) est représentatif de ce changement d'état.

Au deuxième front montant du signal a(t), la sortie S13 du diviseur 13 repasse à l'état "O" (instant t3).

Il en est de même en ce qui concerne la sortie S14 du diviseur 14 qui repasse à "O" lors de la détection du deuxième front montant du signal d(t), à l'instant t4.

Le processus se répète ensuite de façon identique.

En d'autres termes, le diviseur 13 mémorise tous les fronts montants du signal c(t) image du signal incident e(t) et le diviseur 14 mémorise tous les fronts montants du signal d(t), complément du signal incident e(t), c'est-à-dire les fronts descendants de ce signal.

On constate donc que, à partir d'un signal unique e(t), deux signaux distincts ont été générés.

Ces deux signaux contiennent respectivement la position des fronts montants et descendants du signal incident e(t). La position de chaque front du signal incident pouvant être déterminée à partir de ces deux signaux, il est clair qu'aucune information n'a été perdue.

Comme il a été indiqué précédemment, concernant le distributeur-inverseur 12, seule la fonction inversion logique est importante, car le signal b(t) est égal à e(t) Ceci est nécessaire pour que ses fronts descendants déclenchent le diviseur actif 14.

En réalité, l'utilisation d'un distributeur-inverseur 12 ne procède que d'un choix technique. En effet, pour des raisons pratiques, il est préférable de n'utiliser que des compteurs actifs sur front montant. C'est ce type de compteur que l'on trouve couramment dans le commerce. A titre d'exemple, on peut utiliser pour ce faire une bascule D à fonctionnement sur front montant. De tels éléments de logique combinatoire sont bien connus. Bien que plus complexe, un compteur actif sur front descendant peut être réalisé à base de bascule JK à front descendant connectée de façon particulière. Une telle réalisation est décrite, par exemple, dans les "TECHNIQUES DE
L'INGENIEUR", 12-1988, page E 3501-4.

Si on choisit cette solution, on peut donc éliminer le circuit 12 en utilisant un compteur actif 14 sur front descendant et un compteur actif 13 sur front montant.

Cependant, dans la variante préférée qui a été décrite en relation avec la figure 1, ne serait-ce que pour assurer un découplage électrique et pour les raisons technologiques pratiques qui viennent d'être rappelées, on conservera le circuit 12, comme circuit d'entrée.

L'opération de multiplexage va maintenant être décrite.

Le dispositif repéré 3 sur la figure 1 effectue cette opération. I1 est constitué par un circuit logique de type "OU-EXCLUSIF", 30, à deux entrées e31 et e32 et une sortie e30 qui délivre le signal s(t).

Si on suppose que l'application représentée schématiquement par le circuit 2 n'a pas altéré les signaux démultiplexés c(t) et d(t) et les restitue à l'identique sous la forme c'(t) et d'(t), le circuit 30 effectue leur combinaison suivant la loi bien connue s(t) = c'(t).d'(t) + cTut).d' (t)
Le chronogramme de la figure 2 représente le signal s(t). On a supposé, comme il vient d'être rappelé, que c'(t) = c(t) et d'(t) = d(t).

Suite à l'opération de combinaison effectuée par le circuit 30, le signal s(t) remultiplexé, est l'image fidèle du signal original e(t). On retrouve les fronts montants aux instants tl et t3, et les fronts descendants aux instants t2 et t4.

On a supposé jusqu'à présent que les diviseurs 13 et 14 étaient initialisés au même état à l'instant t0, de façon arbitraire à l'état logique "0" : signaux c(t) et d(t) sur les sortie s13 et 14
La figure 3 est un chronogramme illustrant le cas inverse. On a supposé que c(t) était, à l'instant t0, à l'état logique "1" et d(t) à l'état "O". Un raisonnement analogue à celui suivi au regard de la figure 2 montre que le signal de sortie, en niveau logique, est tel que s(t) = e(t)
On peut s'affranchir de cet handicap en mettant en oeuvre un codage particulier pour les signaux incidents e(t), codage ne reposant pas sur les niveaux mais les transitions.

C'est le cas par exemple du codage de type
NRZI (Non Retour à Zéro Inverse), appartenant à la classe connue sous la dénomination anglo-saxonne "polarity free"
La figure 4 est un exemple de codage de type "NRZI". Sur la partie haute de la figure, on a représenté une suite arbitraire de "1" et de ro" logiques.

Sur la partie basse de la figure, on a représenté le signal codé en "NRZI" résultant. On voit sur la figure, qu'il y a transition à l'apparition de "1" logiques et pas de transition pour les "0" logiques.

L'information véhiculée par le signal ainsi codé ne dépend pas des niveaux mais de la position des transitions : chaque transition représentant un "1" logique et l'absence de transition un "0" logique. Le sens des transitions n'étant pas significatif, il y a identité entre l'information véhiculée par s(t) et par son complément, en niveau logique, s(t)
Donc s(t) = e(t)véhicule la même information que s(t) = e(t).

I1 existe d'autres possibilités d'erreurs, illustrées par les figures 5 à 7.

Un premier type d'erreur est dû au dysfonctionnement des diviseurs. Les signaux numériques représentés par des formes d'onde rectangulaire parfaites sur les figures présentent, dans la réalité, des fronts montants et descendants plus ou moins raides. Compte tenu de la bande passante des circuits et d'un certain nombre d'éléments parasites, des fronts de bonne qualité sont difficiles à obtenir, notamment lorsque le débit binaire augmente. I1 peut se faire que l'un des fronts ne soit pas pris en compte par l'un ou l'autre des diviseurs 13 ou 14. D r autres causes sont possibles. Ce dysfonctionnement est illustré par le chronogramme de la figure 5.Sur l'échelle des temps, de l'instant t0 initial à l'instant t11 le fonctionnement est supposé sans erreurs, c'est-à-dire conforme à celui qui a été illustré précédemment par la figure 2. A l'instant t1, le front montant du signal a(t), identique au signal e(t) n'a pas été pris en compte par le diviseur 13 dont la sortie reste à l'état logique "O" : signal c(t). On suppose que ce dysfonctionnement est temporaire.

A l'instant t3, le front montant du signal a(t) est correctement pris en compte et le signal c(t) passe de l'état logique "0" à l'état "1". A partir de cet instant, le processus redevient normal.

Cependant, il est facile de constater que dans l'intervalle de temps (t0-t1), le signal de sortie s(t) obéit à la loi s(t) = e(t) et à partir de t1, jusqu'à un nouveau dysfonctionnement éventuel.

s(t) = e(t)
Ce mode de fonctionnement est analogue à celui que l'on obtient lorsque les diviseurs 13 et 14 n' ont pas été initialisés au même état, fonctionnement qui a été décrit précédemment en regard de la figure 3.

Ce type d'erreur peut donc être également masqué en ayant recours à un codage de type "NRZI" (figure 4) ou un codage équivalent.

Un autre type d'erreur est celui prenant naissance en aval de 1 'inverseur-distributeur 12 et en amont des diviseurs 13 et 14. I1 peut être dû à des sources de bruit ou à des rayonnements parasites de circuits électroniques adjacents. Ceux-ci peuvent induire des signaux parasites sur les liaisons S1l2-el3 ou S -e
212 14
Ce dysfonctionnement est illustré par la figure 6. Dans l'intervalle de temps t0 - tl, le fonctionnement du dispositif est analogue à celui décrit en regard de la figure 2, c'est-à-dire sans erreurs.

On suppose que le signal a(t) comporte un élément binaire erroné apparaissant à l'instant tl et de durée (tl - t2).

Les relations précédemment rappelées reliant e(t), a(t) et b(t) ne sont plus vérifiées. I1 y a donc dans le cas général, suppression d'un ou plusieurs fronts des signaux a(t) et/ou b(t).

Dans l'exemple illustré la figure 6, après la période de perturbation due à un élément binaire erroné du signal a(t), c'est-à-dire après l'instant t3, le signal de sortie s(t) obéit à la relation s(t) = e(t)
Ce mode ne diffère pas du mode précédemment décrit. A l'exception de la période (t2 - t3), l'information sur la sortie représente bien l'information d'entrée. En d'autres termes, il n'y a pas de propagation des erreurs momentanées, dans le temps.

Enfin les circuits 2 de la figure 1, appelés "Application", peuvent également introduire des erreurs. Dans ce cas, l'une des égalités ci-dessous n'est plus vérifiée
c'(t) = c(t) et/ou d'(t) = d(t)
La figure 7 représente ce phénomène.

On a supposé, à titre d'illustration, que les éléments binaires a, du signal c'(t) et b et c, du signal d'(t), ont été altérés par les circuits 2. Les trois cas possibles d'erreurs sont donc couverts par cet exemple : l'une des voies ou l'autre ou les deux.

Dans l'intervalle de temps t0 - tl, le fonctionnement de l'ensemble des circuits 1 à 3 est correct et donc conforme à celui décrit en relation avec la figure 2.

A l'instant tl apparaît un élément binaire b erroné dans le signal d'(t), de durée (t1 - t2).

De la même manière, dans le signal c'(t), apparaît un élément binaire erroné a, à l'instant t3, et de durée t3 - t4, et enfin, de nouveau, dans le signal d'(t), un élément binaire erroné c, à l'instant t5, de durée (t5 - t6).

Par application de la loi de combinaison réalisée par le circuit 30, il est facile de réaliser que les éléments binaires erronés a, b et c vont induire dans le signal de sortie s(t), c'est-à-dire le signal multiplexé, trois éléments binaires erronés de durée (t1 t2), S2 de durée (t3 - t4) et s de
- 3 4)i et 3 durée (t5 - t6), et seulement ces trois éléments. En effet s(t) = c'(t).wÇt) + twt) .d'(t). En d'autres termes, il n'y a pas propagation dans le temps des erreurs dans le signal s(t).

Jusqu'à présent, on a supposé implicitement que le démultiplexage s'effectuait sur une base 1 : 2 et l'opération duale de multiplexage sur la base inverse, 2 : 1.

On peut étendre le procédé de l'invention à tout ratio de type 1 : 2n et 2n : 1, n étant un nombre entier.

A titre d'exemple, on va maintenant décrire un démultiplexeur [1 + 4] et le démultiplexeur associé [4 a 1].

Ce dispositif est représenté sur la figure 8. Le multiplexeur 1 comprend comme précédemment un inverseur-distributeur 12 qui délivre les signaux, direct a(t) = e(t) et inverse b(t) = e(t), à deux diviseurs actifs sur fronts 13 et 14. Les signaux de sortie de ces diviseurs 13 et 14 sont transmis à un inverseur et à un diviseur1 respectivement 121 et 141 pour le diviseur 13, et 122 et 142 pour le diviseur 14.

On aurait pu également utiliser à la place de simples inverseurs 121 et 122 des inverseurs-distributeurs du même type que le circuit 12. Cela procède d'un simple choix technique. Les inverseurs 121 et 122 délivrent des signaux a'l(t) et b'1(t), transmis à des diviseurs 131 et 132.

On retrouve donc deux paires de signaux respectivement (a1(t) - a'1(t)) et (bl(t) - (t) qui jouent un rôle analogue à la paire (a(t) - b(t)) dans le multiplexeur 1 de la figure 1.

Enfin en sortie des diviseurs 131 à 142, on dispose de quatre signaux, respectivement cl(t), dl(t), c2(t) et d2(t), que l'on peut grouper deux à deux (cl(t) - dl(t)) et (c2(t) - d2(t)).

Ces signaux sont les signaux démultiplexés du signal e(t) sur une base 1 : 4.

La règle de construction est simple. L'étage de rang n génère 2n signaux démultiplexés. Il est nécessaire de disposer de 2n diviseurs pour cet étage et de 2(n-1) inverseurs.

On suppose que l'application, représentée par les circuits 2 retransmet fidèlement en sorties les signaux c'1(t), d'1(t), c'2(t) et d'2(t), images respectives de cl(t) dl(t), c2(t) et d2(t).

Le multiplexeur 3 comprend, comme précédemment, un élément logique 301 de type "OU-EXCLUSIF" combinant deux signaux d'entrée c13(t) et d'3(t), eux mêmes issus de la combinaison, à l'aide de deux autres circuits "OU-EXCLUSIF" 301 et 302, des quatre signaux c'1(t) à d'2(t).

Les relations logiques ci-dessous sont vérifiées a(t) = e(t) b(t) = e(t) a l(t) = al(t) b'1(t) = b1(t) c' l(t) = c1(t) d'1(t) = dl(t) c' 2(t) = c2(t) d'2(t) = d2(t) c'3(t) = c'1(t)d'1(t) + c'1(t)d'1(t) 3(t) = c'1(t)d'1(t) + c'1(t)d'1(t) s(t) = c'3(t)d'3(t) + c'3(t) d'3(t)
En suivant les règles de la logique combinatoire, d'autres arrangements de circuits sont naturellement possibles.

Compte tenu des deux étages de divisions par deux successives, le signal s(t) est donc l'image fidèle du signal e(t) soit s(t) = e(t).

De façon plus générale, un circuit de démultiplexage 1 de type [1 + 2n] nécessite n étages en cascade, l'étage de rang n comprenant 2n diviseurs de fréquence et 2(n-1) circuits inverseurs.

En ce qui concerne le circuit multiplexeur 3 de type [2n o 1], on peut le réaliser essentiellement selon deux configurations.

On peut tout d'abord disposer les circuits "OU-EXCLUSIF" en cascade de telle manière que le premier "OU-EXCLUSIF" reçoive deux signaux à multiplexer, le second le signal de sortie du premier et un troisième signal à multiplexer et ainsi de suite.

Cette configuration présente le désavantage suivant le nombre de "couches logiques" n'est pas optimisé et ce nombre est différent d'un signal à multiplexer à l'autre. Selon la seconde configuration, suggérée par la figure 8, chaque circuit "OU-EXCLUSIF" de la première couche reçoit deux signaux à remultiplexer, chaque circuit "OU-EXCLUSIF" de la deuxième couche deux sorties des circuits de la première couche et ainsi de suite. Ce circuit est dit rapide. Chaque signal à remultiplexer traverse le même nombre de "couches logiques".

Dans ce cas, le nombre de circuits logiques "OU-EXCLUSIF" de la première couche est donc égal à 2ne1, 2n étant le nombre de signaux à remultiplexer celui de la couche suivante est égal à 2n 2 et ainsi de suite. Le nombre de "couches logiques est donc n, la dernière couche comportant un seul circuit "OU-EXCLUSIF" dont la sortie délivre le signal s(t) recherché.

On a donc réalisé très simplement un dispositif démultipleur-multiplexeur réalisant une opération de démultiplexage de base 1 vers 4 et l'opération duale de multiplexage 4 vers 1. Ce dispositif ne nécessite aucun signal d'horloge et peut s'étendre à des ratios plus élevés : [1 - o2n j, n étant un nombre entier.

Le dispositif selon l'invention est particulièrement bien adapté pour une intégration aisée sous forme de circuit monolothique.

I1 trouvera place dans de nombreuses applications, et en particulier à chaque fois qu'une transmission à haut débit est mise en jeu. Il permet d'utiliser des éléments moins rapides.

Un premier exemple d'application est la réalisation de matrices de commutation spatiale très rapide, réalisation très délicate lorsqu'on vise des débits binaires élevés.

On utilise alors plusieurs matrices moins rapides montées en parallèle.

Les techniques usuelles de démultiplexage et remultiplexage nécessitent un signal d'horloge. Il apparaît donc nécessaire de commuter l'horloge ou de la restituer en sortie de matrice sur au moins un train démultiplexé. Ce type d'opération apparaît très vite lourd, onéreux et délicat.

On peut pallier cet inconvénient en mettant en oeuvre un dispositif selon l'invention qui ne nécessite pas d'avoir recours à des signaux d'horloge.

On utilise 2n matrices montées en parallèle, avec n > l, sans avoir à restituer ou à commuter un signal de rythme, de par le caractère asynchrone du dispositif selon l'invention.

Une autre application de l'invention est la modulation d'une fréquence porteuse à deux états de phase, modulation de fréquence ou d'amplitude par un signal numérique incident nécessitant côté modulateur l'élaboration des 2n s signaux numériques. Ces signaux numériques sont obtenus par démultiplexage du signal incident et puis, côté démodulateur, par remultiplexage afin de reconstruire le signal incident.

Comme pour le cas de la commutation très haut débit, les opérations classiques de démultiplexage et de remultiplexage nécessitent un signal de rythme ou d'horloge. Il est donc nécessaire de le transmettre ou de le reconstituer ce qui présente des difficultés, croissantes lorsque la fréquence augmente.

De par son caractère asynchrone, la présente invention permet d'obtenir des paires modulateurs-démodulateurs simples à réaliser et facilement intégrables sous forme de circuits monolithiques.

L'invention n'est pas limitée aux seuls procédé et dispositif précisément décrits ci-dessus.

Notamment divers types de codage des signaux incidents peuvent être mis en oeuvre. I1 suffit que les formes d'onde associées à ces signaux comportent des fronts déclenchant les diviseurs actifs.

Claims

REVENDICATIONS

- génération d'un second signal numérique à deux états (d(t)) par détection des fronts dudit signal numérique à démultiplexer présentant une transition de sens opposé et mémorisation de cette transition par commutation d'un état à l'autre état du second signal numérique (d(t)) ;; lesdits premier (c(t)) et second signaux numériques (d(t)) formant les signaux démultiplexés du signal numérique à démultiplexer (e(t))

- génération d'un premier signal numérique à deux états (c(t)) par détection des fronts dudit signal numérique à démultiplexer (c(t)) présentant une transition d'un premier sens et mémorisation de cette transition par commutation d'un état à l'autre état du premier signal numérique (c(t))

l. Procédé de démultiplexage d'un signal numérique à démultiplexer (e(t)) dont la forme d'onde associée présente des fronts à transitions brusques entre deux niveaux, caractérise en ce qu'il comprend au moins les étapes suivantes
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend une étape supplémentaire consistant en la génération d'un premier signal intermédiaire (a(t)), copie directe dudit signal (e(t)) à démultiplexer et d'un second signal intermédiaire (b(t)), inversion logique de ce signal et en ce que ladite détection est effectuée sur les fronts des premier et second signaux intermédiaires (a(t)) et b(t)) présentant une transition du sens prédéterminé, identique pour les deux signaux.
3. Procédé selon l'une quelconque des revendications l ou 2, caractérisé en ce que lesdites générations de signaux numériques sont répétées n fois, avec n entier et plus grand que 1, de façon à réaliser un démultiplexage dudit signal numérique à démultiplexer (e(t)) sur une base 1 vers 2n.
4. Procédé de démultiplexage-multiplexage d'un signal numérique (e(t)), caractérisé en ce que ce signal numérique est démultiplexé selon le procédé de démultiplexage de l'une quelconque des revendications 1 à 3 ; et en ce qu'il comprend en outre une étape de multiplexage générant un signal numérique unique (s(t)) regénérant ledit signal numérique à démultiplexer (e(t)) en recombinant les signaux numériques démultiplexés (c' (t), d'(t)) à l'aide d'une fonction de logique combinatoire de type "OU-EXCLUSIF".
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les signaux numériques à démultiplexer (e(t)) sont des signaux codés selon la règle de codage NRZI.
6. Dispositif de démultiplexage (1) d'un signal numérique à démultiplexer (e(t)) dont la forme d'onde associée présente des fronts à transitions brusques entre deux niveaux, caractérisé en ce qu'il comprend au moins un premier diviseur de fréquence (13) à deux états de mémorisation, déclenché en synchronisme avec les fronts dudit signal numérique à démultiplexer (e(t)) présentant une transition d'un sens déterminé et mémorisant cette transition en basculant d'un des deux états à l'état opposé, et un second diviseur de fréquence (14) à deux états, déclenché en synchronisme avec les fronts dudit signal numérique à démultiplexer (e(t)) présentant une transition en sens contraire et mémorisant cette transition en basculant d'un des deux états à l'état opposé ; et en ce que chacun de ces premier (13) et second (14) diviseurs de fréquence délivrent sur leurs sorties (su3, S14) des signaux numériques à deux états (c(t)) et d(t)), ces signaux contenant respectivement, les informations des positions des fronts de sens opposés dudit signal numérique à démultiplexer (e(t)).
7. Dispositif selon la revendication 6, caractérisé en ce qu'il comprend en outre un circuit inverseur (12) générant en sortie un signal (b(t)) inversion logique dudit signal numérique à démultiplexer (e(t)), ce signal commandant l'un desdits diviseurs de fréquence (13).
8. Dispositif selon l'une quelconque des revendications 6 ou 7 ; destiné à démultiplexer ledit signal numérique à démultiplexer (e(t)) en 2n signaux numériques, n étant un nombre entier plus grand que l'unité, caractérisé en ce qu'il comporte n étages en cascade, l'étage de rang n comprenant 2n diviseurs de fréquence (131 à 142) et 2(n-l) circuits inverseurs (121 à 122).
9. Dispositif de démultiplexagemultiplexage, caractérisé en ce qu'il comprend un dispositif de démultiplexage (1) selon l'une quelconque des revendications 6 à 8 ; et en ce qu il comprend en outre un dispositif de multiplexage comprenant au moins un circuit à logique combinatoire (30) de type "OU-EXCLUSIF" recevant sur ses entrées des signaux numériques à multiplexer (c'(t) et d'(t)) et produisant sur sa sortie un signal numérique unique (s(t)) regénérant ledit signal numérique à démultiplexer (e(t)).
10. Dispositif selon la revendication 9, caractérisé en ce que le nombre de signaux numériques à multiplexer (c'l(t) à d'2(t)) étant en nombre égal à 2n, avec n nombre entier plus grand que l'unité, ledit dispositif de multiplexage (3) comprend n étages de circuits de type "OU-EXCLUSIF" disposés en cascade, les circuits du premier étage recevant chacun une paire desdits signaux numériques à multiplexer (c'1(t) et d'l(t), c'2(t) et d'2(t)) et chaque étape comportant 2n Y circuits logiques de type "OU-EXCLUSIF", y étant un nombre représentant le rang de l'étage et variant de l à n, les circuits des étages de rang supérieur à l'unité recevant chacun en entrées les signaux de sortie d'une paire disjointe de circuits de l'étage immédiatement précédent.