FR2667174A1 - Arbitre de bus de systeme pour un ensemble de processeurs. - Google Patents

Abstract

L'invention concerne la résolution des conflits pour l'accès à un bus commun dans un système informatique. Un système d'arbitrage de bus (10) arbitre l'accès à un bus de système commun pour un ensemble de processeurs (12) connectés à ce bus. Un arbitre principal (20) reçoit des demandes de bus provenant de chacun des processeurs. Un signal d'attribution est généré sous l'effet d'une demande de bus reçue. Les signaux d'attribution sont mémorisés dans une file d'attente de signal d'attribution de bus et ils sont transférés vers le bus de système selon un ordre premier entré, premier sorti. Chaque processeur (12) a ainsi un accès égal au bus de système commun. Application aux systèmes informatiques multiprocesseurs.

Description

i

La présente invention concerne de façon générale les systèmes informatiques, et elle porte plus particuliè-

rement sur un procédé d'arbitrage de bus et sur un arbitre de bus de système pour un bus de système commun, pour un5 ensemble de processeurs.

On a employé diverses structures pour l'arbitrage de bus dans des systèmes informatiques comportant de multi-

ples processeurs De nombreux procédés d'arbitrage de bus attribuent une priorité entre des demandes de bus entran-10 tes, en utilisant par exemple un signal d'attribution de bus transmis en chaîne bouclée Certains procédés d'arbi-

trage de bus résolvent des conflits entre processeurs pour l'utilisation du bus en transmettant par exemple un jeton entre des cycles de bus, au lieu de le faire pendant que le15 bus est utilisé par l'un des processeurs, de façon à con- sommer une largeur de bande du bus qui est par ailleurs

disponible D'autres techniques exigent d'accomplir l'arbi- trage de bus pour chaque cycle de bus, y compris dans des conditions de faible trafic sur le bus, et en l'absence de20 conflit entre des processeurs.

A titre d'exemple, le brevet des E U A N O 4 570 220 délivré à Tetrick et al décrit une architecture de système à bus multiples, utilisant à la fois des protocoles de bus série et parallèle qui sont commandés par une logi-25 que de commande de messages qui est couplée à chaque agent en communication, comprenant des unités de traitement de données et des dispositifs périphériques Un bus parallèle comprend une ligne d'arbitrage d'agent pour permettre à chaque agent couplé au bus parallèle d'acheminer un numéro30 d'arbitrage d'agent spécifique pour l'acquisition du bus, et une ligne de priorité élevée Un agent a la possibilité de rester possesseur du bus par l'activation d'un signal de verrouillage de bus sur une ligne de verrouillage de bus, pour exclure d'autres agents Un cycle d'arbitrage de bus35 est déclenché sous l'effet d'une demande émise par un agent 2 pour obtenir la commande exclusive du bus parallèle La figure 2 représente la logique de commande de messages pour chaque agent, qui comprend une mémoire tampon, une unité de commande de bus, une interface d'accès direct en mémoire, 5 et des pointeurs de structure premier entré premier sorti (PEPS) La logique de commande de messages met en oeuvre un protocole de bus parallèle et série, elle obtient l'accès

aux bus respectifs, et elle transfère des données par l'in- termédiaire de l'interface d'accès direct en mémoire (ou10 DMA), entre d'autres agents couplés aux bus parallèle et série, et les mémoires, par l'intermédiaire d'un bus local.

Une unité de commande de messages série est représentée sur la figure 9 pour l'arbitrage de bus, et elle comprend un détecteur d'état de bus qui est destiné à détecter des15 collisions de données, un décodeur, une logique d'unité de commande série de messages qui est connectée à l'unité de commande de messages,-et un émetteur série. Le brevet des E U A N O 4 485 438, délivré à Myrmo et al décrit une technique d'accès direct en mémoire (ou DMA) pour transférer des données sur un bus de système entre des processeurs multiples, en utilisant une séquence

d'arbitrage de bus avec priorité Chaque processeur com- prend un registre d'attention d'un type premier entré - premier sorti (PEPS), qui est destiné à enregistrer le25 code d'identification de plusieurs dispositifs qui cher- chent à accéder au processeur considéré, par l'intermédiai-

re du bus de système On peut accéder au registre d'atten- tion d'un autre processeur connecté au bus de système, en plaçant son adresse sur le bus de système par l'intermé-30 diaire d'une interface d'adresse de bus de destination. Dans le système qui est décrit, lorsqu'un dispositif rend

la commande du bus, la commande est attribuée au dispositif demandeur ayant la priorité la plus élevée La commande du bus peut être abandonnée pour permettre le transfert de la35 commande à une unité ayant une priorité supérieure.

Le brevet des E U A N O 4 543 629 délivré à Carey et al décrit un système informatique à terminaux inter-

actifs comprenant un bus de système pour la communication entre des éléments du système informatique, qui utilise un 5 dispositif de résolution de conflit basé sur la priorité pour permettre l'accès au bus de système Les figures- 2 et

3 illustrent les circuits logiques de la logique d'arbi- trage de bus qui est utilisée pour la technique de priori-

té, dans laquelle des cycles de bus sont attribués sur la10 base de la priorité qui est affectée aux éléments.

Le brevet des E U A N O 4 674 037 délivré à Funabashi et al décrit un système de commande de communi-

cation pour la commande du transfert de données entre un système hôte et un dispositif d'entrée/sortie (E/S) dans un15 système informatique, utilisant un registre PEPS pour enre- gistrer des données en tampon jusqu'à ce que le bus devien-

ne disponible Le registre PEPS permet l'échange de données entre des systèmes non synchronisés. Le brevet des E U A N O 4 669 056 délivré à Waldecker et al décrit un système informatique comprenant de multiples processeurs connectés à un bus de système commun qui est lui-même connecté à des première et seconde unités de mémoire fonctionnant de façon entrelacée Le sys- tème décrit adresse séquentiellement les première et secon-25 de unités de mémoire fonctionnant de façon entrelacée, pour maximiser l'efficacité de l'adressage des unités de mémoire entrelacées, à partir d'une unité centrale et des proces- seurs, par l'intermédiaire du bus commun. Le brevet des E U A N O 4 544 620, délivré à Watanabe et al décrit une structure de commande d'accès direct en mémoire, pour le transfert direct de données entre une mémoire et une unité de commande d'entrée/sortie dans un système informatique. Le brevet des E U A N O 4 674 089, délivré à Poret et al décrit un émulateur incorporé dans le circuit, 4 qui est réalisé sur la même puce qu'un microprocesseur,

pour la mise au point du microprocesseur On utilise une mémoire tampon de type PEPS pour enregistrer en tampon des données qui proviennent d'une logique de capture et qui 5 sont dirigées vers des broches de sortie de la puce.

Un grand nombre des structures connues ont pour inconvénients d'être complexes et d'avoir un coût excessif, résultant du matériel nécessaire. Un but de l'invention est de procurer un procédé d'arbitrage de bus et un arbitre de bus de système, pour un bus de système commun pour un ensemble de processeurs, qui

éliminent un grand nombre des inconvénients de structures de l'art antérieur.

Un autre but de l'invention est de procurer un

procédé d'arbitrage de bus et un arbitre de bus de système pour un bus de système commun pour un ensemble de proces-

seurs, qui offrent à chaque processeur un accès égal au bus de système. Un autre but de l'invention est de procurer un

procédé d'arbitrage de bus et un arbitre de bus de système pour un bus de système commun pour un ensemble de proces-

seurs, qui minimisent le temps d'arbitrage qui est néces- saire pour donner accès au bus, Un autre but de l'invention est de procurer un

procédé d'arbitrage de bus et un arbitre de bus de système pour un bus de système commun pour un ensemble de proces-

seurs, qui utilisent un dispositif du type premier entré - premier sorti (PEPS) pour mettre en file d'attente des demandes séquentielles d'attribution de bus, provenant des30 processeurs, de façon à offrir aux processeurs un accès eégal au bus, et une utilisation du bus avec une largeur de bande suffisamment élevée pour être acceptable. En résumé, on atteint les buts et avantages de l'invention au moyen d'un procédé d'arbitrage de bus et d'un système d'arbitrage de bus, pour arbitrer l'accès à un bus de système commun pour un ensemble de processeurs qui

sont connectés au bus de système commun Un arbitre prin-

cipal reçoit des demandes de bus provenant de chaque pro-

cesseur de l'ensemble de processeurs Un signal d'attribu-

tion est généré sous l'effet d'une demande de bus reçue. Les signaux d'attribution qui sont générés sont enregistrés

dans une file d'attente de signaux d'attribution de bus, et ils sont transférés vers le bus de système, selon un ordre premier entré, premier sorti Un accès égal au bus de10 système commun est ainsi offert à chacun des processeurs de l'ensemble.

D'autres caractéristiques et avantages de l'in-

vention seront mieux compris à la lecture de la description

détaillée qui va suivre d'un mode de-réalisation, donné à

titre d'exemple non limitatif La suite de la description se réfère aux dessins annexés dans lesquels:

la figure 1-est une représentation sous forme de schéma synoptique d'un système à processeurs multiples de l'invention;20 la figure 2 est une représentation sous forme de schéma synoptique plus détaillé d'une structure d'arbitrage de bus du système à processeurs multiples de la figure 1; la figure 3 est une représentation sous forme de schéma synoptique d'un arbitre de bus principal du système à processeurs multiples de la figure 1; et la figure 4 est un organigramme qui illustre des opérations logiques qui sont effectuées pour l'arbitrage de bus dans le système à processeurs multiples de la figure 1. En considérant maintenant les dessins, on voit sur la figure 1 une représentation d'un système à proces- seurs multiples qui est désigné de façon générale par la référence 10, et qui est conçu conformément à l'invention. Le système à processeurs multiples 10 comprend un ensemble de processeurs 12 que l'on appelle MAITRES (en ce qui con-35 cerne l'attribution du bus), et un ensemble d'éléments ou 6 ressources 14 que l'on appelle ESCLAVES (en ce qui concerne

l'attribution du bus) Les processeurs MA TRES 12 et les ressources ESCLAVES 14 sont connectées à un seul bus de système commun 16 Le bus de système commun 16 établit un5 chemin de communication bidirectionnel entre les proces- seurs MA TRES 12 et les ressources ESCLAVES 14.

Chaque processeur MA TRE 12 est capable de deman-

der et de commander le bus de système 16 Les ressources ESCLAVES 14, telles que des dispositifs de mémoire de masse, sont accessibles pour chacun des processeurs MA TRES

12, par l'intermédiaire du bus de système 16.

La figure 2 montre un réseau d'arbitrage de bus du système à processeurs multiples 10 qui correspond aux

quatre processeurs MAITRES 12 qui sont représentés sur la15 figure 1; il faut cependant noter que le système 10 pour- rait comprendre un plus petit nombre ou un plus grand nom-

bre de processeurs MA TRES 12 Chaque processeur MA TRE 12 comprend une unité logique de commande d'interface de bus 18 qui comprend une double fonction de temporisateur 19.

L'unité logique de commande d'interface de bus 18 est con- nectée à une unité logique d'arbitre principal commun 20, par l'intermédiaire d'un groupe de signaux d'arbitrage transmis sur le bus de système 16, qui sont indiqués sur les lignes HORL, /DEMO, /DEM 1,/b EM 2, /DEM 3, ATTRIBO, et25 ATTRIB 1 et /OCCUP Chaque processeur MA TRE 12 déclenche une demande de bus et il commande ensuite le bus 16 lorsque

l'accès lui est attribué par l'unité logique d'arbitre principal 20, en utilisant son unité logique de commande d'interface de bus 18 associée L'unité logique d'arbitre30 principal 20 surveille les demandes d'appropriation du bus qui proviennent des processeurs MA TRES 12, et elle effec-

tue des attributions de bus selon un protocole premier arrivé, premier servi. Une caractéristique de l'invention consiste en ce

que la fonction d'arbitrage est fondamentalement transpa-

7 rente pour chaque processeur MA TRE 12 Le processeur

MA TRE 12 déclenche un cycle de mémoire normal vers une ressource ESCLAVE 14 particulière, et il attend un signal d'état prêt des données, qui est indiqué sur une ligne5 /PRET, provenant de son unité logique de commande d'inter- face de bus 18 associée Des signaux de commande de proces-

seur, comprenant des signaux de lecture /LEC, d'écriture /ECR, de verrouillage de bus /VERR et de sélection de

bus/SELECT BUS, sont appliqués à l'unité logique de com-

mande d'interface de bus 18 par son processeur MA TRE 12 associé.

La double fonction de temporisateur 19 fournit un premier signal de fin de temporisation de bus lorsque des données /PRET normales ne sont pas retournées par la res-15 source ESCLAVE 14 demandée, en un nombre prédéterminé de cycles d'horloge de bus Ensuite, des données/PRET normales sont appliquées automatiquement au processeur en attente par sa logique de commande d'interface de bus 18, pour éviter que le bus ne soit bloqué indéfiniment De plus, la fonction de temporisateur 19 fournit un second signal de fin de temporisation de bus lorsque le processeur maintient la commande du bus 16 au-delà d'un second intervalle de temps prédéterminé Par exemple, lorsqu'un signal de com- . mande de verrouillage de bus /VERR dépasse un second nombre25 de cycles d'horloge de bus, de valeur supérieure, le second signal de fin de temporisation est produit Lorsque la

fonction de temporisateur 19 produit le premier ou le second signal de fin de temporisation de bus, un signal d'interruption sur eroeur /INT ERREUR est appliqué au pro-30 cesseur MA TRE 12 par son unité logique de commande d'in- terface de bus 18.

En considérant également la figure 3, on note que l'unité logique d'arbitre principal 20 qui est représentée comprend un premier registre 22 qui est destiné à recevoir35 des signaux de demande debus /DEMO à /DEM 3, correspondant à 8 l'un associé des quatre processeurs MA TRES 12 qui sont

représentés sur la figure 1 Les demandes de bus que reçoit le premier registre 22 sont appliquées à une logique de résolution de demandes de bus 24, qui effectue le traite-5 ment de résolution de conflit et de codage pour des signaux d'attribution de bus séquentiels, correspondant aux proces-

seurs séquentiels particuliers parmi les processeurs MA TRES 12 qui demandent le bus 16 Les signaux d'attribu- tion codés résultants sont appliqués par l'unité logique de10 résolution de demande de bus 24 à un registre de file d'attente d'attribution de bus 28, du type premier entré,

premier sorti (PEPS), par l'intermédiaire d'un second registre 26, sous la commande d'une unité de commande d'attribution de bus 30 Le signal d'horloge de bus HORL15 est utilisé à titre de signal d'horloge pour chaque unité logique de commande d'interface de bus 18 Le signal d'hor-

loge de bus HORL est appliqué aux registres 22 et 26 et à l'unité de commande d'attribution de bus 30, de façon qu'il y ait une seule horloge pour l'unité logique d'arbitre20 principal 20 Un signal de validation /VAL que génère la logique de résolution de demande de bus 24 est appliqué à la logique de commande d'attribution de bus 30 par l'inter- médiaire du registre 26. Des signaux ou bits d'attribution de bus codés ATTRIBO et ATTRIB 1 sont appliqués sur le bus de système 16 par la sortie du registre PEPS 28, pour des processeurs

MA TRES 12 associés séquentiels qui demandent le bus de système 16 Les signaux d'attribution de bus codés ATTRIBO et ATTRIB 1 sont fournis dans l'ordre dans lequel l'unité30 logique d'arbitre principal 20 reçoit les demandes de bus qui proviennent des processeurs MAITRES 12 particuliers.

Lorsqu'un processeur MA TRE 12 particulier prend la comman- de du bus 16, en activant la ligne /OCCUP, l'unité de com- mande d'attribution de bus 30 déplace le jeu suivant de35 lignes d'attribution vers la sortie du registre PEPS 28.

La résolution de conflits entre des demandes de bus, par l'unité logique 24, et ensuite le chargement du registre PEPS de file d'attente d'attribution de bus 28, sont accomplis avec une cadence d'horloge suffisante pour 5 que dans le cas le plus défavorable, dans lequel il existe des demandes simultanées provenant de tous les processeurs MA TRES 12, toutes les demandes de bus sont traitées pour la résolution de conflit et sont enregistrées dans le registre PEPS de file d'attente d'attribution de bus 28,10 avant que le premier processeur MA TRE demandeur 12 puisse achever son utilisation du bus 16 et retourner une autre demande Ces conditions temporelles garantissent que tous les processeurs MA TRES 12 ont un accès égal au bus 16, sans établissement d'une priorité arbitraire.15 L'enregistrement rapide d'attributions du bus dans le registre PEPS 28 procure en outre une résolution

anticipée pendant des-périodes de fort trafic sur le bus. La logique de commande d'interface de bus 18 reconnaît le processeur MAITRE 12 suivant auquel la commande du bus 1620 sera attribuée, avant que le cycle de bus suivant ne com- mence, ce qui élimine le temps-système lié à l'accomplisse-

ment de l'arbitrage entre des cycles de bus. La logique de résolution de demande de bus 24 produit un nombre égal de signaux ou de bits de masquage pour chaque signal de demande de bus /DEMO, /DEM 1, /DEM 2 et /DEM 3 qui est reçu On utilise les bits de masquage pour masquer une demande de bus d'entrée associée lorsque la

demande de bus associée est honorée, pour faire en sorte que chaque demande de bus ne soit traitée qu'une seule30 fois Le bit de masquage est maintenu jusqu'à ce que le signal de demande de bus associé passe à l'état inactif.

La logique de commande d'attribution de bus 32 comporte une fonction de temporisateur 32 pour assurer une protection d'erreur supplémentaire La fonction de tempori-35 sateur 32 identifie un intervalle de temps d'inactivité prédéterminé de la ligne /OCCUP, après qu'un processeur MAITRE 12 s'est vu attribuer l'accès au bus 16, mais n'a

pas pris la commande du bus 16 en activant la ligne /OCCUP.

Ensuite, la logique de commande d'attribution de bus 32 déplace l'ensemble suivant de lignes d'attribution vers les sorties du registre PEPS 28.

En considérant maintenant la figure 4, on voit un organigramme qui montre les opérations séquentielles qu'ac-

complit la logique de commande d'interface de bus 18 En10 premier lieu, une demande de bus provenant du processeur

MA TRE 12 associé est reçue, comme indiqué à une case 400.

La logique de commande d'interface de bus 18 contrôle les

lignes de sortie d'attribution ATTRIBO et ATTRIBI du regis-

tre PEPS 28, comme l'indique une case de décision 402.

Lorsque son processeur MA TRE 12 associé est identifié par les lignes de sortie d'attribution de bus comme étant le MA TRE suivant, la logique de commande d'interface de bus 18 contrôle la ligne /OCCUP du bus commun, comme l'indique une case de décision 404 Lorsque la ligne /OCCUP du bus passe à l'état inactif, la logique de commande d'interface de bus 18 sélectionnée fait passer à l'état actif la ligne /OCCUP du bus, et elle prend la commande du bus 16, en restaurant sa ligne de demande de bus REQ, comme l'indique

une case 406.25 Dans la logique d'arbitre principal 20, l'activa- tion de la ligne /OCCUP du bus fait passer l'ensemble sui-

vant de lignes d'attribution vers les sorties du registre PEPS 28, lorsque des signaux d'attribution supplémentaires sont enregistrés dans la file d'attente Lorsque des cycles30 de bus supplémentaires ne sont pas nécessaire, comme indi- qué à une case de décision 410, la logique de commande

d'interface de bus 18 fait passer à l'état inactif la ligne /OCCUP du bus, comme il est indiqué à une case 412 Le cycle est ensuite répété par le processeur MA TRE 12 sui-

vant qui est identifié par les lignes d'attribution cou-

rantes du registre PEPS 28.

Dans le cas contraire, lorsque des cycles de bus supplémentaires sont nécessaires, l'état du signal de demande /VERR pour le processeur MA TRE 12 sélectionné est5 identifié par la logique de commande d'interface de bus 18, comme l'indique une case de décision 414 Lorsqu'un signal de demande /VERR actif est identifié, le processeur MA TRE 12 qui effectue une demande au moment présent peut accom- plir des cycles de bus supplémentaires, en retournant à la case 408 Le signal de demande /VERR actif permet par exem- ple au processeur MA TRE 12 qui effectue une demande au

moment présent d'accomplir des opérations courtes de lec- turemodification-écriture, sans rendre la commande du bus de système 16, et sans être gêné par-un autre processeur15 MA TRE 12.

La double fonction de temporisateur 19 que pro- cure la logique de commande d'interface de bus 18 évite que

le processeur MA TRE 12 sélectionné ne conserve la commande du bus de système 16 au-delà de l'intervalle de temps de20 verrouillage de bus prédéterminé Dans le cas o le proces- seur MAITRE 12 courant conserve la commande du bus de sys-

tème 16 pour une raison quelconque, y compris du fait de la fonction de verrouillage de bus, à l'expiration de l'inter- valle de temporisation de bus prédéterminé qui est identi-25 fié, la fonction de temporisateur 19 libère le bus 16, en faisant passer à l'état inactif la ligne /OCCUP du bus, et en appliquant le signal d'interruption sur erreur /INT ERREUR à son processeur MA TRE 12. Ensuite, lorsque aucun autre processeur MAITRE 12

n'attend d'accéder au bus, c'est-à-dire lorsqu'il n'y a plus d'autres séquences d'attribution dans la file d'atten-

te PEPS, le processeur MA TRE 12 qui effectue la demande au moment présent peut accomplir des cycles de bus supplémen- taires, en retournant à la case 408, comme indiqué à une35 case de décision 414, en reconnaissant l'état inchangé des 12 lignes d'attribution aux sorties du registre PEPS 28, comme il est indiqué à une case de décision 416. Dans le cas contraire, lorsqu'un état changé des lignes d'attribution aux sorties du registre PEPS 28 est identifié à la case de décision 416, la logique de commande d'interface de bus 18 courante fait passer à l'état inactif la ligne /OCCUP du bus, comme indiqué à une case 418 Le

cycle est ensuite répété par le processeur MA TRE 12 sui-

vant qui est identifié par les lignes d'attribution cou-

rantes du registre PEPS 28.

Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,

sans sortir du cadre de l'invention.

Claims (3)

REVENDICATIONS

1 Arbitre de bus de système destiné à l'arbitra- ge de l'accès à un bus de système commun ( 16), pour un ensemble de processeurs ( 12) qui sont connectés au bus de5 système commun ( 16), caractérisé en ce qu'il comprend: des moyens ( 20) destinés à recevoir une demande de bus àpartir de chaque processeur de l'ensemble de processeurs ( 12); des

moyens ( 20) qui sont destinés à générer un signal d'attri-

bution sous l'effet d'une demande de bus reçue; et des moyens ( 28) qui sont connectés aux moyens de génération de signal d'attribution de façon à conserver en mémoire une file d'attente de signaux d'attribution, sous la dépendance du signal d'attribution que génèrent les moyens de généra- tion de signal d'attribution -15 2 Arbitre de bus de système selon la revendica- tion 1, caractérisé en ce que les moyens de réception de

demande de bus ( 20) comprennent un premier registre ( 22), et ce premier registre comporte des entrées parallèles qui sont connectées aux lignes de demande de bus du bus de20 système commun ( 16).

3 Arbitre de bus de système selon la revendica- tion 2, caractérisé en ce que le premier registre ( 22) est

attaqué par une horloge de bus de système. 4 Arbitre de bus de système selon la revendica-

tion 1, caractérisé en ce que le signal d'attribution géné- ré est un signal codé qui correspond à un processeur deman-

deur identifié parmi l'ensemble de processeurs ( 12), et les moyens de génération de signal d'attribution ( 20) compren- nent des moyens ( 24) qui sont destinés à résoudre les con-30 flits entre demandes de bus qui sont reçues, pour générer le signal d'attribution selon un ordre premier entré, premier sorti. 5 Arbitre de bus de système selon la revendica- tion 1, caractérisé en ce que les moyens de génération de signal d'attribution ( 20) comprennent des moyens ( 26) qui 14 sont destinés à générer un signal de masquage sous l'effet d'une demande de bus reçue, et ce signal de masquage est maintenu jusqu'à ce que la demande de bus reçue se transforme en un signal inactif. 5 6 Arbitre de bus de système selon la revendica- tion 1, caractérisé en ce que les moyens de mémorisation de

file d'attente de signal d'attribution comprennent un registre du type premier entré, premier sorti ( 28). 7 Arbitre de bus de système selon la revendica-

tion 1, caractérisé en ce qu'il comprend en outre des moyens qui sont destinés à recevoir une horloge de bus de système. 8 Arbitre de bus de système selon la revendica- tion 7, caractérisé en ce que les moyens de réception de demande de bus ( 20) et les moyens de génération de signal d'attribution ( 20) sont attaqués par l'horloge de bus de système.

9 Arbitre de bus de système selon la revendica- tion 1, caractérisé en ce qu'il comprend en outre des moyens ( 30) qui sont destinés à contrôler le bus de système commun ( 16) et à identifier des changements d'état du bus entre un état occupé et un état inactif, et des moyens de commande qui réagissent à un changement d'état identifié, faisant passer de l'état inactif à l'état occupé, en géné-25 rant un signal de commande qui est appliqué aux moyens de mémorisation de file d'attente de signal d'attribution

( 28), pour transférer vers le bus de système commun ( 16) un signal d'attribution en file d'attente.

Arbitre de bus de système selon la revendica-

tion 9, caractérisé en ce que le signal d'attribution en file d'attente est transféré vers le bus de système commun ( 16) selon un ordre premier entré, premier sorti 11 Arbitre de bus de système selon la revendica- tion 9, caractérisé en ce que les moyens ( 30) de contrôle de bus

et d'identification comprennent des moyens qui sont desti-

nés à recevoir un signal de commande indiquant l'occupation du bus, et en ce que chaque processeur ( 12) comprend des moyens d'interface de bus ( 18) pour l'accès au bus de sys- tème commun ( 16), et ces moyens d'interface de bus ( 18) 5 comprennent des moyens qui sont conçus pour activer le signal de commande indiquant l'occupation du bus, sous l'effet de l'accès au bus de système commun ( 16). 12 Arbitre de bus de système selon la revendica- tion 11, caractérisé en ce que les moyens d'interface de bus ( 18) comprennent des moyens qui sont conçus pour désac- tiver la demande de bus sous l'effet de l'accès au bus de système commun ( 16). 13 Arbitre de bus de système selon la revendica- tion 9, caractérisé en ce que les moyens de commande ( 30)

comprennent des moyens temporisateurs ( 32) qui sont desti- nés à identifier une durée prédéterminée, ces moyens tempo-

risateurs étant activés sous l'effet d'un changement d'état identifié faisant passer de l'état occupé à l'état inactif, et étant désactivés sous l'effet d'un changement d'état20 identifié faisant passer de l'état inactif à l'état occupé; et des moyens qui fonctionnent sous la dépendance de la durée identifiée prédéterminée que définissent les moyens temporisateurs ( 32), en générant le signal de commande précité.25 14 Arbitre de bus de système selon la revendica- tion 11, caractérisé en ce que les moyens d'interface de bus ( 18) comprennent des moyens qui sont destinés à désac- tiver le signal de commande indiquant l'occupation du bus, sous l'effet de la libération du bus de système commun30 ( 16); des moyens temporisateurs de bus ( 19) qui sont des- tinés à identifier une durée prédéterminée, ces moyens temporisateurs de bus ( 19) étant activés sous l'effet de l'état activé du signal de commande indiquant l'occupation du bus, au moment de l'accès au bus de système commun35 ( 16), et étant désactivés sous l'effet de l'état désactivé du signal de commande indiquant l'occupation du bus, au moment de la libération du bus de système commun ( 16); et

des moyens qui réagissent à la durée prédéterminée identi-

fiée qui est définie par les moyens temporisateurs de bus ( 19), en générant un signal d'interruption sur erreur.