FR2639494A1 - Process and device for restoring digital signals affected by intersymbol interference - Google Patents
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Abstract
Description
PROCEDE ET DISPOSITIF DE RESTITUTION DE SIGNAUX NUMéRIQUES AFFECTES D'INTERFERENCE INTERSYMBOLE
Le domaine de l'invention est celui de la restitution de la valeur d'origine de symboles numériques, notamment de symboles binaires, qui ont subi le phénomène dit d'interférence intersymbole
L'interference intersymbole se traduit par le fait que, à la réception, la valeur de chaque symbole reçu est fonction non seulement de la valeur d'origine du symbole, mais encore, dans une mesure plus ou moins grande, de la valeur des symboles adjacents.METHOD AND DEVICE FOR RESTITUTION OF DIGITAL SIGNALS AFFECTED WITH INTERSYMBILITY INTERFERENCE
The field of the invention is that of the restitution of the original value of digital symbols, in particular of binary symbols, which have undergone the so-called intersymbol interference phenomenon.
The intersymbol interference results in the fact that, on reception, the value of each symbol received depends not only on the original value of the symbol, but also, to a greater or lesser extent, on the value of the symbols. adjacent.
L'interférence intersymbole peut avoir plusieurs causes. Intersymbol interference can have several causes.
Au nombre des causes de l'interférence intersymbole, il faut notamment compter les effets secondaires des charnels de filtrage de signaux numériques. Among the causes of intersymbol interference are the side effects of the digital signal filtering charnels.
En outre, dans un certain nombre d'applications, la création d'interférence intersymbole dans un signal numérique est délibérée Ainsi, les techniques de modulation à "phase continue" consistent à moduler un signal å enveloppe constante par un train de symboles binaires, de façon que la variation de phase due à un élément binaire soit étalée sur plusieurs éléments binaires successives. Ce type de modulation est notamment utilisé lorsqu'on souhaite réduire l'encombrement spectral du signal modulé. In addition, in a number of applications, the creation of intersymbol interference in a digital signal is deliberate. Thus, "continuous phase" modulation techniques consist in modulating a constant envelope signal by a train of binary symbols, of way that the phase variation due to a binary element is spread over several successive bits. This type of modulation is used in particular when it is desired to reduce the spectral bulk of the modulated signal.
L'un des problèmes importants rencontrés en relation avec l'interférence intersymbole est la restitution de la valeur d'origine de chaque élément du train numérique, par exemple en sortie de chaine de filtrage, ou à la démodulation. One of the important problems encountered in relation to intersymbol interference is the restitution of the original value of each element of the digital train, for example at the output of the filtering chain, or at the demodulation.
On connaît notamment deux procédés de redressement de l'interférence intersymbole. In particular, two methods of rectifying intersymbol interference are known.
Selon un premier procédé connu, on utilise un dispositif d'égalisation par filtrage. I1 s'agit en général d'un filtre FIR (Filtre à réponse impulsionnelle finie), placé à la sortie d'une chaine de filtrage productrice d'interférence intersymbole. Les caractéristiques du filtre de correction sont choisies de façon que le produit de convolution de sa fonction de transfert avec la fonction de transfert de la chaine restitue le signal numérique d'origine. Le démodulateur décrit dans la demande de brevet français nO 8304982 au nom du meme déposant, utilise un tel système pour supprimer l'interférence intersymbole derrière un filtrage adapté à la modulation, dans le cas de modulations de fréquence à phase contrôlée. According to a first known method, a filter equalization device is used. This is usually a FIR filter (finite impulse response filter), placed at the output of a filter chain producing intersymbol interference. The characteristics of the correction filter are chosen so that the convolution product of its transfer function with the transfer function of the channel restores the original digital signal. The demodulator described in the French patent application No. 8304982 in the name of the same applicant, uses such a system to eliminate the intersymbol interference behind a filtering adapted to the modulation, in the case of controlled phase frequency modulation.
Toutefois, ce type de filtre d'égalisation est généralement muni de prises (espacées d'un symbole) présentes en nombre fini. Il ne constitue donc souvent qu'une approximation d'un filtre qui annulerait totalement l'interférence intersymbole, approximation d'autant plus mauvaise que le nombre de prises est faible. However, this type of equalization filter is generally provided with sockets (spaced a symbol) present in finite number. It is therefore often only an approximation of a filter that completely cancel the intersymbol interference, approximation all the worse as the number of takes is low.
De plus, ce procédé existant présente l'inconvénient de diminuer le rapport signal à bruit, du fait que sa fonction de transfert est dans la plupart des cas celle d'un filtre passehaut. In addition, this existing method has the disadvantage of reducing the signal-to-noise ratio, because its transfer function is in most cases that of a high-pass filter.
On connait également un second procédé de restitution de signaux affectés d'interférence intersymbole comme décrit dans la demande de brevet française nO 8307798 déposée le 10 mai 1983 au nom du même déposant. There is also known a second method of rendering signals affected by intersymbol interference as described in French patent application No. 8307798 filed on May 10, 1983 in the name of the same applicant.
Le principe de fonctionnement de ce procédé connu est d'utiliser au mieux l'information contenue dans le signal reçu en ne prenant la décision sur le symbole n qu'après avoir observé le signal aux instants n + 1, n + 2 .... n + L, L étant le retard de la décision. The operating principle of this known method is to make the best use of the information contained in the signal received by taking the decision on the symbol n only after having observed the signal at the instants n + 1, n + 2 ... n + L, L being the delay of the decision.
Les dispositifs appliquant ce type de procédé s'approchent en général de la structure optimale de restitution. La demande de brevet citée décrit l'utilisation d'un algorithme de VITERBI pour explorer tous les scénarios possibles d'interférence intersymbole à partir des valeurs du signal reçu, et effectuer la décision retardée sur la valeur du symbole courant en fonction du scénario d'interférence fournissant un résultat théorique le plus proche de la réalité. Devices applying this type of process generally approach the optimal structure of restitution. The cited patent application describes the use of a VITERBI algorithm to explore all possible intersymbol interference scenarios from the values of the received signal, and make the delayed decision on the value of the current symbol according to the scenario of interference providing a theoretical result closest to reality.
Bien entendu, l'inconvénient de ces systèmes est leur complexité. Of course, the disadvantage of these systems is their complexity.
L'objectif de l'invention est en conséquence de fournir un procédé et un dispositif de restitution de la valeur d'origine de signaux numériques affectés d'interférence intersymbole, qui soient de faible complexité, et puissent convenir à des situations où le phénomène d'interférence intersymbole n'est pas trop important. Plus précisément, l'invention doit pouvoir s'appliquer dans les cas ou la valeur d'origine du symbole courant reste prépondérante à la réception. The object of the invention is therefore to provide a method and a device for restoring the original value of digital signals with intersymbol interference, which are of low complexity, and may be suitable for situations where the phenomenon of intersymbol interference is not too important. More precisely, the invention must be applicable in cases where the original value of the current symbol remains predominant on reception.
Un autre objectif de l'invention est de permettre une restitution du signal numérique d'origine qui soit compatible avec des dispositifs de démodulation de signaux modulés en évasion de fréquence. Dans ce type de situation, chaque bloc reçu doit pouvoir être restitué dans son intégralité, malgré l'interférence intersymbole, y compris bien entendu pour les tous premiers et les tous derniers symboles du bloc. Another object of the invention is to allow a restitution of the original digital signal which is compatible with frequency-modulated signal demodulation devices. In this type of situation, each received block must be able to be restored in its entirety, despite the intersymbol interference, including of course for the very first and the last symbols of the block.
Un objectif complémentaire de l'invention est de fournir un procédé et un dispositif limitant la dégradation du rapport signal sur bruit dans la chaine de réception. A complementary objective of the invention is to provide a method and a device limiting the degradation of the signal-to-noise ratio in the reception chain.
Ces objectifs, ainsi que d'autres qui apparaîtront par la suite, sont atteints à l'aide d'un procédé de restitution de la valeur d'origine de signaux numériques binaires affectés d'interférence intersymbole, et dont le signal reçu peut être modélisé, à chaque période bit, essentiellement comme une combinaison linéaire du bit source correspondant avec les bits sources précédent et suivant dans la séquence numérique source,
procédé caractérisé en ce qu'il consiste & effectuer la décision de la valeur du bit reçu à l'aide d'un seuil de décision, variable en fonction de la valeur desdits bits précédent et suivant.These objectives, as well as others which will appear later, are achieved by a process of restitution of the original value of binary digital signals affected by intersymbol interference, and whose received signal can be modeled at each bit period, essentially as a linear combination of the corresponding source bit with the preceding and following source bits in the source digital sequence,
characterized in that it consists in making the decision of the value of the received bit using a decision threshold, variable according to the value of said previous and next bits.
De façon plus générale, l'invention a pour objet un procédé de restitution de la valeur d'origine de signaux numériques affectés d'interférence intersymbole, et dont le signal reçu peut être modélisé, à chaque période bit, comme étant une combinaison linéaire du symbole source correspondant et des symboles sources adjacents,
procédé caractérisé en ce qu'il consiste à effectuer la décision de la valeur du symbole reçu F l'aide d'un seuil de décision variable, en fonction de la valeur desdits symboles adjacentes.More generally, the subject of the invention is a method for restoring the original value of digital signals affected by intersymbol interference, and whose received signal can be modeled, at each bit period, as being a linear combination of the corresponding source symbol and adjacent source symbols,
characterized in that it consists in making the decision of the value of the received symbol F using a variable decision threshold, as a function of the value of said adjacent symbols.
De façon avantageuse, ladite valeur des symboles adjacents précédents, bit précédent respectivement, est la valeur décidée pour le signal reçu à la période bit précédente, et la valeur des symboles adjacents suivants, bit suivant respectivement, est temporairement pré-décidée, & partir du signal reçu å la période bit suivante, avec un seuil de décision nul. Advantageously, said value of the preceding adjacent symbols, preceding bit respectively, is the value decided for the signal received at the preceding bit period, and the value of the following adjacent symbols, next bit respectively, is temporarily pre-decided, starting from signal received at the next bit period, with a null decision threshold.
Avantageusement, ledit seuil est défini comme étant la moyenne des valeurs des symboles adjacents, bits adjacents respectivement, pondérées par des coefficients représentatifs de la combinaison linéaire de modélisation. Advantageously, said threshold is defined as being the average of the values of the adjacent symbols, adjacent bits respectively, weighted by coefficients representative of the linear modeling combination.
L'invention a également pour objet un dispositif de restitution de signaux numériques binaires affectés d'interférence intersymbole, et dont le signal reçu peut etre modélisé, à chaque période bit, essentiellement comme une combinaison linéaire du bit source correspondant avec le bit source précédent et le bit source suivant dans la séquence numérique source,
dispositif caractérisé en ce qu'il comprend
- des moyens de retardement du bit courant reçu, pendant la durée d'une période bit
- des moyens de mémorisation de la valeur décidée pour le bit reçu précédent
- des moyens de choix du seuil de décision de la valeur du bit courant retardé, en fonction de la valeur reçue du bit suivant et de la valeur mémorisée du bit reçu précédent
- des moyens de comparaison dudit bit courant reçu retardé avec ledit seuil choisi, lesdits moyens de comparaison fournissant en sortie la valeur décidée pour ledit bit courant reçu.The invention also relates to a device for reproducing binary digital signals with intersymbol interference, and whose received signal can be modeled, at each bit period, essentially as a linear combination of the corresponding source bit with the previous source bit and the next source bit in the source digital sequence,
device characterized in that it comprises
means for delaying the received current bit during the duration of a bit period
means for storing the value decided for the received bit
means for selecting the decision threshold of the value of the delayed current bit, as a function of the value received from the next bit and the stored value of the previous received bit;
means for comparing said delayed received current bit with said selected threshold, said comparing means outputting the value decided for said received current bit.
Dans un mode de réalisation spécifique de l'invention, ledit dispositif est destiné à être utilisé dans un démodulateur de signal transmis en évasion de fréquence, chacun des blocs de données sources étant précédé et suivi d'un motif connu du récepteur, et est caractérisé en ce qu'il comporte
- des moyens de génération d'un signal de bloc indiquant si le bit courant reçu appartient ou non à un bloc de données ;
- des moyens de forçage de la valeur décidée pour le bit courant reçu à une valeur prédéterminée, lorsque ledit signal de bloc indique que le signal courant reçu n'appartient pas à un bloc de données. In a specific embodiment of the invention, said device is intended to be used in a frequency-escaping signal demodulator, each of the source data blocks being preceded and followed by a pattern known to the receiver, and characterized in that it includes
means for generating a block signal indicating whether the received current bit belongs to a data block or not;
means for forcing the decided value for the received current bit to a predetermined value, when said block signal indicates that the received current signal does not belong to a data block.
D'autres caractéristiques et avantages de l'invention apparaitront à la lecture suivante de la description d'un mode de réalisation préférentielle de l'invention, donné å titre illustratif et non limitatif, et des dessins annexés dans lesquels
- la figure 1 est un schéma bloc illustrant les fonctions mises en oeuvre dans un mode de réalisation du procédé, selon l'invention, de restitution de la valeur d'origine d'un signal numérique binaire dont chaque bit reçu est affecté d'interférence avec le bit précédent et le bit suivant
- la figure 2 est constituée par quatre diagrammes 2A, 2B, 2C, 2D illustrant l'intérêt de prendre un seuil de décision variable pour la restitution d'un signal numérique binaire affecté d'interférence intersymbole
- la figure 3 est un diagramme de l'oeil illustrant un type de signal d'interférence intersymbole compatible avec le procédé de restitution mis en oeuvre par le mode de réalisation préférentielle décrit
- la figure 4 représente deux diagrammes 4A, 4B, illustrant le principe de faire précéder chaque bloc de données, en cas de transmission en évasion de fréquence, par un motif connu du récepteur, pour fiabiliser le décodage de l'interférence intersymbole à seuil de décision variable, suivant l'invention
- la figure 5 est un schéma illustrant un mode préférentiel de réalisation matérielle d'un circuit mettant en oeuvre le procédé de l'invention.Other features and advantages of the invention will appear on reading the following description of a preferred embodiment of the invention, given by way of illustration and not limitation, and the accompanying drawings in which:
FIG. 1 is a block diagram illustrating the functions implemented in one embodiment of the method, according to the invention, of restitution of the original value of a binary digital signal of which each received bit is affected by interference. with the previous bit and the next bit
FIG. 2 consists of four diagrams 2A, 2B, 2C, 2D illustrating the advantage of taking a variable decision threshold for the reproduction of a binary digital signal affected by intersymbol interference.
FIG. 3 is a diagram of the eye illustrating a type of intersymbol interference signal compatible with the rendering method implemented by the preferred embodiment described.
FIG. 4 represents two diagrams 4A, 4B, illustrating the principle of preceeding each data block, in the case of frequency evasion transmission, by a known pattern of the receiver, in order to make reliable the decoding of the intersymbol interference with a threshold of variable decision, according to the invention
FIG. 5 is a diagram illustrating a preferred embodiment of a circuit implementing the method of the invention.
Le procédé et le dispositif décrits ci-apres s'appliquent à un signal dont la valeur à l'instant de décision dépend de trois symboles consécutifs. Ceci signifie que le symbole courant reçu dépend de la valeur du symbole reçu précédent et du symbole reçu suivant, et que donc l'influence des autres symboles est nulle ou peut-etre négligée. The method and device described hereinafter apply to a signal whose value at the decision time depends on three consecutive symbols. This means that the current symbol received depends on the value of the previous received symbol and the next received symbol, and therefore the influence of the other symbols is null or neglected.
Dans les exemples présentés, l'influence est supposée s'exercer de façon symétrique en ce qui concerne les symboles extrêmes (symbole précédent et symbole suivant). Toutefois, il est pa=faitment envisageable de concevoir des situations où la modélisation de l'interférence intersymbole conduit à définir des coefficients de pondération différents pour le bit précédent et pour le bit suivant. In the examples presented, the influence is supposed to be exerted symmetrically with regard to the extreme symbols (preceding symbol and following symbol). However, it is conceivable to design situations where the intersymbol interference modeling leads to defining different weighting coefficients for the preceding bit and for the next bit.
La mise en équation des hypothèses retenues s'exprime par s(n) - A a(n-l) + B a(n) + A a(n+l), dans laquelle
- s(n) est la valeur du signal reçu
- a(n) est la valeur du bit source
- a(n-l) est la valeur du bit source précédent,
- a(n+l) est la valeur du bit source suivant
- A est un coefficient réel positif, commun aux bits sources précédent et suivant
- B est le coefficient réel positif appliqué au bit source courant,
avec B > 0,5 et B + 2 A = 1.The equation of the assumptions retained is expressed by s (n) - A a (nl) + B a (n) + A a (n + 1), in which
- s (n) is the value of the received signal
- a (n) is the value of the source bit
- a (nl) is the value of the previous source bit,
- a (n + 1) is the value of the next source bit
- A is a positive real coefficient, common to the previous and next source bits
B is the positive real coefficient applied to the current source bit,
with B> 0.5 and B + 2 A = 1.
a(n), a(n-l) et a(n+1) sont les symboles modulants d'origine et prennent les valeurs +1 et -1. a (n), a (n-1) and a (n + 1) are the original modulating symbols and take the values +1 and -1.
Par hypothèse, et en suivant la modélisation présentée ci-dessus, le signal s(n) reçu prend une valeur comprise entre +1 et -1, qui dépend de façon prépondérante de la valeur d'origine a(n) du symbole, mais également, dans une certaine mesure, de la valeur des symboles modulants adjacents a(n-l) et a(n+1). By hypothesis, and following the modeling presented above, the received signal s (n) takes a value between +1 and -1, which depends in a preponderant way on the original value a (n) of the symbol, but also, to a certain extent, the value of the modulating symbols adjacent to (nl) and a (n + 1).
L'idée à la base de l'invention est d'effectuer la décision sur la valeur d'origine a(n) (soit +1, soit -1), en comparant le signal reçu s(n) non pas å un seuil nul, mais à un seuil variable en fonction de la valeur des symboles adjacents. The idea underlying the invention is to make the decision on the original value a (n) (ie +1 or -1), by comparing the received signal s (n) not to a threshold null, but at a variable threshold depending on the value of the adjacent symbols.
Pour illustrer cette situation, supposons tout d'abord que l'on doive décider de la valeur du symbole a(n) et que l'on connaisse les valeurs des deux symboles adjacents. Plusieurs cas sont possibles
- dans le cas ou a(n-l) et a(+1) sont tous les deux positifs, les valeurs possibles pour s(n) sont
1, si a(n) est lui aussi positif
2A-B dans le cas contraire.To illustrate this situation, let us suppose first of all that we must decide on the value of the symbol a (n) and that we know the values of the two adjacent symbols. Several cases are possible
- in the case where a (nl) and a (+1) are both positive, the possible values for s (n) are
1, if a (n) is also positive
2A-B otherwise.
On voit donc que le seuil de décision doit se situer à
S = (1+2A-B)/2 - 2A, (moyenne des valeurs possibles) de façon à optimiser la décision.So we see that the decision threshold must be at
S = (1 + 2A-B) / 2 - 2A, (average of the possible values) so as to optimize the decision.
- dans le cas où les symboles extrêmes sont de signes opposés, les vapeurs possibles pour s(n > sont B et -B, et donc le seuil de décision reste à zéro. in the case where the extreme symbols are of opposite signs, the possible vapors for s (n> are B and -B, and therefore the decision threshold remains at zero.
- dans le troisième cas, c'est-à-dire lorsque a(n-l) et a(n+1) sont tous les deux négatifs on prend évidemment un seuil de décision égal à -2A. in the third case, that is to say when a (n-1) and a (n + 1) are both negative, obviously a decision threshold equal to -2A is taken.
Ces différentes situations sont illustrées dans les quatre diagrammes de la figure 2. These different situations are illustrated in the four diagrams in Figure 2.
Pour chacun de ces diagrammes, on a placé le seuil de décision S pour la valeur d'origine du signal an, qui est affecté d'interférence intersymbole avec les bits adjacents a0-1 et an.i. For each of these diagrams, the decision threshold S has been set for the original value of the signal an, which is affected by intersymbol interference with the adjacent bits a0-1 and an.i.
Chaque diagramme représente la valeur que prend le signal reçu S(n) lorsque an prend la valeur 1 (courbes 20, 22, 24, 26), et -1 (courbes 21, 23, 25, 27). Each diagram represents the value that the received signal S (n) takes when an takes the value 1 (curves 20, 22, 24, 26), and -1 (curves 21, 23, 25, 27).
On trouvera en table 1 les valeurs retenues pour an-2, anal, an=+1, an+2 dans chacun des quatre diagrammes. Table 1 shows the values used for an-2, anal, an = + 1, an + 2 in each of the four diagrams.
TABLE 1 an-2 an-1 n+1 n+2 S
Fig 2A 1 1 1 1 0,2
Fig 2B 1 1 -1 -1 0
Fig 2C -1 1 1 -1 0,2
Fig 2D -1 1 -1 1 0
Les instants d'échantillonnage sont, sur chaque diagramme, 28, 29, 30.TABLE 1 year-2 year-1 n + 1 n + 2 S
Fig 2A 1 1 1 1 0.2
Fig 2B 1 1 -1 -1 -1 0
Fig 2C -1 1 1 -1 0.2
Fig 2D -1 1 -1 1 0
The sampling times are, on each diagram, 28, 29, 30.
A l'instant d'échantillonnage 29, la valeur optimale du seuil S de décision de la valeur d'origine du bit an se trouve dans la dernière colonne de la table 1. At the sampling time 29, the optimum value of the decision threshold S of the original value of the one-year bit is in the last column of the table 1.
On constate donc qu'il est intéressant de prévoir un procédé de décodage de signal numérique affecté d'interférence intersymbole, dont le seuil de décision soit variable. It is therefore found that it is advantageous to provide a digital signal decoding method affected intersymbol interference, whose decision threshold is variable.
Les configurations dans lesquelles an-1=-1 sont symétriques des configurations des figures 2A à 2D. The configurations in which an-1 = -1 are symmetrical with the configurations of FIGS. 2A to 2D.
L'ensemble de ces situations peut également être visualisé sur le diagramme de l'oeil de la figure 3. All of these situations can also be visualized on the eye diagram of Figure 3.
La portion 30 correspond à la situation ou a(n-l) = a(n+l) = 1. Portion 30 corresponds to the situation where a (n-1) = a (n + 1) = 1.
tzs portions 3; et 32 correspondent aux cas où les tts a(n-l) et a(n+l) sont de signes contraires. tzs portions 3; and 32 correspond to the cases where the tts a (n-1) and a (n + 1) are of opposite signs.
La portion 33 est relative au cas où a(n-l) - a(n+l) = 0. The portion 33 is relative to the case where a (n-1) - a (n + 1) = 0.
Sur le diagramme de l'oeil de la figure 3, l'ouverture a de l'oeil est la traduction du fait que la valeur d'origine du bit an est prépondérante dans l'équation de modélisation (clest-a-dire le coefficient B > 0,5). In the eye diagram of FIG. 3, the aperture of the eye is the translation of the fact that the original value of the a-bit is preponderant in the modeling equation (ie the coefficient B> 0.5).
Le problème posé par la mise en oeuvre du procédé tel qu'il a été exposé jusqu'à présent est bien évidemment qu'on ne connait jamais la valeur d'origine du bit a(n+l) lorsque l'on doit décider de la valeur de a(n). The problem posed by the implementation of the method as it has been exposed so far is obviously that we never know the original value of the bit a (n + 1) when we must decide to the value of a (n).
Selon l'invention, on surmonte la difficulté en effectuant une prédécision sur la valeur de a(n+1) avec un seuil de décision nul. La valeur définitive de a(n+l) sera ensuite déterminée à l'itération suivante
La condition B supérieure stricte å 0,5 intervient à nouveau ici pour permettre de prendre cette prédécision, qui est d'autant meilleure que B est grand.According to the invention, the difficulty is overcome by making a prediction on the value of a (n + 1) with a null decision threshold. The final value of a (n + 1) will then be determined at the next iteration
The strict upper B condition å 0.5 is again used here to make this predecision, which is all the better when B is large.
Le synoptique du dispositif de l'invention est représenté en figure 1. The block diagram of the device of the invention is represented in FIG.
On dispose d'un registre 10 permettant de retarder le signal reçu S(n) de la valeur d'une période bit ; d'une case mémoire 11 permettant de mémoriser le bit a(n-l) décidé à la période précédente ; d'un multiplexeur 13 permettant de choisir entre les seuils + S, - S et O ; d'un premier comparateur 12 réalisant la prédécision sur la valeur du bit suivant reçu
S(n+l), et d'un second comparateur 14 pour prendre la décision sur le bit reçu courant S(n).There is a register 10 for delaying the received signal S (n) by the value of a bit period; a memory box 11 for storing the bit a (nl) decided in the previous period; a multiplexer 13 for choosing between the thresholds + S, - S and O; a first comparator 12 performing the prediction on the value of the next bit received
S (n + 1), and a second comparator 14 to make the decision on the received bit current S (n).
L'invention se propose également de fournir une solution dans le cas où la transmission des données est effectuée par blocs (transmission en évasion de fréquence). The invention also proposes to provide a solution in the case where the data transmission is performed in blocks (transmission in frequency evasion).
Un problème se pose dans ce cas pour décider la valeur du premier et du dernier bit de chaque bloc de données, du fait que ces deux bits n'ont qu'un seul bit adjacent. A problem arises in this case to decide the value of the first and the last bit of each data block, because these two bits have only one adjacent bit.
Selon l'invention, on résoud le problème en faisant précéder et suivre le bloc de données, & la modulation, d'un motif connu du récepteur. Les symboles composant ce motif ne font pas partie du bloc de données et ne sont donc pas transmis, mais ils interviennent dents la forme d'onde reçue. According to the invention, the problem is solved by preceeding and following the block of data, and the modulation, of a known pattern of the receiver. The symbols composing this pattern are not part of the data block and are not transmitted, but they intervene teeth the received waveform.
Deux exemples sont fournis en figures 4A, 4B. Two examples are provided in FIGS. 4A, 4B.
En figure 4A, la valeur a(O) = - 1 et la valeur a(2) - 1. On effectue à l'instant d'échantillonnage 40 la décision sur la valeur de a(l). Les courbes 41 et 42 correspondent respectivement S(n) lorsque a(l) w 1, et a(l) a-i. Le seuil de décision est ici égal a 0. In FIG. 4A, the value a (O) = -1 and the value a (2) -1. The decision on the value of a (1) is made at sampling time 40. Curves 41 and 42 respectively correspond to S (n) when a (1) w 1, and a (1) a-i. The decision threshold is here equal to 0.
En revanche, dans le cas de la figure 4B où la valeur a(O) est 1, le seuil de décision sur la valeur de a(1) & l'instant d'échantillonnage 43 est 0,2, c'est- & dire la moyenne entre les valeurs prises par les deux courbes S(n) 44, 45. On the other hand, in the case of FIG. 4B where the value a (O) is 1, the decision threshold on the value of a (1) & the sampling instant 43 is 0.2, that is, say the mean between the values taken by the two curves S (n) 44, 45.
On constate donc l'importance d'insérer, a la modulation, un motif a(O) connu du récepteur, de façon å optimiser la valeur du seuil de décision dans le récepteur. The importance of inserting, to the modulation, a pattern a (O) known to the receiver is thus noted, so as to optimize the value of the decision threshold in the receiver.
La figure 5 présente un exemple de circuit pour un mode de réalisation préférentiel de l'invention mettant en oeuvre le procédé. FIG. 5 shows an exemplary circuit for a preferred embodiment of the invention implementing the method.
Le signal 50 d'entrée est supposé représenté sur 8 bits en complément à 2. The input signal 50 is assumed to be 8 bits in addition to 2.
Un premier registre 51 constitue une bascule de retard, et alimente un circuit additionneur 57 qui reçoit également en entre la valeur S du seuil courant de decision fourni par le multiplexeur 53. Le circuit additionneur 57 fait partie d'un module 54 de décision de la valeur du bit courant, qui contient également un sous-module 58 de contrôle des dépassements de l'additionneur. A first register 51 constitutes a delay latch and feeds an adder circuit 57 which also receives the S value of the decision current threshold supplied by the multiplexer 53. The adder circuit 57 is part of a decision module 54 of the value of the current bit, which also contains an adder overflow control sub-module 58.
Ce module comprend deux circuits NOR exclusif 61 et 62, un circuit NAND 63 et un multiplexeur 64. This module comprises two exclusive NOR circuits 61 and 62, a NAND circuit 63 and a multiplexer 64.
Une bascule D 52 conserve la valeur du bit décidé & la période du bit précédente. A flip-flop D 52 retains the value of the decided bit in the period of the previous bit.
La gestion des bits d'extrémité, dans des blocs de données transmis en évasion de fréquence, est réalisée au moyen des deux portes NAND du module 56, contrôlée notamment par les deux bascules 65, 66, mémorisant respectivement le bit HORLOGE
BLOC aux instants n et n-l, représentatif du fait que le signal courant reçu est ou n'est pas significatif.The management of the end bits, in data blocks transmitted in frequency evasion, is performed by means of the two NAND gates of the module 56, controlled in particular by the two flip-flops 65, 66, respectively memorizing the clock bit.
BLOCK at times n and nl, representative of the fact that the received current signal is or is not significant.
Le fonctionnement du circuit est le suivant
On compare à chaque période bit fournie par HORLOGE BIT le signal retardé 70 à un seuil qui peut prendre 3 valeurs +S, O, . La valeur de S est choisie à l'initialisation. La comparaison s'effectue au moyen de l'additionneur 57 et le choix entre les 3 valeurs ci-dessus au moyen du multiplexeur 53.The operation of the circuit is as follows
The delayed signal 70 is compared with each bit period provided by the CLOCK BIT at a threshold that can take 3 values + S, O,. The value of S is chosen at initialization. The comparison is carried out by means of the adder 57 and the choice between the above 3 values by means of the multiplexer 53.
Le résultat de la comparaison est donné par le bit 71 de poids fort de la sortie de l'additionneur 57 appelé "BIT
DECIDE".The result of the comparison is given by the most significant bit 71 of the output of the adder 57 called "BIT
DECIDED".
Les portes 61, 62, 63 et le multiplexeur 64 servent ss contrôler les dépassements dans la comparaison. On vérifie facilement que la commande de sélection du multiplexeur 64 est à 0 lorsqu'il y a dépassement, c'est- & dire lorsque les deux entrées 70, 71 de l'additionneur 57 ont le même signe et la sortie un signe contraire. Dans ce cas on garde le signe de l'une des deux entrées. The gates 61, 62, 63 and the multiplexer 64 serve to control the overruns in the comparison. It is easily verified that the selection control of the multiplexer 64 is at 0 when it is exceeded, that is to say when the two inputs 70, 71 of the adder 57 have the same sign and the output an opposite sign. In this case we keep the sign of one of the two entries.
On retarde ensuite la sortie 73 du multiplexeur 64 d'une période bit (au moyen de la bascule D52) ce qui donne le signal "BIT DECIDE RETARDE" 74. The output 73 of the multiplexer 64 is then delayed by a bit period (by means of the flip-flop D52), which gives the signal "BIT DECIDE RETARDE" 74.
Le signal "BIT DECIDE RETARDE" 74 et le bit 75 de signe du signal d'entrée 50 donnent les valeurs des deux bits adjacents nécessaires pour choisir entre les 3 valeurs possibles du seuil de décision. Il reste seulement à tenir compte de la valeur du signal "HORLOGE BLOC" 55 qui indique si le signal courant appartient à un bloc de données. The signal "BIT DECIDE DELAYED" 74 and the bit 75 of sign of the input signal 50 give the values of the two adjacent bits necessary to choose between the 3 possible values of the decision threshold. It remains only to take into account the value of the signal "CLOCK BLOCK" 55 which indicates if the current signal belongs to a block of data.
Si HORLOGE BLOC est à 0, le signal d'entrée 50 n'a pas de signification (il n'appartient pas au bloc), et donc on doit considérer que son signe est négatif (le modulateur ayant inséré des 0 entre les blocs). C'est donc le rôle de la porte 58 de forcer l'une des entrées de sélection du multiplexeur 53 à l(valeur du bit de signe d'un signal négatif). If BLOCK CLOCK is 0, the input signal 50 has no meaning (it does not belong to the block), and therefore we must consider that its sign is negative (the modulator having inserted 0 between the blocks) . It is therefore the role of the gate 58 to force one of the selection inputs of the multiplexer 53 to the value of the sign bit of a negative signal.
On fait le même raisonnement avec la porte 60 pour le signal "BIT DECIDE RETARDE" 74 qui doit etre considéré comme étant égal à l lorsque HORLOGE BLOC RETARDEE 76 est nulle. The same reasoning is used with the gate 60 for the signal "DELAYED ACTUAL BIT" 74 which must be considered equal to 1 when DELAYED BLOCK CLOCK 76 is zero.
Ce mode de réalisation trouve une application avantageuse dans le cas d'une modulation de fréquence à phase continue, démodulée par phase différentielle (par exemple une modulation de type M S K). This embodiment finds an advantageous application in the case of a continuous-phase frequency modulation, demodulated by differential phase (for example a modulation of the M S K type).
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