FR2623668A1

FR2623668A1 - RAPID ANALOGUE-DIGITAL CONVERTER WITH PARALLEL STRUCTURE

Info

Publication number: FR2623668A1
Application number: FR8716073A
Authority: FR
Inventors: Thierry Masson
Original assignee: Thomson Composants Militaires et Spatiaux
Current assignee: Thomson Composants Militaires et Spatiaux
Priority date: 1987-11-20
Filing date: 1987-11-20
Publication date: 1989-05-26
Anticipated expiration: 2007-11-20
Also published as: DE3868017D1; EP0317421B1; FR2623668B1; US4999630A; EP0317421A1

Abstract

L'invention concerne un convertisseur analogique-numérique destiné à transformer une tension analogique (Vin) en une tension numérique de n bits comportant : -p=2**n comparateurs aptes à comparer la tension analogique (Vin) à une tension de référence analogique V1, V2,... Vr, Vp obtenue par un générateur de tension, chaque comparateur comprenant un amplificateur inverseur 12, une capacité C ayant une première borne reliée à l'entrée de l'amplificateur et dans lequel avant d'appliquer la tension analogique (Vin) chaque amplificateur 12 est bouclé en court-circuit tandis que la tension de référence (Vr) est appliquée à l'autre borne de la capacité, cette opération ne se faisant non plus en parallèle pour tous les amplificateurs mais successivement les uns après les autres afin de réduire la consommation de courant pendant cette opération. Application aux convertisseurs analogique-numérique.The invention relates to an analog-to-digital converter intended to transform an analog voltage (Vin) into a digital voltage of n bits comprising: -p = 2 ** n comparators capable of comparing the analog voltage (Vin) with an analog reference voltage V1, V2, ... Vr, Vp obtained by a voltage generator, each comparator comprising an inverting amplifier 12, a capacitor C having a first terminal connected to the input of the amplifier and in which before applying the voltage analog (Vin) each amplifier 12 is short-circuited while the reference voltage (Vr) is applied to the other terminal of the capacitor, this operation no longer being carried out in parallel for all the amplifiers but successively one after the others in order to reduce the current consumption during this operation. Application to analog-to-digital converters.

Description

CONVERTI SSEUR AN AJ,OGIQ U F - NUMERIQUECONVERTING SISTER AN AJ, OGIQ U F - NUMERICAL

RAPIDE A STRUCTURE PARALLELEQUICK PARALLEL STRUCTURE

L'invention concerne tun convertisseur The invention relates to a converter

analogique-numérique rapide à structure parallèle. analog-digital fast parallel structure.

On entend par convertisseur analogique-numérique rapide à structure parailèle un convertisseur tel que représenté sur la figure 1. Pour obtenir une conversion rapicde. le convertisseur possède 2n comparateurs Identiques au comparateur 10 fonctionnant en parallèle, n étant le nombre de bits de sortie de convertisseur. Chaque comparateur revoit d'une part la tension analogique Vin à convertir en une valeur numérique binaire dé n bits et d'autre part une tension de référence n respective qui est une fraction, exprimée en multiples de 1/2n, d'une tension de référence générale Vréf. Ainsi, par exemple pour un convertisseur huit bits (28 = 256), le premier comparateur reçoit comme tension de référence Vréf/256, le deuxième 2Vréf/256, le troisième 3 Vréf/256 etc.., jusqu'au By para- alel fast conversion analog-digital converter is meant a converter as shown in FIG. 1. To obtain a rapid conversion. the converter has 2n Comparators Identical to the comparator 10 operating in parallel, n being the number of converter output bits. Each comparator reviews, on the one hand, the analog voltage Vin to be converted into a binary digital value of n bits and, on the other hand, a respective reference voltage n which is a fraction, expressed in multiples of 1 / 2n, of a voltage of general reference Vref. Thus, for example for an eight-bit converter (28 = 256), the first comparator receives as reference voltage Vref / 256, the second 2Vref / 256, the third 3 Vref / 256 etc., until

dernier qui reçoit Vréf.last who receives Vref.

Les comparateurs fournissent chacun un niveau logique de sortie binaire indiquant si la tension Vin est supérieure ou The comparators each provide a logical bit output level indicating whether the voltage Vin is greater than or equal to

inférieure à leur tension de référence respective. lower than their respective reference voltage.

Les sorties de tous les comparateurs sont appliquées à un circuit logique de décodage 20. Celui-ci reçoit donc 2n signaux logiques qui, si on les examine successivement, se présentent sous forme d'une série de signaux logiques à un premier niveau (pour tous les comparateurs dont la tension de référence est inférieure à Ia tension à convertir), suivie d'une série de signaux logiques à un deuxième niveau (pour tous les autres comparateur). Le circuit de décodage détermine la position du changement de niveau logique dans cette double série et fournit un mot de n bits représentant cette position,.ou éventuellement une indication de dépassement de capacité du convertisseur. 2. Les tensions de référence sont établies a l'aide d'un pont diviseur résistif de grande précision, formé de 2n résistances en série, de valeur commune R et alimenté par la tension de référence globale Vréf; une prise intermédiaire est prévue à chaque point de jonction de deux résistances R et cette prise est reliée à une entrée d'un comparateur respectif pour lui amener une tension de référence correspondante qui est une The outputs of all the comparators are applied to a decoding logic circuit 20. This therefore receives 2n logic signals which, if examined successively, are in the form of a series of logic signals at a first level (for all comparators whose reference voltage is lower than the voltage to be converted), followed by a series of logic signals at a second level (for all other comparators). The decoding circuit determines the position of the logic level change in this double series and provides an n-bit word representing this position, or possibly an indication of overflow of the converter. 2. The reference voltages are established using a resistive divider bridge of high precision, formed of 2n resistors in series, of common value R and supplied by the overall reference voltage Vref; an intermediate tap is provided at each junction point of two resistors R and this plug is connected to an input of a respective comparator to bring it a corresponding reference voltage which is a

fraction, multiple de 1/2. de Vréf. fraction, multiple of 1/2. of Vref.

Sur la figure 1, représentant schématiquement un convertisseur à huit bits, les tensions de référence sont désignées par Vl, V2... Vr,... V255, Vréf. Un seul comparateur 10 a été représenté, recevant une tension de In FIG. 1, schematically representing an eight-bit converter, the reference voltages are denoted by V1, V2... Vr,... V255, Vref. A single comparator 10 has been shown, receiving a voltage of

référence Vr.reference Vr.

En technique de circuits intégrés, on travaille avec de faibles tensions et la tension de référence Vréf peut ne pas dépasser 2 volts. Par conséquent le pas élémentaire entre deux tensions de référence consécutives est de 2/256 volts soit environ 8 millivolts. Il est donc impératif que l'on utilise comme comparateurs des amplificateurs différentiels à très faible tension de décalage à l'entrée, faute de quoi la In integrated circuit technology, low voltages are used and the reference voltage Vref may not exceed 2 volts. Therefore the elementary pitch between two consecutive reference voltages is 2/256 volts or about 8 millivolts. It is therefore imperative that comparators be used differential amplifiers very low voltage offset at the input, otherwise the

comparaison n'aurait pas de signification. comparison would have no meaning.

C'est pourquoi on utilise des comparateurs associés à une capacité qui prend en mémoire la tension de décalage et la restitue en I'additionnant à la différence des tensions à comparer de telle sorte que le basculement du comparateur ne résulte que du signe de cette différence quelle que soit la This is why comparators associated with a capacitance are used which memorizes the offset voltage and restores it by addition, unlike the voltages to be compared, so that the switching of the comparator results only from the sign of this difference. whatever

valeur de la tension de décalage.value of the offset voltage.

Le comparateur unique 10 représenté à la figure 1 est The single comparator 10 shown in FIG.

un comparateur de ce type, à élimination de tension de décalage. a comparator of this type, with offset voltage elimination.

Il comprend un amplificateur-inverseur 12, une capacité d'entrée C dont une borne est reliée à l'entrée de l'amplificateur et des moyens de commutation (interrupteurs IE, IE', IC pouvant être des transistors à effet de champ à grille isolée) commandés par It comprises an inverting amplifier 12, an input capacitor C having a terminal connected to the input of the amplifier, and switching means (switches IE, IE ', IC which may be gate-effect field-effect transistors). isolated) ordered by

un circuit logique de commande non représenté. a control logic circuit not shown.

L'interrupteur TIE permrt ide relier à l'autre borne de la capacité C la tension de référence Vr correspondant à ce comparateur; L'interrupteur TE' permet de relier à cette autre borne de la capacité C la tension analogique Vln à convertir; L'interrupteur IC permet de boucler en courtcircuit The TIE switch allows to connect to the other terminal of the capacitor C the reference voltage Vr corresponding to this comparator; The switch TE 'makes it possible to connect to this other terminal of the capacitor C the analog voltage Vln to be converted; The IC switch makes it possible to loop in short circuit

la sortie de l'amplificateur 12 sur son entrée. the output of the amplifier 12 on its input.

Le circuit logique de commande de commutation. The switching control logic circuit.

fonctionne périodiquement selon essentiellement deux phases. operates periodically according to essentially two phases.

Dans une première phase a l'interrupteur IE est In a first phase the switch IE is

fermé; en dehors, Il reste ouvert.closed; outside, He stays open.

Dans une deuxième phase c, l'interrupteur IE' est fermé; en dehors, il reste ouvert. En pratique, les phases a et In a second phase c, the switch IE 'is closed; outside, it remains open. In practice, phases a and

c sont complémentaires.c are complementary.

A l'intérieur de l'une de ces phases, en pratique durant une phase b qui coincide essentiellement avec la- première phase a mais qui doit impérativement se terminer légèrement avant elle, l'interrupteur IC est fermé. La phase b pourrait Within one of these phases, in practice during a phase b which coincides essentially with the first phase a but which must imperatively end slightly before it, the switch IC is closed. Phase b could

aussi à la rigueur coincider avec la phase c et non la phase a_. also coincidentally coincide with phase c and not phase a_.

En pratique la phase b coincide avec la phase a. La phase a est appliquée sur tous les comparateurs en même temps de sorte que la capacité C de chacun prenne une charge C In practice, phase b coincides with phase a. Phase a is applied to all the comparators at the same time so that the capacitance C of each takes a charge C

(Vr-Vs), Vs étant la tension de décalage de l'inverseur -12. (Vr-Vs), where Vs is the offset voltage of the -12 inverter.

Cette phase permet donc de prendre en compte la tension de décalage de chaque inverseur 12. Cette phase est classiquement appelée phase d'autozéro Il faut bien évidement que cette phase soit appliquée à tous les comparateurs avant que la tension à convertir Vin ne This phase therefore makes it possible to take into account the offset voltage of each inverter 12. This phase is conventionally called the autozero phase. It is of course necessary that this phase be applied to all the comparators before the voltage to be converted.

soit appliquée cette dernière étant appliquée durant la phase c. the latter is applied during phase c.

3 Ainsi chaque comparateur est prêt à recevoir la tension Vin et bascule ou non, sans altération dues aux conditions initiales dans lesquelles i] se trouve, lorsque cette tension Vin est appliquée. Des problèmes nouveaux se posent maintenant à l'homme de métier qui cherche à réaliser des convertisseurs rapides cie plus grande résolution que la résolution obtenur par les convertisseurs existants. En effet, l'homme de métier rencontre des difficultés de réalisation dès qu'il cherche à obtenir des convertisseurs de plus de huit bits notamment en technologie MOS. La démarche usueUe consiste, tout d'abord, pour augmenter la rapidité des convertisseurs, à augmenter la taille des transistors qui réalisent la fonction d'inverseur. Or cette augmentation de taille provoque une augmentation de consommation du courant qui n'est pas génante en soi mals qui le devient lorsque à cela se rajoute une augmentation de la consommation, due à une augmentation du nombre de comparateurs. En effet, pendant la phase b (qui en pratique correspond à la phase a) l'interrupteur C est fermé pour tous les comparateurs. Ces comparateurs sont ainsi rebouclés en gain unité ce qui correspond à leur point de consommation maximale, la consommation étant d'autant plus élevé que les comparateurs sont plus rapides et plus sensibles. Par ailleurs, pendant la phase b, on branche les 2n comparateurs et les 2n capacités sur le pont de résistances. Tout d'abord cela introduit des perturbations dynamiques sur le pont, et le pont ne retrouve son état initial qu'après un temps relativement long, qui est 3 Thus, each comparator is ready to receive the voltage Vin and toggle or not, without alteration due to the initial conditions in which i] is, when this voltage Vin is applied. New problems now arise for those skilled in the art who seek to realize faster converters with greater resolution than the resolution achieved by existing converters. Indeed, the skilled person encounters difficulties in achieving as soon as he seeks to obtain converters of more than eight bits including MOS technology. The usual approach is, firstly, to increase the speed of the converters, to increase the size of the transistors that perform the function of inverter. However, this increase in size causes an increase in current consumption which is not annoying in itself, which becomes so when there is an increase in consumption, due to an increase in the number of comparators. Indeed, during phase b (which in practice corresponds to phase a) switch C is closed for all comparators. These comparators are thus looped back in unity gain which corresponds to their point of maximum consumption, the consumption being all the higher as the comparators are faster and more sensitive. Furthermore, during phase b, the 2n comparators and the 2n capacitors are connected to the resistor bridge. First, it introduces dynamic disturbances on the bridge, and the bridge only returns to its initial state after a relatively long time, which is

d'autant plus long que le nombre de comparateurs est plus grand. the longer the number of comparators is greater.

Par conséquent, en pratique, l'homme de métier ne peut pas réaliser des convertisseurs analogiques-numériques Therefore, in practice, those skilled in the art can not make analog-to-digital converters

rapides, parallèlles de plus de huit bits en technologie MOS. fast, parallels of more than eight bits in MOS technology.

L'invention permet de remédier à ces problèmes d'une manière inattendue, en n'opérant plus, comme cela se fait usuellement, en une phase a unique et synchrone pour tous les comparateurs mais en des phases a1, a2... ap (p = 2n) appliquées de façon séquentielle à un ou plusieurs comparateurs à la fois sans que cela ne provoque une altération du résultat de conversion. Ainsi, les comparateurs donnent continuellement la position du signal d'entrée Vin, et l'on vient prendre des informations logiqu.es aull rythme d'une horloge indépendante des phases al, a2..ap, chaque comparateur ayant une phase The invention makes it possible to remedy these problems in an unexpected manner by no longer operating, as is customary, in a single and synchronous phase for all the comparators but in phases a1, a2 ... ap ( p = 2n) applied sequentially to one or more comparators at a time without causing alteration of the conversion result. Thus, the comparators continuously give the position of the input signal Vin, and logic information is obtained at the rate of a clock independent of the phases a1, a2..ap, each comparator having a phase

d'auto-zéro qui lui est propre.self-zero of its own.

Un objet de la présente invention consiste donc à réaliser un eonvertisseur analogique-numérique destiné à transformer une tension analogique en une tension numérique de n bits, comportant: - un générateur de tension de référence - 2n comparateurs aptes à comparer la tension analogique à une tension de référence chaque comparateur comprenant un amplificateur inverseur, une capacité ayant une première borne reliée à l'entrée de l'amplificateur; - des moyens de commutation et un circuit logique de commande de ces moyens fonctionnant périodiquement selon le cycle suivant: - pendant une première phase (a) de chaque période l'amplificateur est bouclé en court-circuit tandis que la tension de référence est appliquée à l'autre borne de la capacité - pendant une deuxième phase (c), l'amplificateur n'est plus bouclé en court-circuit, et la tension analogique est appliquée à l'autre borne de la capacité; le convertisseur étant principalement caractérisé en ce que - à un instant donné un ou plusieurs comparateurs se trouve dans la première phase (a) alors que tous les autres se trouvent dans la deuxième phase (c); de manière à ce que successivement chaque comparateur passe par cette première phase alors que les autres se trouvent dans la deuxième phase (c); le convertisseur étant également caractérisé en ce que le circuit logique de commande comporte des moyens de génération 3u de signaux d'horloge pour séquencer le passage de chaque comparateur dans la première phase (a) puis dans la deuxième phase (c) par activation des moyens de commutation et en ce qu'il comporte des moyens de décodage des signaux délivrés par An object of the present invention is therefore to provide an analog-to-digital converter for converting an analog voltage into a digital voltage of n bits, comprising: - a reference voltage generator - 2n comparators able to compare the analog voltage with a voltage reference means each comparator comprising an inverting amplifier, a capacitance having a first terminal connected to the input of the amplifier; switching means and a logic control circuit of these means operating periodically according to the following cycle: during a first phase of each period the amplifier is short-circuited while the reference voltage is applied to the other terminal of the capacitance - during a second phase (c), the amplifier is no longer short-circuited, and the analog voltage is applied to the other terminal of the capacitor; the converter being mainly characterized in that - at a given moment one or more comparators is in the first phase (a) while all the others are in the second phase (c); so that successively each comparator passes through this first phase while the others are in the second phase (c); the converter being also characterized in that the control logic circuit comprises means 3u generating clock signals for sequencing the passage of each comparator in the first phase (a) and in the second phase (c) by activation means switching device and in that it comprises means for decoding the signals delivered by

les comparateurs.the comparators.

Uin atiro objet de l'invention consiste A réaliser un convertisseur analogique-numérique dans lequel le générateur de tension de référence est réalisé par un pont de résistances de précision. Un autre objet de l'invention consiste à réaliser un convertisseur analogique numérique dans lequel le générateur de tension est réalisé par un convertisseur numérique-analogique de m bits m étant suipérieur A n, ce convertisseur étant commandé par un compteur numérique qui est piloté par les moyens de génération d'horloge. Un autre objet de l'invention consiste à réaliser un convertisseur analogique-numérique dans lequel les moyens de génération d'horloge sont réalisés par un registre à décalage dont la sortie attaque l'entrée et qui est pilotée par The object of the invention is to provide an analog-to-digital converter in which the reference voltage generator is formed by a bridge of precision resistors. Another object of the invention is to provide an analog digital converter in which the voltage generator is produced by a m-bit digital-analog converter m being greater than A n, this converter being controlled by a digital counter which is controlled by the clock generating means. Another object of the invention consists in producing an analog-digital converter in which the clock generation means are produced by a shift register whose output drives the input and which is controlled by

une horloge externe.an external clock.

L'invention a également pour objet un convertisseur analogique-numérique dans le.quel les moyens de décodage comportent 2n bascules recevant chacune le signal de sortie d'un comparateur et délivrant ce signal au rythme d'une horloge externe, le résultat de sortie de chaque bascule étant forcé à un état donné lorsque cette bascule est reliée à un comparateur qui se trouve dans la phase a de fonctionnement (auto-zéro) The invention also relates to an analog-digital converter in which the decoding means comprise 2n flip-flops each receiving the output signal of a comparator and delivering this signal at the rate of an external clock, the output result of each flip-flop being forced to a given state when this flip-flop is connected to a comparator which is in the operating phase a (auto-zero)

pendant que tous les autres se trouvent dans la phase c. while all others are in phase c.

L'invention a également pour objet un convertisseur analogique-numérique dans lequel les moyens de décodage comportent en outre des portes logiques reliant les sorties des bascules trois à trois pour permettre la détection d'une transition d'état afin de connaître le codage binaire de la The invention also relates to an analog-digital converter in which the decoding means further comprise logic gates connecting the outputs of the latches three to three to enable the detection of a state transition in order to know the bit coding of the

tension d'entrée Vin.Vin input voltage.

D'autres particularités et avantages de l'invention Other features and advantages of the invention

apparaîtront mieux A la lecture de la description détaillée qui will appear better on reading the detailed description which

suit et se réfère aux figures annexées dans lesquelles - la figure 1, déjà décrite représente un convertisseur analogique-numérique selon l'art antérieur - la figure 2, un convertisseur analogique-numérique selon l'invention - la figure 3 les différents signaux d'horloge et en particulier les phases de commutation des commutateurs - la figure 4, un mode de réalisation d'un décodeur 20 selon l'invention - la figure 5, un deuxième mode de réalisation de générateur de tension de référence - la figure 6a et 6b, un exemple de réalisation de générateur follows and refers to the appended figures in which - Figure 1, already described represents an analog-digital converter according to the prior art - Figure 2, an analog-digital converter according to the invention - Figure 3 the various signals of and in particular the switching phases of the switches - Figure 4, an embodiment of a decoder 20 according to the invention - Figure 5, a second embodiment of the reference voltage generator - Figure 6a and 6b , an embodiment of a generator

d'horloge selon l'invention selon deux configurations possibles. clock according to the invention according to two possible configurations.

GSur la figure 2, on a représenté un convertisseur analogique-numérique, dans lequel on retrouve des comparateurs comprenant une capacité C pouvant être reliée par une première borne à une tension de référence Vr par l'intermédiaire d'un premier commutateur IE, ou A la tension analogique Vin par l'intermédiaire d'un deuxième commutateur IE'. La deuxième borne de la capacité C est reliée à l'entrée d'une porte inverseuse 12. La sortie de la porte est rebouclée à l'entrée par l'intermédiaire d'un commutateur IC. La sortie de chaque porte 12 est reliée à une entrée d'un décodeur 20 qui délivre en sortie au rythme d'une horloge externe HO, la tension numérisée FIG. 2 shows an analog-to-digital converter, in which there are comparators comprising a capacitor C that can be connected by a first terminal to a reference voltage Vr via a first switch IE, or A the analog voltage Vin via a second switch IE '. The second terminal of the capacitor C is connected to the input of an inverting gate 12. The output of the gate is looped back to the input via an IC switch. The output of each gate 12 is connected to an input of a decoder 20 which outputs at the rate of an external clock HO, the digitized voltage

correspondant A la tension analogique Vin. corresponding to the analog voltage Vin.

Sur cette figure on a représenté à titre d'exemple p niveaux de référence allant de Vl A Vp, Vref étant la référence globale générale, p étant égal 1024, ce qui correspond à 1024 niveaux, et ce qui permet d'avoir une conversion sur 10 bits (21 = 1024). Chaque niveau est un niveau de référence auquel est comparée la tension analogique Vin. Le premier comparateur comparera donc la tension Vin à la tension de référence Vl qui est égale Vref/1024, la tension V2 = 2 Vref/1024. Ces niveaux de référence sont obtenus par un générateur de tension In this figure, reference levels ranging from V1 to Vp are represented by way of example, Vref being the general global reference, p being equal to 1024, which corresponds to 1024 levels, and which makes it possible to have a conversion on 10 bits (21 = 1024). Each level is a reference level to which the analog voltage Vin is compared. The first comparator will therefore compare the voltage Vin to the reference voltage Vl which is equal to Vref / 1024, the voltage V2 = 2 Vref / 1024. These reference levels are obtained by a voltage generator

à partir de la référence générale Vréf. from the general reference Vref.

Les conversions sont faites au rythme de l'horloge HO qui est une horloge externe donnée par l'utilisateur. Une autre H horloge permet à un générateur 30 de fournir des signaux d'horloge représentés sur la figure 3 correspondant aux phases de fonctionnement respectivement al/cl, a2,c2.. . ap/cp se traduisant par le stockage périodiqtu de Ia tension de décalage de chaque comparateur. Chaque comparateur fonctionne périodiquement suivant le cycle suivant: - pendant une première phase a (soit al pour le premier comparateur 10, ap pour le pième comparateur, de chaque période, l'amplificateur est bouclé en court-circuit tandis que la tension de référence est appliquée à l'autre borne de la capacité; - pendant une deuxième phase c, l'amplificateur n'est plus bouclé en court- circuit, et la tension analogique Vin est appliquée à l'autre borne de la capacité, cet amplificateur suit The conversions are made at the rate of the clock HO which is an external clock given by the user. Another clock allows a generator 30 to provide clock signals shown in FIG. 3 corresponding to the operating phases respectively a1 / cl, a2, c2. ap / cp resulting in periodic storage of the offset voltage of each comparator. Each comparator operates periodically according to the following cycle: during a first phase a (ie, al for the first comparator 10, ap for the pth comparator, of each period, the amplifier is short-circuited while the reference voltage is applied to the other terminal of the capacitor - during a second phase c, the amplifier is no longer short-circuited, and the analog voltage Vin is applied to the other terminal of the capacitor, this amplifier follows

continuellement l'évolution de la tension analogique Vin. continuously changing the analog voltage Vin.

Pendant que le premier co.mparateur se trouve dans la phase al, les autres comparateurs se trouvent dans la phase c, si bien que durant la phase al, l'amplificateur bouclé sur lui-même présente à son entrée une tension qui est égale à sa While the first comparator is in phase a1, the other comparators are in phase c, so that during phase a1, the looped amplifier itself has at its input a voltage which is equal to her

tension de seuil (encore appelée tension de décalage) Vs. threshold voltage (also called offset voltage) Vs.

L'interrupteur IE étant fermé et l'interrupteur IE' ouvert, la capacité C prend une charge C (Vs - V1) alors que pendant ce temps toutes les capacités des autres comparateurs reçoivent sur une borne la tension Vin et sur l'autre borne la tension appliquée à l'entrée de l'amplification cette tension n'étant plus la tension Vs mais une tension Ve. Durant cette With the switch IE closed and the switch IE 'open, the capacitor C takes a charge C (Vs-V1) while during this time all the capacitors of the other comparators receive on one terminal the voltage Vin and on the other terminal the voltage applied to the input of the amplification this voltage is no longer the voltage Vs but a voltage Ve. During this

phase le commutateur est fermé.phase the switch is closed.

A la fin de la phase al la charge stockée reste stockée sur la borne de la capacité qui est reliée à l'entrée de l'amplificateur. En effet l'impédance d'entrée de At the end of the phase, the stored charge remains stored on the terminal of the capacitor which is connected to the input of the amplifier. Indeed the input impedance of

l'amplificateur étant élevée, aucun écoulement ne peut avoir lieu. the amplifier being high, no flow can take place.

La phase cl est alors appliquée A ce premier amplificateur pendant que la phase a2 est appliquée au deuxième amplificateur. L'interrupteur IE étant fermé et l'interrupteur IE' ouvert, la capacité C de ce deuxième comparateur prend une charge C(Vs - V2) alors que pendant ce temps tous les interrupteurs IFE dos autres enmparateurs sont ouverts et les The cl phase is then applied to this first amplifier while the a2 phase is applied to the second amplifier. With the switch IE closed and the switch IE 'open, the capacitor C of this second comparator takes a load C (Vs-V2) while during this time all the IFE switches on the other speakers are open and the

interrupteurs IE' sont fermés.IE 'switches are closed.

Successivement la tension appliquée à une borne de la capacité de chaque comparateur passe d'une tension de reference Vl pour le premier...., V1024 pour le dernier, à la tension Vin. D'après la répartition des charges qui a lieu lorsque l'on passe d'une phase a a une phase c, la somme des charges stockées restant constante, le sens du basculement du comparateur ne dépend que du signe de la différence Vin - V1, Vin-V2 etc, la tension de seuil n'ayant d'après cette configuration connue de Successively the voltage applied to a terminal of the capacity of each comparator goes from a reference voltage Vl for the first .... V1024 for the last one, at the voltage Vin. According to the distribution of the charges which takes place when we go from a phase aa to a phase c, the sum of the stored charges remaining constant, the direction of the switching of the comparator depends only on the sign of the difference Vin - V1, Vin-V2 etc, the threshold voltage having according to this known configuration of

chaque comparateur aucune influence. each comparator has no influence.

Le décodeur 20 délivre la tension décodée à la cadence The decoder 20 delivers the decoded voltage at the rate

de l'horloge HO, indépendante des différentes phases. of the HO clock, independent of the different phases.

Ainsi un seul comparateur se trouve au point de consommation maximale, ce comparateur étant celui qui se trouve dans la phase a. Les autres comparateurs ne consomment que si la tension analogique Vin est proche de la tension de référence associée. La consommation totale se trouve fortement diminuée par rapport à l'art antérieur. Ceci peut permettre notamment d'augmenter le courant pour améliorer la vitesse du convertisseur. Le décodeur 20 est également activé par les signaux de phase al, a2... ap. Lorsque un comparateur r se trouve en phase ar, l'état de la sortie du décodeur correspondant à l'état du rième comparateur est forcé par cette phase a. On forçe l'état de sortie du comparateur qui se trouve durant la a (al, a2... ap) à un état prédéterminé qui est toujours un "1" ou toujours un "0") pour détecter A quel endroit se produit la transition c'est-à-dire le passage d'une série d'états logiques 3G identiques à une autre série d'états identiques mais complémentaires et connaître les n bits de codage de la tension analogique. En forçant l'état de la sortie du comparateur qui se trouve durant la phase a alors qu'a lieu une conversion, et en associant des portes logiques ET à trois entrée à la sortie des lo bascule. qui figent l'étal de sortie des eomparateurs, on minimise les erreurs de codage que pourrait entraîner l'application successive d'une phase a à chaque comparateur alors qu'une phase de conversion à lieu pour les autres comparateurs. Les portes logiques ET sont réalisées au moyen d'une porte NON-ET 22 à trois entrées suivie d'une porte inverseuse 23. Par exemple la bascule associée au nième comparateur délivre le signal Bn appliqué à une entrée de la porte 22 associée, qui reçoit sur une autre entrée le signal Bn-1 et sur une autre entrée le signal Bn + 1 (obtenu par la porte 24). Un démultiplexeur 25 à 2n entrées et n sorties délivre les signaux A1-An correspondant aux n bits de codage Thus a single comparator is at the point of maximum consumption, this comparator being that which is in phase a. The other comparators consume only if the analog voltage Vin is close to the associated reference voltage. The total consumption is greatly reduced compared with the prior art. This may allow in particular to increase the current to improve the speed of the converter. The decoder 20 is also activated by the phase signals al, a2 ... ap. When a comparator r is in phase ar, the state of the output of the decoder corresponding to the state of the rth comparator is forced by this phase a. The output state of the comparator which is during the a (al, a2 ... ap) is forced to a predetermined state which is always a "1" or always a "0") to detect where the transition that is to say the passage of a series of logic states 3G identical to another series of identical but complementary states and know the n bits encoding the analog voltage. By forcing the state of the output of the comparator which is during phase a then takes place a conversion, and associating AND logic gates with three input at the output lo lo toggle. which freeze the output of the eomparateurs, one minimizes the coding errors that could lead to the successive application of a phase a to each comparator while a conversion phase takes place for the other comparators. The AND logic gates are produced by means of a NAND gate 22 with three inputs followed by an inverting gate 23. For example, the flip-flop associated with the nth comparator delivers the signal Bn applied to an input of the associated gate 22, which receives on another input the signal Bn-1 and on another input the signal Bn + 1 (obtained by the gate 24). A demultiplexer 25 with 2n inputs and n outputs delivers the A1-An signals corresponding to the n coding bits

de la tension Vin.of the tension Vin.

Le détail de réalisation d'un tel décodeur est donné The detail of realization of such a decoder is given

sur la figure 4.in Figure 4.

Dans le cas ou l'état que l'on force est un "1" logique, le décodeur doit détecter une transition lorsque les états 011 apparaissent dans cet ordre. Dans le cas ou l'état que l'on force est un "O" logique, le décodeur doit détecter une In the case where the state being forced is a logical "1", the decoder must detect a transition when the states 011 appear in this order. In the case where the state that is forced is a logical "O", the decoder must detect a

transition lorsque les états 001 apparaissent dans cet ordre. transition when states 001 appear in this order.

Dans le cas ou l'on a forcé a '"1", l'état d'un comparateur pour lequel la tension de référence est différente de la tension analogique Vin, la sortie de la bascule qui est reliée à ce comparateur délivre un "1" alors que les bascules reliées aux autres comparateurs qui ont également une tension de référence différente de la tension analogique Vin délivrent toutes un "0" (ou tous un "1") le décodeur ne génère pas de code faux car on ne peut pas avoir la transition 011 au niveau de ce comparateur. Je forçage à "1" de la bascule et le décodage au moyen des portes ET à au moins trois entrées empêchent l'introduction d'une erreur de codage. Bien entendu si l'état que l'on impose à la bascule est "0", la transition que l'on détecte est alors In succession des états 001, le forçage a "0" empêche pour les mêmes raisons l'introduction d'un erreur de codage. ll Dans le cas ou]' on a forcé à "1" I'état d'un comparateur pour lequel la tension de référence est proche de la tension analogique Vin, la sortie de la bascule qui est reliée à ce comparateur délivre un "1" pendant que la bascule du comparateur qui a une tension de référence égale à la tension analogique Vin délivre également un "1" et pendant que les comparateurs qui ont une tension de référence supérieure à cette tension analogique Vin délivrent un "0" (ou un "1"), et pendant que tous les comparateurs qui ont lune tension de référence inférieure à cette tension Vin délivrent un "1" (ou un "0"). Le décodeur détecte une transition par la présence des états successifs 011 alors que le premier état "1" rencontré ne correspond pas obligatoirement à un "!", cet état ayant été forcé. Il se peut donc uniquement dans ce cas (cas qui se produit lorsque le comparateur qui se trouve dans une phase a, a une tension de référence proche de la tension analogique Vin) qu'il y ait une erreur de codage. Si cette erreur se produit, elle ne porte que sur le bit de poids faible Vref/2n et uniquement lorsque le signal se trouve au niveau de la tension de référence du comparateur dans la phase a. Cette erreur devient négligeable dès lors que la résolution est grande par exemple lorsque n est supérieur ou égal à 6 comme c'est le cas In the case where the state of a comparator for which the reference voltage is different from the analog voltage Vin is forced to "1", the output of the flip-flop which is connected to this comparator delivers a " 1 "whereas the flip-flops connected to the other comparators which also have a reference voltage different from the analog voltage Vin all deliver a" 0 "(or all a" 1 ") the decoder does not generate false code because we can not have the transition 011 at this comparator. Forcing to "1" of the flip-flop and decoding using the AND gates at least three inputs prevent the introduction of a coding error. Of course if the state that is imposed on the latch is "0", the transition that is detected is then In succession of the states 001, the forcing a "0" prevents for the same reasons the introduction of a coding error. In the case where the state of a comparator for which the reference voltage is close to the analog voltage Vin has been forced to "1", the output of the flip-flop which is connected to this comparator delivers a "1". "While the comparator rocker which has a reference voltage equal to the analog voltage Vin also delivers a" 1 "and while the comparators which have a reference voltage greater than this analog voltage Vin deliver a" 0 "(or a "1"), and while all the comparators which have a reference voltage lower than this voltage Vin deliver a "1" (or a "0"). The decoder detects a transition by the presence of the successive states 011 while the first state "1" met does not necessarily correspond to a "!", This state having been forced. It can therefore be only in this case (which happens when the comparator which is in a phase a, has a reference voltage close to the analog voltage Vin) that there is a coding error. If this error occurs, it relates only to the low-order bit Vref / 2n and only when the signal is at the comparator reference voltage in phase a. This error becomes negligible since the resolution is large for example when n is greater than or equal to 6 as is the case

avec le convertisseur.with the converter.

Comme cela est représenté sur la figure 1, les tensions de références peuvent être obtenues au moyen d'un pont de résistances de précision, comme un seul comparateur a la fois est connecté au pont, les problèmes de perturbation As shown in FIG. 1, the reference voltages can be obtained by means of a bridge of precision resistors, as only one comparator at a time is connected to the bridge, the perturbation problems

dynamique sont éliminés.dynamic are eliminated.

On peut également obtenir des niveaux de tension de référence d'une très grande précision au moyen d'un circuit comportant un convertisseur numérique-analogique tel que représenté sur la figure 5. Le convertisseur utilisé a préférentiellement une résolution supérieure à la résolution du convertisseur analogique numérique réalisé soit n bits (m>n, m= 12 bits par exemple). Le convertisseur est piloté par un 12. compteur numérique do n bis. Les -(m-n) bits de poids faibles du convertisseur numériqueanalogique sont inutilisés et sont pour cela par exemple mis à zéro. Le convertisseur et le compteur sont pilotés par l'horloge H. Le compteur est déclenché par l'horloge H. chaque incrémentation du compteur correspond en sortie du convertisseur numérique-analogique à un niveau de tension de référence pour le comparateur se trouvant dans la phase a. Lorsque le compteur a atteint 2n (1024), tous les niveaux de référence ont été délivrés le cycle de génération des Highly accurate reference voltage levels can also be obtained by means of a circuit comprising a digital-to-analog converter as shown in FIG. 5. The converter used preferably has a resolution greater than the resolution of the analog converter. numerical realized is n bits (m> n, m = 12 bits for example). The converter is controlled by a 12. digital counter do n bis. The - (m-n) least significant bits of the numerical converter are unused and are for example set to zero. The converter and the counter are controlled by the clock H. The counter is triggered by the clock H. Each incrementation of the counter corresponds to the output of the digital-analog converter at a reference voltage level for the comparator located in the phase. at. When the counter reached 2n (1024), all reference levels were delivered the generation cycle of

niveaux de référence recommence.reference levels start again.

Sur la figure 6a, on a représenté un premier mode de FIG. 6a shows a first mode of

réalisation de générateur d'horloge selon l'invention. realization of clock generator according to the invention.

Le générateur 30 est constitué par un registre à décalage 31 dans lequel un état logique "1" par exemple circule, tous les autres états étant des zéro. Le registre 31 est piloté par l'horloge H. Chaque étage de sortie du registre correspond à un signal d'activation des commutateurs IE et IC d'un comparateur donné. La sortie du dernier étage du registre est rebouclée sur l'entrée. On peut également utiliser un diviseur par 2n à l'entrée du registre 31, au lieu de connecter la sortie du registre sur son entrée. A chaque passage de l'état logique "1" dans un étage, l'étage contenant cet état délivre un signal qui correspond à la première phase a de fonctionnement de r chaque comparateur. On obtient donc à la sortie du premier étage, par exemple, la phase al, puis successivement à la sortie du dernier étage, la phase ap P Dans le cas ou plusieurs comparateurs se trouvent dans la première phase de fonctionnement, le générateur doit générer plusieurs signaux synchrones (le même nombre que de comparateurs se trouvant dans la première phase) correspondant à une première phase de fonctionnement ar, a. ai pour ces comparateurs. Pour cela comme le montre la figure 6b, le The generator 30 is constituted by a shift register 31 in which a logic state "1" for example circulates, all the other states being zero. The register 31 is driven by the clock H. Each output stage of the register corresponds to an activation signal of the switches IE and IC of a given comparator. The output of the last stage of the register is looped back on the input. It is also possible to use a divider by 2n at the input of the register 31, instead of connecting the output of the register to its input. At each passage of the logic state "1" in a stage, the stage containing this state delivers a signal corresponding to the first phase of operation of r each comparator. Thus, at the output of the first stage, for example, the phase al, then successively at the output of the last stage, the phase ap P. In the case where several comparators are in the first phase of operation, the generator must generate several synchronous signals (the same number as comparators in the first phase) corresponding to a first phase of operation ar, a. have for these comparators. For this, as shown in Figure 6b, the

registre 31 comporte plusieurs états logique "1" qui circulent. register 31 comprises several logic states "1" which circulate.

Chaque étage de sortie du registre correspond également à un signal d'activation des commutateurs. A chaque passage d'un état logique "1", le signal de sortie correspond h une phase a de Each output stage of the register also corresponds to an activation signal of the switches. At each passing of a logic state "1", the output signal corresponds to a phase a of

fonctionnement pour les comparateurs. operation for comparators.

l'invention permet donc de diminuer la consommation puisque un seul ou seulement quelques amplificateurs du convertisseur se trouvent bouclés en gain unité. Elle permet également, lorsque le générateur de tensions de référence est réalisé par un pont de résistances, de supprimer pratiquement toutes les perturbations sur le pont. Elle permet par conséquent 0 de réaliser des convertisseurs de résolution supérieure à 8 bits ce qui n'était pas possible avec la technique antérieure. Elle permet aussi d'utiliser un convertisseur numérique-analogique à la place d'un pont de résistances pour avoir une plus grande the invention therefore reduces the consumption since only one or only a few amplifiers of the converter are looped in unit gain. It also makes it possible, when the reference voltage generator is made by a resistance bridge, to virtually eliminate all the disturbances on the bridge. It therefore makes it possible to make converters with resolution greater than 8 bits, which was not possible with the prior art. It also allows to use a digital-to-analog converter instead of a bridge of resistors to have a bigger

précision sur les tensions de référence. accuracy on reference voltages.

D'autre part, au lieu de n'avoir qu'un seul comparateur à la fois en phase a, on peut mettre jusqu'à une dizaine de comparateurs en état de fonctionnement correspondant à la phase a tout en restant dans l'esprit de l'invention. Bien entendu ce nombre doit être faible par rapport à 1024 si le On the other hand, instead of having only one comparator at a time in phase a, one can put up to ten comparators in working condition corresponding to phase a while remaining in the spirit of the invention. Of course this number should be small compared to 1024 if the

convertisseur comporte 1024 comparateurs. converter has 1024 comparators.

L'invention s'applique notamment à des circuits utilisant des transistors à effet de champ et à grille isolée The invention applies in particular to circuits using field effect transistors and insulated gate

(MOS, MESFET).(MOS, MESFET).

]4] 4

Claims

An analog-to-digital converter for transforming an analog voltage (Vin) into an n-bit digital voltage comprising: -p = 2ncomparators (10) able to compare the analog voltage (Vin) with an analog reference voltage (V1, V2) , ... Vr, Vp) obtained by a voltage generator (40), each comparator (10) comprising an inverting amplifier (12), a capacitance (C) having a first terminal connected to the input of the amplifier; switching means (IE, TE, IC) and a logic control circuit of these means operating periodically according to the following cycle: during a first phase (a) of each period, the amplifier is looped in short circuit; the reference voltage (Vr) is applied to the other terminal of the capacitance; during a second phase (c), the amplifier (12) is no longer short-circuited and the analog voltage (Vin) is applied to the other terminal of the capacitor; the converter being characterized in that: - at a given time one or more comparators (10) is in the first phase (a) while all the others are in the second phase; so that successively each comparator passes through this first phase (a) while all the others are in the second phase (c); in that the control logic circuit comprises means (30) for generating clock signals (a1, a2, ap, b1, b2, b2, bp) for sequencing the passage of each comparator in the first phase (a) then in the second phase (b) by activation of the switching means (IE, IE, IC); and in that it comprises means for decoding (20) the signals

delivered by the comparators.

An analog-to-digital converter according to claim 1, characterized in that the reference voltage generator (40) consists of a precision resistance bridge (R).

An analog-to-digital converter according to claim 1, characterized in that the reference voltage generator (40) is constituted by an analog-digital converter (45) of m bits, m being greater than n,

driven by a digital counter (46) of n bits.

4. Analog to digital converter according to one

any of claims 1 to 3, characterized in that the

means for generating clock signals (30) are constituted by a shift register (31) inside which a logic state corresponding to a first operating phase (ar) circulates for the comparator connected to the output of the stage which contains this state, each output of the register being connected to a comparator, the output of the last stage of this

register being looped back to the input of the register (31).

5. Analog to digital converter according to one

any of claims 1 to 3, characterized in that the

means for generating clock signals (30) are constituted by a shift register (31) within which several logic states corresponding to a first operating phase (at, at, a]) circulate for the comparators connected to the outputs of the stages which contain these states, each output of the register being connected to a comparator, .the output of the last stage of this register being restarted star the entry of the register

(31).

6 .. Analog to digital converter according to one

any of claims I to 5, characterized in that the

decoder (20) comprises 2n flip-flops (21) each flip-flop receiving the output signal (sr) of a comparator (10) and a clock signal corresponding to a first phase (ar) or a second phase (cr) of operation of the comparator (10); the output of each flip-flop being connected to at least one input of a logic gate (22) having three inputs; and characterized in that the passage of the clock signal A at a first phase forces the output signal of the flip-flop which receives this signal

clock Has a predetermined logic state.