FR2621768A1 - Matrice de commutation multidebits a large bande, pour reseau de connexion - Google Patents
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Abstract
La matrice comporte n circuits de maille CM1 à CMn reliés chacun à une maille entrante E1 à En, une matrice spatiale MS de type n x m reliée par des lignes entrantes I1 à In aux circuits de maille, et à m mailles sortantes Z1 à Zm, et un circuit logique de commande CLC relié à chaque circuit de maille, et à un registre d'adresses d'entrée, un registre d'adresses de sortie et une entrée de validation de la matrice spatiale. Chaque circuit de maille comprend une sous-maille spatiale 8 pour les trafics à hauts débits et une sous-maille temporelle mt pour les trafics de trames temporelles asynchrones, de canaux à tous débits.
Description
Matrice de commutation multidébits a large bande pour réseau de connexion.
L'invention concerne la commutation des communications relatives a différents services, comme cela est le cas dans un réseau numérique avec intégration des services (RNIS). Les différents services sont la téléphonie, la transmission de données à débit fixe ou variable, le facsimilé, etc, et les débits de ces différents services sont très différents, certains services ayant des débits bas et d'autres des débits moyens, les débits s'échelonnant pratiquement entre 10 et 50 Mb/s. La transmission de nouveaux services tels que par exemple la visiophonie ou la distribution par câbles de la télévision, etc, impliquent des débits plus élevés, de l'ordre de 140 Mb/s par exemple.
Il existe des réseaux de connexion pour la commutation des débits faibles et moyens ; il existe également des réseaux de connexion pour la commutation des hauts débits de tordre de 96 à 140 Mb/s ces réseaux de connexions sont donc spécialisés, en ce sens qu'ils couvrent une certaine gamme des débits nécessaires aux différents services. La principale difficulté rencontrée dans la réalisation d'un réseau de connexion multidébits est due au fait que les signaux numériques a haut débit sont peu, ou pas multiplexés et que les signaux numériques à bas ou moyen débit sont multiplexés, leur commutation requérant : synchronisation, décodage, traduction et stockage par files d'attente.
L'invention a pour but la commutation des signaux numériques par un même réseau de connexion, intégrant la technique de commutation temporelle asynchrone et la technique de commutation spatiale, de service support quel que soit leur débit, à l'aide d'un seul type de matrice.
L'invention a pour objet une matrice de commutation multidébits, à large bande, caractérisé par le fait qu'elle comporte n circuits de mailles reliés chacun en entrée à une maille entrante, une matrice spatiale de type n x m reliée en entrée par des lignes entrantes en sortie des circuits de maille et en sortie à m mailles sortantes, et un circuit logique de commande relié à chaque circuit de maille, à un registre d'adresses d'entrée, à un registre d'adresses de sortie et à une entrée de validation de la matrice spatiale, et a une commande générale par un bus.
La matrice de commutation multidébits de l'invention est utilisée pour réaliser des réseaux de connexion å étages et est constituée par une matrice spatiale de type nxm, de n circuits de maille et d'un circuit logique de commande relié à une commande générale du réseau de connexion. Chaque circuit de maille est relié en entrée à une maille entrante qui achemine des informations et en sortie à une entrée de la matrice spatiale ayant m sorties reliées à m mailles sortantes.
Chaque circuit de maille peut acheminer les informations de la maille entrante vers la matrice spatiale soit en mode spatial, par une sous maille spatiale, soit en mode temporel asynchrone par une sous maille temporelle. Le mode spatial est utilisé pour transmettre les informations en mode circuit à débit numérique très rapide, le passage par la sous maille spatiale se faisant en mode transparent.Le mode temporel asynchrone est utilisé pour transmettre des trames temporelles asynchrones ; ces trames sont à en-tête auto-directeur de façon à éliminer certaines contraintes de marquage : blocage des ressources en cas de faute et coût d'un traducteur ; la longueur du champ de données utiles des trames par exemple est limitée à 32 octets afin de simplifier la réalisation matérielle du circuit de maille ; la longeur d'un canal ATD (Asynchronous
Time Division) étant en cours de standardisation au CCITT, la longueur de la trame sera avantageusement égale à celle d'un canal ATD lorsque sa longueur sera normalisée.Le passage des trames temporelles asynchrones par la sous maille temporelle donne lieu au traitement nécessaire - contrôle de la trame (format en tête et parité), - décodage de la porte de sortie de la matrice spatiale, cette porte étant indiquée dans l'étiquette, - réception et stockage des octets d'information, - demande d'accès à une maille sortante.
Time Division) étant en cours de standardisation au CCITT, la longueur de la trame sera avantageusement égale à celle d'un canal ATD lorsque sa longueur sera normalisée.Le passage des trames temporelles asynchrones par la sous maille temporelle donne lieu au traitement nécessaire - contrôle de la trame (format en tête et parité), - décodage de la porte de sortie de la matrice spatiale, cette porte étant indiquée dans l'étiquette, - réception et stockage des octets d'information, - demande d'accès à une maille sortante.
Le circuit logique de commande observe cycliquement sur chaque maille entrante l'arrivée des trames, enregistre leur demande et effectue les marquages nécessaires à la commutation instantanée des trames dans la matrice spatiale.
Dans chaque circuit de maille l'aiguillage du trafic vers une sous maille spatiale ou une sous maille temporelle se fait sous le contrôle de la commande générale du réseau de connexion qui, par l'intermédiaire du circuit logique de commande, positionne dans chaque circuit de maille une bascule pour orienter vers la sous maille adéquate les trains numériques acheminés par la maille entrante. Le changement d'état de cette bascule pourra se faire - dans le sens mode spatial mode temporel à la fin d'une connexion un mode spatial, - dans le sens mode temporel mode spatial à la suite de la libération de la sous maille temporelle par le trafic temporel asynchrone qui peut être ré-aiguillé en temps réel à tout moment, si d'autres chemins sont disponibles.
En mode temporel asynchrone, dès qu'un paquet est reçu correctement, et mémorisé dans le circuit de maille, celui émet un signal d'asservissement arrière ; dans le réseau de connexion ce signal d'asservissement arrière est destiné à la matrice de commutation de l'étage précédent dont une maille sortante est reliée audit circuit de maille ; ce signal d'asservissement arrière indique que-la mémoire du circuit de maille est pleine, ce qui s'exprime couramment par : file d'attente pleine. Bien entendu, dans le réseau de connexion les signaux d'asservissement arrière des circuits de maille du premier étage ne sont pas utilisés, et les matrices de commutation du dernier étage ne reçoivent pas de signaux d'asservissement arrière.
Ce signal d'asservissement arrière est destiné à régler la contention temporelle qui doit intervenir lorsque deux, ou plusieurs paquets demandent à sortir par la même maille sortante ; la mémoire du circuit de maille aval relié à ladite maille sortante en accepte un immédiatement et autorise les autres paquets successivement en désactivant successivement son signal d'asservissement arrière.
L'invention sera bien comprise par la description qui va suivre d'un exemple de réalisation illustré par les figures annexées dans lesquelles
- La figure 1 représente une matrice de commutation de l'invention.
- La figure 1 représente une matrice de commutation de l'invention.
- La figure 2 est un schéma représentant un réseau de connexion constitué de matrices selon la figure 1.
La matrice de commutation de l'invention, figure 1, comprend une matrice spatiale MS, du type nxm reliée en entrée à n circuits de maille CM, identiques dont un seul, CMi est représenté, et en sortie à m mailles sortantes Z1 à Zm, et un circuit logique de commande CLC.
La matrice spatiale MS est capable d'écouler un débit instantané de l'ordre de 300 Mb/s entre tout couple entrée-sortie de celleci ; cette matrice spatiale, de type connu, est par exemple le circuit F100 176, de la société FAIRCHILD Camera and Instrument
Corporation, en technologie ECL 100 K avec n = m = 16. La matrice spatiale est reliée par des lignes entrantes I7 à In aux circuits de maille CM.
Corporation, en technologie ECL 100 K avec n = m = 16. La matrice spatiale est reliée par des lignes entrantes I7 à In aux circuits de maille CM.
Les circuits de maille CM sont reliés en entrée à une maille entrante E, a une ligne d'asservissement arrière LAS et au circuit logique de commande.
Le circuit de maille CMi est relié à la maille entrante Ei, à la ligne d'asservissement arrière LASi, et au circuit logique de commande CLC par les lignes 4, 5, 6, 7 acheminant des signaux ti, w, vi et ei, respectivement ; le circuit de maille CMi est également relié par une ligne d'adresse LAi à un bus d'adresses 10 commun aux circuits de maille CM de la matrice de commutation qui sont reliées à ce bus d'adresses par les lignes d'adresses LA7 à LAn.
Dans le circuit de maille CMi, deux portes ET 1, 2 ont une entrée reliée à la maille entrante Ei ; une bascule Ti est reliée en sortie d'une part directement à une autre entrée de la porte ET 2 et d'autre part par un inverseur 3 à une autre entrée de la poste
ET 1 dont la sortie est reliée par une liaison 8 a une entrée d'une porte OU exclusif 9 ; la bascule Ti est reliée en entrée, par la liaison 4, au circuit logique de commande CLC dont elle reçoit un signal d'aiguillage de trafic ti. La liaison 8 constitue la sous maille spatiale du circuit de maille CMi, cette sous maille mettant directement en relation la maille entrante Ei et la matrice spatiale MS.
ET 1 dont la sortie est reliée par une liaison 8 a une entrée d'une porte OU exclusif 9 ; la bascule Ti est reliée en entrée, par la liaison 4, au circuit logique de commande CLC dont elle reçoit un signal d'aiguillage de trafic ti. La liaison 8 constitue la sous maille spatiale du circuit de maille CMi, cette sous maille mettant directement en relation la maille entrante Ei et la matrice spatiale MS.
La porte ET 2 est reliée en sortie à un circuit de contrôle
L qui effectue des contrôles de format et de parité sur les trames d'informations ; le circuit de contrôle est relié en sortie à une mémoire D à laquelle il transmet une trame d'informations, à un premier registre C auquel il délivre le nombre d'octets de la trame d'informations, et à un deuxième registre S auquel il délivre l'adresse de la maille sortante demandée, cette maille sortante étant l'une des mailles sortantes Zî à Zm de la matrice spatiale MS.
L qui effectue des contrôles de format et de parité sur les trames d'informations ; le circuit de contrôle est relié en sortie à une mémoire D à laquelle il transmet une trame d'informations, à un premier registre C auquel il délivre le nombre d'octets de la trame d'informations, et à un deuxième registre S auquel il délivre l'adresse de la maille sortante demandée, cette maille sortante étant l'une des mailles sortantes Zî à Zm de la matrice spatiale MS.
Le circuit de contrôle L est également relié en sortie, par la liaison 6, à un circuit de commande d'écriture et de lecture X, à une entrée d'une porte ET 11, et au circuit logique de commande
CLC ; le circuit de contrôle L délivre, sur la liaison 6, un signal de réception vi qui prend la valeur 1 dès qu'une trame d'informations est reçue entièrement et correctement. La porte ET 11 a également une autre entrée reliée en sortie du deuxième registre S et une autre entrée reliée par la liaison 7 au circuit logique de commande CLC duquel elle reçoit un signal d'adressage cyclique ei ; la sortie de la porte ET 11 est reliée au bus d'adresse 10 par la ligne d'adresse LAi.
CLC ; le circuit de contrôle L délivre, sur la liaison 6, un signal de réception vi qui prend la valeur 1 dès qu'une trame d'informations est reçue entièrement et correctement. La porte ET 11 a également une autre entrée reliée en sortie du deuxième registre S et une autre entrée reliée par la liaison 7 au circuit logique de commande CLC duquel elle reçoit un signal d'adressage cyclique ei ; la sortie de la porte ET 11 est reliée au bus d'adresse 10 par la ligne d'adresse LAi.
Le circuit de commande d'écriture et de lecture X est relié par la liaison 5 au circuit logique de commande CLC duquel il reçoit un signal d'autorisation w ; il est relié en sortie à la bascule T, au circuit de contrôle L, à la mémoire D, et aux deux registres C et
S auxquels il délivre des signaux de commande d'écriture et de lecture ; il est également relié à la ligne d'asservissement arrière LASi à laquelle il délivre un signal d'asservissement arrière ASi de valeur 0 lorsque la mémoire D est pleine et de valeur 1 lorsque ladite mémoire est vide.
S auxquels il délivre des signaux de commande d'écriture et de lecture ; il est également relié à la ligne d'asservissement arrière LASi à laquelle il délivre un signal d'asservissement arrière ASi de valeur 0 lorsque la mémoire D est pleine et de valeur 1 lorsque ladite mémoire est vide.
Le premier registre C est relié, en sortie, à la mémoire D ; la porte OU exclusif 9 a une entrée reliée en sortie de la mémoire D et une sortie reliée à la matrice spatiale MS par la ligne entrante Ii.
Les circuits L et X, la mémoire D, les registres C et S et la poste ET 11 constituent une sous maille temporelle mt.
Une maille entrante Ei est donc reliée soit par la sous maille spatiale 8, soit par la sous maille temporelle mt à la ligne entrante Ii elle même reliée à une entrée de la matrice spatiale MS.
Les portes ET 1 et 2, l'inverseur 3 et la bascule T constituant un circuit d'aiguillage de la maille entrante Ei vers la sous maille spatiale 8 ou la sous maille temporelle mt.
Le circuit logique de commande CLC à un compteur 20 qui reçoit des signaux d'horloge d'un générateur 21. Le compteur délivre des signaux d'adresse "c" à un décodeur d'adresses 22 et à une entrée d'un multiplexeur 27 ; le décodeur d'adresses 22 délivre des signaux d'adressages cycliques e1,.... ei,... en aux circuits de maille
CM1,.... CMi... CMn. Un circuit de commande CDE qui est par exemple une logique câblée, ou un microprocesseur recevant des ordres de marquage d'une commande générale du réseau de connexion par un bus 23, délivre des signaux d'aiguillage de trafic tel,.... ti,....tn, aux circuits de maille, pour y positionner la bascule T.
CM1,.... CMi... CMn. Un circuit de commande CDE qui est par exemple une logique câblée, ou un microprocesseur recevant des ordres de marquage d'une commande générale du réseau de connexion par un bus 23, délivre des signaux d'aiguillage de trafic tel,.... ti,....tn, aux circuits de maille, pour y positionner la bascule T.
Dans le circuit de maille CMi le positionnement de la bascule T permet de valider l'une des portes ET 1 ou 2, donc d'aiguiller les informations de la maille entrante Ei vers la sous-maille temporelle mtou vers la sous maille spatiale 8. Le circuit de commande
CDE est également relié à un circuit de commande de fonctionnement
LC auquel il délivre un signal de commande "a7 provenant de la commande générale du réseau de connexion lorsque le circuit de maille CMi fonctionne en mode temporel asynchrone.
CDE est également relié à un circuit de commande de fonctionnement
LC auquel il délivre un signal de commande "a7 provenant de la commande générale du réseau de connexion lorsque le circuit de maille CMi fonctionne en mode temporel asynchrone.
Le circuit de commande de fonctionnement LC reçoit un signal d'horloge Ho du générateur 21 ; il reçoit également des circuits de mailles les signaux de réception v1,... vi,... vn, le signal vi étant seul représenté ; il reçoit les signaux d'adressage cyclique e1 à en, du décodeur 22, le signal ei étant seul représenté il reçoit aussi un signal "a" de circuit de maille aval libre, et délivre par la liaison 5 le signal d'autorisation w au circuit de commande d'écriture et de lecture X et à une entrée de validation de la matrice spatiale MS et un signal de commande SM à deux multiplexeurs 26 et 27.Le signal de commande SM est lié aux signaux ei, vi, a et a7 par l'équation logique :
SM = ei (al vi + vi a) et le signal w est lié aux signaux S et Ho par l'équation logique
w = SM Ho
Dans l'équation logique du signal de commande SM le terme
Cal vi) correspond à l'établissement d'un point de croisement pour un trafic en mode spatial, et le terme (vi a) correspond à l'établisse- ment d'un point de croisement pour un trafic en mode temporel asynchrone les multiplexeurs 26 et 27 transmettant à la matrice spatiale des adresses d'entrée et de sortie provenant soit de la commande générale du réseau de connexion via le circuit de commande CDE et un bus 24, soit du bus d'adresses 10 et du compteur 20.
SM = ei (al vi + vi a) et le signal w est lié aux signaux S et Ho par l'équation logique
w = SM Ho
Dans l'équation logique du signal de commande SM le terme
Cal vi) correspond à l'établissement d'un point de croisement pour un trafic en mode spatial, et le terme (vi a) correspond à l'établisse- ment d'un point de croisement pour un trafic en mode temporel asynchrone les multiplexeurs 26 et 27 transmettant à la matrice spatiale des adresses d'entrée et de sortie provenant soit de la commande générale du réseau de connexion via le circuit de commande CDE et un bus 24, soit du bus d'adresses 10 et du compteur 20.
Dans le circuit logique de commande CLC, le multiplexeur 26 et un décodeur 25 sont reliés au bus d'adresses 10 qui achemine des adresses de mailles sortantes Z1 à Zm, fournies par les circuits de maille sur les lignes d'adresses LA1 à LAn.
Le décodeur 25 décode les adresses qu'il reçoit et est relié en sortie par m liaisons p1 à pm à une entrée de m portes ET P1 à Pm dont une autre entrée est reliée à une ligne d'asservissement arrière LAS1,... LASj,... LASm provenant d'un étage de commutation aval du réseau de connexion constitué de matrice de commutation multidébits de la figure 1.
Les m portes P7 à Pm sont reliées en sortie, par une liaison 29 au circuit de commande de fonctionnement LC, ladite liaison 29 acheminant le signal de circuit de maille aval libre "a" qui correspond à un signal d'asservissement arrière des lignes LAS1 à LASm de l'étage de commutation aval, lorsque l'une des portes ET P1 à Pm est validée par un signal délivré par le décodeur 25.
Les multiplexeurs 26 et 27 sont également reliés en entrée au circuit de commande CDE par un bus 24 ; lorsqu'une maille entrante délivre des informations par la sous maille spatiale 8 à la matrice spatiale MS, la commande générale du réseau de connexion délivre au circuit au circuit de commande CDE les informations de commutation nécessaires pour commuter les informations de la maille entrante
Ei vers la maille sortante Zj ; le circuit de commande CDE répercute ces informations de commutation vers les registres d'adresses de la matrice spatiale via les multiplexeurs 26 et 27 dont les sorties sont reliées aux entrées Ao à An et Do à Dm, respectivement, des registre d'adresses de sortie et du registre d'adresses d'entrée de la matrice spatiale MS, ces registres étant internes à la matrice spatiale.
Ei vers la maille sortante Zj ; le circuit de commande CDE répercute ces informations de commutation vers les registres d'adresses de la matrice spatiale via les multiplexeurs 26 et 27 dont les sorties sont reliées aux entrées Ao à An et Do à Dm, respectivement, des registre d'adresses de sortie et du registre d'adresses d'entrée de la matrice spatiale MS, ces registres étant internes à la matrice spatiale.
La figure 2 représente schématiquement à titre d'exemple, un réseau de connexion å N étages, 1E, 2E,.... NE, chaque étage étant constitué de n matrices de commutation M7, M2, Mn de l'invention, chaque matrice étant du type n x n.
Les liaisons entre les matrices de deux étages successifs sont réalisées de manière classique, bien connue de l'homme de l'art.
Dans cette figure chaque liaison Y1, Y2.... Yn comporte une maille sortante Z et une ligne d'asservissement arrière LAS associée à la maille sortante Z. Ainsi, par exemple, une liaison Yj entre la matrice de commutation M7 du premier étage 1E et la matrice de commutation Mj du deuxième étage 2E comporte une maille sortante
Zj reliée au circuit de maille CMj de la matrice de commutation Mj et une ligne d'asservissement arrière LAS; reliant ledit circuit de maille CMj à la matrice de commutation M1 du premier étage 1E.
Zj reliée au circuit de maille CMj de la matrice de commutation Mj et une ligne d'asservissement arrière LAS; reliant ledit circuit de maille CMj à la matrice de commutation M1 du premier étage 1E.
Les lignes d'asservissement arrière des matrices du premier étage ne sont pas utilisées, puisqu'il n'y a pas d'étage précédent.
Dans les matrices de commutation du dernier étage NE, les portes Pî à Pn des circuits logiques de commande CLC ont leurs entrées reliées, par les lignes LAS1 à LASn à un potentiel positif, puisqu'il nty a pas d'étage suivant ; ainsi lorsqu'une porte Pj est validée par le signal délivré par le décodeur 25, figure 1, sur la liaison pj, elle délivre le signal "a" au circuit de commande de fonctionnement LC. De cette manière les matrices de commutation sont toutes identiques et leur fonctionnement est également identique.
Le fonctionnement comprend les processus suivants 1/ Dans une matrice de commutation, figure 1, le trafic d'une maille entrante Ei est orienté vers la sous-maille spatiale 8 ou la sous maille temporelle mt selon qu'il s'agit d'un trafic à haut débit en mode circuit ou d'un trafic de trames à étiquettes quel que soit son débit. Pour cela le circuit de commande CDE délivre un signal ti à la bascule T, à partir d'informations reçues de la commande générale du réseau de connexion.
2/ Pour une connexion en mode spatial le circuit de commande CDE délivre au multiplexeur 26 l'adresse d'une maille sortante Zj et aU multiplexeur 27 l'adresse de la ligne entrante li, afin de réaliser une connexion spatiale dans la matrice spatiale MS ; le circuit de commande CDE délivre également le signal de commande al pour activer par le signal d'autorisation w le fonctionnement du point de croisement correspondant de la matrice spatiale MS.
3/ Pour une connexion en mode temporel asynchrone, une trame à étiquettes est reçue par le circuit de contrôle L, du circuit de maille CMi, qui effectue les contrôles de format et de parité et charge - le deuxième registre S par l'adresse de la maille sortante demandée, - le premier registre C par le nombre d'octets de la trame, - la mémoire D par la trame à commuter.
4/ Dès qu'un paquet est reçu entièrement et correctement, le signal de réception vi prend la valeur 1, et le signal d'asservissement arrière ASi prend la valeur 0 ce qui indique que la mémoire D est occupée. En cas de détection de faute par le circuit de contrôle L, celui-ci réinitialise le circuit de maille et l'on passe au processus numéro 7.
5/ Le compteur 20, du circuit logique de commande CLC, permet un adressage cyclique des circuits de maille ; soit ei le signal d'adressage cyclique du circuit de maille CMi, appliqué à la porte ET 71 - si le signal de réception vi = o, le circuit logique de commande
CLC est autorisé à accéder, par le signal SM, aux registres d'adresses de la matrice spatiale MS (ces registres sont internes à la matrice spatiale) par l'intermédiaire des multiplexeurs 26 et 27, pour procéder au marquage d'un circuit spatial de longue durée, puis on passe au processus numéro 7.
CLC est autorisé à accéder, par le signal SM, aux registres d'adresses de la matrice spatiale MS (ces registres sont internes à la matrice spatiale) par l'intermédiaire des multiplexeurs 26 et 27, pour procéder au marquage d'un circuit spatial de longue durée, puis on passe au processus numéro 7.
- si le signal 1 de réception vi = 1, le contenu du deuxième registre qui indique la porte de sortie demandée par la trame est décodé par le décodeur 25 pour fournir sur sa sortie pj un signal d'interrogation de l'état du signal d'asservissement arrière ASj provenant du circuit de maille CMj de l'étage suivant du réseau de connexion, ledit circuit de maille CMj étant relié a la maille sortante Zj demandée par la trame du circuit de maille CMi - si le signal d'asservissement arrière ASj = 0 la mémoire D aval (circuit de maille CMj) est occupée, et l'on passe au processus numéro 7 - si le signal d'asservissment arrière ASj = 1, le contenu du deuxième registre S et celui du compteur 20 sont recopiés dans les registres d'adresses d'entrée et de sortie de la matrice spatiale, sous l'influence du signal d'autorisation w délivré par le circuit de commande de fonctionnement LC qui reçoit les signaux vi et ei et le signal "a" de circuit de maille aval libre puisque ASj = 1 ; ceci réalise le marquage nécessaire à la commutation de la trame.
6/ Le signal d'autorisation w initialise dans le circuit de commande d'écriture et de lecture X du circuit de maille CMi, l'écoulement vers la maille sortante Z; de la trame stockée dans la mémoire D, par le point de croisement qui vient d'être activé dans la matrice spatiale MS. Quand la mémoire D est vide le signal d'asservissement arrière ASi prend la valeur 1 signalant ainsi que la mémoire D est vide et le processus 3 peut alors recommancer pour le circuit de maille CMi.
7/ Le fonctionnement synchronisé du circuit de maille CMi est terminé et le compteur 20 est incrémenté pour passer au circuit de maille suivant.
Claims (4)
1/ Matrice de commutation multidébits, caractérisée par le fait qu'elle comporte n circuits de mailles (CM1 à CMn) reliés chacun en entrée à une maille entrante (El à En), une matrice spatiale (MS) de type n x m reliée en entrée par des lignes entrantes (I7 à In) en sortie des circuits de maille et en sortie à m mailles sortantes CZî à Zm), et un circuit logique de commande (CLC) relié à chaque circuit de maille, à un registre d'adresses d'entrée, à un registre d'adresses de sortie et à une entrée de validation de la matrice spatiale (MS), et a une commande générale par un bus (23).
2/ Matrice de commutation selon la revendication 1, caractérisée par le fait que chaque circuit de maille (CMi) comprend un circuit d'aiguillage de trafic (7, 2, 3, T) relié en entrée à la maille entrante (Ei), un circuit de sortie (9) ayant une entrée reliée par une sous maille spatiale (8) à une sortie du circuit d'aiguillage et une autre entrée par une sous maille temporelle (mt) à une autre sortie du circuit d'aiguillage, que le circuit d'aiguillage est relié au circuit logique de commande (CLC) par une liaison d'aiguillage de trafic C) par laquelle il reçoit un signal d'aiguillage (ti), que la sous maille temporelle est reliée au circuit logique de commande par une liaison d'autorisation (5) par laquelle elle reçoit un signal d'autorisation (w), une liaison de réception (6) par laquelle elle délivre un signal de réception (vi) d'un paquet d'informations, une liaison d'adressage cyclique (7) par laquelle elle reçoit un signal d'adressage cyclique (vi), et par un bus d'adresses (10) commun à tous les circuits de maille et par lequel elle délivre une adresse de sortie de la matrice spatiale (MS), et que la sous maille temporelle est reliée à une ligne d'asservissement arrière (LAS) à laquelle elle délivre un signal d'asservissement arrière pour indiquer son état, libre ou occupé,ladite maille spatiale étant utilisée pour acheminer un trafic à haut débit et ladite maille temporelle étant utilisée pour écouler un trafic en trames temporelles asynchrones.
3/ Matrice de commutation selon la revendication 2, caractérisée par le fait que la sous maille spatiale (8) est une liaison directe entre le circuit d'aiguillage de trafic et le circuit de sortie (9), et que la sous-maille temporelle (mt) comprend - un circuit de contrôle (L) ayant une sortie reliée à une mémoire (D), à un premier registre (C) et à un deuxième registre (S), et une autre sortie reliée à la liaison de réception (6), - un circuit de commande d'écriture et de lecture (X) ayant une entrée reliée à la liaison d'autorisation (5), une autre entrée reliée à la liaison de réception (6), une sortie reliée au circuit d'aiguillage de trafic, au circuit de contrôle (L), à la mémoire (D) et aux registres (S,C), et une autre sortie reliée à la ligne d'asservissement arrière (LASi) à laquelle délivre un signal d'asservissement arrière de valeur 1 quand la mémoire est vide, et - une porte ET (11) reliée en entrée au deuxième registre (S), à la liaison de réception (6) et à la liaison d'adressage cyclique (7) et en sortie au bus d'adresses (10).
4/ Matrice de commutation selon la revendication 2, caractérisée par le fait qu'elle comprend - un compteur (20) relié en entrée à un générateur (21) de signaux d'horloge et en sortie à un décodeur (22) lui-même relié à chaque circuit de maille (CMi) par une liaison d'adressage (7) individuelle, - un circuit de commande (CDE) relié à la commande générale, relié à chaque circuit de maille (CMi) par une liaison d'aiguillage de trafic (4) individuelle, - un circuit de commande de fonctionnement (LC) relié en entrée au générateur (21) au circuit de commande (CDE), à chacune des liaisons d'adressage cyclique (7) et à chaque circuit de maille (CMi) par une liaison de réception (6) individuelle, et ayant une sortie reliée par la liaison d'autorisation (5) à une entrée de validation de la matrice spatiale (MS) et à tous les circuits de maille, - un premier multiplexeur (26) ayant une entrée reliée au bus d'adresses (10), une autre entrée reliée par un bus (24) au circuit de commande (CDE) et une sortie reliée à un registre d'adresses de sortie de la matrice spatiale, et une entrée de commande reliée à une autre sortie du circuit de commande de fonctionnement (LC), - un deuxièmemultiplexeur(27) ayant une entrée reliée en sortie du compteur (20), une autre entrée reliée par ledit bus (20) au circuit de commande (CDE) et une sortie reliée à un registre d'adresses d'entrée de la matrice spatiale, et une entrée de commande reliée à l'autre sortie du circuit de commande de fonctionnement CLC), - m portes ET (P1 à Pm) ayant chacune une entrée reliée par une ligne d'asservissement arrière (LAS1 à LASn) individuelle à une matrice de commutation différente pour chaque ligne d'asservissement arrière, une autre entrée reliée à une sortie individuelle d'un décodeur d'adresses (25) relié au bus d'adresses (10), et une sortie reliée par une liaison commune (29) en entrée du circuit de fonctionnement (LC).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8714126A FR2621768B1 (fr) | 1987-10-13 | 1987-10-13 | Matrice de commutation multidebits a large bande, pour reseau de connexion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8714126A FR2621768B1 (fr) | 1987-10-13 | 1987-10-13 | Matrice de commutation multidebits a large bande, pour reseau de connexion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2621768A1 true FR2621768A1 (fr) | 1989-04-14 |
| FR2621768B1 FR2621768B1 (fr) | 1994-02-25 |
Family
ID=9355776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8714126A Expired - Fee Related FR2621768B1 (fr) | 1987-10-13 | 1987-10-13 | Matrice de commutation multidebits a large bande, pour reseau de connexion |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2621768B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0276776A2 (fr) * | 1987-01-29 | 1988-08-03 | Alcatel SEL Aktiengesellschaft | Réseau numérique de commutation pour la commutation en circuit et en paquet, et matrice de couplage correspondante |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2168222A (en) * | 1984-11-27 | 1986-06-11 | Kokusai Denshin Denwa Co Ltd | Data packet switching system |
-
1987
- 1987-10-13 FR FR8714126A patent/FR2621768B1/fr not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2168222A (en) * | 1984-11-27 | 1986-06-11 | Kokusai Denshin Denwa Co Ltd | Data packet switching system |
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 28, no. 2, juillet 1985, pages 510-512, New York, US; "Fast set-up time circuit switch with distributed control" * |
| PROCEEDINGS OF THE 1981 INTERNATIONAL CONFERENCE ON PARALLEL PROCESSING, éditeur Ming T.Liu et al., 25-28 août 1981, pages 229-233, IEEE Computer Society etc.; R.J.McMILLEN et al.: "Performance and implementation of 4x4 switching modes in an interconnection network for PASM" * |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0276776A2 (fr) * | 1987-01-29 | 1988-08-03 | Alcatel SEL Aktiengesellschaft | Réseau numérique de commutation pour la commutation en circuit et en paquet, et matrice de couplage correspondante |
| EP0276776A3 (en) * | 1987-01-29 | 1990-11-14 | Standard Elektrik Lorenz Aktiengesellschaft | Digital switching network for circuit and packet switching, and coupling device therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2621768B1 (fr) | 1994-02-25 |
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