FR2619940A1 - Circuit arborescent a architecture en pipe-line cloisonnable - Google Patents
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Abstract
L'invention intéresse le domaine des circuits arborescents en électronique numérique. L'objectif de l'invention est de fournir un circuit arborescent dont la structure permet une accélération significative par rapport aux circuits existants. Cet objectif est atteint à l'aide d'un circuit arborescent décomposé en sous-arbres 41, 42 indépendants, représenté chacun par un sous-ensemble de noeuds adjacents, chacun desdits sous-arbre 41, 42 fonctionnant en pipe-line par rapport aux sous-arbres adjacents 42, 41 dans ledit circuit arborescent 30. L'invention trouve une application avantageuse dans les mémoires associatives multicomposants et analogues.
Description
"Circuit arborescent & architecture en pipe- line cloisonnable".
L'invention intéresse le domaine des circuits arborescents en électronique numérique. Elle a pour objet la réalisation d'une architecture arborescente originale, particulièrement adaptée i l'optimisation des arborescences de grandes dimensions.
L'architecture selon l'invention s'applique ainsi notamment :
- aux circuits en arbre parcourus exclusivement depuis les feuilles jusqu'à la racine, par exemple pour calculer, à travers un arbre logique, l'état logique résultant d'un système a entrées multiples.
- aux circuits en arbre parcourus exclusivement depuis les feuilles jusqu'à la racine, par exemple pour calculer, à travers un arbre logique, l'état logique résultant d'un système a entrées multiples.
- aux arbres parcourus aussi bien en sens ascendant que descendant, par exemple pour la propagation d'informations entre des éléments parallèles formant les feuilles de l'arbre. Il s'agit notamment des circuits arborescents de diffusion des bits d'inhibition gérant la "lecture" successive des solutions multiples dans une mémoire associative.
L'objectif de l'invention est de fournir une architecture en arbre assurant une optimisation du taux d'utilisation instantané de ces circuits, et ainsi une accélération des traitements correspondants.
En effet, l'utilisation des circuits en arbre classiques, pour les applications mentionnées ci-dessus, comme pour d'autres applications analogues, mobilise couramment plusieurs cycles d'horloge consécutifs.
Cet inconvénient est particulièrement sensible dans le cas où la propagation du bit d'inhibition doit s'effectuer a travers plusieurs composants comme schématisé en figure 1. Cette situation apparaît lorsque les feuilles de l'arbre, et/ou le circuit arborescent se trouvent sur au moins deux composants distincts, pour des raisons de fonctionnalité, ou d'encombrement..
De façon générale, le temps de transfert du signal entre deux composants est, avec les technologies actuelles, de l'ordre de 15 & 30 ns, alors que le temps de cycle d'une mémoire, d'un processeur, ou d'un comparateur avec les mêmes technologies peut se situer parfois entre 15 et 40 ns. Lorsque le signal, c'est-à- dire le bit d'inhibition, provenant d'une feuille 40 de l'arbre doit traverser une structure en arbre comprenant au moins un composant externe 45, il doit franchir au moins deux transitions -entre composants : entre le composant émetteur 41 et le composant d'inter-connection 45 d'une part, et entre le composant d'inter-connection 45 et le composant récepteur 43.Les temps de franchissement des seules transitions entre composant peuvent donc être sensiblement supérieurs (d'un facteur pouvant aller jusqu'à 2 ou 3) au temps de cycle du module comparateur correspondant aux feuilles 40 de l'arbre.
En conséquence, dans la configuration du circuit arborescent de la Fig.l, appliqué à la résolution des réponses multiples (RRM) dans une mémoire associative (MA),et utilisant au moins un composant d'interconnection 42 externe, et en prenant pour cycle physique des modules comparateurs 40 une valeur de l'ordre de 2 fois le temps de parcours du signal entre deux composants, l'expression de chaque mot résultat de la MA accapare au moins quatre cycles d'horloge : trois cycles de propagation du bit d'inhibition, et un cycle d'écriture du mot résultat (ou de son identifiant) sur le bus de sortie.
Avec l'évolution de la technologie, le temps de communication inter-composants, en incluant les temps de charge des tampons, devrait décroitre plus lentement que le retard d'une porte minimale, ce qui augmenterait la durée relative de propagation, par rapport au temps de traitement.
L'objectif de l'invention est de pallier ces divers inconvénients de l'état de la technique.
Plus précisemment, un premier objectif de l'invention est de fournir un circuit arborescent dont la structure permet une accélération significative par rapport aux circuits existants.
Un objectif complémentaire de l'invention est d'assurer un taux d'utilisation très nettement accru de l'ensemble du circuit arborescent à tout instant.
Un autre objectif essentiel de l'invention est de fournir un circuit arborescent qui permet de maîtriser le temps de propagation des informations dans l'arbre.
Ainsi, dans une mémoire associative multicomposants, comme on le verra ci-après, il est important de connaître de façon précise le retard du circuit arborescent de RRM (Résolution de Réponses Multiples) en fonction du nombre de niveaux de la mémoire, afin de déterminer le nombre de cycles d'attente éventuels lors de la propagation du bit d'inhibition.
Un autre objectif de l'invention, correspondant à un mode de réalisation avantageux du circuit arborescent décrit ci-après, est de permettre de diviser l'arbre en sous-arbres indépendants, susceptibles de pouvoir fonctionner en parallèle. Cette caractéristique présente l'avantage de permettre d'effectuer en parallèle plusieurs RRM, comme décrit plus avant, avec une accélération très sensible des traitements. Une implantation avantageuse de ce mode de réalisation consiste à mettre en oeuvre un tel circuit arborescent pour permettre une recherche en parallèle dans plusieurs parties d'une mémoire associative, ou encore pour l'interrogation de bases de données ou de bases de textes à l'aide d'un processeur spécialisé comme on le verra plus loin.
Ces objectifs ainsi que d'autres qui apparaîtront par la suite sont atteints à l'aide d'un circuit arborescent de transmission d'informations en électronique numérique, du type constitué d'un arbre dont les noeuds sont situés à plusieurs niveaux pour la propagation d'une information numérique de niveaux en niveaux avec traitement et/ou aiguillage de ladite information à chaque noeud rencontré,
circuit caractérisé en ce que l'arbre est décomposé en sous-arbres indépendants représentés chacun par un sous-ensemble de noeuds adjacents dans ledit arbre, chacun desdits sous-arbres fonctionnant en pipeline par rapport aux sous-arbres adjacents dans ledit circuit arborescent.
circuit caractérisé en ce que l'arbre est décomposé en sous-arbres indépendants représentés chacun par un sous-ensemble de noeuds adjacents dans ledit arbre, chacun desdits sous-arbres fonctionnant en pipeline par rapport aux sous-arbres adjacents dans ledit circuit arborescent.
Il est à noter que cette structure de circuit arborescent ne correspond pas à la realisation d'un pipeline classique entre les éléments feuilles, l'arbre, et la racine du circuit.
Cette solution classique présente en effet au moins deux types d'inconvénients
- elle oblige à créer des transitions entre chacun de ces éléments, et . éventuellement une organisation spécifique des noeuds de l'arbre pour permettre un pipe-line interne à celui-ci;
- elle est incompatible avec une propagation des données aussi bien en sens ascendant que descendant, c'est-à-dire entre un noeud donné de l'arbre et n'importe quel noeud situé en amont ou en aval.
- elle oblige à créer des transitions entre chacun de ces éléments, et . éventuellement une organisation spécifique des noeuds de l'arbre pour permettre un pipe-line interne à celui-ci;
- elle est incompatible avec une propagation des données aussi bien en sens ascendant que descendant, c'est-à-dire entre un noeud donné de l'arbre et n'importe quel noeud situé en amont ou en aval.
En outre, la solution de pipe-line classique ne peut être retenue pour le processeur spécialisé d'interrogation de bases de données décrit plus loin, dans lequel un même composant du circuit arborescent est parcouru alternativement par des signaux uniquement ascendants (concaténation de sous-expressions pour obtenir la valeur finale de l'expression de requête en sortie d'arbre), et par des signaux ascendants et descendants (résolution de requête par diffusion de bits d'inhibition).
Dans un autre mode de réalisation de l'invention, ledit circuit arborescent est réparti sur plusieurs composants, chacun des composants constitutifs du circuit correspondant à un desdits sous-arbres indépendants.
Dans ce cas, la structure du circuit arborescent suivant l'invention revient à définir un étage de pipe-line pour chaque niveau de l'arbre (ou ensemble de niveaux de l'arbre) représenté par un étage donné de composants.
Aussi bien dans le cas d'un composant unique, que dans le cas d'un circuit muliticomposant, la séparation entre chaque sous-arbre indépendant est avantageusement assurée par une mémoire transparente, par exemple du type registre de bascules D.
Selon une autre- caractéristique essentielle de l'invention, le circuit arborescent comporte des moyens de cloisonnement assurant l'interruption, dans au moins un de#sdits sous-arbres, de la propagation de l'information numérique traversant le circuit.
De façon avantageuse, ces moyens de cloisonnement sont constitués par des moyens de blocage et/ou de déblocage associés à chacun desdits sous-arbres, la fonction de blocage et/ou de déblocage étant par exemple assurée par lesdites bascules D alimentées par une information spécifique d'interruption et/ou d'autorisation de fonctionnement.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante de modes de réalisation préférentiels de l'invention donnés à titre illustratif et des dessins annexés dans lesquels
- la figure 1 illustre la structure classique d'un circuit arborescent multicomposant;
- la figure 2 illustre le schéma d'un arbre de propagation, et le nombre de noeuds franchis par une information parcourant l'arbre;
- la figure 3 schématise la décomposition d'un circuit arborescent en sous-arbres indépendants fonctionnant en pipe-line;
- la figure 4 illustre l'utilisation d'un circuit arborescent selon l'invention dans une mémoire associative multicomposant;;
- la figure 5 illustre l'utilisation d'un circuit arborescent selon l'invention dans un processeur spécialisé formé d'un vecteur de Processeur Elémentaire (PEs), pour l'interrogation de bases de données et de bases de textes.
- la figure 1 illustre la structure classique d'un circuit arborescent multicomposant;
- la figure 2 illustre le schéma d'un arbre de propagation, et le nombre de noeuds franchis par une information parcourant l'arbre;
- la figure 3 schématise la décomposition d'un circuit arborescent en sous-arbres indépendants fonctionnant en pipe-line;
- la figure 4 illustre l'utilisation d'un circuit arborescent selon l'invention dans une mémoire associative multicomposant;;
- la figure 5 illustre l'utilisation d'un circuit arborescent selon l'invention dans un processeur spécialisé formé d'un vecteur de Processeur Elémentaire (PEs), pour l'interrogation de bases de données et de bases de textes.
Bien que l'invention présentée soit tout à fait valable dans le cas d'un nombre élevé de niveaux d'arbres sur un même composant que les feuilles de l'arbre, le mode de réalisation présenté ici concerne principalement le cas où certains noeuds de l'arbre sont portés par au moins un composant externe aux feuilles, nommé composant spécifique.
La description suivante va comprendre successivement une présentation de
- la géométrie préférentielle de l'arbre;
- la structure de l'arbre décomposée en sousarbres fonctionnant en pipe-line;
- le principe du cloisonnement de l'arbre en pipe-line;
- l'application de l'invention aux mémoires associatives et à un processeur spécialisé d'interrogation de bases de données.
- la géométrie préférentielle de l'arbre;
- la structure de l'arbre décomposée en sousarbres fonctionnant en pipe-line;
- le principe du cloisonnement de l'arbre en pipe-line;
- l'application de l'invention aux mémoires associatives et à un processeur spécialisé d'interrogation de bases de données.
GEOMETRIE DE L'ARBRE
Plusieurs variantes de circuit arborescent, caractérisées notamment par la géométrie du réseau de diffusion du bit d'inhibition dans le cas de la résolution de réponse multiple (RRM) par exemple par une mémoire associative (MA), ont été publiées. Parmi cellesci, une des plus récentes est présentée par G.A. ANDERSON dans l'article "Multiple Match Resolvers : A new design method" (RRM : une conception nouvelle) IEEE Transaction on computers (correspondance) décembre 1974. Un dessin schématique de l'arborescence correspondante est représenté en Fig.2.
Plusieurs variantes de circuit arborescent, caractérisées notamment par la géométrie du réseau de diffusion du bit d'inhibition dans le cas de la résolution de réponse multiple (RRM) par exemple par une mémoire associative (MA), ont été publiées. Parmi cellesci, une des plus récentes est présentée par G.A. ANDERSON dans l'article "Multiple Match Resolvers : A new design method" (RRM : une conception nouvelle) IEEE Transaction on computers (correspondance) décembre 1974. Un dessin schématique de l'arborescence correspondante est représenté en Fig.2.
Le principe du circuit en arbre présenté par ANDERSON--est d'associer -les- noeuds 31, 32 de chaque niveau (I, II, III,...) par paires, chaque paire de noeuds étant connectée à un noeud 33 du niveau supérieur.
Grâce à cette structure, un bit diffusé depuis la feuille-l sur l'ensemble des feuilles suivantes de l'arbre franchit un nombre minimal de noeuds pour atteindre la dernière feuille. En fait, le nombre n maximal de noeuds franchis est une fonction logarithmique du nombre de feuilles f de l'arbre
n = log2 (2.f) - 1.
n = log2 (2.f) - 1.
Les circuits de RRM réalisés sur ce principe présentent à ce jour l'inconvénient de consommer un nombre important de cycles d'horloge pour permettre l'expression de chaque mot-résultat de la MA.
De plus, le temps de parcours des feu-illes vers la racine puis de la racine vers les feuilles dans un circuit de RRM demandera la plupart du temps -un délai supérieur au temps de cycle du comparateur. Or dans une
Mémoire Associative mulit-composants il est important de connaître de façon précise le retard de la RRM en fonction de son nombre de niveaux, pour déterminer le nombre de cycles d'attente éventuels lors de la propagation du bit d'inhibition.
Mémoire Associative mulit-composants il est important de connaître de façon précise le retard de la RRM en fonction de son nombre de niveaux, pour déterminer le nombre de cycles d'attente éventuels lors de la propagation du bit d'inhibition.
SOUS-ARBRES FONCTIONNANT EN PIPELINE
La figure 3 schématise une configuration dans laquelle le circuit arborescent 30 comporte des feuilles 31, 32,... montées sur des composants distincts du composant portant l'arbre.
La figure 3 schématise une configuration dans laquelle le circuit arborescent 30 comporte des feuilles 31, 32,... montées sur des composants distincts du composant portant l'arbre.
Le principe de l'invention est de définir un étage de pipe-line pour chaque niveau de l'arbre représenté par un étage donné de composants d'interconnexion, ou pour un ensemble de niveaux de cardinalité donnée dans un composant principal.
Comme représenté en figure 3, l'arbre est divisé en sous-arbres (41, 42) représenté chacun par un ensemble de noeuds portés par un même composant d'interconnexion (sa cardinalité peut être un), ou par un sous-arbre de profondeur donnée dans un composant principal (au plus sa profondeur est le nombre d'étages de l'arbre dans le composant prindipal).
Dans le cas représenté en figure 2, les sousarbres 22, 23, 24, 25, 26 correspondent par exemple à des composants distincts, comprenant chacun un certain nombre de noeuds 21. Chacun de ces sous-arbres 22, 23, 24, 25 fonctionne en pipe-line. Les feuilles de l'arbre, de niveau 1 représentent donc un premier étage de pipe-line, les niveaux 2, 3 et 4 représentant un second étage de pipe-line correspondant aux sous-arbres 22, 23, 24, 25, et les niveaux 5, 6 et suivants représentent un troisième étage de pipe-line.
Le fait que chaque sous-arbre fonctionne en pipe-line par rapport aux sous-arbres adjacents implique de façon classique que des données d'un sous-arbre vues par ce sous-arbre au temps t seront transmises au sousarbre supérieur au temps t+l, mais aussi de façon moins classique qu'une partie des données vues au temps t par le même sous-arbre initial sera transmise au temps tel aux sous-arbres inférieurs.
L'absence de cycle dans les données sera dûe à l'organisation interne d'un sous-arbre.
Le fonctionnement en pipe-line dans les deux directions est assuré classiquement par l'écriture des données en entrée d'un sous-arbre à travers une mémoire non transparente 45. Cette solution évite d'avoir i prévoir la gestion du pipe-line en 46 entre la racine et le circuit utilisateur final, au niveau de ce processeur.
La mémoire non transparente est avantageusement un registre de bascules D ou tout autre mémoire dont les entrées au temps t sont transférées sur les sorties au temps t+l, le transfert se faisant lors de la montée ou de la descente d'un top d'horloge synchronisé avec le cycle physique ou logique des éléments situés dans les fuillees de l'arbre (PEs, #omparateurs ou mots mémoire).
Si m est le nombre de niveaux de sous-arbres, si c est le temps de cycle commun des feuilles et des sous-arbres (ce temps de cycle peut être un temps de cycle logique variable suivant les opérations), le retard de l'arbre dans une propagation unidirectionnelle (par exemple un OU parallèle) est de -mc, mais le temps de cycle appare#nt de l'arbre est c. Dans le cas d'une propagation bidirectionnelle, comme pour la RRM, le nombre de cycles d'attente est connu avec précision et vaut 2m.
CLOISONNEMENT DE L'ARBRE
Dans un mode de réalisation préférentiel, également illustré en figure 3, le circuit arborescent selon l'invention est un arbre en pipe-line cloisonné.
Dans un mode de réalisation préférentiel, également illustré en figure 3, le circuit arborescent selon l'invention est un arbre en pipe-line cloisonné.
Dans ce mode de réalisation, les moyens de cloisonnement de l'arbre sont constitués par les bascules
D 45 associées à chaque sous-arbre 41, 42 et aux feuilles 31, 32. Ces bascules D reçoivent en entrée une information 51, 52 de blocage et/ou de déblocage desdites bascules
La transmission des signaux entre deux niveaux consécutifs de l'arbre est interrompue lorsque le bit
CLOISONNE(i) est à VRAI, i étant le niveau supérieur parmi les deux niveaux consécutifs. Cette interruption est effectuée par un circuit spécifique de cloisonnement.
D 45 associées à chaque sous-arbre 41, 42 et aux feuilles 31, 32. Ces bascules D reçoivent en entrée une information 51, 52 de blocage et/ou de déblocage desdites bascules
La transmission des signaux entre deux niveaux consécutifs de l'arbre est interrompue lorsque le bit
CLOISONNE(i) est à VRAI, i étant le niveau supérieur parmi les deux niveaux consécutifs. Cette interruption est effectuée par un circuit spécifique de cloisonnement.
Il est bien entendu possible également d'utiliser un bit à VRAI quand les échanges entre les deux niveaux d'arbre sont autorisés. Dans l'arbre en pipe-line cloisonné, le cloisonnement peut s'obtenir par l'interruption du signal d'horloge appliqué aux mémoires non transparentes assurant le pipe-line. Le cloisonnement entre les niveaux de l'arbre doit s'accompagner d'un cloisonnement du bus de données reliant éventuellement les feuilles de l'arbre.
Dans un circuit de résolution de réponses multiples 68 utilisant au moins un composant d'interconnexion externe à une mémoire associative (Fig.4), et où le cycle physique du module comparateur (ou processeur élémentaire) est de l'ordre de deux fois le temps de parcours du signal entre deux composants, la recherche d'un identifiant de terme ou de monôme sera normalement d'au moins 4 cycles : 3 cycles de propagation du bit d'inhibition propre à la RRM et un cycle d'écriture. Lorsque le sous-arbre porté par un composant principal (sur lequel se trouvent des modules comparateurs) est déconnecté ou cloisonné par rapport au sous-arbre porté par le composant d'interconnexion, le temps de propagation du bit d'inhibition est ramené à 1 cycle, et le temps total d'expression d'un identifiant sur le bus du composant à 2 cycles.Le bus de données de la mémoire associative doit aussi être cloisonné entre les composants 70. Les identifiants écrits par les modules comparateurs sur le bus du composant sont alors mémorisés dans une mémoire locale au module de contrôle du composant.
Pour que ces identifiants puissent être délivrés au programme utilisateur, celui-ci détermine quels sont les composants qui contiennent des identifiants de termes, et interroge successivement ces composants. A cette fin chaque composant est identifié par un code, ou une valeur de hachage de ce code écrite par le programme dans le composant en début de session.
Lors de l'interrogation par le programme, il délivre cette valeur sur une partie du bus de données de la mémoire associative. Le programme reçoit un OU logique des chaînes de bits correspondantes, à partir duquel il détermine quel est le premier composant contenant probablement des identifiants, et interroge ce composant.
L'interrogation est séquentielle et prend un cycle par identifiant. Si les identifiants -à rechercher sont dispersés plus ou moins uniformément sur l'ensemble des composants principaux, la durée moyenne de la RRM est au total peu supérieure à un cycle. Le passage d'une durée au moins égale à 4 cycles par identifiant (et éventuellement beaucoup plus si l'arbre de RRM comporte plus d'un niveau de composants d'interconnexion) à une durée d'un cycle environ représente le gain obtenu par la technique des arbres en pipe-line cloisonnés.
EXEMPLES D'APPLICATIONS DE L'INVENTION
La combinaison de l'architecture en arbre et du pipe-line s'applique particulièrement aux circuits suivants
- les mémoires associatives (MA), qui sont caractérisées par l'existence de comparateurs qui évaluent en parallèle un prédicat pour chacun des mots contenus dans la mémoire, et par un circuit de "Résolution des Réponses Multiples" (RRM), qui permet l'expression successive sur un bus des adresses physiques ou logiques des différents mots vérifiant le prédicat.
La combinaison de l'architecture en arbre et du pipe-line s'applique particulièrement aux circuits suivants
- les mémoires associatives (MA), qui sont caractérisées par l'existence de comparateurs qui évaluent en parallèle un prédicat pour chacun des mots contenus dans la mémoire, et par un circuit de "Résolution des Réponses Multiples" (RRM), qui permet l'expression successive sur un bus des adresses physiques ou logiques des différents mots vérifiant le prédicat.
Une RRM est un circuit en arbre qui permet une propagation rapide d'un bit d'inhibition vers les comparateurs situés à droite du premier comparateur à 'vrai' (c'est à dire d'indice supérieur). Ces bits d'inhibition masquent les comparateurs susceptibles de s'exprimer sur le bus, autres que le premier. Des RRM sont également utilisées sur d'autres circuits, comme les encodeurs binaires prioritaires. L'utilisation d'un composant spécifique pour certains noeuds de la RRM est inévitable dès lors que la MA comporte plus d'un composant.
- les ET ou le OU parallèles effectués à l'aide de composants externes à ceux qui délivrent les bits VRAI/FAUX sur lesquels s'effectue le ET ou le OU.
- les circuits susceptibles d'effectuer l'addition parallèle de nombreux résultats élémentaires (éventuellement appartenant & [ 0,1)) délivrés par des processeurs distincts.
- le Processeur de Bases de Données présenté dans la thèse soutenue le 20 juin 1986 par Pascal
FAUDEMAY pour l'obtention du doctorat de l'université
PARIS VI et intitulée : "Un processeur VLSI pour les opérations de bases de données". Ce processeur est organisé autour d'un vecteur de processeurs élémentaires (PEs): il comporte une structure en arbre appelée "résolution de requêtes" (QR), qui effectue & la fois un
OU ou un ET parallèle, une Résolution de Réponses
Multiples, et éventuellement un décompte du nombre de bits résultat à VRAI délivrés par les processeurs élémentaires. Lorsque les PEs de ce processeur sont répartis sur plusieurs composants, ce qui est fréquemment le cas, l'arbre de QR sera nécessairement porté par des composants spécifiques, au moins en partie.
FAUDEMAY pour l'obtention du doctorat de l'université
PARIS VI et intitulée : "Un processeur VLSI pour les opérations de bases de données". Ce processeur est organisé autour d'un vecteur de processeurs élémentaires (PEs): il comporte une structure en arbre appelée "résolution de requêtes" (QR), qui effectue & la fois un
OU ou un ET parallèle, une Résolution de Réponses
Multiples, et éventuellement un décompte du nombre de bits résultat à VRAI délivrés par les processeurs élémentaires. Lorsque les PEs de ce processeur sont répartis sur plusieurs composants, ce qui est fréquemment le cas, l'arbre de QR sera nécessairement porté par des composants spécifiques, au moins en partie.
-les décodeurs avec un nombre élevé de niveaux, ou comportant un composant externe aux boîtiers de mémoire auxquels il s'applique.
ArDlication 1 : mémoire associative
Le principe d'une mémoire associative est de rechercher des informations d'après leur contenu. Comme représenté dans le schéma bloc de la Fig.4, la mémoire associative (MA) est construite autour d'un réseau de stockage 63, 64, 65 de mots, avec n eb par mot. Ces mots, qui peuvent être des chaînes de caractères ou des nombres, sont comparés avec un terme de même type rangé dans un registre spécial d'opérande 61. Les eb sur lesquels porte la comparaison peuvent être filtrés par le masque de comparaison 62.
Le principe d'une mémoire associative est de rechercher des informations d'après leur contenu. Comme représenté dans le schéma bloc de la Fig.4, la mémoire associative (MA) est construite autour d'un réseau de stockage 63, 64, 65 de mots, avec n eb par mot. Ces mots, qui peuvent être des chaînes de caractères ou des nombres, sont comparés avec un terme de même type rangé dans un registre spécial d'opérande 61. Les eb sur lesquels porte la comparaison peuvent être filtrés par le masque de comparaison 62.
L'opérateur de comparaison 60 ( < , <
=, $,...) assure, par l'intermédiaire d'une logique répartie 66, la sélection des mots de la mémoire satisfaisant à la condition de comparaison. La comparaison est effectuée en parallèle pour chaque mot i, et le résultat est une suite de mots qui vérifient la comparaison, ou d'identifiant (références ou adresses) de ces mots. Dans un premier temps, les mots pour lesquels la comparaison est vraie reçoivent des eb de marquage, stockés dans le registre de résultat 67. Dans un second temps, un module de résolution des réponses multiples (RRM)68 délivre la liste de mots, ou des identifiants de mots, pour lesquels le marquage est à 1.
=, $,...) assure, par l'intermédiaire d'une logique répartie 66, la sélection des mots de la mémoire satisfaisant à la condition de comparaison. La comparaison est effectuée en parallèle pour chaque mot i, et le résultat est une suite de mots qui vérifient la comparaison, ou d'identifiant (références ou adresses) de ces mots. Dans un premier temps, les mots pour lesquels la comparaison est vraie reçoivent des eb de marquage, stockés dans le registre de résultat 67. Dans un second temps, un module de résolution des réponses multiples (RRM)68 délivre la liste de mots, ou des identifiants de mots, pour lesquels le marquage est à 1.
La RRM suit l'algorithme suivant : toute ligne i de la MA dont le bit de marquage est à 1 diffuse un bit d'inhibition vers tous les mots suivants (d'indice supérieur å i). Au cycle suivant, l'identifiant du mot dont le bit de marquage est à 1 et le bit d'inhibition est à 0 est diffusé sur le bus de sortie 69 de la MA, et son bit de marquage est effacé. Puis on recommence la diffusion d'un bit d'inhibition, jusqu'à balayer la totalité de la mémoire 63, 64, 65.
Comme déjà mentionné précédemment le bus de données 69 de la mémoire associative doit être cloisonné en 70 entre les différentes feuilles 6#7 correspondant à des sous-arbres distincts de l'arbre 68, dans le cas de l'utilisation d'un mode de réalisation avec cloisonnement.
ne application d'une RRM cloisonnée est la recherche des fréquences d'un ensemble de termes ou de racines de termes, rangés dans une mémoire associative, dans un document. Elle suppose que la mémoire associative a la capacité de rechercher des mots dans des textes.
L'identifiant de chaque terme inclut alors une partie fréquence. Cette propriété est supportée par un circuit ad hoc; une partie de l'identifiant est rangée dans un compteur, qui est incrémenté à chaque fois que le terme est trouvé dans le document.
Lorsque le compteur atteint une certaine valeur, la possibilité d'un débordement se traduit par un signal émis par le module -comparateur sur le bus de contrôle de la mémore associative. La mémoire associative recherche les identifiants des termes présents dans le doucment, et les fréquences associées, soit en fin de document, soit lorsqu'il y a possibilité de débordement d'un des compteurs.##Cômme un certain nombre~ de termes sont présents dans de nombreux documents, la RRM doit rechercher séquentiellement de nombreux identifiants. Le procédé d'utilisation d'un arbre cloisonné permet d'effectuer cette recherche séquentielle en parallèle pour plusieurs ensembles de termes.
La recherche des fréquences des termes est en particulier nécessaire pour la plupart des algorithmes d'enrichissement automatique des requêtes de sélection sur des bases de documents. Cet enrichissement automatique accroit très fortement l'efficacité des systèmes de recherche de documents.
Ce principe d'utilisation est également transposable dans le processeur spécialisé d'interrogation de bases de données décrit ci-après, qui peut également être vu comme une mémoire associative étendue.
Application 2 : processeur de bases de données
Le schéma de la figure 5 est relatif au processeur spécialisé d'interrogation de bases de données qui fait l'objet de la thèse mentionnée précédemment,
Comme représenté, le processeur est constitué d'un vecteur de processeurs élémentaires PE 72, associé chacun à une logique de résolution MRM connectée d'une part aux logiques de résolution des PE adjacents, et d'autre part à un arbre de résolution de requête 73 QR.
Le schéma de la figure 5 est relatif au processeur spécialisé d'interrogation de bases de données qui fait l'objet de la thèse mentionnée précédemment,
Comme représenté, le processeur est constitué d'un vecteur de processeurs élémentaires PE 72, associé chacun à une logique de résolution MRM connectée d'une part aux logiques de résolution des PE adjacents, et d'autre part à un arbre de résolution de requête 73 QR.
Le processeur est géré par un module de contrôle 71, et les résultats d'évaluation fournis en sortie de l'arbre 73 de résolution de requête sont diffusés sur un bus 74, de façon à être éventuellement traités par un processeur général 75.
Comme déjà mentionné à propos de la mémoire associative, et dans le cas où le circuit arborescent 73 sert à la diffusion d'un bit d'inhibition pour le séquencement de l'expression des PE 72 sur un bus spécifique de données 76, il faut prévoir le cloisonnement 77 du bus 76 entre les PE 72 correspondant à des sous-arbres 78 différents, ainsi qu'une mémoire locale au module de contrôle 71 pour le stockage des identifiants écrits par les PE 72 sur le bus 76.
Claims (9)
1) Circuit arborescent de transmission d'informations en électronique ' numérique, du type constitué d'un arbre dont les noeuds sont situés à plusieurs niveaux pour la propagation d'une information numérique de niveaux en niveaux, après traitement et/ou aiguillage de ladite information i chaque noeud rencontré,
caractérisé en ce que ledit circuit arborescent (30) est décomposé en sous-arbres (41, 42) indépendants, représenté chacun par un sous-ensemble de noeuds adjacents, chacun desdits sous-arbre (41, 42) fonctionnant en pipe-line par rapport aux sous-arbres adjacents (42, 41) dans ledit circuit arborescent (30).
2) Circuit selon #la revendication 1, dans lequel ledit circuit arborescent réparti sur plusieurs composants, caractérisé en ce que chacun desdits sousarbres (41, 42) correspond à un desdits composants.
3) Circuit selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que chacun desdits sous-arbres (41, 42) coopère avec au moins une mémoire non transparente (45) connectée en entrée et/ou en sortie du sous-arbre (41, 42).
4) Circuit selon la revendication 3, caractérisé en ce que ladite mémoire non transparente (45) est un registre de bascules D.
5) Circuit selon la revendication 3, caractérisé en ce que ladite mémoire non transparente (45) coopère avec des moyens de synchronisation de la mémoire avec le cycle physique et/ou logique des éléments (31, 32) situés dans les feuilles de l'arbre (30).
6) Circuit selon la revendication 1, caractérisé en ce qu'il comporte des moyens de cloisonnement assurant l'interruption, dans au moins un desdits sous-arbres (41, 42), de la propagation de l'information numérique traversant le circuit (30).
7) Circuit selon la revendication 6, caractérisé en ce que lesdits moyens de cloisonnement sont constitués par des moyens (45) de blocage et/ou de déblocage de la propagation pour chaque sous-arbre (41, 42),
chacun desdits moyens de blocage (45) étant sélectivement activé par des moyens spécifiques d'activation.
8) Circuit selon les revendications 4 et 7, caractérisé en ce que lesdits moyens de blocage sont constitués par lesdites bascules D, le blocage et/ou le déblocage desdites bascules D étant assurés par au moins un bit spécifique (51, 52) d'interruption et/ou d'autorisation de fonctionnement émis par lesdits moyens spécifiques d'activation.
9) Circuit selon la revendication 6 dans son application à un circuit arborescent de Résolution de
Réponses Multiples, notamment pour l'écriture des solutions multiples de l'interrogation d'une mémoire associative multicomposant au moyen d'un arbre (68) dont les feuilles (67) sont constituées par des registres de résultats de la mémoire associative, ledit arbre (68) assurant la diffusion de bits d'inhibition pour la régulation de l'expression successive de chaque registre (67),
circuit caractérisé en ce que lesdits moyens de cloisonnement coopèrent avec des moyens supplémentaires de cloisonnement du bus de données (69) sur lequel s'expriment lesdits registres (67), et avec des moyens de mémorisation locale des informations exprimées sur ledit bus cloisonné (69).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8711945A FR2619940A1 (fr) | 1987-08-26 | 1987-08-26 | Circuit arborescent a architecture en pipe-line cloisonnable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8711945A FR2619940A1 (fr) | 1987-08-26 | 1987-08-26 | Circuit arborescent a architecture en pipe-line cloisonnable |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2619940A1 true FR2619940A1 (fr) | 1989-03-03 |
Family
ID=9354437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8711945A Withdrawn FR2619940A1 (fr) | 1987-08-26 | 1987-08-26 | Circuit arborescent a architecture en pipe-line cloisonnable |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2619940A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1998036349A1 (fr) * | 1997-02-18 | 1998-08-20 | Sand Technology Systems International, Inc. | Traitement a n branches de chaines binaires dans une architecture a circulation de donnees |
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| US3353160A (en) * | 1965-06-09 | 1967-11-14 | Ibm | Tree priority circuit |
| US3678259A (en) * | 1970-07-28 | 1972-07-18 | Singer Co | Asynchronous logic for determining number of leading zeros in a digital word |
-
1987
- 1987-08-26 FR FR8711945A patent/FR2619940A1/fr not_active Withdrawn
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| PROCEEDINGS OF THE IEEE INTERNATIONAL CONFERENCE ON CIRCUITS AND COMPUTERS - ICCC '80, vol. 1, 1-3 octobre 1980, édité par N.B.Guy Rabbat, Port Chester, New York, pages 512-516, IEEE, New York, US; T.L.CHANG et al.: "High-speed normalization and rounding circuits for VLSI floating-point processors" * |
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