FR2616245A1 - Parity detector for multiplexed binary signals - Google Patents
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Abstract
Description
DETECTEUR DE PARITE POUR SIGNAUX BINAIRES MULTIPLEXES
DESCRIPTION
La présente invention a pour objet un détecteur de parité pour un signal numérique S(t) composé d'un ensemble de N signaux binaires S (t), 1 < i < N, multiplexés entre eux.PARITY DETECTOR FOR MULTIPLEX BINARY SIGNALS
DESCRIPTION
The present invention relates to a parity detector for a digital signal S (t) composed of a set of N binary signals S (t), 1 <i <N, multiplexed together.
L'invention concerne aussi bien Les signaux binaires multiplexés bit à bit, que bloc à bloc. Le détecteur de parité de
L'invention peut être utilisé pour tous les signaux binaires multiplexés, quel que soit le support de transmission employé.The invention relates both to bit-to-bit multiplex binary signals and to block-to-block. The parity detector of
The invention can be used for all multiplexed binary signals, regardless of the transmission medium used.
Le détecteur de parité de l'invention trouve une application notamment dans les liaisons sous-marines par fibres optiques. Pour illustrer l'invention, on se placera, à titre d'exemple, dans le cadre de cette application dans la suite de la description. The parity detector of the invention finds an application in particular in submarine links by optical fibers. To illustrate the invention, we will place ourselves, by way of example, in the context of this application in the following description.
Des liaisons sous-marines par fibres optiques d'une longueur de 100 km environ sont déjà en exploitation, notamment dans les ,les Canaries et entre l'Angleterre et la 6algique. Une liaison d'une longueur de 400 km est également en cours de réalisation, et des liaisons transatLantiques sont en projet. Submarine fiber optic links with a length of around 100 km are already in operation, particularly in the, the Canaries and between England and France. A 400 km long link is also under construction, and transatlantic links are planned.
On sait que le signal optique transmis dans les fibres optiques s'atténue avec la distance parcourue, et qu'il est donc nécessaire de placer des répéteurs à intervalles réguliers sur La liaison pour régénérer périodiquement le signal. Dans les liaisons actuellement en exploitation, ces répéteurs sont disposés environ tous les 40 kilomètres. Ces répéteurs ont non seulement pour fonction de régénérer le signal, mais également d'estimer Le taux d'erreur dans le signal reçu, ceci afin de pouvoir détecter une défaillance dans un tronçon de la liaison. It is known that the optical signal transmitted in the optical fibers attenuates with the distance traveled, and that it is therefore necessary to place repeaters at regular intervals on the link to periodically regenerate the signal. On the links currently in operation, these repeaters are placed approximately every 40 kilometers. These repeaters not only have the function of regenerating the signal, but also of estimating the error rate in the received signal, this in order to be able to detect a failure in a section of the link.
Il est d'autre part important que les stations terminales (à terre) puissent communiquer avec les répéteurs, et si possible sans perturber la transmission du signal de l'exploitant, afin d'assurer une maintenance préventive.It is also important that the terminal stations (ashore) can communicate with the repeaters, and if possible without disturbing the transmission of the operator's signal, in order to ensure preventive maintenance.
Dans les liai sons sous-marines existantes, et dans
certaines Liai sons sous-marines en projet, le signal transmis par
fibres optiques est un signal binaire non multiplexé dans La
partie immergée. Ce signal est composé d'une suite de blocs,
chaque bloc comportant un ensemble de n bits de données, suivi
d'un bit de parité associé. Un tel signal est dit de format
nB/1P.In existing underwater links, and in
some Liai underwater sounds in project, the signal transmitted by
fiber optics is a binary signal not multiplexed in La
submerged part. This signal is composed of a series of blocks,
each block comprising a set of n data bits, followed
an associated parity bit. Such a signal is said to be of format
nB / 1P.
Un premier circuit connu d'estimation du taux d'erreur
en Ligne pour un signal binaire non multiplexé est représenté sur
la figure 1. Ce circuit comprend une première branche pour
régénérer correctement le signal reçu, une deuxième branche pour dégrader volontairement le signal reçu, et une porte OU EXCLUSIF pour comparer les signaux délivrés par les deux branches.A first known circuit for estimating the error rate
Online for a non-multiplexed binary signal is shown on
Figure 1. This circuit includes a first branch for
correctly regenerate the received signal, a second branch to deliberately degrade the received signal, and an EXCLUSIVE OR gate to compare the signals delivered by the two branches.
La première branche comprend une bascule bistable 2 qui
reçoit sur son entrée de donnée D le signal binaire S(t) reçu de
la ligne. La deuxiéme branche comprend également une bascule bistable 4, mais le signal binaire S(t) est reçu à travers un pont de pclarisation comprenant un condensateur 6, une résistance 8 et une résistance 9 qui modifie l'instant de décision et entrain une dégradation éventuelle de ce signal. Un même signal d'horloge h(t) est appliqué sur les entrées d'horloge CK des deux bascules 2, 4. Le signal d'horloge est appliqué à la bascule 4 par l'intermédiaire d'une résistance 10 qui permet de dégrader volontairement ce signal d'horloge. Une porte OU EXCLUSIF 12 reçoit les signaux délivrés par les deux bascules 2, 4.The first branch includes a bistable rocker 2 which
receives on its data input D the binary signal S (t) received from
line. The second branch also includes a flip-flop 4, but the binary signal S (t) is received through a polarization bridge comprising a capacitor 6, a resistor 8 and a resistor 9 which modifies the decision instant and leads to possible degradation of this signal. The same clock signal h (t) is applied to the clock inputs CK of the two flip-flops 2, 4. The clock signal is applied to flip-flop 4 via a resistor 10 which makes it possible to degrade voluntarily this clock signal. An EXCLUSIVE OR gate 12 receives the signals delivered by the two flip-flops 2, 4.
Le signal E(t) délivré par la porte logique 12 comporte une impulsion à chaque fois que les signaux délivrés par les deux branches sont différents. Le nombre d'impulsions contenues dans le signal E(t) par unité de temps permet donc d'estimer le taux d'erreur dans le signal reçu s(t). The signal E (t) delivered by the logic gate 12 comprises a pulse each time the signals delivered by the two branches are different. The number of pulses contained in the signal E (t) per unit of time therefore makes it possible to estimate the error rate in the received signal s (t).
Un deuxième circuit connu pour la détection de violation de parité (et d'estimation du taux d'erreur) dans un signal binaire non multiplexé est représenté sur la figure 2. Ce circuit transforme un signal de format nEt1P en un signal de format nB/1C dans lequel le bit C, qui vient remplacer le bit de parité P, est constant en l'absence d'erreur et change d'état lors d'une erreur. A second known circuit for detecting a parity violation (and estimation of the error rate) in a non-multiplexed binary signal is shown in FIG. 2. This circuit transforms a signal of format nEt1P into a signal of format nB / 1C in which the bit C, which replaces the parity bit P, is constant in the absence of error and changes state during an error.
Le circuit représenté. sur la figure 2 est conçu pour traiter les signaux S(t) de type NRZ. Ce signal est d'abord converti en un signal de type RZ par l'intermédiaire d'une porte
ET 14 qui reçoit le signal S(t) et un signal d'horloge h(t). Le signal délivré par la porte ET 14 est appliqué sur l'entrée d'horloge CK d'une bascule bistable 16. La sortie inverseuse Qet l'entrée de donnée D de cette bascule sont reliées entre elles.The circuit shown. in FIG. 2 is designed to process signals S (t) of NRZ type. This signal is first converted to an RZ type signal via a gate
AND 14 which receives the signal S (t) and a clock signal h (t). The signal delivered by the AND gate 14 is applied to the clock input CK of a flip-flop 16. The inverting output Q and the data input D of this flip-flop are linked together.
Le signal R(t) de format nB/1C est délivré par la sortie noninverseuse Q de la bascule 16.The signal R (t) of nB / 1C format is delivered by the non-inverting output Q of the flip-flop 16.
Les figures 3a et 3b représentent respectivement l'allure des signaux S(t) et R(t). Le signal S(t) se compose d'une suite de blocs comprenant chacun n bits de données suivis d'un bit de parité P associé. De même, le signal R(t) se compose d'une suite de blocs comprenant n bits suivis d'un bit de contrôle C. En l'absence d'erreur dans le signal S(t), le bit de contrôle C garde une valeur constante. En revanche, lorsqu'une erreur apparaît dans Le signal S(t), le bit de contrôle C change d'état. FIGS. 3a and 3b respectively represent the shape of the signals S (t) and R (t). The signal S (t) consists of a series of blocks each comprising n data bits followed by an associated parity bit P. Similarly, the signal R (t) consists of a series of blocks comprising n bits followed by a control bit C. In the absence of error in the signal S (t), the control bit C keeps a constant value. On the other hand, when an error appears in the signal S (t), the control bit C changes state.
Ainsi, dans La figure 3b, le bit de contrôle C passe de la valeur "O" à la valeur "1" après l'apparition d'une erreur en 18 dans le signal S(t). Le nombre de transitions d'états du bit de contrôle C du signal R(t) correspond au nombre de violations de parité dans le signal S(t). Lorsque ces violations sont involontaires, on peut donc en déduire Le taux d'erreur respectif ; dans le cas contraire, ces violations volontaires permettent d'assurer un transport d'informations (par périodicité, modulation ou codage) dans S(t), sans perturber le signal de l'exploitant. Thus, in FIG. 3b, the control bit C passes from the value "O" to the value "1" after the appearance of an error at 18 in the signal S (t). The number of state transitions of the control bit C of the signal R (t) corresponds to the number of parity violations in the signal S (t). When these violations are involuntary, we can therefore deduce The respective error rate; otherwise, these voluntary violations make it possible to transport information (by periodicity, modulation or coding) in S (t), without disturbing the operator's signal.
Le circuit représenté sur la figure 2 est conçu pour détecter les erreurs de parité dans un signal binaire non multiplexé. Cependant, le circuit traitant indépendamment les uns des autres chaque bloc du- signal binaire reçu, il pourrait également être utilisé pour détecter les erreurs de parité dans un signal numérique multipLexé, dans lequel les signaux binaires seraient multiplexés bloc à bloc. En effet, ce signal numérique multiplexé serait constitué d'une suite de blocsindépendants tes uns des autres. The circuit shown in Figure 2 is designed to detect parity errors in a non-multiplexed binary signal. However, the circuit processing each block of the received binary signal independently of each other, it could also be used to detect the parity errors in a multiplexed digital signal, in which the binary signals would be multiplexed block by block. Indeed, this multiplexed digital signal would consist of a series of blocks independent of each other.
En revanche, Le circuit ne peut être utilisé ni pour estimer le taux d'erreur, ni pour recevoir une information transmise par violation volontaire de parité dans un signal numérique multiplexé dans lequel les signaux binaires composants sont multiplexés bit à bit, car alors les bits de données d'un bloc et le bit de parité associé ne sont plus consécutifs dans le signal multiplexé. On the other hand, the circuit cannot be used neither to estimate the error rate, nor to receive information transmitted by voluntary violation of parity in a multiplexed digital signal in which the binary component signals are multiplexed bit by bit, because then the bits block data and the associated parity bit are no longer consecutive in the multiplexed signal.
Or, dans les futures liaisons sous-marines par fibres optiques, telles que les liaisons transatlantiques, des unités de branchement actives en mer sont prévues pour permettre le multiplexage de signaux binaires provenant de stations terminales différentes. Sur ces liaisons sous-marines, les signaux binaires pourront être multiplexés bit à bit, ou bloc à bloc. However, in future submarine links by optical fibers, such as the transatlantic links, branching units active at sea are provided to allow the multiplexing of binary signals coming from different terminal stations. On these submarine links, the binary signals can be multiplexed bit by bit, or block by block.
Les circuits connus ne permettent donc pas d'estimer le taux d'erreur dans un signal multiplexé bit à bit, ce qui constitue un inconvénient important notamment dans le domaine des liaisons sous-marines par fibres optiques. Known circuits therefore do not make it possible to estimate the error rate in a bit-to-bit multiplexed signal, which constitutes a significant drawback in particular in the field of submarine links by optical fibers.
L'invention a pour but de contrôler l'information de parité contenue dans un signal multiplexé composé d'une pluralité de signaux binaires defo-rmat n B/1P, n2B/1P, N3B/1P, ..., où n
1 2 3 1 n2, n3, ..., sont des entiers de valeurs éventuellement différentes. L'invention vise les signaux binaires multiplexés bloc à bloc, mais également les signaux binaires multiplexés bit à bit.The invention aims to control the parity information contained in a multiplexed signal composed of a plurality of binary signals defo-rmat n B / 1P, n2B / 1P, N3B / 1P, ..., where n
1 2 3 1 n2, n3, ..., are integers of possibly different values. The invention relates to binary signals multiplexed block to block, but also to binary signals multiplexed bit by bit.
L'invention a également pour objet un détecteur de parité qui soit simple à réaliser. The invention also relates to a parity detector which is simple to produce.
De manière précise, l'invention a pour objet un détecteur de parité pour un signal numérique S(t) composé de N signaux binaires multiplexés S (t), S (t), ..., S (t), chaque
1 2 N signal binaire S (t) étant constitué d'une suite de blocs comprenant chacun un ensemble de bits de données suivi d'un bit de parité, deux bits consécutifs d'un même bloc d'un signal S (t) étant distants de m bits dans le signal multiplexé, ledit détecteur de parité étant caractérisé en ce qu'il comprend
- un moyen de calcul de parité comprenant une première et une seconde entrées, ledit signal numérique multiplexé S(t) étant appliqué sur ladite première entrée, ledit moyen de calcul délivrant un signal R(t) dont chaque bit est représentatif de la parité des bits appliqués sur les deux entrées,
- un moyen à retard comprenant une entrée reliée à la sortie du moyen de calcul de parité et une sortie reliée à la seconde entrée du moyen de calcul de parité et produisant un retard de mT, où T est la longueur d'une cellule de bit du signal S(t). Specifically, the invention relates to a parity detector for a digital signal S (t) composed of N multiplexed binary signals S (t), S (t), ..., S (t), each
1 2 N binary signal S (t) consisting of a series of blocks each comprising a set of data bits followed by a parity bit, two consecutive bits of the same block of a signal S (t) being distant by m bits in the multiplexed signal, said parity detector being characterized in that it comprises
a parity calculation means comprising first and second inputs, said multiplexed digital signal S (t) being applied to said first input, said calculation means delivering a signal R (t) each bit of which is representative of the parity of the bits applied to the two inputs,
a delay means comprising an input connected to the output of the parity calculation means and an output connected to the second input of the parity calculation means and producing a delay of mT, where T is the length of a bit cell of the signal S (t).
Selon un premier mode de réalisation, correspondant au cas où les signaux binaires sont multiplexés bloc à bloc, Le moyen a retard provoque un retard de T, c'est-à-dire de 1 bit. According to a first embodiment, corresponding to the case where the binary signals are multiplexed block by block, the delay means causes a delay of T, that is to say of 1 bit.
Selon un second mode de réalisation, correspondant au cas où les signaux binaires sont multiplexés bit à bit, le moyen å retard provoque un retard de N.T, où N est le nombre de signaux b mairen multiplexés. According to a second embodiment, corresponding to the case where the binary signals are multiplexed bit by bit, the delay means causes a delay of N.T, where N is the number of mairen multiplexed signals b.
Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif en référence aux dessins annexés, sur lesquels
- la figure 1, déjà décrite, illustre un premier circuit connu d'estimation du taux d'erreur dans un signal binaire,
- la figure 2, déjà décrite, illustre un second circuit pour l'estimation du taux d'erreur dans un signal numérique de format nB/1P,
- les figures 3a et 3b, déjà décrites, illustrent schématiquement l'allure d'un signal numérique de format nB/1P, et d'un signal R(t) correspondant délivré par le circuit de La figure 2,
- La figure 4 est une représentation schématique du détecteur de parité de l'invention,
- la figure 5 illustre un mode de réalisation du détecteur de parité de l'invention, pour estimer le taux d'erreur, ou localiser les bits de parité, dans un signal binaire non multiplexé ou dans un signal composé de signaux binaires multiplexés bloc à bloc,
- les figures 6a et 6b illustrent schématiquement l'allure d'un signal binaire S(t) composé de plusieurs signaux binaires multiplexés bloc à bloc, et le signal R(t) correspondant délivré par le circuit de la figure 5,
- la figure 7 illustre un mode de réalisation du détecteur de parité de l'invention pour L'estimation du taux d'erreur, ou la localisation des bits de parité, dans un signal composé d'une pluralité de signaux binaires multiplexés bit à bit, et
- les figures 8a et 8b illustrent schématiquement l'allure d'un signal binaire composé d'une pluralité de signaux binaires multiplexés bit à bit, et le signal R(t) correspondant délivré par le circuit de la figure 7.The characteristics and advantages of the invention will emerge more clearly from the description which follows, given by way of illustration but not limitation with reference to the appended drawings, in which
FIG. 1, already described, illustrates a first known circuit for estimating the error rate in a binary signal,
FIG. 2, already described, illustrates a second circuit for estimating the error rate in a digital signal of nB / 1P format,
FIGS. 3a and 3b, already described, schematically illustrate the appearance of a digital signal of nB / 1P format, and of a corresponding signal R (t) delivered by the circuit of FIG. 2,
FIG. 4 is a schematic representation of the parity detector of the invention,
FIG. 5 illustrates an embodiment of the parity detector of the invention, for estimating the error rate, or locating the parity bits, in a non-multiplexed binary signal or in a signal composed of multiplexed binary signals block to block,
FIGS. 6a and 6b schematically illustrate the shape of a binary signal S (t) composed of several binary signals multiplexed block by block, and the corresponding signal R (t) delivered by the circuit of FIG. 5,
- Figure 7 illustrates an embodiment of the parity detector of the invention for the estimation of the error rate, or the location of the parity bits, in a signal composed of a plurality of bit-by-bit multiplexed binary signals , and
FIGS. 8a and 8b schematically illustrate the shape of a binary signal composed of a plurality of binary signals multiplexed bit by bit, and the corresponding signal R (t) delivered by the circuit of FIG. 7.
On a représenté schématiquement sur la figure 4 la structure générale du détecteur de parité de l'invention. Celuici comprend un moyen de calcul de la parité 20 et un moyen à retard 22. The general structure of the parity detector of the invention is shown diagrammatically in FIG. 4. This comprises a means for calculating the parity 20 and a delay means 22.
Le moyen de calcul de la parité 20 comporte deux entres pour recevoir un signal numérique S(t), dont on désire évaluer ou localiser les erreurs, et un signal numérique R(t-mT). The parity calculation means 20 comprises two inputs for receiving a digital signal S (t), for which it is desired to evaluate or locate the errors, and a digital signal R (t-mT).
Le débit de chacun de ces signaux numériques est de T bits par seconde. Le moyen de calcul de la parité 20 délivre un signal numérique, ayant un débit de T bits par seconde, dans lequel chaque bit est représentatif de la parité de deux bits reçus en entrée.The bit rate of each of these digital signals is T bits per second. The parity calculation means 20 delivers a digital signal, having a bit rate of T bits per second, in which each bit is representative of the parity of two bits received at input.
Le moyen à retard 22 comporte une entrée reliée à la sortie du moyen de calcul de la parité 20 et une sortie reliée à la seconde entrée du moyen de calcul de la parité 20. Ce moyen à retard 22 produit un retard de mT, c'est-à-dire un retard de m bits du signal reçu en entrée. The delay means 22 includes an input connected to the output of the parity calculation means 20 and an output connected to the second input of the parity calculation means 20. This delay means 22 produces a delay of mT, c ' that is to say a delay of m bits of the signal received at the input.
La valeur de m dépend du signal multiplexé S(t). Elle est égal-e à la distance, dans le signal multiplexé, entre deux bits qui appartiennent au bloc et qui seraient consécutifs dans ce bloc, si le signal contenant ce bloc n'était pas multiplexé. The value of m depends on the multiplexed signal S (t). It is equal to the distance, in the multiplexed signal, between two bits which belong to the block and which would be consecutive in this block, if the signal containing this block was not multiplexed.
Ainsi, dans le cas d'un multiplexage bloc à bloc, les deux bits sont consécutifs dans le signal multiplexé ; m est alors égal à 1. Dans le cas du multiplexage bit à bit de N signaux binaires, deux bits consécutifs d'un même bloc sont séparés par N-1 bits dans le signal multiplexé ; m est alors égal à N.Thus, in the case of block-to-block multiplexing, the two bits are consecutive in the multiplexed signal; m is then equal to 1. In the case of bit-by-bit multiplexing of N binary signals, two consecutive bits of the same block are separated by N-1 bits in the multiplexed signal; m is then equal to N.
On a représenté sur la figure 5 un mode de réalisation du détecteur de parité de l'invention dans le cas du multiplexage bloc à bloc. FIG. 5 shows an embodiment of the parity detector of the invention in the case of block-to-block multiplexing.
Ce détecteur de parité comprend un moyen de calcul de la parité constitué d'une porte OU-EXCLUSIF 24, et un moyen à retard constitué d'une bascule bistable de type D 26. La fréquence du signal d'horloge h(t) appliqué sur l'entrée d'horloge CK de La bascule 26 a une fréquence égale à 1/T, égale au débit binaire dans le signal S(t). This parity detector comprises a means of calculating the parity constituted by an OR-EXCLUSIVE gate 24, and a delay means constituted by a bistable flip-flop of type D 26. The frequency of the clock signal h (t) applied on the clock input CK of flip-flop 26 has a frequency equal to 1 / T, equal to the bit rate in the signal S (t).
Le signal multiplexé S(t) se compose d'une pluralité de signaux de format n B/1P, n B/1P, n B/1P, ... composes chacun
i 2 3 d'une suite de blocs. A titre d'exemple, on a représenté sur la figure 6a un signal multiplexé S-(t) constitué de trois signaux
S (t), S (t) et S (t). Le signal S(t) a donc le format suivant
1 2 3
k k k k+1 k+1 k+1 k+2 .., B1, ..., Bn1 ..., p, B1, ..., Bn2, Pk+1, B1, ...,
n2 1
k+2 k+2 k+3 k+3 k+3 B ,P ,B . P . ,P
n3 1 ..., n1 ou B représente le bit de donne de rang j dans le bloc i du
j i signal multiplexé S(t), et P est le bit de parité associé au bloc i.Les blocs ont des longueurs égales à n +1, n +1 ou n +1
1 2 3 selon que ce sont des blocs des signaux binaires S (t), 52(t) ou 5 (t). The multiplexed signal S (t) is composed of a plurality of signals of format n B / 1P, n B / 1P, n B / 1P, ... each composed
i 2 3 of a series of blocks. By way of example, FIG. 6a shows a multiplexed signal S- (t) consisting of three signals
S (t), S (t) and S (t). The signal S (t) therefore has the following format
1 2 3
kkk k + 1 k + 1 k + 1 k + 2 .., B1, ..., Bn1 ..., p, B1, ..., Bn2, Pk + 1, B1, ...,
n2 1
k + 2 k + 2 k + 3 k + 3 k + 3 B, P, B. P. , P
n3 1 ..., n1 or B represents the data bit of rank j in block i of
ji multiplexed signal S (t), and P is the parity bit associated with block i. Blocks have lengths equal to n +1, n +1 or n +1
1 2 3 depending on whether they are blocks of binary signals S (t), 52 (t) or 5 (t).
3
Le signal R(t) délivré par la porte OU-EXCLUSIF 24
(figure 5) est constitué par la suite
k k k k+1 k+1 k+1 k+2 R1, ..., Rn2 R 1 1 R1 R , ..., R , R1 R
1 n2 i
k+2 k+2 k+3 k+3 k+3
R 3 , R , ..., R1 * --, R R, n3 n3+1 I ni ni+1
k k k+1 k+1 k+2 k+2 k+3 k+3 où R =C , R =C , R =C , R =C
n1+1 n2+1 n3+2 n1+3
Par construction, le signal R(t) est lié au signal S(t) par la relation suivante :
k k k R =p(B R )
i i-1 ou p est La fonction parité, c'est-à-dire L'addition modulo 2.3
The signal R (t) delivered by the gate EXCLUSIVE 24
(figure 5) is constituted thereafter
kkk k + 1 k + 1 k + 1 k + 2 R1, ..., Rn2 R 1 1 R1 R, ..., R, R1 R
1 n2 i
k + 2 k + 2 k + 3 k + 3 k + 3
R 3, R, ..., R1 * -, RR, n3 n3 + 1 I ni ni + 1
kk k + 1 k + 1 k + 2 k + 2 k + 3 k + 3 where R = C, R = C, R = C, R = C
n1 + 1 n2 + 1 n3 + 2 n1 + 3
By construction, the signal R (t) is linked to the signal S (t) by the following relation:
kkk R = p (BR)
i i-1 or p is The parity function, i.e. The addition modulo 2.
De cette relation, on peut déduire
k+1 k+1 k+1 k+1 k
C = p(P , B 2 ..., B , C ) n2 i
k+1 k qui montre que la relation C =C est vérifiée si et seulement si la relation
k+1 k+1 k+1
P = p(B , ..., B )
n2 i est vérifiée.From this relationship, we can deduce
k + 1 k + 1 k + 1 k + 1 k
C = p (P, B 2 ..., B, C) n2 i
k + 1 k which shows that the relation C = C is verified if and only if the relation
k + 1 k + 1 k + 1
P = p (B, ..., B)
n2 i is checked.
k k+1
Le signal constitué par la suite des bits C , C change donc d'état lorsqu'une erreur existe dans un bloc.k k + 1
The signal formed subsequently by the bits C, C therefore changes state when an error exists in a block.
Ainsi, dans le signal R(t) représenté sur la figure 6b, produit à partir du signal multiplexé S(t) représenté sur la k k+1 figure 6a, les valeurs différentes des bits C et C indiquent que le bloc k+1 du signal multiplexé S(t) contient un bit erroné. Thus, in the signal R (t) represented in FIG. 6b, produced from the multiplexed signal S (t) represented in the k k + 1 in FIG. 6a, the different values of the bits C and C indicate that the block k + 1 of the multiplexed signal S (t) contains an erroneous bit.
Il en est de même pour le bloc k+5 du signal multiplexé S(t).It is the same for block k + 5 of the multiplexed signal S (t).
Dans le mode de réalisation représenté dans la figure 5, le détecteur de parité de L'invention s'applique au multiplexage bloc à bloc. On a représenté sur la figure 7 un second mode de réalisation du détecteur de parité de l'invention, correspondant à un multiplexage bit à bit. In the embodiment shown in FIG. 5, the parity detector of the invention applies to block-to-block multiplexing. FIG. 7 shows a second embodiment of the parity detector of the invention, corresponding to bit-by-bit multiplexing.
Ce détecteur comprend un moyen de calcul de la parité constitué par une porte OU-EXCLUSIF 24, et un moyen à retard
constitué par un ensemble de N bascules bistables 26 . ..., 26,
... 26 . On peut choisir, comme signal de sortie du détecteur de
N parité, le signaL R(t) déLivré par la porte OU-EXCLUSIF 24 ou, de préférence, le signal R(t-i.T) délivré par l'une des bascules 26 de façon à obtenir aisément des bits constants sur une durée T.This detector comprises a means of calculating the parity constituted by an EXCLUSIVE gate 24, and a delay means
constituted by a set of N flip-flops 26. ..., 26,
... 26. You can choose, as the output signal of the
N parity, the signal R (t) delivered by the OR-EXCLUSIVE gate 24 or, preferably, the signal R (ti.T) delivered by one of the flip-flops 26 so as to easily obtain constant bits over a duration T .
Le détecteur de parité représenté sur la figure 7 s'applique à un signal multiplexé S(t) résultant d'un multiplexage bit à bit de N signaux binaires constitués chacun d'une suite de blocs. Les formats n B/1P des signaux binaires
S (t), 1 < i < N, peuvent être différents les uns des autres. Les blocs des différents signaux n'ont donc pas nécessairement la même Longueur.The parity detector shown in FIG. 7 applies to a multiplexed signal S (t) resulting from a bit-by-bit multiplexing of N binary signals each consisting of a series of blocks. The n B / 1P formats of binary signals
S (t), 1 <i <N, can be different from each other. The blocks of the different signals therefore do not necessarily have the same length.
On a représenté sur la figure 8a l'allure du signal multiplexé S(t). Dans ce signal, deux bits de parité de deux blocs successifs d'un même signal binaire S (t) sont distants de
(n +1).N bits. La périodicité d'un bit de parité d'un signal binaire particulier dépend donc du format de ce signal.FIG. 8a shows the shape of the multiplexed signal S (t). In this signal, two parity bits of two successive blocks of the same binary signal S (t) are distant from
(n +1) .N bits. The periodicity of a parity bit of a particular binary signal therefore depends on the format of this signal.
Par construction, La porte OU-EXCLUSIF 24 du détecteur de parité représentée sur la figure 7 délivre un bit dont la valeur est égale à la parité de la somme de deux bits d'un même signal binaire. Le détecteur de parité représenté sur la figure 7 est donc fonctionnellement identique ç un dispositif comprenant un détecteur de parité pour chaque signal S (t) dans lequel les signaux délivrés par chacun des détecteurs de parité seraient ensuite multiplexés bit à bit. By construction, the OU-EXCLUSIVE gate 24 of the parity detector shown in FIG. 7 delivers a bit whose value is equal to the parity of the sum of two bits of the same binary signal. The parity detector shown in FIG. 7 is therefore functionally identical to a device comprising a parity detector for each signal S (t) in which the signals delivered by each of the parity detectors would then be bit-by-bit multiplexed.
Il en résulte que lorsqu'une erreur apparait sur un bit d'un signal, seul le résultat du traitement sur ce signal est affecté. Ceci apparait clairement sur le signal R(t) qui est représenté schématiquement sur la figure 8b. Sur cette figure, on a indiqué les valeurs successives des bits C correspondant au bit de parité P . L'apparition d'une erreur dans le signal S (t) i i en 28, dans le signal multiplexé S(t),- entraine un changement d'état du bit C en 30 dans le signal R(t). En revanche, une erreur apparaissant sur un bit du signal S (t) n'ent ra ine -pas un changement d'état des bits C , pour i- différent de 1. As a result, when an error occurs on a bit of a signal, only the result of the processing on this signal is affected. This appears clearly on the signal R (t) which is represented diagrammatically in FIG. 8b. In this figure, the successive values of the bits C corresponding to the parity bit P have been indicated. The appearance of an error in the signal S (t) i i at 28, in the multiplexed signal S (t), - causes a change of state of the bit C at 30 in the signal R (t). On the other hand, an error appearing on a bit of the signal S (t) does not in inee -in a change of state of the bits C, for i- different from 1.
De manière classique, des informations de service peuvent etre transmises avec chaque signal S;(t), soit par violations volontaires périodiques, modulées ou non, soit par codage de la parité. Le détecteur de l'invention permet de détecter en ligne ces violations ou ce codage, c'est-à-dire sans qu'il soit nécessaire de démultiplexer les signaux. Il permet également de distinguer les signaux S (t) entre eux par une détection en ligne, lorsque ces signaux ont des formats n B/1P différents. Enfin, le contrôle en ligne du respect ou non de la parité permet de localiser les bits de parité dans chaque signal
S (t). Conventionally, service information can be transmitted with each signal S; (t), either by periodic voluntary violations, modulated or not, or by parity coding. The detector of the invention makes it possible to detect online these violations or this coding, that is to say without the need to demultiplex the signals. It also makes it possible to distinguish the signals S (t) from one another by online detection, when these signals have different n B / 1P formats. Finally, online monitoring of whether or not parity is observed makes it possible to locate the parity bits in each signal
S (t).
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8707747A FR2616245B1 (en) | 1987-06-03 | 1987-06-03 | PARITY DETECTOR FOR MULTIPLEX BINARY SIGNALS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8707747A FR2616245B1 (en) | 1987-06-03 | 1987-06-03 | PARITY DETECTOR FOR MULTIPLEX BINARY SIGNALS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2616245A1 true FR2616245A1 (en) | 1988-12-09 |
| FR2616245B1 FR2616245B1 (en) | 1992-07-17 |
Family
ID=9351696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8707747A Expired - Lifetime FR2616245B1 (en) | 1987-06-03 | 1987-06-03 | PARITY DETECTOR FOR MULTIPLEX BINARY SIGNALS |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2616245B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326277A1 (en) * | 1993-08-05 | 1995-02-09 | Sel Alcatel Ag | Method and circuit arrangement for detecting the bit error rate in a digital optical receiver |
| US6369921B1 (en) * | 1998-03-24 | 2002-04-09 | British Telecommunications Public Limited Company | Parity determining apparatus and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0061288A2 (en) * | 1981-03-23 | 1982-09-29 | Sony Corporation | Digital television signal processing |
| JPS59195309A (en) * | 1983-04-21 | 1984-11-06 | Sony Corp | Interleave circuit |
-
1987
- 1987-06-03 FR FR8707747A patent/FR2616245B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0061288A2 (en) * | 1981-03-23 | 1982-09-29 | Sony Corporation | Digital television signal processing |
| JPS59195309A (en) * | 1983-04-21 | 1984-11-06 | Sony Corp | Interleave circuit |
Non-Patent Citations (6)
| Title |
|---|
| BRITISH TELECOMMUNICATIONS ENGINEERING, vol. 5, no. 2, juillet 1986, pages 113-123, Londres, GB; J.V.W. MYALL: "The design of production terminal equipment for digital optical-fibre submarine cable systems" * |
| BRITISH TELECOMMUNICATIONS ENGINEERING, vol. 5, no. 2, juillet 1986, pages 177-182, Londres GB; J.M. HORNE et al.: "Network planning: the new opportunities created by submarine optical-fibre systems" * |
| FUJITSU, vol. 16, no. 2, 1980, pages 15-31, Kawasaki, JP; T. KIHARA et al.: "45 M bits/sec optical fiber digital transmission equipment" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 27, no. 10B, mars 1985, pages 6316-6317, New York, US; "In-line serial parity checker for serial and parallel data" * |
| PATENT ABSTRACTS OF JAPAN, vol. 9, no. 58 (P-341)[1781], 14 mars 1985; & JP-A-59 195 309 (SONY K.K.) 06-11-1984 * |
| PHILIPS TELECOMMUNICATION REVIEW, vol. 40, no. 2, juillet 1982, pages 71-88, Hilversum, NL; N.A. BUIJS: "Philips optical fibre transmission systems: II. The equipment family" * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326277A1 (en) * | 1993-08-05 | 1995-02-09 | Sel Alcatel Ag | Method and circuit arrangement for detecting the bit error rate in a digital optical receiver |
| US6369921B1 (en) * | 1998-03-24 | 2002-04-09 | British Telecommunications Public Limited Company | Parity determining apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2616245B1 (en) | 1992-07-17 |
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