FR2612024A1

FR2612024A1 - Circuit for compression and expansion of digital signals

Info

Publication number: FR2612024A1
Application number: FR8702619A
Authority: FR
Inventors: Milan Skubnik
Original assignee: Mitel Corp
Current assignee: Microsemi Semiconductor ULC
Priority date: 1987-02-25
Filing date: 1987-02-25
Publication date: 1988-09-09

Abstract

The circuit comprises a shift-by-rotation matrix 1 formed of a network of cells with transmission ports for shifting the quantisation bits in the segment of a PCM word compressed by a number of predetermined locations towards the left as a function of the amplitude of the segment bits. The shifted bits are applied to a linear digital signal bus 3 in the form of an expanded linear representation of the PCM signal. The signals appearing on the bus 3 are compressed by shifting to the right by means of the shift matrix 1 and are applied from the latter to a PCM signal bus 2. The circuit is cheap and admits the A law and mu law PCM protocols. It is fast and completely static.

Description

La présente invention concerne de la transmission de signaux numériques en général et, plus particulièrement, un circuit de compression et d'extension de signaux de voix numériques. The present invention relates to the transmission of digital signals in general and, more particularly, to a circuit for compression and extension of digital voice signals.

Dans les systèmes de communication modernes, il faut fréquemment manipuler arithmétiquement des signaux numériques à modulation par impulsions et codage (MIC), pour faire du réglage de gain, etc. En pratique, les signaux MIC sont des représentations de signaux de voix compressées à point flottant de 8 bits. Pour effectuer des opérations arithmétiques directes sur les signaux, les signaux MIC doivent être d'abord développés en représentations linéaires de 13 ou 14 bits. De même, avant la transmission par le système de communication, il faut que les signaux de voix numériques linéaires soient compressés en représentations logarithmiques MIC. In modern communication systems, it is frequently necessary to arithmetically manipulate digital pulsed modulation coding (MIC) signals, to make gain control, etc. In practice, MIC signals are representations of 8-bit floating point compressed voice signals. To perform direct arithmetic operations on the signals, the MIC signals must first be developed into linear representations of 13 or 14 bits. Likewise, before transmission by the communication system, the linear digital voice signals must be compressed into logarithmic MIC representations.

En pratique, dans les techniques connues de compression et d'extension de signaux numériques, on utilise un circuit série pour convertir les signaux MIC compressés en signaux linéaires, et vice-versa. Dans les techniques de mise en série, on utilise généralement des circuits de temporisation complexes pour commander le processus de conversion. De plus, le processus de conversion dure un temps considérable car les bits série sont traités ou manipulés individuellement au lieu de l'être en blocs quand ils sont en format parallèle. In practice, in the known techniques of compression and extension of digital signals, a serial circuit is used to convert the compressed MIC signals into linear signals, and vice versa. In serialization techniques, complex timing circuits are generally used to control the conversion process. In addition, the conversion process lasts a considerable time because the serial bits are processed or handled individually instead of being in blocks when they are in parallel format.

Selon la présente invention, les signaux numériques sont compressés et développés au moyen d'un circuit unique et bon marché. According to the present invention, the digital signals are compressed and developed by means of a single and inexpensive circuit.

Le circuit admet à la fois les protocoles MIC à loi A et à loi H, il est tout-à-fait statique et, dans une réalisation satisfaisante, il a été réalisé en circuits intégrés.The circuit accepts both A-law and H-law MIC protocols, it is entirely static and, in a satisfactory embodiment, it has been produced in integrated circuits.

Conformément au recommandations G172, G711, G712 et G732A du
CCITT, les signaux MIC sont formés de mots de 8 bits comprenant chacun un bit de signe, une partie exposant de 3 bits (segment) et une partie mantisse de 4 bits (quantification dans le segment).In accordance with recommendations G172, G711, G712 and G732A of
CCITT, the MIC signals are formed of 8-bit words each comprising a sign bit, an exponent part of 3 bits (segment) and a mantissa part of 4 bits (quantization in the segment).

Selon la présente invention, un circuit est prévu pour décomposer un mot MIC compressé en ses trois composants: le bit de signe, les bits de segment et les bits de quantification dans le segment, et pour développer les composants séparés en une représentation d'amplitude linéaire avec signe du mot MIC. Pendant l'extension, les bits de quantification dans le segment sont décalés vers la gauche d'un nombre d'emplacements proportionnel à l'amplitude des bits de segment et ils sont entourés ou "garnis" par des signaux de niveau logique haut. According to the present invention, a circuit is provided for decomposing a compressed MIC word into its three components: the sign bit, the segment bits and the quantization bits in the segment, and for developing the separate components into an amplitude representation. linear with sign of the word MIC. During the extension, the quantization bits in the segment are shifted to the left by a number of locations proportional to the amplitude of the segment bits and they are surrounded or "garnished" by signals of high logic level.

Pendant le processus de compression, la façon d'opérer consiste à détecter la position du bit non nul de poids le plus élevé du signal linéaire, à considérer que les 4 bits voisins à gauche de ce dernier sont les bits de quantification dans le segment, et à coder simultanément le rang du bit non nul de poids le plus fort dans un jeu correspondant de 3 bits de segment. During the compression process, the way of operating consists in detecting the position of the most significant non-zero bit of the linear signal, considering that the 4 neighboring bits to the left of the latter are the quantization bits in the segment, and simultaneously coding the rank of the most significant non-zero bit in a corresponding set of 3 segment bits.

Une matrice à décalage par rotation de 4 bits peut être utilisée pour effectuer la conversion sus-mentionnée, comme dans l'exemple de réalisation préféré. Les matrices à décalage par rotation sont des circuits connus qu'on utilise pour transformer un mot numérique entrant ayant un nombre de bits prédéterminé en un autre mot numérique qui est une représentation décalée du mot entrant. Divers types de matrices à décalage par rotation sont connus. Elles comprennent des registres à décalage qui développent des mots entrants en des mots ayant un nombre de bits supérieur, ou des regitres à décalage circulaires qui décalent le bit de poids le plus fort d'un mot numérique vers l'emplacement du bit de poids le plus faible du mot de sortie, en décalant simultanément chacun des bits restants d'un emplacement vers la gauche.De telles matrices sont décrites, par exemple, dans le livre de Carver and Mead "Introduction to VLSI
Systems" (1980), Addison Wesley Publishing Company, Inc., p. 157-163.A 4-bit rotational shift matrix can be used to perform the above-mentioned conversion, as in the preferred embodiment. Rotationally shifting arrays are known circuits that are used to transform an incoming digital word having a predetermined number of bits into another digital word that is a shifted representation of the incoming word. Various types of rotational shift matrices are known. They include shift registers that develop incoming words into words with a higher number of bits, or circular shift registers that shift the most significant bit of a digital word to the location of the most significant bit. lower of the output word, by simultaneously shifting each of the remaining bits by one place to the left. Such matrices are described, for example, in the book by Carver and Mead "Introduction to VLSI
Systems "(1980), Addison Wesley Publishing Company, Inc., pp. 157-163.

La matrice à décalage par rotation a l'avantage d'être bidirectionnelle et d'avoir un format de traitement parallèle. La matrice à décalage par rotation est utilisée à la fois pour compresser des signaux linéaires et pour développer des mots MIC en parallèle. The rotary shift matrix has the advantage of being bidirectional and of having a parallel processing format. The rotary shift matrix is used both to compress linear signals and to develop MIC words in parallel.

C'est donc un circuit rapide et bon marché qui permet de surmonter les inconvénients des circuits série connus qui, comparativement, sont lents et chers.It is therefore a fast and inexpensive circuit which makes it possible to overcome the drawbacks of known serial circuits which, by comparison, are slow and expensive.

Dans un prototype satisfaisant, on a utilisé une matrice à décalage par rotation à 6 bits pour décaler les 4 bits de quantification dans le segment et les entourer (garnir) de signaux de niveau logique haut. In a satisfactory prototype, a 6-bit rotational shift matrix was used to shift the 4 quantization bits in the segment and surround them (garnish) with signals of high logic level.

On comprendra mieux l'invention en lisant la description suivante, faite en relation avec les dessins joints, parmi lesquels:
la Fig. 1 est un bloc-diagramme d'un circuit de compression et d'extension selon la présente invention dans sa forme la plus large,
la Fig. 2 est un bloc-diagramme schématique d'une matrice comprise dans l'exemple de réalisation préféré de l'invention,
la Fig. 3 est un diagramme schématique d'une cellule de la matrice de la Fig. 2,
la Fig. 4 est un diagramme schématique d'un détecteur de premier bit 1 compris dans l'exemple de réalisation préféré, et
la Fig. 5 est un diagramme schématique d'un multiplexeur également compris dans l'exemple de réalisation préféré.The invention will be better understood by reading the following description, made in relation to the accompanying drawings, among which:
Fig. 1 is a block diagram of a compression and extension circuit according to the present invention in its widest form,
Fig. 2 is a schematic block diagram of a matrix included in the preferred embodiment of the invention,
Fig. 3 is a schematic diagram of a cell of the matrix of FIG. 2,
Fig. 4 is a schematic diagram of a first bit detector 1 included in the preferred embodiment, and
Fig. 5 is a schematic diagram of a multiplexer also included in the preferred embodiment.

A la Fig. 1, une matrice à décalage par rotation 1 reçoit 4 bits de quantification dans le segment, notés A, B, C et D, d'un mot MIC provenant d'un bus parallèle MIC 2, et elle les décale pour former un mot linéaire de 12 ou 13 bits (selon que le mot MIC entrant est codé en loi A ou en loi Xu) qui est appliqué à un bus parallèle linéaire 3. In Fig. 1, a matrix with shift by rotation 1 receives 4 quantization bits in the segment, denoted A, B, C and D, of a word MIC coming from a parallel bus MIC 2, and it shifts them to form a linear word of 12 or 13 bits (depending on whether the incoming MIC word is coded in A law or in Xu law) which is applied to a linear parallel bus 3.

Le bit de signe d'un mot MIC apparaissant sur le bus 2 est délivré directement au bus 3. Les bits de segment provenant du bus 2 sont appliqués à un décodeur 4 qui, en réponse, délivre par l'une de ses 8 sorties un signal de commande à un multiplexeur 5. En réponse, le multiplexeur 5 produit à l'une de ses 8 bornes de sortie prédéterminée, un signal d'activation qui est appliqué à la matrice 1 afin de décaler les 4 bits de quantification dans le segment d'un ..ombre prédéterminé d'emplacements vers la gauche, comme on l'expliquera plus en détail à propos de la Fig. 2. The sign bit of a MIC word appearing on bus 2 is delivered directly to bus 3. The segment bits from bus 2 are applied to a decoder 4 which, in response, delivers one of its 8 outputs a control signal to a multiplexer 5. In response, the multiplexer 5 produces at one of its 8 predetermined output terminals, an activation signal which is applied to the matrix 1 in order to shift the 4 quantization bits in the segment a predetermined number of locations to the left, as will be explained in more detail in connection with FIG. 2.

Une unité de commande externe, telle qu'un microprocesseur, non montré, engendre un signaux de commande DIRN et un signal de commande de loi A/,, qui sont appliqués à la matrice 1, au multiplexeur 5 et à un circuit additionneur/soustracteur de déport 6. La valeur du signal
DIRN désigne la fonction du circuit de compression/extension, soit en mode d'extension MIC-linéaire, soit en mode de compression linéaire
MIC. Le signal de commande de loi A ou C1 sélecte laquelle des fonctions en loi A ou en loi U est utilisée pour compresser les mots
MIC (c'est-à-dire qu'une valeur de déport de 33 doit être soustraite pendant l'extension et additionnée pendant la compression de mots codés en loi u, au moyen du circuit 6, comme on l'expliquera plus en détail dans la suite.An external control unit, such as a microprocessor, not shown, generates a DIRN control signals and a law control signal A / ,, which are applied to the matrix 1, to the multiplexer 5 and to an adder / subtractor circuit. 6. The value of the signal
DIRN designates the function of the compression / extension circuit, either in MIC-linear extension mode or in linear compression mode
MIC. The A or C1 law control signal selects which of the A law or U law functions is used to compress the words
MIC (i.e. an offset value of 33 must be subtracted during extension and added during compression of u-law coded words, by means of circuit 6, as will be explained in more detail in the following.

Pendant l'extension, les 4 bits de quantification dans le segment sont décalés vers la gauche du nombre d'emplacements prédéterminé sus-mentionné, et ils apparaissent sur une pluralité de bornes bidirectionnelles de la matrice 1 qui les applique au circuit 6. Les circuits internes de la matrice 1 produisent une paire de signaux de niveau logique haut aux bornes immédiatement adjacentes à celles qui portent les 4 bits de quantification dans le segment. La matrice 1 donne aux bits restants du mot linéaire des niveaux logiques bas. During extension, the 4 quantization bits in the segment are shifted to the left by the aforementioned number of predetermined locations, and they appear on a plurality of bidirectional terminals of the matrix 1 which applies them to circuit 6. The circuits internals of matrix 1 produce a pair of high logic level signals at the terminals immediately adjacent to those which carry the 4 quantization bits in the segment. The matrix 1 gives the remaining bits of the linear word low logic levels.

Pour convertir un mot MIC codé en loi u en une représentation linéaire, une valeur de déport de 33 doit être soustraite au mot numérique linéaire développé, correspondant à la soustraction d'une valeur de correction d'un demi-quantum du segment à mi-hauteur, au passage par zéro de la courbe de conversion de loi y à linéaire. Cette pratique est bien connue de l'homme du métier dans le domaine de la communication numérique. La valeur de déport est ajoutée au mot numérique linéaire pendant la compression (c'est-à-dire le codage du signal MIC). To convert a code word coded in u-law into a linear representation, an offset value of 33 must be subtracted from the developed linear digital word, corresponding to the subtraction of a correction value by half a quantum from the segment at mid- height, at the zero crossing of the y-to-linear conversion curve. This practice is well known to those skilled in the art in the field of digital communication. The offset value is added to the linear digital word during compression (i.e. coding of the MIC signal).

Ainsi, les bits décalés apparaissant aux bornes bidirectionnelles de la matrice 1 sont appliqués au circuit 6 où leur est soustraite une valeur de déport de 33. Le signal somme est alors appliqué au bus linéaire parallèle 3 pour subir d'autres traitements, tels que du réglage d'équilibrage de gain, etc., par des circuits de traitement de signal numérique supplémentaires qui ne sont pas du ressort de la présente invention. Thus, the shifted bits appearing at the bidirectional terminals of the matrix 1 are applied to circuit 6 where their offset value is subtracted from 33. The sum signal is then applied to the parallel linear bus 3 to undergo other processing, such as gain balance adjustment, etc., by additional digital signal processing circuits which are beyond the scope of the present invention.

Si des mots MIC codés en loi A sont développés, le processeur externe engendre un signal de loi A/U de niveau logique haut qui est appliqué au circuit 6. Celui-ci, en réponse, devient transparent pour les bits décalés apparaissant aux bornes bidirectionnelles de la matrice 1. If A law coded MIC words are developed, the external processor generates a high logic level A / U law signal which is applied to circuit 6. The latter, in response, becomes transparent for the shifted bits appearing at the bidirectional terminals. of matrix 1.

Pendant la compression, un mot linéaire apparaissant sur le bus parallèle linéaire 3 est appliqué au circuit 6 et, s'il s'agit d'une compression codée en loi U la valeur de déport sus-mentionnée de 33 y est ajoutée. Les bits de poids les plus forts du mot linéaire sont appliqués à un détecteur 7 de premier "1" qui détecte parmi eux le bit non nul de poids le plus fort. Le détecteur 7 a 8 sorties reliées à 8 entrées respectives du multiplexeur 5 et à un codeur 8/3 8. Le détecteur 7 produit un signal de commande indiquant l'emplacement du bit non nul de poids le plus fort du mot linéaire. During the compression, a linear word appearing on the linear parallel bus 3 is applied to the circuit 6 and, if it is a compression coded in law U the above-mentioned offset value of 33 is added to it. The most significant bits of the linear word are applied to a detector 7 of first "1" which detects among them the most significant non-zero bit. The detector 7 has 8 outputs connected to 8 respective inputs of the multiplexer 5 and to an 8/3 encoder 8. The detector 7 produces a control signal indicating the location of the most significant non-zero bit of the linear word.

L'unité de commande externe produit un signal de commande DIRN de niveau logique bas qui est appliqué au circuit 6, à la matrice 1 et au multiplexeur 5. En réponse, le multiplexeur 5 reçoit le signal de commande du détecteur 7 et active des cellules prédéterminées de la matrice 5, de sorte que les quatre bits de poids plus faibles voisins du bit de poids le plus fort détecté soient extraits par décalage dans la matrice 1 et appliqués au bus 2 comme on l'expliquera plus en détail dans la suite, en relation avec la Fig. 2. The external control unit produces a low logic level DIRN control signal which is applied to the circuit 6, to the matrix 1 and to the multiplexer 5. In response, the multiplexer 5 receives the control signal from the detector 7 and activates cells predetermined from matrix 5, so that the four least significant bits neighboring the most significant detected bit are extracted by offset in matrix 1 and applied to bus 2 as will be explained in more detail below, in relation to FIG. 2.

De plus, le signal de commande provenant du détecteur 7 est codé dans le codeur 8 qui, en réponse, produit 3 bits de segment qui sont appliqués au bus MIC parallèle 2. Le bit de signe provenant du bus linéaire parallèle 3 est appliqué directement au bus 2, comme on l'a expliqué ci-dessus. In addition, the control signal from detector 7 is encoded in encoder 8 which, in response, produces 3 segment bits which are applied to the parallel MIC bus 2. The sign bit from the parallel linear bus 3 is applied directly to the bus 2, as explained above.

Le décalage par rotation sus-mentionné de signaux numériques appliqués à la matrice 1 est illustré dans les tableaux 1 et 2 suivants. The above-mentioned rotation offset of digital signals applied to the matrix 1 is illustrated in Tables 1 and 2 below.

Tableau 1 (loi A)
Segment Signal linéaire Signal MIC
0 0000000ABCD1 000ABCD
1 0000001ABCD1 00lABCD
2 000001ABCD1X 010ABCD
3 0000îABCDîXX OI1ABCD
4 000îABCDîXXX l00ABCD
5 00lABCDîXXXX l0îABCD
6 01ABCD1XXXXX îi0ABCD
7 îABCDlXXXXXX X 1 l 1 A B C D
Tableau 2 (loi u)
Segment Signal linéaire Signal MIC
0 00000001ABCD1 O0OABCD
1 0000001ABCD1X 001ABCD
2 000001ABCD1XX OlOABCD
3 OO0OlABCDlXXX 001ABCD
4 OO0lABCDlXXXX lOOABCD
5 OOîABCDlXXXXX 101ABCD
6 01abcd1xxxxxx 110ABCD
7 1ABCD1XXXXXXX 111ABCD
où X est à négliger à la compression
et 0 est à négliger à l'extension
Comme l'illustrent les tableaux 1 et 2, des mots compressés en loi A sont développés en mots linéaires de 12 bits tandis que des mots compressés en loi M sont développés en mots linéaires de 13 bits. Le circuit au moyen duquel est opérée la conversion de MIC à 12 ou 13 bits en linéaire dans la matrice 1 est décrit plus en détail dans la suite, en relation avec la Fig. 5.Table 1 (law A)
Linear signal segment MIC signal
0 0000000ABCD1 000ABCD
1 0000001ABCD1 00lABCD
2 000001ABCD1X 010ABCD
3 0000îABCDîXX OI1ABCD
4,000îABCDîXXX l00ABCD
5 00lABCDîXXXX l0îABCD
6 01ABCD1XXXXX îi0ABCD
7 îABCDlXXXXXX X 1 l 1 ABCD
Table 2 (u law)
Linear signal segment MIC signal
0 00000001ABCD1 O0OABCD
1 0000001ABCD1X 001ABCD
2 000001ABCD1XX OlOABCD
3 OO0OlABCDlXXX 001ABCD
4 OO0lABCDlXXXX lOOABCD
5 YESABCDlXXXXX 101ABCD
6 01abcd1xxxxxx 110ABCD
7 1ABCD1XXXXXXX 111ABCD
where X is to be neglected at compression
and 0 is to be neglected when extending
As illustrated in Tables 1 and 2, words compressed in A-law are developed in 12-bit linear words while words compressed in M-law are developed in 13-bit linear words. The circuit by means of which the conversion of MIC to 12 or 13 bits in linear in the matrix 1 is carried out is described in more detail below, in relation to FIG. 5.

Pour mieux comprendre l'invention, on considère l'exemple suivant d'extension d'un mot entrant codé en loi lu, porté par le bus
MIC 2, ayant la valeur 10101010. Le bit de signe de niveau logique haut est appliqué directement du bus 2 au bus 3, les trois bits de segment 010 sont appliqués au décodeur 4 et les quatre bits de quantification dans le segment 1010 sont appliqués à la matrice 1.To better understand the invention, consider the following example of extension of an incoming word coded in law read, carried by the bus
MIC 2, having the value 10101010. The high logic level sign bit is applied directly from bus 2 to bus 3, the three segment bits 010 are applied to decoder 4 and the four quantization bits in segment 1010 are applied to matrix 1.

En se référant au tableau 2, on voit que le mot linéaire de 13 bits sortant de la matrice 1 aura la forme 0000011010100. Ce signal quasi-linéaire de 13 bits est appliqué au circuit 6 où lui est soustraite la valeur 33 (100001 en binaire). Il en résulte un mot numérique quasi-linéaire ou mot linéaire décalé ayant la valeur 0000010110011 qui est alors appliqué au bus 3 pour d'autres manipulations arithmétiques binaires, telles que de la conversion de gain, du filtrage numérique, etc. Referring to table 2, we can see that the 13-bit linear word leaving matrix 1 will have the form 0000011010100. This 13-bit quasi-linear signal is applied to circuit 6 where the value 33 (100001 in binary) is subtracted from it ). This results in a quasi-linear digital word or shifted linear word having the value 0000010110011 which is then applied to bus 3 for other binary arithmetic manipulations, such as gain conversion, digital filtering, etc.

Considérons maintenant l'exemple suivant de compression en loi A du mot linéaire 1001101010110 porté par le bus linéaire parallèle 3. Now consider the following example of A-law compression of the linear word 1001101010110 carried by the parallel linear bus 3.

Le bit de signe de niveau logique haut de poids le plus fort est appliqué directement du bus 3 au bus MIC 2. Le détecteur 7 détecte le bit de niveau haut de poids le plus fort du mot linéaire au troisième rang (non compris le bit de signe). Alors, le détecteur 7 produit un signal de commande de 8 bits de la forme 00100000 qui est appliqué au multiplexeur 5 et au codeur 8. En réponse, le codeur 8 produit les 3 bits de segment suivants: 101, et le multiplexeur 5 produit un signal de commande pour que les quatre bits de poids plus faibles adjacents au premier bit "1" (c'est-à-dire les bits 1010) soient décalés dans la matrice 1 et appliqués au bus 2. Ainsi, un mot MIC compressé en loi A est appliqué au bus 3 dans la forme 11011010.The most significant high logic level sign bit is applied directly from bus 3 to the MIC bus 2. The detector 7 detects the strongest high level bit of the linear word in the third row (not including the bit of sign). Then, the detector 7 produces an 8-bit control signal of the form 00100000 which is applied to the multiplexer 5 and to the coder 8. In response, the coder 8 produces the following 3 segment bits: 101, and the multiplexer 5 produces a control signal so that the four least significant bits adjacent to the first bit "1" (that is to say the bits 1010) are shifted in the matrix 1 and applied to the bus 2. Thus, a word MIC compressed in law A is applied to bus 3 in the form 11011010.

A la Fig. 2, la structure de la matrice 1 est représentée en détail. Elle comprend une pluralité de cellules à portes de transmission 11 à 16, 21 à 26, 31 à 36, 41 à 46, 51 à 56, 61 à 66, 71 à 76 et 81 à 86. La matrice 1 présente 8 rangées comprenant chacune 6 cellules à portes de transmission. Chaque rangée est reliée à une ligne d'activation correspondante, respectivement 17, 27, 37, 47, 57, 67, 77 et 87, dont chacune est reliée à une sortie prédéterminée du multiplexeur 5. Des lignes d'activation supplémentaires 18, 28, 38, 48, 58, 68, 78 et 88 sont reliées aux rangées correspondantes de cellules à portes de transmission et aux lignes d'activation 17, 27, 37, 47, 57, 67, 77 et 87 par l'intermédiaire des inverseurs respectifs 19, 29, 39, 49, 59, 69, 79 et 89. In Fig. 2, the structure of the matrix 1 is shown in detail. It comprises a plurality of cells with transmission doors 11 to 16, 21 to 26, 31 to 36, 41 to 46, 51 to 56, 61 to 66, 71 to 76 and 81 to 86. The matrix 1 has 8 rows each comprising 6 cells with transmission doors. Each row is connected to a corresponding activation line, respectively 17, 27, 37, 47, 57, 67, 77 and 87, each of which is connected to a predetermined output of the multiplexer 5. Additional activation lines 18, 28 , 38, 48, 58, 68, 78 and 88 are connected to the corresponding rows of cells with transmission doors and to the activation lines 17, 27, 37, 47, 57, 67, 77 and 87 via the inverters respective 19, 29, 39, 49, 59, 69, 79 and 89.

La structure et le fonctionnement de chacune des cellules à portes de transmission seront décrits en détail dans la suite, en relation avec les Figs. 3 et 4. The structure and operation of each of the cells with transmission doors will be described in detail below, in relation to FIGS. 3 and 4.

Le signal de commande DIRN sus-mentionné, engendré par l'unité de commande externe, est appliqué aux grilles de transistors 92 à 104 et à l'entrée de commande DIR du multiplexeur 5. Les bornes de source des transistors 92 à 97 sont respectivement reliées aux portes diagonales bidirectionnelles des cellules 11 à 16. Les bornes de source des transistors 98 à 104 sont respectivement reliées aux portes diagonales des cellules 26, 36, 46, 56, 66, 76 et 86. Les bornes de drain des transistors 92 à 104 sont toutes reliées à la terre. The above-mentioned DIRN control signal, generated by the external control unit, is applied to the transistor gates 92 to 104 and to the DIR control input of the multiplexer 5. The source terminals of the transistors 92 to 97 are respectively connected to the bi-directional diagonal gates of cells 11 to 16. The source terminals of transistors 98 to 104 are respectively connected to the diagonal gates of cells 26, 36, 46, 56, 66, 76 and 86. The drain terminals of transistors 92 to 104 are all grounded.

En pratique, le décodeur 4 est un décodeur 3/8 de conception classique et le codeur 8 un codeur 8/3 de conception classiqu également. Le multiplexeur 5 sélecte les lignes de commande 110 à 117 partant du décodeur 4 pour commander la matrice 1, Fig. 1, en réponse à la réception d'un signal DIRN de niveau logique haut à sa borne DIR, provenant du processeur externe, dont résulte une extension du mot
MIC. De meme, le multiplexeur 5 sélecte les lignes de commande 120 à 127 pour commander la matrice 1 afin d'effectuer la compression d'un mot linéaire, en réponse à la réception d'un signal DIRN de niveau logique bas à sa borne DIR.In practice, the decoder 4 is a 3/8 decoder of conventional design and the coder 8 an 8/3 coder of conventional design also. The multiplexer 5 selects the control lines 110 to 117 starting from the decoder 4 to control the matrix 1, FIG. 1, in response to receiving a high logic level DIRN signal at its DIR terminal, from the external processor, resulting in an extension of the word
MIC. Likewise, the multiplexer 5 selects the control lines 120 to 127 to control the matrix 1 in order to perform the compression of a linear word, in response to the reception of a signal DIRN of low logic level at its terminal DIR.

Le signal de commande DIRN est également appliqué, par l'intermédiaire d'un inverseur 105, à l'entrée de mise hors service d'une porte de transmission 106. Une borne de la porte 106 est reliée à une source de tension de niveau logique haut et l'autre borne est reliée à la cellule à portes de transmission 11. The control signal DIRN is also applied, via an inverter 105, to the deactivation input of a transmission door 106. A terminal of the door 106 is connected to a level voltage source. logic high and the other terminal is connected to the cell with transmission doors 11.

Une sortie LZ du multiplexeur 5 est reliée à la cellule à portes de transmission 16 pour donner au bit de poids le plus fort voisin du bit A de quantification dans le segment, dans un signal développé en loi A (tableau 1), soit un niveau logique haut, soit un niveau logique bas. En particulier, dans le cas d'extension d'un mot MIC en loi A ayant les bits de segment 000, LZ=O, autrement LZ=1. An output LZ of the multiplexer 5 is connected to the cell with transmission gates 16 to give the most significant bit near the quantization bit A in the segment, in a signal developed in law A (table 1), i.e. a level high logic, or a low logic level. In particular, in the case of extension of a word MIC in law A having the segment bits 000, LZ = O, otherwise LZ = 1.

En fonctionnement, comme on l'a expliqué ci-dessus à propos de la Fig. 1, le multiplexeur 5 produit un signal d'activation de niveau logique haut sur l'une des lignes d'activation 17, 27, 37, 47, 57, 67, 77 et 87, en réponse à la réception de signaux de commande provenant soit du décodeur 4, soit du détecteur 7. In operation, as explained above with reference to FIG. 1, the multiplexer 5 produces a high logic level activation signal on one of the activation lines 17, 27, 37, 47, 57, 67, 77 and 87, in response to the reception of control signals from either from the decoder 4 or from the detector 7.

Si un signal de niveau logique bas est appliqué à la ligne d'activation de l'une quelconque des rangées de cellules à portes de transmission, par exemple la ligne d'activation 17, les quatre bits de quantification dans le segment provenant du bus MIC parallèle 2 et appliqués aux cellules à portes de transmission respectives, par exemple 12 à 15, sont décalés verticalement vers les cellules voisines, par exemple 22 à 25. De même, des signaux apparaissant aux bornes diagonales d'une ou plusieurs rangées de cellules prédéterminées sont transférés ou décalés diagonalement de manière à apparaitre respectivement sur les cellules diagonales voisines. If a low logic level signal is applied to the activation line of any of the rows of transmission gate cells, for example activation line 17, the four quantization bits in the segment from the MIC bus parallel 2 and applied to the cells with respective transmission doors, for example 12 to 15, are shifted vertically towards the neighboring cells, for example 22 to 25. Similarly, signals appearing at the diagonal terminals of one or more rows of predetermined cells are transferred or shifted diagonally so as to appear respectively on the neighboring diagonal cells.

Cependant, comme on l'a noté ci-dessus, l'une des lignes d'activation sera à un niveau logique haut, entraînant que les bits qui seront appliqués aux bornes verticales supérieures d'une rangée prédéterminée seront déviés de manière à apparaître respectivement aux bornes diagonales inférieures, pour être appliqués aux cellules voisines en diagonale. De plus, des signaux apparaissant aux bornes urticales inférieures sont décalés de manière à apparaître respectivement aux bornes diagonales supérieures des cellules de rangée. Donc, chaque bit porté par des cellules de la rangée activée est décalé vers le bas et vers la gauche de la matrice 1 en cas d'extension d'un mot MIC, et vers la droite et vers le haut par l'intermédiaire de la rangée de cellules activée en cas de codage ou compression MIC d'un mot linéaire. However, as noted above, one of the activation lines will be at a high logic level, causing the bits to be applied to the upper vertical terminals of a predetermined row to be deflected so as to appear respectively at the lower diagonal terminals, to be applied to neighboring cells diagonally. In addition, signals appearing at the lower urtical terminals are shifted so as to appear respectively at the upper diagonal terminals of the row cells. Therefore, each bit carried by cells of the activated row is shifted down and to the left of the matrix 1 when a word MIC is extended, and to the right and up via the row of cells activated in case of MIC coding or compression of a linear word.

En cas d'extension d'un mot MIC, le signal de commande DIRN provenant de l'unité de commande externe a un niveau logique haut, entraînant l'activation des transistors 91 à 104 et de la porte de transmission 106. Donc, des bits de quantification dans le segment apparaissant sur le bus MIC parallèle 2 sont appliqués aux cellules 12 à 15 et des signaux logiques de niveau haut sont appliqués respectivement, par l'intermédiaire de la porte de transmission 106 et de la sortie LZ du multiplexeur 5, aux cellules à portes de transmission 11 et 16.Ainsi, des signaux de niveau logique bas provenant des transistors correspondants 91 à 104 sont transmis diagonalement par l'intermédiaire des rangées de cellules non activées, de sorte que le mot linéaire apparaissant sur le bus parallèle linéaire 3 contienne une pluralité de "0" comme bits de poids plus faibles voisins des bits de quantification dans le segment décalés, alors que les bits immédiatement voisins du bit de poids le plus faible et de celui de poids le plus élevé de ces derniers sont à des niveaux logiques hauts. In the event of an extension of a word MIC, the control signal DIRN coming from the external control unit has a high logic level, causing the activation of the transistors 91 to 104 and of the transmission gate 106. Therefore, quantization bits in the segment appearing on the parallel MIC bus 2 are applied to cells 12 to 15 and high level logic signals are applied respectively, via the transmission gate 106 and the LZ output of the multiplexer 5, to the transmission gate cells 11 and 16. Thus, low logic level signals coming from the corresponding transistors 91 to 104 are transmitted diagonally via the rows of cells not activated, so that the linear word appearing on the parallel bus linear 3 contains a plurality of "0" as least significant bits adjacent to the quantization bits in the offset segment, while the bits immediately adjacent to the least significant bit and cel the most significant of these are at high logical levels.

Par exemple, si la quatrième rangée de cellules est activée pendant l'extension, en réponse à un signal de niveau logique haut porté par la ligne de commande 47, les signaux de niveau logique haut provenant de la porte 108 et de la sortie LZ seront transmis par les portes 11, 21, 31, 41 et 16, 26, 36, 46, 55, 64,- 73, 82, respectivement, pour apparaître respectivement aux bornes bidirectionnelles D4 et D9 de la matrice 1. De même, les bits de quantification dans le segment appliqués aux portes 12 à 15 seront transférés de manière à apparaître respectivement aux bornes D5 à D8. For example, if the fourth row of cells is activated during extension, in response to a high logic level signal carried by the control line 47, the high logic level signals coming from gate 108 and output LZ will be transmitted by doors 11, 21, 31, 41 and 16, 26, 36, 46, 55, 64, - 73, 82, respectively, to appear respectively at the bidirectional terminals D4 and D9 of the matrix 1. Similarly, the bits of quantification in the segment applied to doors 12 to 15 will be transferred so as to appear respectively at terminals D5 to D8.

De plus, des signaux de niveau logique bas provenant des transistors 91 à 93 seront décalés diagonalement de manière à apparaître respectivement aux bornes D1 à D3, alors que le reste des signaux de niveau logique bas appliqués aux bornes de source des transistors 94 à 100 seront déviés respectivement aux bornes verticales inférieures non connectées des portes 81 à 86, et que les signaux de niveau logique bas provenant des transistors 101 à 104 seront transférés diagonalement de façon à apparaître respectivement aux bornes D10 à
D13.In addition, low logic level signals from transistors 91 to 93 will be shifted diagonally so as to appear respectively at terminals D1 to D3, while the rest of the low logic level signals applied to the source terminals of transistors 94 to 100 will be deflected respectively to the unconnected lower vertical terminals of the gates 81 to 86, and that the signals of low logic level coming from the transistors 101 to 104 will be transferred diagonally so as to appear respectively at the terminals D10 to
D13.

Le circuit interne d'une cellule à portes de transmission, par exemple la cellule 16, est montré en détail à la Fig. 3. La ligne de signal d'activation 17 est reliée aux entrées de mise hors service de portes de transmission 201 et 202, et aux entrées d'activation de portes de transmission 203 et 204. La ligne de signal d'activation inverse 18 est reliée aux entrées de mise hors service des portes 203 et 204, et aux entrées d'activation des portes 201 et 202. The internal circuit of a cell with transmission doors, for example cell 16, is shown in detail in FIG. 3. The activation signal line 17 is connected to the deactivation inputs of transmission doors 201 and 202, and to the activation inputs of transmission doors 203 and 204. The reverse activation signal line 18 is connected to the deactivation inputs of doors 203 and 204, and to the activation inputs of doors 201 and 202.

En fonctionnement, un signal de niveau logique haut apparaissant sur la ligne 17 ( et un signal complémentaire de niveau logique bas apparaissant sur la ligne 18) rend passantes les portes 203 et 204 de sorte que les bornes XO et Y1 soient interconnectées, ainsi que les bornes YO et X1. Il en résulte un décalage dévié des bits de signal numérique dans la cellule, comme on l'a expliqué ci-dessus en relation avec la Fig. 2. In operation, a high logic level signal appearing on line 17 (and a complementary low logic level signal appearing on line 18) makes the gates 203 and 204 pass so that the terminals XO and Y1 are interconnected, as well as the terminals YO and X1. This results in a deviated offset of the digital signal bits in the cell, as explained above in connection with FIG. 2.

Si un signal de niveau logique bas apparaît sur la ligne 17 (et qu'un signal complémentaire de niveau logique haut apparaît sur la ligne 18), les portes 201 et 202 sont activées, de sorte que les bornes XO et X1 sont interconnectées, ainsi que les bornes Y0 et Y1. If a low logic level signal appears on line 17 (and an additional high logic level signal appears on line 18), doors 201 and 202 are activated, so that terminals XO and X1 are interconnected, thus than terminals Y0 and Y1.

Il en résulte un transfert vertical des bits de signal numérique apparaissant aux bornes XO et X1 et, simultanément, un transfert diagonal des bits apparaissant aux bornes YO et Y1.This results in a vertical transfer of the digital signal bits appearing at the terminals XO and X1 and, simultaneously, a diagonal transfer of the bits appearing at the terminals YO and Y1.

Comme les portes de transmission 201 à 204 sont bidirectionnelles par nature, la matrice 1 peut être utilisée pour l'extension comme pour la compression de signaux numériques. As the transmission doors 201 to 204 are bi-directional in nature, the matrix 1 can be used for extension as well as for compression of digital signals.

Le détecteur de premier "1" est montré en détail à la Fig. 4. The first detector "1" is shown in detail in FIG. 4.

Les premières entrées d'une pluralité de portes NI 300, 301, 302, 303, 304 et 305 sont respectivement reliées à des lignes de données bidirectionnelles D12 à D6. L'entrée d'un inverseur 306 est reliée à une ligne de données D13 et sa sortie est reliée à une borne de commande H7 et à l'entrée d'un inverseur 307.The first inputs of a plurality of NI gates 300, 301, 302, 303, 304 and 305 are respectively connected to bidirectional data lines D12 to D6. The input of an inverter 306 is connected to a data line D13 and its output is connected to a control terminal H7 and to the input of an inverter 307.

La sortie de l'inverseur 307 est reliée à la seconde entrée de la porte NI 300. Les sorties des portes NI 300 à 305 sont respectivement reliées aux entrées d'inverseurs 309 à 314 et aux premières entrées de portes NI 315 à 320. Les sorties des inverseurs 307 à 313 sont respectivement reliées aux secondes entrées des portes
NI 315 à 320, et la sortie de l'inverseur 314 est reliée à une borne de commande HO. Les sorties des portes NI 315 à 320 sont respectivement reliées, par l'intermédiaire d'inverseurs respectifs 321 à 326, à des bornes de commande H6 à H1.The output of the inverter 307 is connected to the second input of the NI 300 gate. The outputs of the NI 300 to 305 gates are respectively connected to the inverter inputs 309 to 314 and to the first NI gate inputs 315 to 320. The outputs of inverters 307 to 313 are respectively connected to the second inputs of the doors
NI 315 to 320, and the output of the inverter 314 is connected to a control terminal HO. The outputs of the NI doors 315 to 320 are respectively connected, via respective reversers 321 to 326, to control terminals H6 to H1.

En fonctionnement, on va considérer un mot linéaire ayant des bits de données D6 à D13 de la forme 00110100. Le bit de niveau logique haut de poids le plus élevé est donc porté par la ligne de données D11. Comme la ligne D13 porte un signal de niveau logique bas, la sortie de l'inverseur 306 est à un niveau logique haut, de sorte que la borne de sortie H7 est aussi à un niveau logique haut. In operation, we will consider a linear word having data bits D6 to D13 of the form 00110100. The most significant high logic level bit is therefore carried by the data line D11. As line D13 carries a low logic level signal, the output of the inverter 306 is at a high logic level, so that the output terminal H7 is also at a high logic level.

La sortie de l'inverseur 307 produit un signal de niveau logique bas qui est appliqué aux secondes entrées des portes NI 300 et 315. Un signal de niveau logique bas provenant de la ligne de données D12 est appliqué à la première entrée de la porte NI 300, de sorte que sa sortie est à un niveau logique haut. Donc, la porte NI 315 produit un signal de niveau logique bas qui est inversé dans l'inverseur 321 de sorte que la borne de sortie H6 est à un niveau logique haut. The output of the inverter 307 produces a low logic level signal which is applied to the second inputs of the NI 300 and 315 gates. A low logic level signal from the data line D12 is applied to the first input of the NI gate 300, so its output is at a high logic level. Therefore, the NI gate 315 produces a low logic level signal which is inverted in the inverter 321 so that the output terminal H6 is at a high logic level.

L'inverseur 309 délivre à sa sortie un signal de niveau logique bas qui est appliqué aux secondes entrées des portes NI 301 et 316. Un signal de niveau logique haut est appliqué à la première entrée de la porte NI 301, de sorte que sa sortie est à un niveau logique bas. The inverter 309 delivers at its output a low logic level signal which is applied to the second inputs of the NI doors 301 and 316. A high logic level signal is applied to the first input of the NI gate 301, so that its output is at a low logic level.

Ainsi, la sortie de la porte NI 316 porte un signal de niveau logique haut qui est inversé dans la porte NI 322 de sorte que la borne de commande H5 est à un niveau logique bas.Thus, the output of the NI gate 316 carries a high logic level signal which is inverted in the NI gate 322 so that the control terminal H5 is at a low logic level.

La sortie de l'inverseur 310 produit un signal de niveau logique haut qui est appliqué aux secondes entrées des portes NI 302 et 317. The output of the inverter 310 produces a high logic level signal which is applied to the second inputs of the NI gates 302 and 317.

Un signal de niveau logique bas est appliqué à la première entrée de la porte NI 302, de sorte que sa sortie produit un signal de niveau logique bas qui est appliqué à la seconde entrée de la porte NI 317.A low logic level signal is applied to the first input of NI gate 302, so that its output produces a low logic level signal which is applied to the second input of NI gate 317.

Donc, la sortie de la porte NI 317 produit un signal de niveau logique bas qui est inversé dans l'inverseur 323, de sorte qu'un signal de niveau logique haut apparaît à la borne de commande H4. Les portes NI 303 à 305, 318 à 320, et les inverseurs 312 à 314 et 324 à 326 fonctionnent de manière identique, de sorte que les bornes de commande
H3 à HO sont toutes à des niveaux logiques hauts.Therefore, the output of the NI gate 317 produces a low logic level signal which is inverted in the inverter 323, so that a high logic level signal appears at the control terminal H4. NI gates 303 to 305, 318 to 320, and reversers 312 to 314 and 324 to 326 operate identically, so the control terminals
H3 to HO are all at high logical levels.

Donc, toutes les bornes HO à H7 sont à un niveau logique haut, sauf la borne de commande H5 qui est à un niveau logique bas, indiquant la détection du bit de signal de niveau logique haut de poids le plus élevé sur les lignes de données D6 à D13. Les bornes HO à H7 sont reliées au multiplexeur 5 par l'intermédiaire des lignes de commande 120 à 127 et au codeur 8 par l'intermédiaire des lignes de commande 130 à 137, Fig. 2, de sorte que la rangée de cellules à portes de transmission 61 à 66 est activée. Therefore, all terminals HO to H7 are at a high logic level, except the control terminal H5 which is at a low logic level, indicating the detection of the most significant high logic level signal bit on the data lines. D6 to D13. The terminals HO to H7 are connected to the multiplexer 5 via the control lines 120 to 127 and to the encoder 8 via the control lines 130 to 137, FIG. 2, so that the row of cells with transmission doors 61 to 66 is activated.

Pendant la compression, le signal de commande DIRN est à un niveau logique bas, de sorte que la porte 106 est non passante, annulant réellement le signal de niveau logique bas porté par la ligne de données D6. During compression, the control signal DIRN is at a low logic level, so that the gate 106 is non-passing, actually canceling the low logic level signal carried by the data line D6.

Le signal de niveau logique bas porté par la ligne de données D7 est transmis par l'intermédiaire des cellules à portes de transmission 71, 62, 52, 42, 32, 22 et 12 de manière à apparaître sur le bus MIC parallèle 2 en tant que bit de poids le plus faible des bits de quantification dans le segment du mot MIC compressé. The low logic level signal carried by the data line D7 is transmitted via the cells with transmission doors 71, 62, 52, 42, 32, 22 and 12 so as to appear on the parallel MIC bus 2 as as the least significant bit of the quantization bits in the segment of the compressed MIC word.

De même, le signal de niveau logique haut et le signal de niveau logique bas apparaissant respectivement sur les lignes de données D9 et D10 sont transmis par l'intermédiaire des portes 82, 73, 64, 54, 44, 34, 24, 14 pour le premier et 84, 75, 65, 55, 45, 35, 25 et 15 pour le second, de manière à apparaître sur le bus MIC parallèle 2 en tant que troisième bit de poids plus faible et bit de poids le plus fort des bits de quantification dans le segment du mot MIC codé. Likewise, the high logic level signal and the low logic level signal appearing respectively on the data lines D9 and D10 are transmitted via the gates 82, 73, 64, 54, 44, 34, 24, 14 for the first and 84, 75, 65, 55, 45, 35, 25 and 15 for the second, so as to appear on the parallel MIC bus 2 as the third least significant bit and most significant bit of the bits of quantification in the segment of the coded word MIC.

De plus, le signal de niveau logique haut de la borne de commande H5 est codé au moyen du codeur 8 qui produit la partie segment du mot MIC ayant la valeur 101. In addition, the high logic level signal from the control terminal H5 is coded by means of the coder 8 which produces the segment part of the word MIC having the value 101.

Comme on l'a expliqué ci-dessus, en cas de conversion en loi U, une valeur de déport de 33 est ajoutée au mot linéaire avant la détection du bit de niveau logique haut de poids le plus fort. En pratique, le circuit 6 comprend une série de cellules additionneuses complètes bidirectionnelles à déclenchement, arrangées d'une manière bien connue. As explained above, in the event of conversion to the U law, an offset value of 33 is added to the linear word before the detection of the most significant high logic level bit. In practice, the circuit 6 comprises a series of complete bidirectional triggering adding cells, arranged in a well known manner.

On va décrire en détail le multiplexeur 5, en se référant à la
Fig. 5 et à la Fig. 2 et en considérant l'extension de mots MIC codés en loi A.We will describe in detail the multiplexer 5, with reference to the
Fig. 5 and in FIG. 2 and considering the extension of MIC words coded in law A.

Comme il ressort des tableaux 1 et 2, les mots MIC codés en loi
A sont développés en représentations linéaires de 12 bits alors que les mots codés en loi R sont développés en représentations linéaires de 13 bits. Pendant l'extension de mots en loi U, le signal de commande de loi A/M a un niveau logique bas alors que le signal de commande DIRN a un niveau logique haut. Ainsi, une porte NON-ET 401 est activée et la sortie LZ reste à un niveau logique haut. De même, la porte 106, Fig. 2, est passante, de sorte qu'un signal de niveau logique haut est appliqué à la cellule à portes de transmission 11. Il en résulte que les bits de quantification dans la segment A, B, C et D sont entourés de "1", tableau 2.As shown in Tables 1 and 2, the words MIC coded in law
A are developed in linear representations of 12 bits while the words coded in R-law are developed in linear representations of 13 bits. During the extension of U-law words, the A / M-law control signal has a low logic level while the DIRN control signal has a high logic level. Thus, a NAND gate 401 is activated and the LZ output remains at a high logic level. Likewise, the door 106, FIG. 2, is on, so that a high logic level signal is applied to the transmission gate cell 11. As a result, the quantization bits in segment A, B, C and D are surrounded by "1" , table 2.

Par contre, en cas d'extension de mots MIC codés en loi A, le signal DIRN et le signal de commande de loi A/g sont tous les deux à un niveau logique haut. Donc, en cas d'extension d'un mot MIC ayant des bits de segment de la forme 000, la ligne de commande 110 est à un niveau logique bas alors que les lignes de commande 111 à 117 sont à des niveaux logiques hauts. Le signal de niveau logique bas porté par la ligne de commande 110 est appliqué à l'entrée XO de la cellule de multiplexeur 402, et apparaît à sa borne OUT en réponse à un signal de commande DIRN de niveau logique bas appliqué à l'entrée de sélection
S. Le signal de niveau logique bas apparaissant à la borne OUT de la cellule de multiplexeur 402 est inversé dans un inverseur 403, puis appliqué à la porte NON-ET 401.Ensuite, la sortie LZ de la porte
NON-ET 401 passe à un niveau logique bas. Le signal de commande de loi A/U de niveau haut est appliqué à une première entrée d'une porte NI 404, de sorte que la ligne d'activation 17 reliée à la sortie de cette dernière reste à un niveau logique bas.On the other hand, in the event of extension of words MIC coded in law A, the signal DIRN and the control signal law A / g are both at a high logic level. Therefore, in the event of an extension of a MIC word having segment bits of the form 000, the control line 110 is at a low logic level while the control lines 111 to 117 are at high logic levels. The low logic level signal carried by the control line 110 is applied to the input XO of the multiplexer cell 402, and appears at its terminal OUT in response to a control signal DIRN of low logic level applied to the input Selection
S. The low logic level signal appearing at the OUT terminal of the multiplexer cell 402 is inverted in an inverter 403, then applied to the NAND gate 401. Then, the output LZ of the gate
NAND AND 401 goes to a low logic level. The high level A / U law control signal is applied to a first input of an NI gate 404, so that the activation line 17 connected to the output of the latter remains at a low logic level.

Le signal de commande de loi A/M est inversé dans un inverseur 405, puis appliqué à une première entrée d'une porte OU 406, et le signal de niveau logique bas sortant de la cellule de multiplexeur 402 est appliqué à la seconde entrée de la porte 406. Il en résulte un signal de niveau logique bas à sa sortie, lequel est appliqué à la première entrée d'une autre porte NON-ET 407. The A / M law control signal is inverted in an inverter 405, then applied to a first input of an OR gate 406, and the low logic level signal leaving the multiplexer cell 402 is applied to the second input of gate 406. This results in a low logic level signal at its output, which is applied to the first input of another NAND gate 407.

Le signal de commande apparaissant à la borne OUT d'une autre cellule de multiplexeur 408 est inversé dans un inverseur 409 et appliqué à la seconde entrée de la porte NON-ET 407, de sorte qu'un signal de niveau logique haut est appliqué à la ligne d'activation 27. The control signal appearing at the OUT terminal of another multiplexer cell 408 is inverted in an inverter 409 and applied to the second input of the NAND gate 407, so that a high logic level signal is applied to activation line 27.

Les sorties respectives de cellules de multiplexeur supplémentaires 410 à 414 produisent des signaux de niveau logique bas qui sont appliqués aux lignes d'activation respectives 37, 47, 57, 67, 77 et 87.The respective outputs of additional multiplexer cells 410 to 414 produce low logic level signals which are applied to the respective activation lines 37, 47, 57, 67, 77 and 87.

Ainsi, les bits de quantification dans le segment A, B, C et D portés par le bus MIC 2 sont transférés par l'intermédiaire des cellules 15, 14, 13 et 12 pour apparaître respectivement sur les lignes de données D5 à D2. De plus, un signal de niveau logique haut est transféré par l'intermédiaire de la porte 106 et de la cellule de transmission 11 pour apparaître sur la ligne de données D1, alors qu'un signal de niveau logique bas est transféré de la sortie LZ à la ligne de données D6, par l'intermédiaire des cellules 16, 25, 34, 43, 52 et 61. De plus, les lignes de données D7 à D13 portent des signaux de niveau logique bas, comme on l'a expliqué en détail ci-dessus. Thus, the quantization bits in segment A, B, C and D carried by the MIC bus 2 are transferred via cells 15, 14, 13 and 12 to appear respectively on the data lines D5 to D2. In addition, a high logic level signal is transferred through gate 106 and the transmission cell 11 to appear on the data line D1, while a low logic level signal is transferred from output LZ to data line D6, via cells 16, 25, 34, 43, 52 and 61. In addition, data lines D7 to D13 carry low logic level signals, as explained in detail above.

En cas d'extension d'un mot MIC codé en loi A ayant des bits de segment de la forme 001, la sortie de commande LZ passe à un niveau logique haut alors que les signaux de commande sur les lignes d'activation 17 et 27 restent respectivement à un niveau logique bas et à un niveau logique haut. Par conséquent, le bit de poids le plus fort voisin du bit A de quantification dans le segment est transformé en un bit de niveau logique haut. In the event of an A-law coded MIC word having segment bits of the form 001 being extended, the control output LZ goes to a high logic level while the control signals on the activation lines 17 and 27 remain at a low logic level and a high logic level respectively. Consequently, the most significant bit close to the quantization bit A in the segment is transformed into a high logic level bit.

En cas d'extension d'un mot MIC codé en loi A avec des bits de segment ayant une amplitude de 2 ou plus, la sortie de commande LZ reste à un niveau logique haut de sorte qu'une ligne d'activation prédéterminée parmi 37, 47, 57, 67, 77 et 87 porte un signal de niveau logique haut alors que les autres lignes d'activation portent des signaux de niveau logique bas. In the event of an A-law coded word MIC being extended with segment bits having an amplitude of 2 or more, the command output LZ remains at a high logic level so that a predetermined activation line among 37 , 47, 57, 67, 77 and 87 carries a high logic level signal while the other activation lines carry low logic level signals.

Dans un exemple de réalisation satisfaisant de l'invention, le circuit de compression/extension a été utilisé pour mettre en oeuvre un dispositif de décalage de gain MIC dans lequel un décalage de bit 1 du signal linéaire entraîne un ajustement de niveau de gain de 6 dB. In a satisfactory embodiment of the invention, the compression / extension circuit was used to implement a gain shift device MIC in which a bit shift 1 of the linear signal results in a gain level adjustment of 6 dB.

En pratique, dans cet exemple de réalisation, pour la compression ou l'extension, il faut seulement un cycle de microprocesseur alors que les circuits série connus sont relativement lents. In practice, in this exemplary embodiment, for compression or extension, only one microprocessor cycle is required while the known serial circuits are relatively slow.

Un homme du métier peut concevoir d'autres variantes de la présente invention. Par exemple, alors qu'une matrice de 6 X 8 cellules est décrite dans l'exemple de réalisation préféré, des matrices de diverses configurations peuvent être utilisées pour compresser ou développer des signaux numériques ayant un nombre de bits inférieur ou supérieur. A person skilled in the art can design other variants of the present invention. For example, while a 6 X 8 cell array is described in the preferred embodiment, arrays of various configurations can be used to compress or develop digital signals having a lower or higher number of bits.

De telles variantes sont considérées comme faisant partie de la sphère et du domaine de la présente invention, définis dans les revendications jointes. Such variants are considered to be part of the sphere and the scope of the present invention, defined in the appended claims.

Claims

linear.

(2) in order to form therein a compressed representation of said signal

offset from the linear signal and apply them to said first bus

(e) means for combining said coded bits and said bits

linear representation of said compressed signal, and

said second signal bus (3) in order to form a

(d) means for applying said offset bits of the compressed signal

right,

linear signal from a predetermined number of locations to the

second case, shifting a bit from another plurality of bits of said

predetermined number of locations to the left or, in the

of another plurality of bits of said signals compressed by a

the second and, in response, shift in the first case a bit

(c) means for receiving either the first control signal or

digital and produce, in response, a second control signal,

linear digital carried by said second signal bus (2)

(b) means for encoding a first plurality of bits of a signal

ordered,

digital (2) and produce, in response, a first signal of

digital compressed carried by said first signal bus

(a) means for decoding a first plurality of bits of a signal

1) Compression and extension circuit for digital signals carried by first and second digital signal buses (2, 3), characterized in that it comprises:

2) Circuit according to claim 1, characterized in that said receiving means is a rotation shift matrix (1).

3) Circuit according to claim 2, characterized in that the rotary shift matrix (1) comprises a network of cells of bidirectional transmission doors (11 to 16, 21 to 26, ..., 81 to 86) each comprising a pair of serial connection signal doors, a pair of diagonal connection signal doors and a control input.

4) Circuit according to claim 3, characterized in that it further comprises means for receiving and multiplexing said first and second control signals and producing, in response, activation signals to activate predetermined cells.

5) Circuit according to claim 4, characterized in that said matrix (1) comprises 8 rows and 6 columns of transmission door cells, each cell in a row being connected, via its control input, to a predetermined control line (17, 27, 37, ..., 87) of said reception and multiplexing means, for receiving a predetermined activation signal, all the cells of a column being connected in series via said serial connection signal gates, and each cell also being connected to a diagonally adjacent cell through said diagonal connection signal gates.

6) Circuit according to one of claims 1, 2 or 3, characterized in that said coding means further comprises means (7) for detecting the most significant high logic level bit of said linear signal carried by said second digital signal bus (3) and, in response, generating said second control signal in the form of a high logic level signal at one of its outputs.

7) Circuit according to one of claims 1, 2 or 3, characterized in that it further comprises an offset adder / subtractor (6) for respectively adding and subtracting a predetermined offset signal to said compressed signal and to said linear signal if said digital signals are MIC words coded in law U-

8) Circuit according to one of claims 1, 2 or 3, characterized in that said compressed digital signal is a word MIC coded in g-law of 8 bits comprising a sign bit, three segment bits and four quantization bits in the segment.

9) Circuit according to one of claims 1, 2 or 3, characterized in that said compressed digital signal is a word MIC coded in law

A of 8 bits including a sign bit, three segment bits and four segment quantization bits.

10) Circuit according to one of claims 1, 2 or 3, characterized in that said linear signal comprises a sign bit and either one bit among twelve others representing the linear amplitude of a word MIC coded in law A, or one bit among thirteen others representing the linear amplitude of a word MIC coded in U law.

11) Circuit according to one of claims 1, 2 or 3, characterized in that said decoding means is a decoder (4) for receiving said first plurality of bits of the compressed signal and, in response, producing said first control signal as a high logic level signal at one of its outputs.

12) Circuit according to one of claims 3, 4 or 5, characterized in that each cell also comprises:

(a) a first transmission door (203) including a first terminal

bidirectional is connected to the second terminal (X1) of said

pair of serial connection signal doors and one of which

second bidirectional terminal is connected to the first terminal

(YO) of said pair of diagonal connection doors,

(b) a second transmission door (202) including a first terminal

bidirectional is connected to the first terminal (YO) of the pair

connection doors diagonally and including a second terminal

bidirectional is connected to the second terminal (Y1) of the pair

diagonal connection doors,

(c) a third transmission door (201) including a first

bidirectional terminal is connected to the first terminal (YO) of

said pair of serial connection doors and one of which a second

bidirectional terminal is connected to the second terminal (X1) of the

pair of serial connection doors, and

(d) a fourth transmission door (204) including a first

bidirectional terminal is connected to the second terminal (Y1) of the

pair of diagonal connection doors, one of which is a second

bidirectional terminal is connected to the first terminal (XO) of the

pair of serial connection doors.

13) Method for compression and extension of digital signals carried by first and second digital signal buses (2, 3), characterized in that it comprises the following phases:

(a) decoding a first plurality of bits of a digital signal

compressed carried on said first digital signal bus (2) and

produce, in response, a first control signal,

(b) encoding a first plurality of bits of a digital signal

linear carried by said second digital signal bus (3) and

produce, in response, a second control signal,

(c) receive, in response, either said first command bit, or

the second, and shift, in the first case, one bit from another

plurality of bits of said signals compressed by a number

predetermined bit to the left or, in the second case, a

bit of another plurality of bits of said linear signal of a

determined number of bits to the right,

(d) applying said offset bits of the compressed signal to said second

signal bus (3) to form a linear representation

said compressed signal, and

(e) combining said coded bits and the offset bits of the signal

linear and apply them to said first signal bus (2) so

to form a compressed representation of said linear signal therein.

14) Compression or extension circuit for digital words carried on a MIC signal bus (2) and a bus (3), characterized in that it comprises:

(a) a matrix with bidirectional parallel processing cells

connected to said MIC signal bus (2) to receive the bits of

quantification in the segment of an incoming digital MIC word,

(b) a decoder (4) connected to said bus (2), for receiving said bits

segment and produce a first activation signal for

activate an associated row of said matrix, so that

said quantization bits in the segment are shifted

a predetermined number of locations to the left,

(c) means for receiving a sign bit of said word MIC from

of said bus (2) and apply it in combination with said bits of

quantization in the segment shifted to a signal bus

linear (3), in order to form a developed outgoing linear word,

(d) a detector (7) of first "1" connected to said signal bus

linear (3), to receive an incoming linear word and produce

a second activation signal to activate an associated row

of said matrix, so that predetermined bits of said word

incoming linear are offset by a predetermined number

of places to the right, in order to form the bits of

quantification in the segment of an outgoing digital MIC word,

(e) an encoder (8) for receiving said second activation signal and

generate, in response, outgoing segment bits, and

(f) means for receiving a sign bit of said linear word

incoming from said linear bus (3) and apply it

combination with said generated segment bits and said

quantization bits in the segment formed at said bus (2) of

MIC signal, to form an outgoing digital MIC word.

15) Circuit according to claim 14, characterized in that said matrix with bidirectional parallel processing cells is a matrix with shift by rotation (1).

16) The circuit as claimed in claim 15, characterized in that it also comprises a multiplexer (5) for receiving and applying either the first activation signal or the second to said rotation shift matrix (1).

17) Circuit according to one of claims 14, 15 or 16, characterized in that said matrix (1) with bidirectional parallel processing cells comprises eight rows and six columns of cells with interconnected transmission doors.

18) Circuit according to one of claims 14, 15 or 16, characterized in that said decoder (4) is a digital decoder with three inputs and eight outputs.

19) Circuit according to one of claims 14, 15 or 16, characterized in that said encoder (8) is a digital encoder with eight inputs and three outputs.

20) Circuit according to claim 5 or 14, characterized in that it further comprises means for deactivating a predetermined row of said matrix (1) and adding and subtracting an offset value of 33 respectively from said MIC signal and from said linear signal in compression of digital words MIC coded in CI law.