FR2587498A1 - Detector of digital phase and/or frequency over a wide range - Google Patents
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- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
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Abstract
Description
La présente invention concerne de façon générale des circuits permettant de comparer la différence de phase et, ou bien, fréquence existant entre deux signaux d'entrée numériques et, plus particulièrement, elle concerne un procédé et un circuit permettant d'augmenter l'intervalLe de modulation de phase linéaire d'un détecteur de phase et, ou bien, fréquence numérique dans une boucle à verrouillage de phase grâce à l'utilisation d'un circuit qui répond à l'intervalle maximal du détecteur en produisant un signal de sortie qui s'ajoute au signal de sortie du détecteur lorsqu'il est repositionné. The present invention relates generally to circuits making it possible to compare the phase difference and, or alternatively, the frequency existing between two digital input signals and, more particularly, it relates to a method and a circuit making it possible to increase the interval of linear phase modulation of a phase detector and, alternatively, digital frequency in a phase locked loop through the use of a circuit which responds to the maximum detector interval by producing an output signal which s 'adds to the detector output signal when repositioned.
Un circuit permettant de déterminer le déphasage et la différence de fréquence existant entre deux signaux d'entrée numériques présente une utilité générale en ce qui concerne l'analyse des signaux et est particulièrement important pour les télécommunications numériques et la synthèse de fréquence. Dans une boucle de verrouillage de phase numérique par exemple, un signal d'entrée est appliqué à un détecteur de phase en vue de la comparaison avec un signal de référence.Le signal d'erreur, qui est une fonction de la différence instantanée de phase et, ou bien, de fréquence entre entre les signaux d'entrée, est filtré et appliqué à la commande d'un oscillateur à commande par tension (vu0). Le signal de sortie du VCO, qui constitue le signal de sortie de la boucle de verrouillage de phase, est appliqué comme signal de référence au détecteur de phase afin d'amener La phase et, ou bien, la fréquence du VCO à "se verrouiller" sur la phase et, ou bien, fréquence du signal d'entrée. A circuit for determining the phase difference and the frequency difference between two digital input signals is of general utility for signal analysis and is particularly important for digital telecommunications and frequency synthesis. In a digital phase lock loop, for example, an input signal is applied to a phase detector for comparison with a reference signal. The error signal, which is a function of the instantaneous phase difference and, alternatively, of frequency between between the input signals, is filtered and applied to the control of a voltage-controlled oscillator (vu0). The output signal of the VCO, which constitutes the output signal of the phase lock loop, is applied as a reference signal to the phase detector in order to cause the phase and, or alternatively, the frequency of the VCO to "lock" "on the phase and, or alternatively, frequency of the input signal.
Dans certaines applications, on utilise des boucles de verrouillage de phase pour la démodulation de signaux, comme discuté dans Gardner,
Floyd M., Phase Lock Techniaues, deuxième édition, 1979, John Wiley & BR<
Sons, chapitre 9. Dans d'autres applications, on utilise des boucles de verrouillage de phase pour la démodulation de signaux (Gardner, chapitre 9, sucra) ou la synthèse de fréquence, comme décrit dans le brevet des Etats-Unis d'Amérique n04 360 788.In some applications, phase lock loops are used for signal demodulation, as discussed in Gardner,
Floyd M., Phase Lock Techniaues, second edition, 1979, John Wiley & BR <
Sounds, Chapter 9. In other applications, phase lock loops are used for signal demodulation (Gardner, Chapter 9, sucra) or frequency synthesis, as described in the United States patent. n04 360 788.
Dans tous les cas, un détecteur de phase et, ou bien, fréquence numérique classique comprend une paire de bascules, ou d'autres dispositifs bistables, connectées ensemble et avec une porte logique dans un circuit de réaction. Les états logiques des deux bascules sont déterminés à la fois par les deux signaux d'entrée numériques dont on veut détecter la différence de fréquence et, ou bien, de phase et par la porte de réaction. Les bascules étant initialement repositionnées, Les bornes de données de celles-ci sont connectées sur un niveau "1" logique, et les bornes d'horloge sont respectivement connectées sur les deux signaux d'entrée numériques. In all cases, a conventional phase and, or alternatively, digital frequency detector comprises a pair of flip-flops, or other bistable devices, connected together and with a logic gate in a feedback circuit. The logic states of the two flip-flops are determined both by the two digital input signals whose frequency and, or alternatively, phase difference is to be detected and by the reaction gate. The flip-flops being initially repositioned, the data terminals of these are connected on a logic "1" level, and the clock terminals are respectively connected on the two digital input signals.
La sortie de chaque bascule est positionnée sur un niveau "1" logique à la détection d'une transition positive dans son signal d'entrée.The output of each flip-flop is positioned on a logic "1" level upon detection of a positive transition in its input signal.
Ainsi, si le signal d'entrée appliqué à la première bascule possède la première transition positive, la première bascule se positionne sur un niveau "1" logique, puis la deuxième bascule, à une transition positive dans son signal d'entréelse positionne sur un niveau "1" logique. Immédiatement après que la deuxième bascule est devenue positionnée, les deux bascules sont toutefois repositionnées par la porte logique qui répond aux signaux de sortie des deux bascules, et toutes deux restent repositionnées jusqu'à ce que la première bascule, ou bien L'autre bascule, détecte une transition de signal positive sur son entrée.Thus, if the input signal applied to the first flip-flop has the first positive transition, the first flip-flop is positioned on a logical level "1", then the second flip-flop, at a positive transition in its input signal is positioned on a logical level "1". Immediately after the second flip-flop has become positioned, the two flip-flops are however repositioned by the logic gate which responds to the output signals of the two flip-flops, and both remain repositioned until the first flip-flop or the other flip-flop , detects a positive signal transition on its input.
Les signaux de sortie des deux bascules sont donc des ondes carrées possédant des coefficients d'utilisation qui correspondent à la différence de phase et, ou bien, de fréquence entre les deux signaux d'entrée. Si le premier signal est en avance sur le deuxième signal, seule la première bascule développe une onde carrée, le coefficient d'utilisation correspondant à la quantité d'avance de phase et, ou bien, de fréquence existant entre les deux signaux d'entrée. Si le deuxième signal d'entrée est en avance, seule la deuxième bascule développe une onde carrée, le coefficient d'utilisation correspondant à la quantité d'avance de phase du deuxième signal d'entrée par rapport au premier.Les deux ondes carrées se combinent dans un circuit de différence, et le résultat est intégré pour produire une dent de scie approximativement centréesur zéro, c'est-à-dire que la dent de scie présente une certaine polarité lorsque le premier signal d'entrée est en avance et la polarité opposée lorsque le deuxième signal d'entrée est en avance. The output signals of the two flip-flops are therefore square waves having utilization coefficients which correspond to the difference in phase and, or alternatively, in frequency between the two input signals. If the first signal is ahead of the second signal, only the first flip-flop develops a square wave, the utilization coefficient corresponding to the amount of phase advance and, or alternatively, of frequency existing between the two input signals . If the second input signal is early, only the second flip-flop develops a square wave, the utilization coefficient corresponding to the amount of phase advance of the second input signal compared to the first. The two square waves are combine in a difference circuit, and the result is integrated to produce a sawtooth approximately centered on zero, i.e. the sawtooth has a certain polarity when the first input signal is early and the opposite polarity when the second input signal is early.
La dent de scie possède une amplitude qui correspond à la différence de phase et, ou bien, fréquence existant entre les deux signaux d'entrée numériques et possède une période fixe de 3600. Comme la différence de phase et, ou bien, fréquence entre les deux signaux d'entrée augmente de manière monotone, le signal de sortie du détecteur est un train de signaux en dents de scie possédant un certain nombre de cycles de dents de scie qui correspond au nombre de cycles complets de différence de phase et, ou bien, fréquence entre les deux signaux d'entrée numériques.The sawtooth has an amplitude which corresponds to the phase difference and either the frequency existing between the two digital input signals and has a fixed period of 3600. As the phase difference and either the frequency between the two input signals increases monotonically, the detector output signal is a sawtooth signal train having a number of sawtooth cycles which corresponds to the number of complete cycles of phase difference and, or , frequency between the two digital input signals.
Un but principal de l'invention est donc de proposer un procédé et un circuit permettant d'augmenter l'intervalLe de détection d'un détecteur de phase et, ou bien, fréquence numérique. A main object of the invention is therefore to propose a method and a circuit making it possible to increase the detection interval of a phase and, or alternatively, digital frequency detector.
Un but est de fournir un procédé et un circuit permettant d'augmenter le signal de sortie moyen maximal d'un détecteur de phase et, ou bien, fréquence numérique en produisant le signal de sortie du détecteur à une valeur de crête lorsque la différence de phase et, ou bien, fréquence entre les signaux d'entrée et de référence est une quantité prédéterminée repositionnant le circuit interne, et en ajoutant la différence de phase et, ou bien, fréquence supplémentaire au signal de sortie du détecteur. An object is to provide a method and a circuit making it possible to increase the maximum average output signal of a phase detector and, alternatively, digital frequency by producing the output signal of the detector at a peak value when the difference in phase and, or alternatively, frequency between the input and reference signals is a predetermined quantity repositioning the internal circuit, and adding the phase difference and, or alternatively, additional frequency to the output signal of the detector.
La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessinx annexés, parmi lesquels
- la figure 1 est un schéma de principe d'une boucle de verrouillage de phase numérique selon la technique antérieure du type dans Lequel il est possible d'incorporer le détecteur de fréquence et, ou bien, phase de l'invention;
- la figure 2 est un schéma de circuit d'un détecteur de phase et, ou bien, fréquence numérique selon la technique antérieure par rapport auquel l'invention offre une amélioration;
- les figures 3(1) à 3(5) sont des formes d'onde illustrant le fonctionnement du détecteur de phase et, ou bien, fréquence numérique classique de la figure 2;
- la figure 4 est La caractéristique de sortie dudétecteur de phase et, ou bien, fréquence classique de la figure 2;;
- la figure 5 est la caractéristique voulue du détecteur de phase et, ou bien, fréquence numérique perfectionnée
selon les principes de l'invention;
- la figure 6 montre des diagrammes de domaines temporels des formes d'onde selon l'invention; et
- la figure 7 est un schéma de circuit de l'invention.The following description, intended to illustrate the invention, aims to give a better understanding of its characteristics and advantages; it is based on the accompanying drawings, among which
- Figure 1 is a block diagram of a digital phase lock loop according to the prior art of the type in which it is possible to incorporate the frequency detector and, or alternatively, phase of the invention;
- Figure 2 is a circuit diagram of a phase detector and, or, digital frequency according to the prior art with respect to which the invention offers an improvement;
- Figures 3 (1) to 3 (5) are waveforms illustrating the operation of the phase detector and, alternatively, the conventional digital frequency of Figure 2;
- Figure 4 is the output characteristic of the phase and, or alternatively, conventional frequency detector of Figure 2;
- Figure 5 is the desired characteristic of the phase detector and, or alternatively, improved digital frequency
according to the principles of the invention;
- Figure 6 shows time domain diagrams of the waveforms according to the invention; and
- Figure 7 is a circuit diagram of the invention.
L'invention vise à améliorer l'intervalle de modulation de phase Linéaire d'une boucle à verrouillage de phase numérique du type décrit dans le brevet des Etats-Unis d'Amérique n0 4 360 788 et dans la demande de brevet des Etats-Unis d'Amérique n0 629 555 déposée le 10 juillet 1984 par Cok, laquelle boucle a été incorporée dans des synthétiseurs de fréquence fabriqués par la société John
Fluke Mfg. Co., Inc., des Etats-Unis d'Amérique.The invention aims to improve the Linear phase modulation interval of a digital phase locked loop of the type described in United States patent 4,360,788 and in United States patent application America No. 629 555 filed July 10, 1984 by Cok, which loop was incorporated into frequency synthesizers manufactured by the company John
Fluke Mfg. Co., Inc., of the United States of America.
Sur la figure 1, la boucle de verrouillage de phase classique, désignée dans son ensemble par la référence 10, comprend un détecteur de phase 12 d'un type auquel l'invention est appliquée, un filtre 14 et un osciLlateur à commande par tension (vC0) 16 connectés en une boucle. Le détecteur de phase 12 possède une entrée qui reçoit un signal d'entrée F. et une deuxième entrée qui reçoit un signal de référence F r et il produit un signal correspondant à la différence en phase et fréquence entre les deux signaux d'entrée. In FIG. 1, the conventional phase locking loop, generally designated by the reference 10, comprises a phase detector 12 of a type to which the invention is applied, a filter 14 and a voltage-controlled oscillator ( vC0) 16 connected in a loop. The phase detector 12 has an input which receives an input signal F. and a second input which receives a reference signal F r and it produces a signal corresponding to the difference in phase and frequency between the two input signals.
Le signal du détecteur est filtré par le filtre 14 et est appliqué, comme signal d'entrée de commande, au VCO 16. Le signal de sortie du VC0 16 est renvoyé via un diviseur de fréquence programmable 18, comme signal de référence F au détecteur de phase 12. Comme décrit en détail dans le brevet des Etats-Unis d'Amérique n0 4 360 788 cité ci-dessus, le signal produit par le VC0 16 est commandé de façon à avoir une fréquence qui est un multiple ou un sous-multiple, selon la programmation du diviseur de fréquence 18, du signal d'entrée Fi et une phase ayant une relation prédéterminée, en fonction de la polarisation de décalage incorporée dans le détecteur 12, vis-à-vis de la phase du signal d'entrée.The detector signal is filtered by the filter 14 and is applied, as a control input signal, to the VCO 16. The output signal from the VC0 16 is returned via a programmable frequency divider 18, as the reference signal F to the detector phase 12. As described in detail in U.S. Patent No. 4,360,788 cited above, the signal produced by the VC0 16 is controlled so as to have a frequency which is a multiple or a sub- multiple, according to the programming of the frequency divider 18, of the input signal Fi and a phase having a predetermined relationship, as a function of the offset polarization incorporated in the detector 12, with respect to the phase of the signal Entrance.
Il faut comprendre que, alors qu'une application particulièrement importante du détecteur de phase de l'invention est constituée en une boucle de verrouillage de phase telle que celle présentée sur la figure 1, le détecteur de phase possède de nombreuses autres applications notables dans le traitement des signaux et la mesure des signaux. It should be understood that, while a particularly important application of the phase detector of the invention consists of a phase locking loop such as that presented in FIG. 1, the phase detector has many other notable applications in the signal processing and signal measurement.
Le signal de sortie moyen maximal relativement bas du détecteur de phase et, ou bien, fréquence classique sur lequel l'invention donne une amélioration peut etre pleinement compris avant que l'on puisse apprécier l'invention. Un détecteur classique, représenté sur la figure 2, comprend une paire de bascules 20 et 22 qui, à titre d'illustration, sont des bascules de type D. Dans une bascule de type D, un niveau logique appliqué à la borne D est trans- féré à la borne de sortie Q des que se produit l'application d'une impulsion d'horloge montante à la borne d'horloge.Chaque bascule de type D 20 et 22 possède également une borne de sortie Q' qui produit le complément logique de la borne de sortie Q, et une borne de repositionnement R qui, en réponse à un signal de niveau logique "0", ou signal "bas", repositionne la borne de sortie Q sur un niveau logique "0". A titre d'illustration, on suppose que les bascules 20 et 22 fonctionnent sur la base d'une logique positive, c' est-à- dire qu'un niveau "1" est défini comme étant une tension "haute" et un niveau logique "O" est défini comme une tension "basse". The relatively low maximum average output signal of the phase detector and, alternatively, the conventional frequency on which the invention gives an improvement can be fully understood before the invention can be appreciated. A conventional detector, represented in FIG. 2, comprises a pair of flip-flops 20 and 22 which, by way of illustration, are flip-flops of type D. In a flip-flop of type D, a logic level applied to the terminal D is trans - applied to the output terminal Q as soon as the application of a rising clock pulse to the clock terminal occurs. Each D-type flip-flop 20 and 22 also has an output terminal Q 'which produces the complement logic of the output terminal Q, and a repositioning terminal R which, in response to a signal of logic level "0", or signal "low", reposition the output terminal Q on a logic level "0". By way of illustration, it is assumed that flip-flops 20 and 22 operate on the basis of positive logic, that is to say that a level "1" is defined as being a "high" voltage and a level logic "O" is defined as a "low" voltage.
Une porte NON-ET 24 possède deux-entrées respectivement connectées aux bornes de sortie Q des bascules 20 et 22 et une borne de sortie qui est connectée aux bornes de repositionnement R des deux bascules. La borne d'entrée D de chacune des bascules 20 et 22 est connectée sur un niveau "1" logique et les deux bornes d'horloge sont respectivement connectées sur un premier signal (d'entrée) variable V et un deuxième signal (de référence) fixe R. A NAND gate 24 has two inputs respectively connected to the output terminals Q of flip-flops 20 and 22 and an output terminal which is connected to the repositioning terminals R of the two flip-flops. The input terminal D of each of the flip-flops 20 and 22 is connected on a logic "1" level and the two clock terminals are respectively connected on a first variable (input) signal V and a second signal (reference ) to stare.
Le signal d'entrée V peut correspondre à Fi et le signal d'entrée R peut correspondre au signal F r de la figure 1, bien que les deux signaux V et R puissent être arbitraires. De plus, alors que les deux signaux V et R sont, dans le cas général, des signaux numériques ou en onde carrée ayant des fréquences et des phases variables et différentes, le signal R peut être un signal de référence ayant une fréquence et une phase fixes.The input signal V can correspond to Fi and the input signal R can correspond to the signal F r of FIG. 1, although the two signals V and R can be arbitrary. In addition, while the two signals V and R are, in the general case, digital or square wave signals having variable and different frequencies and phases, the signal R can be a reference signal having a frequency and a phase fixed.
Les signaux de sortie Q des bascules 20 et 22, res
pectivement désignés par 26 et 28 sont appliqués à des filtres 30
et 32 de façon à produire des signaux de sortie Q et L, puis à un
circuit d'addition 34. Le signal de sortie du circuit d'addition 34 est typiquement pris en moyenne ou filtré dans un intégrateur 36.The output signals Q of flip-flops 20 and 22, res
respectively designated by 26 and 28 are applied to filters 30
and 32 so as to produce Q and L output signals and then to a
addition circuit 34. The output signal of addition circuit 34 is typically taken on average or filtered in an integrator 36.
Lorsque le circuit détecteur 12 est appliqué à une boucle de verrouillage de phase, l'intégration de sortie est réalisée par le filtre de boucle de verrouillage de phase normal, tel que 14 sur la figure 1.When the detector circuit 12 is applied to a phase lock loop, the output integration is carried out by the normal phase lock loop filter, such as 14 in FIG. 1.
D'un point de vue général, en ce qui concerne le détecteur 12, la borne de sortie Q de chaque bascule 21 ou 22 est positionnée sur un niveau logique "1" à la suite de la transition positive de son signal d'horloge d'entrée, due à un signal d'entrée V ou un signal d'entrée R. Toutefois, si les deux bascules 20 et 22 sont positionnées, le signal de sortie de la porte NON-ET 24 applique un niveau logique "0" aux bornes de repositionnement R de chaque bascule, de sorte que les deux bornes de sortie Q sont repositionnées sur le niveau logique "0". Ainsi, L'une ou L'autre des bascules 20 et 22 sera positionnée selon celui des signaux d'entrée V et R qui aura en premier une transition positive; les deux bascules se repositionneront des l'arrivée de la transition positive du deuxième des signaux d'entrée V et R.Les deux bascules 20 et 22 produisent donc des ondes carrées ayant des coefficients d'utilisation qui correspondent à la différence de phase et de fréquence entre les deux signaux d'entrée; si le signal d'entrée V est en avance sur Le signal d'entrée R, la bascule 20 domine et produit une onde carrée tandis que la bascule 22 ne le fait pas; si le signal d'entrée R est en avance, la bascule 22 domine et produit une onde carrée tandis que la bascule 20 ne le fait pas. From a general point of view, as regards detector 12, the output terminal Q of each flip-flop 21 or 22 is positioned on a logic level "1" following the positive transition of its clock signal d input, due to an input signal V or an input signal R. However, if the two flip-flops 20 and 22 are positioned, the output signal from the NAND gate 24 applies a logic level "0" to the repositioning terminals R of each flip-flop, so that the two output terminals Q are repositioned on logic level "0". Thus, one or the other of the flip-flops 20 and 22 will be positioned according to that of the input signals V and R which will first have a positive transition; the two flip-flops will reposition as soon as the positive transition of the second of the input signals V and R arrives. The two flip-flops 20 and 22 therefore produce square waves with coefficients of use which correspond to the difference in phase and frequency between the two input signals; if the input signal V is ahead of the input signal R, the flip-flop 20 dominates and produces a square wave while the flip-flop 22 does not; if the input signal R is early, flip-flop 22 dominates and produces a square wave while flip-flop 20 does not.
On va expliquer de manière plus détaillée le fonctionnement du détecteur 12, et la manière dont il est rapporté au perfectionnement apporté par l'invention, en relation avec la figure 3 qui montre des formes d'onde typiques produites à L'intérieur du détecteur de phase et en relation avec la figure 4 illustrant la forme d'onde de sortie. We will explain in more detail the operation of the detector 12, and the way in which it is related to the improvement provided by the invention, in relation to FIG. 3 which shows typical waveforms produced inside the detector. phase and in relation with FIG. 4 illustrating the output waveform.
Les figures 3(1) et 3(2) représentent respectivement des signaux d'entrée V et R appliqués sur les deux bornes d'horloge des bascules 20 et 22. Ces deux signaux d'entrée sont à des fréquences différentes et peuvent avoir des coefficients d'utilisation différents, bien que les coefficients d'utilisation n'aient pas d'importance puisque chaque bascule 20, 22 répond à un flanc postérieur. Les figures 3(3) et 3(4) sont des formes d'onde de signaux de sortie pour les signaux présents sur les lignes 26 et 28. Figures 3 (1) and 3 (2) respectively represent input signals V and R applied to the two clock terminals of flip-flops 20 and 22. These two input signals are at different frequencies and may have different use coefficients, although the use coefficients do not matter since each flip-flop 20, 22 responds to a posterior flank. Figures 3 (3) and 3 (4) are waveforms of output signals for the signals on lines 26 and 28.
On suppose que les deux bascules 20 et 22 sont initialement repositionnées par la première transition positive 38' du signal d'entrée V, si bien que les sorties Q des deux bascules 20 et 22 se trouvent au niveau logique "0", comme représenté en 40' et 42' sur les figures 3(3) et 3(4). La transition positive suivante du signal d'entrée R en 44' sur la figure 3(2) fait que la borne Q de sortie de la bascule 22 se positionne sur un niveau logique "1", comme représenté en 46' sur la figure 3(4).A l'apparition de la transition positive suivante du signal d'entrée V, comme indiqué en 48' sur la figure 3(1), la borne de sortie Q de la bascule 20 commence à se positionner sur un niveau logique "1", et la porte 24 répond presque immédiatement en repositionnant les deux bascules, ce qui ramène la sortie Q de la bascule 22 sur un niveau logique "0", comme indiqué en 50' sur la figure 3(4). It is assumed that the two flip-flops 20 and 22 are initially repositioned by the first positive transition 38 'of the input signal V, so that the outputs Q of the two flip-flops 20 and 22 are at logic level "0", as shown in 40 'and 42' in Figures 3 (3) and 3 (4). The following positive transition of the input signal R at 44 'in FIG. 3 (2) causes the output terminal Q of the flip-flop 22 to be positioned on a logic level "1", as shown at 46' in FIG. 3 (4). At the appearance of the following positive transition of the input signal V, as indicated at 48 'in FIG. 3 (1), the output terminal Q of the flip-flop 20 begins to position itself on a logic level "1", and gate 24 responds almost immediately by repositioning the two flip-flops, which brings the output Q of flip-flop 22 to a logic level "0", as indicated at 50 'in FIG. 3 (4).
Il est clair que ce cycle d'évènements se répète à l'apparition de la transition positive du signal d'entrée R en 52' et du signal d'entrée V en 54', et se répète de nouveau à l'appari- tion des transitions positives des signaux d'entrée R et V en 56' et 58'. Pendant ce temps, la bascule 22, qui est "dominante", produit une onde carrée dont le coefficient d'utilisation diminue en mêMe temps que la différence décroissante de phase et, ou bien, de fréquence entre les deux signaux d'entrée R et V, et que la sortie de
L'autre bascule 20 se trouve à un niveau logique "0".It is clear that this cycle of events is repeated on the appearance of the positive transition of the input signal R in 52 'and of the input signal V in 54', and is repeated again on the appearance positive transitions of the R and V input signals at 56 'and 58'. During this time, the flip-flop 22, which is "dominant", produces a square wave whose utilization coefficient decreases at the same time as the decreasing difference in phase and, or alternatively, in frequency between the two input signals R and V, and that the output of
The other flip-flop 20 is at a logic level "0".
Après l'apparition de la transition positive du signal d'entrée V en 60', la fréquence des impulsions appliquées à la borne d'horloge de la bascule 20 est toutefois telle qu'il y aura deux impulsions, une å transition positive en 58' et la suivante à transition positive en 60', avant l'apparition de l'impulsion suivante du signal d'entrée R sur la transition positive 62'. L'effet de la deuxième impulsion successive en 60' est donc de positionner la sortie de la bascule 22 sur un niveau logique "1" puisque les deux bascules 20 et 22 étaient précédemment repositionnées avant la transition positive 60'. Ensuite, une transition positive de signal d'entrée R, en 62, repositionne La sortie Q de La bascule 20, et la séquence se poursuit avec la bascule 20 validée et la bascule 22 invalidée, comme indiqué sur Les figures 3(3) et 3(4).La séquence recommence finalement lorsque la différence de phase et de fréquence entre les signaux d'entrée V et R varie, l'une des bascules étant toujours validée et produisant une onde carrée qui possède un coefficient d'utilisation correspondant à la différence de phase et, ou bien, fréquence, et l'autre bascule étant invalidée. Le choix de la bascule validée à un instant quelconque dépend de celui des signaux d'entrée V et R qui est en avance. After the appearance of the positive transition of the input signal V at 60 ′, the frequency of the pulses applied to the clock terminal of the flip-flop 20 is however such that there will be two pulses, a å positive transition at 58 'and the next with positive transition at 60', before the appearance of the next pulse of the input signal R on the positive transition 62 '. The effect of the second successive pulse in 60 ′ is therefore to position the output of flip-flop 22 on a logic level "1" since the two flip-flops 20 and 22 were previously repositioned before the positive transition 60 '. Then, a positive transition of input signal R, at 62, reposition The output Q of flip-flop 20, and the sequence continues with flip-flop 20 validated and flip-flop 22 disabled, as shown in Figures 3 (3) and The sequence begins again when the phase and frequency difference between the input signals V and R varies, one of the flip-flops being always validated and producing a square wave which has a coefficient of use corresponding to the difference in phase and, or alternatively, frequency, and the other rocker being invalidated. The choice of the rocker validated at any time depends on that of the input signals V and R which is in advance.
Comme mentionné, les lignes de sortie 26 et 28 des bascules 20 et 22 passent par des filtres passe as facultatifs 30 et 32 pour arriver au circuit de différence 34 dont le signal de sortie est pris en moyenne ou filtré par l'intégrateur 36. As mentioned, the output lines 26 and 28 of the flip-flops 20 and 22 pass through optional pass filters 30 and 32 to arrive at the difference circuit 34 whose output signal is taken on average or filtered by the integrator 36.
Le signal de différence, filtré par l'intégrateur 36, est une dent de scie, représenté sur la figure 3(5) qui passe par "0" lorsque la "dominance" est transférée entre les bascules 20 et 22, comme indiqué dans la région représentée par Les figures 3(1) à 3(3) et se répète avec un période d'un cycle complet (210 de phase-fréquence, comme indiqué sur la figure 4. Lorsque les deux signaux d'entrée V et R se trouvent à l'intérieur d'un unique cycle, positif ou négatif, de synchronisation mutuelle ou de "verrouillage", la caractéristique de détection est dite se trouver dans la "région active", comme indiqué sur la figure 4.Lorsque les deux signaux d'entrée sont à ltexterieur de la région active, le détecteur de phase 12 produit une dent de scie qui possède un signal moyen maximal (voir les lignes en trait interrompu de la figure 4) qui possède une amplitude valant la moitié de L'amplitude de crête de la dent de scie et d'une polarité qui dépend de celui des deux signaux qui mène. The difference signal, filtered by the integrator 36, is a sawtooth, represented in FIG. 3 (5) which goes through "0" when the "dominance" is transferred between the flip-flops 20 and 22, as indicated in the region represented by Figures 3 (1) to 3 (3) and is repeated with a period of one complete cycle (210 of phase-frequency, as shown in Figure 4. When the two input signals V and R found within a single cycle, positive or negative, of mutual synchronization or of "locking", the detection characteristic is said to be in the "active region", as indicated in FIG. 4. When the two signals input are outside the active region, the phase detector 12 produces a sawtooth which has a maximum average signal (see the dashed lines in Figure 4) which has an amplitude worth half the amplitude peak of the sawtooth and a polarity which depends on the one of the two signals which leads.
On se reporte maintenant à la figure 5, sur Laquelle est présenté le signal de sortie caractéristique voulu du détecteur de phase et, ou bien, fréquence numérique, par opposition avec Le signal de sortie présente sur la figure 4 qui correspond à un détecteur classique. Sur la figure 5, l'axe zéro 100 définit le niveau du courant zéro. Le point 102 de l'horizontale zéro définit le point auquel le signal d'entrée V est accordé en phase avec le signal de référence R. A droite du point 102, le signal d'entrée V est en avance sur le signal de référence R et, inversement, à gauche du point zéro 102, le signal d'entrée V retarde sur le signal de référence R. Referring now to FIG. 5, on which is presented the desired characteristic output signal of the phase detector and, or alternatively, digital frequency, in contrast with the output signal present in FIG. 4 which corresponds to a conventional detector. In FIG. 5, the zero axis 100 defines the level of the zero current. Point 102 of the horizontal zero defines the point at which the input signal V is tuned in phase with the reference signal R. To the right of point 102, the input signal V is ahead of the reference signal R and, conversely, to the left of the zero point 102, the input signal V delays on the reference signal R.
Lorsque le déphasage augmente entre le signal d'entrée V et le signal de référence R, le courant augmente jusqu'à ce que la pente 104 atteigne le niveau de sortie normal 106. Il existe une légère discontinuité autour du point de sortie normale 211S 106, comme cela sera expliqué ci-après, puis le courant augmente jusqu'au point de sortie de crête 108 au point 4 qui se trouve sensiblement à deux fois le niveau du signal de sortie normal 106. Lorsque le déphasage augmente au-delà de 41r. il existe une discontinuité qui fait que Le courant chute du niveau de sortie de crête 108 au niveau de sortie normale 106. Lorsque le déphasage continue d'augmenter, le courant recommence à augmenter vers le niveau de sortie de crête 108 et se répète indéfiniment tous les 211. When the phase shift increases between the input signal V and the reference signal R, the current increases until the slope 104 reaches the normal output level 106. There is a slight discontinuity around the normal output point 211S 106 , as will be explained below, then the current increases up to the peak output point 108 at point 4 which is substantially twice the level of the normal output signal 106. When the phase shift increases beyond 41r . there is a discontinuity which causes the current to drop from the peak output level 108 to the normal output level 106. When the phase shift continues to increase, the current begins to increase again towards the peak output level 108 and repeats all of it indefinitely the 211.
Les discontinuités sont dues à l'existence de retards temporels différents dans les bascules 20 et 22 relativement à la discontinuité 100 du niveau zéro. La discontinuité du niveau de sortie normal 106 est due à la difficulté qu'il y a à adapter les niveaux de courant venant de la bascule 124 et de la bascule 20. The discontinuities are due to the existence of different time delays in the flip-flops 20 and 22 relative to the discontinuity 100 of the zero level. The discontinuity in the normal output level 106 is due to the difficulty in adapting the current levels coming from flip-flop 124 and flip-flop 20.
Inversement, si l'on examine la situation pour laquelle le signal d'entrée V retarde sur le signal de référence R, le détecteur de phase et, ou bien, fréquence numérique fonctionne de manière classique en ce que le courant augmente dans le sens négatif jusqu'à ce que le niveau de sortie de crête négatif 110 soit atteint, une discontinuité existant en ce point puisque le déphasage augmente et amène le niveau de courant à retomber sur le niveau zéro 100. Conversely, if we examine the situation for which the input signal V delays on the reference signal R, the phase detector and, alternatively, digital frequency operates in a conventional manner in that the current increases in the negative direction until the negative peak output level 110 is reached, a discontinuity existing at this point since the phase shift increases and causes the current level to fall back to the zero level 100.
Puisque les composants électroniques du détecteur ne fonctionnent pas de manière idéale, il existe certaines discontinuités et perturbations qui apparaissent sur le niveau de sortie normal 106 et le niveau zéro 100. Pour éviter le fonctionnement en l'un ou L'autre de ces deux points, on souhaite que le niveau de fonctionnement du détecteur soit positionné loin de ces deux points et, dans le mode de réalisation préféré, il est positionné au niveau de fonctionnement 112. Dans le mode de réalisation préféré, ce niveau de fonctionnement 112 est choisi à mi-chemin entre le niveau de sortie de crete positif 108 et le niveau de sortie de crête négatif 110. Since the electronic components of the detector do not function in an ideal manner, there are certain discontinuities and disturbances which appear on the normal output level 106 and the zero level 100. To avoid the operation at one or the other of these two points , it is desired that the operating level of the detector be positioned far from these two points and, in the preferred embodiment, it is positioned at operating level 112. In the preferred embodiment, this operating level 112 is chosen to halfway between the positive peak output level 108 and the negative peak output level 110.
Avec le niveau choisi pour le mode de réalisation préféré, il est possible d'obtenir un intervalle maximum pour le détecteur de phase et, ou bien, fréquence aussi bien pour les phases d'avance que les phases de retard. Un autre avantage est que, en plaçant le niveau de fonctionnement aussi loin des discontinuités que cela est possible, à savoir à mi-chemin entre elles, le pourcentage de perturbation est ramené- à une faible partie de l'écart valable pour les grandes phases. With the level chosen for the preferred embodiment, it is possible to obtain a maximum interval for the phase detector and, or alternatively, frequency for both the advance phases and the delay phases. Another advantage is that, by placing the operating level as far from the discontinuities as possible, namely halfway between them, the percentage of disturbance is reduced to a small part of the difference valid for large phases .
On se reporte maintenant à la figure 7, ou sont présentées les bascules 20 et 22, qui sont normalement une partie d'un détecteur de phase et, ou bien, fréquence numérique classique. Le signal d'entrée V est- en outre appliqué à l'entrée d'horloge d'une bascule de type D 124 qui est connectée par son entrée de reposi tionnewent å l'entrée de prépositionnement de la bascule 20 (alors qut: cec ] n'était pas mentionné précédemment, les bascules de type D sont classiquement dotées d'entrées de prépositionnement). Le signal d'entrée V est en outre fourni à une bascule de type D 126 dont la sortie Q' est connectée respectivement aux entrées de prépositionnement et de repositionnement des bascules 20 et 124. Reference is now made to FIG. 7, where the flip-flops 20 and 22 are presented, which are normally part of a phase detector and, alternatively, a conventional digital frequency. The input signal V is also applied to the clock input of a D flip-flop 124 which is connected by its rest input to the preposition input of flip-flop 20 (while qut: cec ] was not mentioned previously, type D flip-flops are conventionally provided with prepositioning inputs). The input signal V is also supplied to a D type flip-flop 126 whose output Q ′ is connected to the prepositioning and repositioning inputs of flip-flops 20 and 124 respectively.
La bascule 124 est connectée par sa sortie Q à l'entrée D de la bascule 126 et à l'entrée- d'horloge d'un multivibrateur monostable 128. La sortie Q' de la bascule 124 est appliquée à une porte OU à entrées négatives 130 dont la sortie est appliquée à un circuit d'allongement d'impulsion 132, lequel est constitué d'une résistance 134 connectée à L'entrez D de la bascule 124 et d'un condensateur 136 connectant la résistance 134 à la terre 138. The flip-flop 124 is connected by its output Q to the input D of the flip-flop 126 and to the clock input of a monostable multivibrator 128. The output Q 'of the flip-flop 124 is applied to an OR gate with inputs negative 130 whose output is applied to a pulse extension circuit 132, which consists of a resistor 134 connected to the input D of the flip-flop 124 and a capacitor 136 connecting the resistor 134 to earth 138 .
La bascute 20 est connectée par son entrée Q à une porte ET 140 qui applique sa sortie à l'entrée d'une porte NI 142. The flip-flop 20 is connected by its input Q to an AND gate 140 which applies its output to the input of an NI gate 142.
La porte ET 140 est connectée par son autre entrée à la sortie Q de la bascule 22. La porte NI 142 est connectée par sa deuxième entrée à la sortie Q du multivibrateur monostable 128. La sortie de la porte NI 142 est appliquée aux entrées de repositionnement des bascules 20 et 22. La sortie Q de la bascule 20 est en outre connectée au circuit d'addition 34 et, de là, à l'intégrateur 36.The AND gate 140 is connected by its other input to the Q output of the flip-flop 22. The NI gate 142 is connected by its second input to the Q output of the monostable multivibrator 128. The output of the NI gate 142 is applied to the inputs of repositioning of flip-flops 20 and 22. The output Q of flip-flop 20 is also connected to the addition circuit 34 and, from there, to the integrator 36.
Le circuit d'addition 34 ajoute en outre des signaux venant des sorties Q des bascules 22 et 124.The addition circuit 34 also adds signals from the outputs Q of the flip-flops 22 and 124.
La bascule 126 délivre un signal de sortie Q à un dispositif de suppression de repositionnement et de rejet de groupe 144 qui est constitué par un condensateur 146 connecté à L'entrée de repositionnement de la bascule 126 et, par une résistance 148, à la sortie Q de la bascule 22. The flip-flop 126 delivers an output signal Q to a repositioning suppression device and group rejection 144 which is constituted by a capacitor 146 connected to the repositioning input of flip-flop 126 and, by a resistor 148, at the output Flip-flop 22.
On se reporte maintenant aux figures 6 et 7, en relation avec lesquelles on va expliquer en terme de diagramme de domaines temporels le fonctionnement du détecteur selon l'invention. Puisque le fonctionnement du détecteur pour lequel la fréquence d'entrée V est en avance sur la fréquence de référence R d'une quantité inférieure à 261t est sensiblement identique à celui du détecteur classique, on concentrera La discussion sur la zone pour laquelle le déphasage approche de 2tri. Referring now to Figures 6 and 7, in relation with which we will explain in terms of time domain diagram the operation of the detector according to the invention. Since the operation of the detector for which the input frequency V is ahead of the reference frequency R by an amount less than 261t is substantially identical to that of the conventional detector, we will focus The discussion on the area for which the phase shift is approaching of 2tri.
Lorsque le déphasage approche de #, le coefficient d'utilisation du signal de sortie Q de la bascule 120, comme représente par l'impulsion 114, approche 100 ;: (pieine largeur) et, inversement, le signal de sortie Q' approche 0 % (largeur zéro). When the phase shift approaches #, the coefficient of use of the output signal Q of the flip-flop 120, as represented by the pulse 114, approaches 100;: (pieine width) and, conversely, the output signal Q 'approaches 0 % (zero width).
Ceci fait que la sortie de la porte OU à entrées négatives 130, via le circuit d'allongement d'impulsions 132, maintient L'entrée D de la bascule 124 sur le niveau "1" jusqu'à ce que le fLanc antérieur suivant du signal d'entrée V ait fait changer d'état la bascule 124. Lorsque la bascule 124 change d'état, le signal de sortie passe au niveau "1". Simultanément, le signal de sortie Q' de la bascule 124 passe au niveau "0", ce qui fait que la porte OU négative 130 reste sur niveau "1" et maintient Le niveau "1" sur l'entrée D de la bascule 124.This causes the output of the OR gate with negative inputs 130, via the pulse extension circuit 132, to keep the input D of the flip-flop 124 on level "1" until the next previous edge of the input signal V has changed state flip-flop 124. When flip-flop 124 changes state, the output signal goes to level "1". Simultaneously, the output signal Q 'of flip-flop 124 goes to level "0", so that the negative OR gate 130 remains on level "1" and maintains level "1" on input D of flip-flop 124 .
Ainsi, au point 2 > , le signal de sortie Q de la bascule 124 est en train d'être délivré au circuit d'addition 34, où il est additionné avec le signal de sortie Q de la bascule 20. Thus, at point 2>, the output signal Q of the flip-flop 124 is being delivered to the addition circuit 34, where it is added with the output signal Q of the flip-flop 20.
Simultanément, le signal de sortie Q de la bascule 124 est fourni à l'entrée d'horloge du multivibrateur monostable 128. Simultaneously, the output signal Q of the flip-flop 124 is supplied to the clock input of the monostable multivibrator 128.
La transition de la bascule 124 provoque le changement d'état du multivibrateur monostable 128, ce qui amène la production d'une impulsion de sortie qui, par l'intermédiaire de la porte NI 142, repositionne les bascules 20 et 22.The transition of flip-flop 124 causes the state of the monostable multivibrator 128 to change, which leads to the production of an output pulse which, via the NI gate 142, reposition flip-flops 20 and 22.
Lorsque la bascule 20 a été repositionnée, le signal de sortie Q passe au niveau "0", si bien que sa contribution au circuit d'addition 34 est nulle. Lorsque le déphasage augmente au-delà de 21Ç, la largeur d'impulsion du signal de sortie Q de la bascule 20 augmente et s'ajoute au signal de sortie normal de la sortie Q de la bascule 124. When the flip-flop 20 has been repositioned, the output signal Q goes to level "0", so that its contribution to the addition circuit 34 is zero. When the phase shift increases beyond 21Ç, the pulse width of the output signal Q of the flip-flop 20 increases and is added to the normal output signal of the output Q of the flip-flop 124.
Lorsque le déphasage augmente de 2+à 4f, et auquel8, la sortie de la bascule 124 reste sur le niveau "1" et L'effet de la bascule 20 superpose L'effet d'un détecteur classique à celui de l'invention. When the phase shift increases from 2 + to 4f, and to which 8, the output of flip-flop 124 remains on level "1" and the effect of flip-flop 20 superimposes the effect of a conventional detector on that of the invention.
Jusqu'ici, on a décrit la relation pour le cas où le signal d'entrée V augmente constamment par rapport au signal de référence R. Lorsque le déphasage diminue de manière à amener le signal d'entrée V à se rapprocher plus étroitement du signal de référence R, le fonctionnement est légèrement différent. Lorsque le déphasage va de plus de 2t à moins de 21t (figure 5), le coefficient d'utilisation des impulsions du signal de sortie Q de la bascule 20 diminue jusqu'au coefficient d'utilisation de O %; et les impulsions venant de la sortie Q de la bascule 22 voient leurs coefficients d'utilisation augmenter.Lorsqu'une largeur prédéter- minée d'impulsion (coefficient d'utilisation) est atteinte, à la manière établie par le condensateur 146, ceci permet que le signal de repositionnement appliqué à la bascule 126 soit suffisamment éliminé en ce qui concerne le signal d'entrée V appliqué à l'entrée d'horloge de ta bascule 126 pour que la sortie Q de la bascule 126 passe au niveau "1". So far, the relationship has been described for the case where the input signal V is constantly increasing relative to the reference signal R. When the phase shift decreases so as to bring the input signal V closer to the signal with reference R, the operation is slightly different. When the phase shift goes from more than 2t to less than 21t (FIG. 5), the coefficient of use of the pulses of the output signal Q of the flip-flop 20 decreases up to the coefficient of use of O%; and the pulses coming from the output Q of the flip-flop 22 see their coefficients of use increase. When a predetermined width of pulse (coefficient of use) is reached, in the manner established by the capacitor 146, this allows that the repositioning signal applied to flip-flop 126 is sufficiently eliminated with regard to the input signal V applied to the clock input of flip-flop 126 so that the output Q of flip-flop 126 goes to level "1" .
Lorsque la sortie Q de la bascule 126 est au niveau "1", la sortie Q' passe au niveau "0", ce qui a pour effet de repositionner la bascule 124 et de prépositionner la bascule 20. Le repositionnement de la bascule 124 fait passer à "O" sa sortie Q et fait passer à "1" la sortie de la bascule 20. Dans le même temps, après la constante de temps RC du circuit de suppression de repositionnement et de rejet de groupe 144, la bascule 126 change de nouveau d'état et ceci amène la sortie Q à passer au niveau "0". Ensuite, le détecteur de phase et, ou bien, fréquence 12 fonctionne de la même manière que le détecteur classique. When the Q output of flip-flop 126 is at level "1", output Q 'goes to level "0", which has the effect of repositioning flip-flop 124 and prepositioning flip-flop 20. Repositioning of flip-flop 124 does switch to "O" its output Q and change to "1" the output of flip-flop 20. At the same time, after the time constant RC of the repositioning suppression circuit and group rejection 144, flip-flop 126 changes state again and this causes output Q to go to level "0". Then, the phase and / or frequency detector 12 operates in the same way as the conventional detector.
Dans la description, il a été présenté et décrit le seul-mode de réalisation préféré de l'invention, mais, comme précédemment noté, il faut comprendre que l'invention peut être utilisée dans diverses autres combinaisons et environnements et est en mesure de subir des modifications ou des variantes dans les limites conceptuelles ci-dessus indiquées. Par exemple, il est possible de placer en cascade des bascules supplémentaires de manière à produire un intervalle accru en doublant la caractéristique au-dessus du niveau zéro 100 également dans le sens négatif. En outre, comme cela appara#trait aisément à lthomme de l'art, il serait possible d'ajouter des étages supplémentaires lorsque cela est nécessaire pour augmenter encore l'intervalle en utilisant une approche -analogue à celle présentement décrite:
Bien entendu, L'homme de l'art sera en mesure d'ìma- giner, à partir du circuit dont la description vient d'être donné à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. In the description, the sole preferred embodiment of the invention has been presented and described, but, as previously noted, it should be understood that the invention can be used in various other combinations and environments and is able to undergo modifications or variants within the above-mentioned conceptual limits. For example, it is possible to cascade additional flip-flops so as to produce an increased interval by doubling the characteristic above the zero level 100 also in the negative direction. Furthermore, as is readily apparent to those skilled in the art, it would be possible to add additional stages when necessary to further increase the interval using an approach analogous to that presently described:
Of course, those skilled in the art will be able to imagine, from the circuit whose description has just been given by way of illustration only and in no way limitative, various variants and modifications not departing from the scope of the 'invention.
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Legal Events
Date | Code | Title | Description |
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ST | Notification of lapse |