FR2574960A1

FR2574960A1 - Module for data exchange between processors linked to this module by a global bus and a peripheral unit linked to this module

Info

Publication number: FR2574960A1
Application number: FR8419454A
Authority: FR
Inventors: Kuhn Mean Hou; Jean-Cyrile Laplace; Guy Fontenier
Original assignee: GRADIENT
Current assignee: GRADIENT
Priority date: 1984-12-19
Filing date: 1984-12-19
Publication date: 1986-06-20
Also published as: FR2574960B1

Abstract

The invention relates to a module for data exchange between a peripheral unit 8 and processing modules linked to this module 7 and to a common resource 3 by a global bus BUS. The exchange module comprises an exchange memory linked to the global bus by a memory bus, in order to govern the protocol for data transfer between the processing module and the peripheral unit 8. The peripheral unit is linked to a DMAC controller for direct access to the exchange memory, as well as to a control processor mu . The exchange module also comprises sequencing means TMG and means ARB for arbitration of the exchanges. Application to data transfer between a peripheral unit and processors or micro processors.

Description

MO#DULE D'ECHANGES DE DONNEES- ENTRE DES PROCESSEURS
DE TRAITEMENT RELIES A CE MODULE PAR UN BUS GLOBAL
ET UNE UNITE PERIPHERIQUE RELIEE A CE MODULE
La -présente invention concerne un module d'echanges de données entre des modules de traitement relies à ce module d'échanges par un bus global et un ou plusieurs coupleurs péripheriques, nommés unités périphériques, reliées à ce module.MO # DULE OF DATA EXCHANGES - BETWEEN PROCESSORS
PROCESSING CONNECTED TO THIS MODULE BY A GLOBAL BUS
AND A PERIPHERAL UNIT CONNECTED TO THIS MODULE
The present invention relates to a data exchange module between processing modules connected to this exchange module by a global bus and one or more peripheral couplers, called peripheral units, connected to this module.

Elle s'applique aux transferts de données entre une unité périphérique et des processeurs ou microprocesseurs, à travers un bus commun (bus global), relié à ceux-ci par le biais d'une mémoire tampon, dénommée mémoire d'échanges. It applies to data transfers between a peripheral unit and processors or microprocessors, through a common bus (global bus), connected to these by means of a buffer memory, called exchange memory.

De manière plus préci#se, ce module d'échanges intervient dans un ensemble multiprocesseurs dans lequel des unités de traitement sont reliées entre elles et à des ressources communes par un bus commun (nommé bus global), pour échanger des données entre eux et avec les ressources communes, et dans lequel les transferts bidirectionnels de données vers une unité périphérique se font par l'intermédiaire d'un module d'échanges connecté au bus global et à cette unité périphérique. More precisely, this exchange module intervenes in a multiprocessor assembly in which processing units are linked together and to common resources by a common bus (called global bus), for exchanging data between them and with common resources, and in which bidirectional data transfers to a peripheral unit are done via an exchange module connected to the global bus and to this peripheral unit.

On connait d'après la demande de brevet français n 8118014, déposée le 24 septembre 1981, un Système d'arbitrage de demande d'accès de plusieurs processeurs à des ressources communes, par L'intermédiaire d'un bus commun. Ce système d'arbitrage, faisant partie d'un module de traitement, permet d'arbitrer des demandes d'accès de plusieurs processeurs à une ressource commune, par l'intermédiaire d'un bus commun. Cette ressource peut être par exemple une mémoire. Généralement, dans un ensemble multiproces- seurs tel que celui qui est décrit dans la demande de brevet précitée, échange de données entre les modules de traitement qui sont reliés au bus global ou commun, et une unité périphérique se fait par un module d'échanges relié à ce bus global et à cette unité périphérique.Ce module d'échanges permet d'assurer le protocole et les transferts de données entre les processeurs de traitement reliés au bus global et l'unité périphérique. Il comprend, de façon connue, une mémoire d'échanges, reliée au bus global et permettant d'enregistrer des instruc#tions et des données nécessaires aux protocoles des transferts de données entre les processeurs de traitement et l'unité péri phérique. Ce module d'échanges comprend aussi de façon connue, un contrôleur d'accès direct à la mémoire (DMAC), ainsi qu'un processeur de contrôle, qui sont reliés entre eux et au bus de la mémoire d'échanges. We know from French patent application No. 8118014, filed September 24, 1981, an arbitration system for requesting access of several processors to common resources, via a common bus. This arbitration system, which is part of a processing module, makes it possible to arbitrate access requests from several processors to a common resource, via a common bus. This resource can for example be a memory. Generally, in a multiprocessor assembly such as that described in the aforementioned patent application, data exchange between the processing modules which are connected to the global or common bus, and a peripheral unit is done by an exchange module. connected to this global bus and to this peripheral unit. This exchange module ensures the protocol and the data transfers between the processing processors connected to the global bus and the peripheral unit. It comprises, in a known manner, an exchange memory, connected to the global bus and making it possible to record instructions and data necessary for the protocols of data transfers between the processing processors and the peripheral unit. This exchange module also comprises, in a known manner, a direct memory access controller (DMAC), as well as a control processor, which are connected to each other and to the bus of the exchange memory.

Le transfert de données entre module de traitement et unité périphérique (en provenance ou à destination de celle-ci), se fait par Le biais de la mémoire d'échanges. Ce transfert est géré par le contrôleur d'accès direct à la mémoire, Lui-meme sous le contrôle du pro cesser (initialisation, gestion des fins #de transferts, des erreurs, etc...).The data transfer between processing module and peripheral unit (from or to the latter) is done through the exchange memory. This transfer is managed by the direct memory access controller, Himself under the control of the process (initialization, management of the ends of transfers, errors, etc.).

Les modules d'échanges connus, qui présentent cette structure, s'ils permettent bien d'assurer les protocoles et les transferts de données entre l'uni té périphérique et les modules de traitement, ont pour principaux inconvénients d'utiliser une mémoire d'échanges ayant une capacité limité, et d'utiliser un contrôleur d'accès direct à la mémoire qui est relié directement au processeur de contrôle. Cette liaison directe a pour inconvenient d'arrêter les opérations effectuées par le processeur de contrôle lorsque Le contrôleur d'accès direct à la mémoire est actif, ou d'arrêter le contrôleur d'accès direct à la mémoire lorsque le processeur de contrôle est actif. The known exchange modules, which have this structure, if they make it possible to ensure the protocols and the data transfers between the peripheral unit and the processing modules, have the main drawbacks of using a memory of exchanges with limited capacity, and to use a direct memory access controller which is directly connected to the control processor. This direct link has the drawback of stopping the operations carried out by the control processor when the direct memory access controller is active, or of stopping the direct memory access controller when the control processor is active .

La capacité limitée de la mémoire d'échanges et les fonctionnements exclusifs du contrôleur d'accès direct à la mémoire et du processeur de contrôle sont donc très préjudiciables pour les performances de l'ensemble multiprocesseurs. The limited capacity of the exchange memory and the exclusive operations of the direct memory access controller and of the control processor are therefore very detrimental to the performance of the multiprocessor assembly.

L'invention a pour but de remédier à ces inconvénients et n-otamment de réaliser un module d'échanges présentant une capacité de mémoire d'échanges plus importante et évitant les fonctionnements exclusifs du contrôleur d'accès direct à la mémoire d'échanges et du processeur de contrôle relié à ce contrôleur d'accès direct. The object of the invention is to remedy these drawbacks and in particular to produce an exchange module having a greater exchange memory capacity and avoiding the exclusive operations of the direct access controller to the exchange memory and of the control processor connected to this direct access controller.

L'augmentation de la capacité de la mémoire d'échanges peut être obtenue par : - L'utilisation de mémoires dynamiques, à plus haute
densité d'intégration, mais nécessitant une phase de
rafraichissement, - la génération d'un bus local, d'extension mémoire
(ou entrée/sortie) compatible avec le bus local dé
fini pour Le module de traitement permettant ainsi
d'étendre la mémoire par adjonction de cartes stan
dard.The increase in the capacity of the exchange memory can be obtained by: - The use of dynamic memories, at higher
integration density, but requiring a phase of
refresh, - generation of a local bus, memory expansion
(or input / output) compatible with the local bus
finished for the processing module thus allowing
expand memory by adding stan cards
sting.

L'invention a pour objet un module d'échange de données entre une unité périphérique reliée à ce module et des modules de traitement reliés à ce module et à une ressource commune par un bus global. Ce module d'échange comprend une mémoire d'échanges reliée au bus global pour assurer le protocole des transferts et les transferts de données entre modules de traitement et l'unité périphérique. L'unité périphérique est reliée à un contrôleur d'accès direct à la mémoire et à la mémoire d'échanges, ce contrôleur étant lui-même relié au bus du processeur de contrôle.Ce module d'échanges comprend en outre une mémoire d'extension de la mémoire d'échanges connectée à un bus local, des moyens de séquencement reliés aux mémoires d'échange et d'extension pour séquencer les accès à L'une ou l'autre de ces mémoires, des moyens d'arbitrage reliés au bus global, au processeur de contrôle et au contrôleur d'accès direct à la mémoire et au générateur de rafraîchissement (pour la mémoire non-connectée au bus d'extension : bus local), pour arbitrer des requêtes d'accès à l'une ou l'autre des mémoires (sur le bus d'extension), ces requêtes provenant du bus global ou du processeur de contrôle, ou du contrôleur d'accès direct à la mémoire ou du générateur de rafraîchissement (dans le cas de la mémoire située sur la carte), les moyens de séquencement étant reliés aux moyens d'arbitrage ainsi qu'à des sorties d'un multiplexeur ayant des entrées reliées au bus global ainsi qu'à des sorties du contrôleur d'accès direct à la mémoire et du processeur de contrôle. The subject of the invention is a data exchange module between a peripheral unit connected to this module and processing modules connected to this module and to a common resource by a global bus. This exchange module includes an exchange memory connected to the global bus to ensure the protocol of transfers and data transfers between processing modules and the peripheral unit. The peripheral unit is connected to a controller for direct access to the memory and to the exchange memory, this controller being itself connected to the bus of the control processor. This exchange module also comprises a memory for extension of the exchange memory connected to a local bus, sequencing means connected to the exchange and extension memories for sequencing access to one or other of these memories, arbitration means connected to the global bus, to the control processor and to the direct memory access controller and to the refresh generator (for the memory not connected to the extension bus: local bus), to arbitrate access requests to one either of the memories (on the extension bus), these requests coming from the global bus or from the control processor, or from the direct memory access controller or from the refresh generator (in the case of the memory located on the card), the sequencing means being connected to the arbitration means as well as to the outputs of a multiplexer having inputs connected to the global bus as well as to the outputs of the direct memory access controller and the control processor.

Les caractéristiques~ et avantages de 1 'in- vention ressortiront mieux de la description qui va suivre, donnée en référence a-ux dessins annexés dans lesquels :
- la figure 1 représente schématiquement un ensemble multiprocesseurs connu, dans lequel interviennent des modules de traitement reliés à des ressources communes par un bus global, celles-ci pouvant être, par exemple, des modules d'échanges de données entre ces modules de traitement et l'unité périphérique ;
- Les figures 2A et 2B représentent schématiquement un module d'échanges de données, conforme à l'invention ;;
- les figures 3 et 4 sont des chronogrammes des signaux appliqués, aux moyens de séquencement des accès à la mémoire d'échanges, située sur la carte ou sur le bus d'extension, par les moyens d'arbitrage, lorsque ces moyens d'arbitrage reçoivent des requêtes d'accès provenant du bus global, ou du processeur de contrô-le, ou du contrôleur d'accès direct à la mémoire ou du générateur de rafraîchissement de l'ensemble ;
- la figure 5 est un chronogramme représentant certains signaux fournis par les moyens d'arbitrage et les moyens de séquencement, lorsque les moyens d'arbitrage reçoivent des demandes d'accès simultanées ;
- les figures 6 et 7 représentent certains des signaux fournis par les moyens de séquencement, aux mémoires d'échange sur la carte ou d'extension, en fonction de certains des signaux reçus par ces moyens de séquencement.The characteristics and advantages of the invention will emerge more clearly from the description which follows, given with reference to the appended drawings in which:
FIG. 1 schematically represents a known multiprocessor assembly, in which processing modules intervene connected to common resources by a global bus, these can be, for example, data exchange modules between these processing modules and the peripheral unit;
- Figures 2A and 2B schematically represent a data exchange module, according to the invention;
- Figures 3 and 4 are timing diagrams of the signals applied to the sequencing means of access to the exchange memory, located on the card or on the extension bus, by the arbitration means, when these means of arbitration receive access requests from the global bus, or from the control processor, or from the direct memory access controller or from the assembly refresh generator;
- Figure 5 is a timing diagram representing certain signals provided by the arbitration means and the sequencing means, when the arbitration means receive simultaneous access requests;
- Figures 6 and 7 show some of the signals supplied by the sequencing means, to the exchange memories on the card or extension, depending on some of the signals received by these sequencing means.

La figure 1 représente schématiquement un ensemble multiprocesseurs comprenant des modules de traitement 1, 2 reliés à une ressource commune 3, telle qu'une mémoire par exemple, par L'iritermédiaire d'un bus commun ou global BUS. Ce bus assure des transferts de données entre ces modules de traitement et la ressource commune 3. Les modules de traitement 1, 2, peuvent contenir comme indiqué dans La demande de brevet précitée, des systèmes de traitement des demandes d'accès par résolution de priorité de ces demandes ; ces demandes sont effectuées par les modules de traitement pour échanger des do#nnées avec la ressource commune 3, par l'intermédiaire du bus global
BUS.De façon connue, un système multiprocesseurs de ce type peut également comporter des moyens de supervision 6 qui surveillent en-permanence le fonctionnement des modules de traitement 1, 2, pour détecter l'état de défaillance de l'un de ces modules de traitement. Enfin, cet ensemble multiprocesseurs comprend un ou plusieurs modules d'échanges 7 reliés au bus global BUS et à une unité périphérique 8 ; ce module d'échange permet un transfert de données entre les modules de traitement et l'unité périphériqué 8 par le biais du bus global. Ce module d'échanges assure, comme on le verra plus loin en détail, le protocole et
Les transferts de données entre modules de traitement et l'uni té périphérique.Il agit notamment à la récep-- tion de signaux de requêtes d'accès provenant d'un ou plusieurs des modules de traitement reliés au bus et indiqu#ant des demandes d'accès à L'uni té périphérique 8. L'ensemble comprend aussi une mémoire d'extension
ML reliée à l'un des modules de traitement par un bus d'extension local dénommé BUSL sur ta figure. L'invention porte précisément sur te module d'échanges 7 qui va maintenant être décrit de manière plus détaillée.FIG. 1 schematically represents a multiprocessor assembly comprising processing modules 1, 2 connected to a common resource 3, such as a memory for example, by means of a common or global bus BUS. This bus provides data transfers between these processing modules and the common resource 3. The processing modules 1, 2, may contain, as indicated in the aforementioned patent application, systems for processing access requests by priority resolution. of these requests; these requests are made by the processing modules to exchange data with the common resource 3, via the global bus
BUS. In a known manner, a multiprocessor system of this type can also include supervisory means 6 which permanently monitor the operation of the processing modules 1, 2, to detect the failure state of one of these modules. treatment. Finally, this multiprocessor assembly comprises one or more exchange modules 7 connected to the global bus BUS and to a peripheral unit 8; this exchange module allows data transfer between the processing modules and the peripheral unit 8 via the global bus. This exchange module ensures, as will be seen in detail below, the protocol and
Data transfers between processing modules and the peripheral unit. It acts in particular on the reception of access request signals from one or more of the processing modules connected to the bus and indicating requests access to the peripheral unit 8. The set also includes an expansion memory
ML connected to one of the processing modules by a local extension bus called BUSL in your figure. The invention relates specifically to the exchange module 7 which will now be described in more detail.

Les figures 2A et 2B représentent schématiquement mais de manière plus détaillée, le module d'échanges de données 7. Ce module d'échanges comprend une mémoire d'échange M reliée au bus gLobal BUS, par exemple par l'intermédiaire d'amplificateurs isolateurs de bus (AIB) 11 à trois états qui autorisent l'accès à cette mémoire lorsqu'il a été validé par un signal appliqué sur une entrée de validation 12 de ces AIB. FIGS. 2A and 2B show diagrammatically but in more detail, the data exchange module 7. This exchange module comprises an exchange memory M connected to the gLobal BUS bus, for example by means of isolating amplifiers bus (AIB) 11 with three states which authorize access to this memory when it has been validated by a signal applied to a validation input 12 of these AIBs.

La mémoire d'échange M contient des instructions ou des données. Ces instructions sont destinées à fixer le protocole de transfert de données avec L'uni té périphérique 8.The exchange memory M contains instructions or data. These instructions are intended to establish the data transfer protocol with the peripheral unit 8.

Cette unité périphérique 8 est reliée à un contrôleur d'accès direct à la mémoire DMAC, lui-même relié à la mémoire d'échanges M, par exemple par t'intermédiaire d'un amplificateur isolateur de bus 13 à trois états, validés par un signal appliqué sur une entrée 14 de ces amplificateurs-isolateurs. Dans toute la suite de l'exposé, on désignera par l'abréviation
AIB, un amplificateur-isolateur de bus
Le module d'échange comprend aussi une mémoire ML locale ou d'extension de la mémoire d'échange
M, ainsi que des moyens TMG reliés aux mémoires d'échanges M et d'extension ML, pour séquencer les accès à l'une ou l'autre de ces mémoires.This peripheral unit 8 is connected to a direct access controller to the DMAC memory, itself connected to the exchange memory M, for example by the intermediary of a bus isolating amplifier 13 with three states, validated by a signal applied to an input 14 of these amplifier-isolators. Throughout the rest of the presentation, we will denote by the abbreviation
AIB, a bus amplifier-isolator
The exchange module also includes a local ML memory or an extension of the exchange memory
M, as well as means TMG connected to the exchange memories M and of extension ML, for sequencing the accesses to one or the other of these memories.

Enfin, le module d'échanges 7 comprend un processeur ou microprocesseur de contrôle p relié au contrôleur d'accès direct à la mémoire DMAC, par l'in- termédiaire d'un AIB 15, à trois états, validé sur une entrée 16. Ce processeur p est aussi relié à la mémoire d'échanges M par les AIB 18 à trois états validés par un signal appliqué sur une entrée de validation 19, ainsi qu'aux moyens d'arbitrage ARB.Ces moyens d'arbitrage sont reliés au bus global BUS, notamment par un circuit de décodage 17 de l'adresse du module d'échanges ; ils sont aussi reliés au microprocesseur p par l'intermédiaire d'un circuit de décodage 21 de l'adresse générée par le processeur p. Ces moyens d'arbitrage ARB sont reliés au contrôleur d'accès direct à la mémoire DMAC, par l'intermédiaire -d'un circuit d'arbitrage 20 de L'accès à ce contrôleur DMAC d'accès direct aux mémoires d'échange et d'extension
M, ML. Enfin, ces moyens d'arbitrage ARB sont reliés à un générateur de rafraîchissement 22.Comme on le verra plus loin en détail, les moyens d'arbitrage ARB permettent d'arbitrer des requêtes d'accès à l'une ou l'autre des mémoires d'échanges ou d'extension M, ML ; ces requêtes proviennent du bus global BUS ou du processeur de contrôle p , ou du contrôleur d'accès direct à la mémoire DMAC ou du générateur de rafrai- chissement 22.Finally, the exchange module 7 comprises a control processor or microprocessor p connected to the direct access controller to the memory DMAC, by means of an AIB 15, with three states, validated on an input 16. This processor p is also connected to the exchange memory M by the three-state AIBs 18 validated by a signal applied to a validation input 19, as well as to the arbitration means ARB. These arbitration means are connected to the global bus BUS, in particular by a decoding circuit 17 of the address of the exchange module; they are also connected to the microprocessor p via a decoding circuit 21 of the address generated by the processor p. These ARB arbitration means are connected to the direct access controller to the DMAC memory, via an arbitration circuit 20 of access to this DMAC controller for direct access to the exchange memories and extension
M, ML. Finally, these ARB arbitration means are connected to a refresh generator 22. As will be seen in detail below, the ARB arbitration means make it possible to arbitrate requests for access to one or other of the exchange or extension memories M, ML; these requests come from the global bus BUS or from the control processor p, or from the direct access controller to the memory DMAC or from the refresh generator 22.

Les moyens de séquencement TMG sont reliés aux moyens d'arbitrage ARB, ainsi qu'à des sorties d'un multiplexeur MX ayant des entrées qui sont re
Liées au bus global, à des sorties du contrôleur d'accès direct à la mémoire DMAC, à des sorties du processeur de contrôle p et à des sorties des moyens d'arbitrage ARB. On a également représenté sur cette figure un circuit de décodage 21 relié à une sortie du processeur de contrôle p et relié à des entrées des moyens d'arbitrage ARB et du circuit d'arbitrage 20 pour leur appliquer, comme on le verra plus loin en détail, des signaux de demandes d'accés.The TMG sequencing means are connected to the ARB arbitration means, as well as to the outputs of an MX multiplexer having inputs which are re
Linked to the global bus, to outputs of the direct access controller to the DMAC memory, to outputs of the control processor p and to outputs of the ARB arbitration means. Also shown in this figure is a decoding circuit 21 connected to an output of the control processor p and connected to inputs of the arbitration means ARB and of the arbitration circuit 20 to apply them, as will be seen below in detail, access request signals.

Les principaux éléments du module d'échanges représentés sur cette figure, n'ont pas été représentés de manière détaillée car ils sont bien connus dans l'état de la technique : - les moyens d'arbitrage ARB sont par exemple un cir
cuit de type PAL 16 R6, commercialisé par la société
National Semiconductors. Ce circuit logique permet
l'écriture d'équations logiques permettant d'assu
rer la résolution des conflits d'accès et l'alloca
tion de la ressource commune aux différentes reque-
tes d'accès. Les moyens d'arbitrage ARB peuvent
aussi être constitués par tout autre système néces
sitant l'écriture d'équations logiques séquentiel
les sur un support de type PROM.The main elements of the exchange module shown in this figure have not been shown in detail because they are well known in the state of the art: - the ARB arbitration means are for example a cir
baked type PAL 16 R6, sold by the company
National Semiconductors. This logic circuit allows
the writing of logical equations allowing assu
the resolution of access conflicts and the allocation
tion of the resource common to the various requests
your access. ARB arbitration means may
also be constituted by any other system necessary
situating the writing of sequential logical equations
them on a PROM type support.

- le microprocesseur de contrôle p#est par exemple un
microprocesseur de type 68000 commercialisé par la
société MOTOROLA.- the p # control microprocessor is for example a
68000 type microprocessor marketed by
MOTOROLA company.

- le contrôleur d'accès direct à la mémoire DMAC est
par exemple un contrôleur de type 68 450, commercia
lisé par la société HITACHI.- the direct access controller to the DMAC memory is
for example a 68 450 type controller, commercia
read by the company HITACHI.

- les moyens de séquencement TMG sont par exemple
constitués par un ensemble de circuits comprenant un
circuit du type 74 LS 175, commercialisé par la
société TEXAS INSTRUMENTS et un circuit du type
PAL10L8, commercialisé par la société National Semi
conductors. Les moyens de séquencement TMG permet
tent de résoudre des équations Logiques, en liaison
avec le contrôleur DMAC, le générateur 22 de rafra;-
chissement, le microprocesseur p et BUS, - le circuit d'arbitrage 20 est par exemple un circuit
du type PAL 16 R6 commercialisé par la société
National Semiconductors, - les AIB trois états sont par exemple des circuits de
type AMD 2966 commercialisées par la société Advan
ced Micro Devices.the TMG sequencing means are for example
constituted by a set of circuits comprising a
74 LS 175 type circuit, marketed by
TEXAS INSTRUMENTS company and a circuit of the type
PAL10L8, marketed by National Semi
conductors. The means of sequencing TMG allows
try to solve Logical equations, in connection
with the DMAC controller, the rafra generator 22; -
the microprocessor p and BUS, - the arbitration circuit 20 is for example a circuit
PAL 16 R6 type marketed by the company
National Semiconductors, - the three-state AIBs are, for example,
type AMD 2966 sold by the company Advan
ced Micro Devices.

Pour faciliter la c#ompréhension du fonctionnement du dispositif, on va maintenant décrire les signaux essentiels échangés entre les différents éLé- ment s du module d'échange représenté sur La figure 2. To facilitate understanding of the operation of the device, we will now describe the essential signals exchanged between the various elements of the exchange module shown in FIG. 2.

Ces signaux sont les suivants
Signaux appliqués aux moyens d'arbitrage ARB
REFRESHRQ : signal de requête provenant d'un générateur de rafraîchissement pour demander un rafraîchissement- de la mémoire M.These signals are as follows
Signals applied to ARB arbitration means
REFRESHRQ: request signal from a refresh generator to request a refresh- of memory M.

BUSRQ :signal de requête d'accès aux mémoires M ou
ML, provenant de l'un des modules de traitement par le bus global, après décodage.BUSRQ: signal requesting access to memories M or
ML, coming from one of the processing modules by the global bus, after decoding.

yRQ : signal de requête d'accès aux mémoires M ou ML, provenant du microprocesseur p de contrôle. yRQ: signal for requesting access to memories M or ML, coming from the control microprocessor p.

DMAREQ : signal de requête d'accès aux mémoires M ou
ML, provenant du circuit d'arbitrage 20 des requêtes d'accès aux mémoires DMARQ appliquées à ce circuit par le contrôleur d'accès direct à la mémoire DMAC.DMAREQ: signal requesting access to memories M or
ML, coming from the arbitration circuit 20 of requests for access to the DMARQ memories applied to this circuit by the direct access controller to the DMAC memory.

Signaux fournis par les moyens d'arbitrage ARB
REFRESHEN : signal indiquant qu'une requête de rafra~- chissement est acceptée, ce signal est appliqué à la mémoire d'échanges M.Signals provided by ARB arbitration means
REFRESHEN: signal indicating that a refresh request is accepted, this signal is applied to the exchange memory M.

BUSEN : signal appliqué aux AIB 11 à trois états pour valider une requête d'accès BUSREQ fournie par le BUS, après décodage.BUSEN: signal applied to AIB 11 with three states to validate a BUSREQ access request supplied by the BUS, after decoding.

> jEN : signal appliqué aux AIB 18 à trois états pour valider une requête d'accès uRQ du microprocesseur p
DMAEN : signal appliqué aux AIB 13 à trois états pour
valider une requête d'accès DMAREQ du contrôleur
d'accès direct à la mémoire DMAC.> jEN: signal applied to AIB 18 with three states to validate an uRQ access request from the p microprocessor
DMAEN: signal applied to AIB 13 with three states for
validate a DMAREQ access request from the controller
direct access to the DMAC memory.

Les 4 signaux précités valident les accès
respectifs à la mémoire d'échange M ou ML. The 4 aforementioned signals validate access
respective to the exchange memory M or ML.

SELA, SELB : signaux appliqués aux moyens de séquence
ment TMG et au multiplexeur MX. La valeur logique O ou
1 de chacun de ces signaux permet d'indiquer la source
de L'accès en cours, aux mémoires M ou ML d'échange ou
d'extension. L'ordre des priorites de ces demandes est
donné dans le tableau ci-dessous, avec en correspon
dance, les valeurs logiques O ou 1 des signaux SELA et
SELB.SELA, SELB: signals applied to the sequence means
TMG and the MX multiplexer. The logical value O or
1 of each of these signals indicates the source
Access in progress, to the M or ML exchange memories or
extension. The order of priority for these requests is
given in the table below, with corresponding
dance, the logical values O or 1 of the signals SELA and
SELB.

SELA SELB
REFRESHRQ 1 1
BUSREQ O O
pREQ O 1
DMAREQ 1 0
Les conflits d'accès (priorité) sont réso
lus dans le circuit ARB.SELA SELB
REFRESHRQ 1 1
BUSREQ OO
pREQ O 1
DMAREQ 1 0
Access conflicts (priority) are resolved
read in the ARB circuit.

ONBOARD : ce signal est appliqué aux moyens de sEquen-
cement TMG. Sa valeur logique O ou 1 permet de sélec
tionner l'accès à la mémoire d'échange M ou à La mé
moire d'extension ML.ONBOARD: this signal is applied to the sequencing means
cement TMG. Its logical value O or 1 allows you to select
the access to the exchange memory M or to La mé
ML extension memory.

CYCLE : signal appliqué au circuit de séquencement TMG et permettant de contrôler le séquencement des accès
aux mémoires.CYCLE: signal applied to the TMG sequencing circuit and allowing control of the access sequencing
to memories.

Signaux appliqués au microprocesseur de contrôle E
Outre le signal pEN décrit plus haut, le microproces
seur reçoit aussi
yDTACK : signal fourni par le circuit de séquencement
TMG pour indiquer au microprocesseur de contrôle que
les données qu'il a fournies à l'une des mémoires M,
ML sont acceptées par l'une de ces mémoires, ou que
les données présentées sur le bus mémoire par les mé moires M ou ML sont prêtes à être lues par le microprocesseur p.Signals applied to the control microprocessor E
In addition to the pEN signal described above, the microproces
sister also receives
yDTACK: signal supplied by the sequencing circuit
TMG to indicate to the control microprocessor that
the data which it supplied to one of the memories M,
ML are accepted by one of these memories, or that
the data presented on the memory bus by the memories M or ML are ready to be read by the microprocessor p.

Signaux fournis par Le microprocesseur de contrôle lu pLDS : signal appliqué au -multiplexeur MX. Ce signal indique que le microprocesseur u prend en compte l'octet de données de poids faible.Signals supplied by the pLDS read microprocessor: signal applied to the MX multiplexer. This signal indicates that the microprocessor u takes into account the least significant data byte.

pUDS : signal appliqué au multiplexeur MX et indiquant que le microprocesseur au prend en compte L'octet de données de poids fort. Ces deux signaux (luLDS et SUDS) ne sont pas mutuellement exclusifs. pUDS: signal applied to the MX multiplexer and indicating that the microprocessor takes into account the most significant data byte. These two signals (luLDS and SUDS) are not mutually exclusive.

pRW : selon la valeur logique 0 ou 1 de ce signal, le microprocesseur effectue une opération de lecture ou d'écriture dans les mémoires M ou ML.pRW: depending on the logical value 0 or 1 of this signal, the microprocessor performs a read or write operation in the memories M or ML.

Signaux appliqués au contrôleur DMA d'accès direct aux mémoire M ou ML
Outre Le signal DMAEN décrit plus haut, le contrôleur DMAC reçoit :
CSDMAEN : ce signal provient du circuit d'arbitrage 20 et résulte du signal de requête d'accès DMARQ appliqué à ce circuit et décrit plus haut, et d'un signal
CSDMARQ appliqué lui aussi à ce circuit pour indiquer que le microprocesseur su de contrôle a sélectionné le contrôleur d'accès DMA.Signals applied to the DMA controller for direct access to M or ML memories
In addition to the DMAEN signal described above, the DMAC controller receives:
CSDMAEN: this signal comes from the arbitration circuit 20 and results from the DMARQ access request signal applied to this circuit and described above, and from a signal
CSDMARQ also applied to this circuit to indicate that the control microprocessor has selected the DMA access controller.

DMADTACK : signal fourni par les moyens de séquencement TMG pour indi-quer que les données fournies aux mémoires M ou ML par le contrôleur d'accès DMAC, sont acceptées par l'une de ces mémoires, ou que les données présentées sur le bus mémoire par les mémoires M ou ML sont prêtes à être lues, ou gérées, par le contrôleur d'accès direct à la mémoire DMAC.DMADTACK: signal supplied by the TMG sequencing means to indicate that the data supplied to the memories M or ML by the DMAC access controller are accepted by one of these memories, or that the data presented on the memory bus by the memories M or ML are ready to be read, or managed, by the controller for direct access to the memory DMAC.

Signaux fournis par le contrôleur DMAC d'accès direct aux mémoires M, ML. Signals supplied by the DMAC controller for direct access to memories M, ML.

Outre le signal DMARQ décrit plus haut, le contrôleur DMA fournit les signaux suivants
DMAUDS : signal appliqué au multiplexeur MX. Ce signal indique que le contrôleur DMAC prend en compte l'octet de données de poids fort.In addition to the DMARQ signal described above, the DMA controller provides the following signals
DMAUDS: signal applied to the MX multiplexer. This signal indicates that the DMAC controller takes into account the most significant data byte.

DMALDS : signal appliqué au multiplexeur MX indiquant que le contrôleur DMA prend en compte L'octet de données de poids faible. Ces deux signaux (DMAUDS et
DMALDS) ne sont pas mutuellement exclusifs.DMALDS: signal applied to the multiplexer MX indicating that the DMA controller takes into account the least significant data byte. These two signals (DMAUDS and
DMALDS) are not mutually exclusive.

DMARW : selon ta valeur logique O ou 1 de ce signal, les données sont à lire ou à écrire dans L'une des mémoires M, ML. Ce signal est appliqué au multiplexeur
MX.DMARW: according to your logical value O or 1 of this signal, the data are to be read or written in one of the memories M, ML. This signal is applied to the multiplexer
MX.

Signaux appliqués au multiplexeur MX
Outre les signaux SELA, SELB, uLDS, PUYS, pRW, DMAUDS, DMALDS, DMARW décrits plus hauts, Le multiplexeur reçoit aussi Les signaux :
BUSLDS : signaL indiquant que le bus prend en compte l'octet de données de poids faible.Signals applied to the MX multiplexer
In addition to the signals SELA, SELB, uLDS, PUYS, pRW, DMAUDS, DMALDS, DMARW described above, the multiplexer also receives the signals:
BUSLDS: signaL indicating that the bus takes into account the least significant data byte.

BUSUDS : signal indiquant que Le bus prend en compte
L'octet de données de poids fort. Ces 2 signaux ne sont pas mutuellement exclusifs.BUSUDS: signal indicating that the bus takes into account
The most significant data byte. These 2 signals are not mutually exclusive.

BUSRW : signal dont La valeur logique O ou 1 indique que des données que Le bus doit transmettre sont à
Lire ou à écrire -dans L'une des mémoires M ou ML.BUSRW: signal whose logical value O or 1 indicates that data that the bus must transmit is
Read or write - in one of the memories M or ML.

Signaux fournis par le multiplexeur MX
Selon la valeur logique O ou 1 de chaque signal SELA, SELB, le multiplexeur fournit sur ses sorties, les signaux suivants :
MLDS : signal appliqué aux moyens de gestion d'adresses de chacune des mémoires (non représentés sur la figure) pour indiquer la validation de l'octet de don nées -de poids faible.Signals provided by the MX multiplexer
Depending on the logic value O or 1 of each signal SELA, SELB, the multiplexer provides the following signals on its outputs:
MLDS: signal applied to the address management means of each of the memories (not shown in the figure) to indicate the validation of the low-byte data byte.

MUDS : signal appliqué aux moyens de gestion des mémoires pour indiquer la validation de l'octet de données de poids fort. Ces 2 signaux ne sont pas mutuellement exclusifs.MUDS: signal applied to the memory management means to indicate the validation of the most significant data byte. These 2 signals are not mutually exclusive.

MRW : signal appliqué aux moyens de séquencement TMG pour indiquer, selon sa valeur Logique O ou 1, une
Signaux appliqués aux moyens de séquencement TMG
Ces signaux sont ONBOARD, SELA, SELB, MRW,
MUDS, MLDS, CYCLE et ont déjà été décrits.MRW: signal applied to the TMG sequencing means to indicate, depending on its Logic value O or 1, a
Signals applied to TMG sequencing means
These signals are ONBOARD, SELA, SELB, MRW,
MUDS, MLDS, CYCLE and have already been described.

-MDTACK : signal indiquant l'acceptation ou la validation des données, par la mémoire d'extension ML.-MDTACK: signal indicating the acceptance or validation of the data, by the extension memory ML.

Signaux fournis par Les moyens de séquencement TMG
Les signaux pDTACK, DMADTACK, ont été décrits. Les autres signaux fournis sont
- pour la mémoire d'échanges M :
RAS : signal de déclenchement de L'échantillonnage des adresses de lignes,
CAS : signal de déclenchement de L'échantillonnage des adresses de colonnes,
SWITCH : signal déclenchant le basculement de l'échange tillonnage des adresses de Lignes vers L'échantilton- nage des adresses de colonnes.Signals provided by TMG sequencing means
The pDTACK, DMADTACK signals have been described. The other signals supplied are
- for the exchange memory M:
RAS: trigger signal for Sampling of line addresses,
CAS: trigger signal for Sampling of column addresses,
SWITCH: signal triggering the switchover of the exchange of row addresses to Sampling of column addresses.

- pour la mémoire d'extension ML
MAS : validation des adresses à destination de la mémoire d'extension.- for ML expansion memory
MAS: validation of addresses to the extension memory.

MCY : ce signal anticipe l'accès à la mémoire. Il précède le signal MAS.MCY: this signal anticipates access to memory. It precedes the MAS signal.

REFRESHDTACK : signal fourni au générateur de rafra~- chissement 22 de la mémoire d'échanges M, pour indiquer la-fin d'un cycle de rafraîchissement.REFRESHDTACK: signal supplied to the refresh generator ~ - ching 22 of the exchange memory M, to indicate the end of a refresh cycle.

MW : signal appliqué aux moyens de gest#ion de la mémoire ML, pour indiquer, selon sa valeur logique 0 ou 1, une opération de lecture ou d'écriture. MW: signal applied to the management means of the memory ML, to indicate, according to its logical value 0 or 1, a read or write operation.

BUSDTACK : signal fourni par le circuit de séquencement TMG pour indiquer au module de traitement que les données qu'il a fournies à L'une des mémoires M, ML sont acceptées par L'une de ces mémoires ou que les données présentées sur le bus mémoire pa#r les mémoires
M ou ML sont prêtes à être lues par un module de traitement. BUSDTACK: signal supplied by the sequencing circuit TMG to indicate to the processing module that the data which it has supplied to one of the memories M, ML are accepted by one of these memories or that the data presented on the bus memory for memories
M or ML are ready to be read by a processing module.

Le signal MDTACK indique aux moyens de séquencement TMG l'acceptation, ou la validation, des données transmises, par la mémoire d'extension ML. The signal MDTACK indicates to the sequencing means TMG the acceptance, or the validation, of the data transmitted, by the extension memory ML.

Les figures 3 à 7 sont des chronogrammes des principaux signaux qui interviennent dans le module d'échange de L'invention. Ces chronogrammes vont permettre de mieux comprendre le fonctionnement de ce module. Figures 3 to 7 are timing diagrams of the main signals involved in the exchange module of the invention. These chronograms will allow a better understanding of the functioning of this module.

Sur ces figures, les impulsions notées CK sont des impulsions d'horloge qui sont appliquées aux principaux éléménts du module, par une horloge interne non représentée sur la figure 2. Ces impulsions ont une fréquence de 16MHz par exemple. In these figures, the pulses denoted CK are clock pulses which are applied to the main elements of the module, by an internal clock not shown in FIG. 2. These pulses have a frequency of 16 MHz for example.

La figure 3 est un chronogramme des signaux fournis par les moyens d'arbitrage ARB, lorsque ceuxci reçoivent une demande d'accès. Cette demande d'acces peut être, soit une demande de rafraîchissement de la mémoire M (REFRESHRQ), soit une demande d'accès provenant du bus global (BUSRQ), soit une demande provenant du microprocesseur p de contrôle (in6), soit une demande d'accès (DMARQ), provenant du contrôleur d'accès direct à la mémoire DMAC, aux mémoires M, ML. Figure 3 is a timing diagram of the signals provided by the ARB arbitration means, when these receive an access request. This access request can be either a request to refresh the memory M (REFRESHRQ), or an access request from the global bus (BUSRQ), or a request from the control microprocessor (in6), or a access request (DMARQ), coming from the direct access controller to the DMAC memory, to the memories M, ML.

A la réception de l'un de ces signaux de requête, les moyens d'arbitrage ARB fournissent, selon la requête d'accès un signal indiquant que cette requête est acceptée. Ces signaux d'acceptation sont donc REFRESHEN, ou BUSEN ou yEN, ou encore DMAEN, selon la requête d'accès appliquée à l'entrée des moyens d'arbitrage ARB. Upon receipt of one of these request signals, the ARB arbitration means provide, according to the access request, a signal indicating that this request is accepted. These acceptance signals are therefore REFRESHEN, or BUSEN or yEN, or even DMAEN, depending on the access request applied to the input of the ARB arbitration means.

Les signaux SELA et SELB résultent d'un encodage des signaux de validat-ion de L'accès aux mémoires M ou ML. Ces signaux de validation résultent, euxmêmes, d'un arbitrage des priorités d'accès appliquées aux moyens d'arbitrage ARB. The signals SELA and SELB result from an encoding of the validation signals of Access to the memories M or ML. These validation signals themselves result from an arbitration of the access priorities applied to the ARB arbitration means.

A la réception d'une requête d'accès, les moyens d'arbitrage ARB fournissent aussi un signal
CYCLE qui permet de valider le cycle alloué aux mémoires d'échanges M ou d'extension ML.Upon receipt of an access request, the ARB arbitration means also provide a signal
CYCLE which validates the cycle allocated to the M or ML extension exchange memories.

Le signal ONBOARD permet de sélectionner, selon son niveau logique 0 ou 1, soit la mémoire d'échange M, soit la mémoire d'extension ML. Les signaux sont entrelacés comme indiqué sur cette figure. The ONBOARD signal makes it possible to select, depending on its logic level 0 or 1, either the exchange memory M or the extension memory ML. The signals are interlaced as shown in this figure.

La figure 4 est un chronogramme qui permet de mieux comprendre comment, lorsqu'une requête de rafraîchissement (RFRSHRQ), ou une requête du bus (BUSRQ), ou du microprocesseur (pRO), ou du contrôleur d'accès direct à la mémoire DMAC (DMARQ), est appliquée au moyen d'arbitrage ARB, les moyens de séquencement TMG accusent réception, par les moyens correspondants, des données correspondant à cette requête. Ces signaux d'accusé de réception sont représentés sur la figure par REFRESHDTACK, BUSDTACK, DMADTACK ou CIDTACK. FIG. 4 is a timing diagram which makes it possible to better understand how, when a refresh request (RFRSHRQ), or a bus request (BUSRQ), or the microprocessor (pRO), or the direct access controller to the DMAC memory (DMARQ), is applied by means of ARB arbitration, the sequencing means TMG acknowledge receipt, by the corresponding means, of the data corresponding to this request. These acknowledgment signals are represented in the figure by REFRESHDTACK, BUSDTACK, DMADTACK or CIDTACK.

La figure montre l'entrelacement des signaux de requête et d'accusé de réception ; elle montre également comment intervient dans le temps, par rapport à ces signaux, la transmission de données ou d'adresses par les moyens correspondants.The figure shows the interleaving of the request and acknowledgment signals; it also shows how the transmission of data or addresses by the corresponding means takes place over time, in relation to these signals.

La figure 5 est un chronogramme qui permet de mieux comprendre le fonctionnement des moyens d'arbitrage ARB et des moyens de séquencement TMG, lorsque les moyens d'arbitrage ARB ont reçu deux requêtes d'accès presque simultanées, telles que par exemple, une requête de rafraîchissement REFRESHRQ, provenant du générateur de rafraîchissement, et une requête d'accès BUSRQ provenant du bus global BUS. La figure montre l'entrelacement de ces signaux avec le signal
REFRESHEN indiquant- un cycle de rafraîchissement pour la mémoire M, le signal BUSEN indiquant que la requête du bus est acceptée, le signal REFRESHDTACK indiquant la fin d'un cycle de rafraichissement, et le signal
BUSDTACK indiquant que les données correspondant à la
requête du bus sont acceptées ou validées.Cette figure fait également apparaitre Le signal CYCLE validant le cycle des mémoires.FIG. 5 is a timing diagram which makes it possible to better understand the operation of the ARB arbitration means and of the TMG sequencing means, when the ARB arbitration means have received two almost simultaneous access requests, such as for example a request REFRESHRQ refresh, from the refresh generator, and a BUSRQ access request from the global BUS. The figure shows the interlacing of these signals with the signal
REFRESHEN indicating- a refresh cycle for memory M, the signal BUSEN indicating that the bus request is accepted, the signal REFRESHDTACK indicating the end of a refresh cycle, and the signal
BUSDTACK indicating that the data corresponding to the
bus request are accepted or validated. This figure also shows the CYCLE signal validating the memory cycle.

La figure 6 est un chronogramme qui permet de mieux comprendre comment s'effectue L'accès à la mémoire d'échanges M lorsque celle-ci reçoit les signaux issus de TMG, celui-ci recevant le signal CYCLE qui valide l'accès mémoire et le signal ONBOARD dont
le niveau logique est passé de 1 à 0, indiquant ainsi
la sélection de la mémoire M. On voit sur cette figure
l'entrelacement des signaux RAS, MW et CAS qui sont appliqués à la mémoire d'échanges M. Ces signaux ont été décrits plus haut. On voit également l'entrelace- ment de ces signaux avec l'un des signaux
REFRESHDTACK, BUSDTACK, pDTACK ou DMADTACK selon la
requête qui a été appliquée au moyen d'arbitrage ARB.FIG. 6 is a timing diagram which makes it possible to better understand how the access to the exchange memory M takes place when the latter receives the signals coming from TMG, the latter receiving the signal CYCLE which validates the memory access and the ONBOARD signal including
logic level increased from 1 to 0, indicating
memory selection M. We see in this figure
the interleaving of the RAS, MW and CAS signals which are applied to the exchange memory M. These signals have been described above. We also see the interlacing of these signals with one of the signals
REFRESHDTACK, BUSDTACK, pDTACK or DMADTACK depending on the
request that was applied through ARB arbitration.

Ces signaux représentent l'acceptation ou la validation des données correspondant à cette requête, par la mémoire d'échange M. These signals represent the acceptance or validation of the data corresponding to this request, by the exchange memory M.

La figure 7 est un chronogramme des signaux appliqués à la mémoire d'extension ML, lorsque celle
ci a été sélectionnée, via le circuit de séquencement
TMG, grâce à un signal ONBOARD dont le niveau logique passe de O à 1, et que le cycle mémoire est validé par un signal CYCLE, tel que représenté sur la figure. La mémoire d'extension ML reçoit alors, en provenance des moyens de séquencement TMG, les signaux MCY, MAS et
MW, entrelacés avec les signaux CYCLE et ONBOARD, de
la manière représentée sur la figure. La mémoire d'extension ML indique que les données transmises sont
acceptées, ou validées, par le signal MDTACK. FIG. 7 is a timing diagram of the signals applied to the extension memory ML, when that
this has been selected, via the sequencing circuit
TMG, thanks to an ONBOARD signal whose logic level goes from O to 1, and that the memory cycle is validated by a CYCLE signal, as shown in the figure. The extension memory ML then receives, from the sequencing means TMG, the signals MCY, MAS and
MW, interleaved with the CYCLE and ONBOARD signals, of
the way shown in the figure. The extension memory ML indicates that the data transmitted is
accepted, or validated, by the MDTACK signal.

Claims

1. Data exchange module between at least one peripheral unit (8) connected to this module (7) and processing modules connected to this module and to a common resource by a global bus (BUS), this module exchanges comprising an exchange memory (M or ML) connected by a memory bus, to the global bus, to ensure the protocol and the transfers of data between the processing modules and the peripheral unit (8), the peripheral unit being connected to a controller (DMAC) for direct access to the exchange memory, this controller itself being connected to the memory bus as well as to a control processor (p), characterized in that it further comprises a memory (ML) of exchange memory extension, sequencing means (TMG) connected to exchange and extension memories to sequence access to one or other of these memories, means of arbitration (ARB) connected to the global bus (BUS), to the control processor (p), to the controller (DMAC) for direct access to the memory (M or ML) and to a refresh generator (22) #, for arbitrating requests for access to one or other of the memories, these requests coming from the global bus (BUS) or from the control processor (p), or from the controller (DMAC ) direct access to the memory or to the refresh generator, for the exchange memory (M), the sequencing means being connected to the arbitration means (ARB) as well as to the outputs of a multiplexer (MX ) having inputs connected to the global bus as well as to outputs of the direct access controller (DMAC) and the control processor (p).

2. Data exchange module, according to claim 1, characterized in that the arbitration means (ARB) are programmable logic circuits, the logic equations written in these circuits ensuring the resolution of access conflicts and the allocation of the common resource for the various access requests.

3. Data exchange module, according to claim 2, characterized in that the sequencing means (TMG) are programmable logic circuits, logic equations written in the circuits of the sequencing means and logic equations written in the logic circuits of the arbitration means (ARB), ensuring autonomous operation of the controller (DMAC) for direct access to the memory, with respect to the control processor (p), as well as non-mutually functioning exclusive of the control processor (p), the processing modules and the direct memory access controller (DMAC).

4. Data exchange module, according to claim 3, characterized in that These sequencing means (TMG) are connected by a local extension bus (BUSL) to at least one extension memory (ML), compatible with the extension bus of the processing modules.