FR2574606A1 - Convertisseur numerique analogique a redistribution de charges capacitives avec autocalibration - Google Patents

Abstract

L'INVENTION CONCERNE UN CONVERTISSEUR NUMERIQUEANALOGIQUE FONCTIONNANT PAR REDISTRIBUTION DE CHARGES DANS DES CAPACITES PONDEREES. POUR AMELIORER LA PRECISION DU CONVERTISSEUR BIEN QUE LA PRECISION DES VALEURS DES CAPACITES SOIT LIMITEE POUR DES RAISONS TECHNOLOGIQUES, ON PREVOIT UN CIRCUIT DE CALIBRATION DES CAPACITES DE POIDS FORT (C8 A C11) UTILISANT DES CAPACITES AUXILIAIRES (C8 A C11 RESPECTIVEMENT), DES CONVERTISSEURS NUMERIQUESANALOGIQUES AUXILIAIRES (CNAX8 A CNAX11) ET UN CIRCUIT DE RECHERCHE D'EQUILIBRE PAR APPROXIMATIONS SUCCESSIVES (COMPARATEUR COMP ET REGISTRE RAS); LES CAPACITES AUXILIAIRES, DE FAIBLE VALEUR SONT CHARGEES AVEC DES TENSIONS ANALOGIQUES DETERMINEES PAR APPROXIMATION SUCCESSIVE, TENSIONS QUI COMPENSENT LES ERREURS SUR LES VALEURS DES CAPACITES PRINCIPALES CORRESPONDANTES C8 A C11. APPLICATION : CONVERTISSEURS NUMERIQUESANALOGIQUES A 12 OU 16 BITS.

Description

CONVERTISSEUR NUMERIQUE ANALOGIQUE
A REDISTRIBUTION DE CHARGES CAPACITIVES AVEC AUTOC ALIBRATION
La présente invention concerne les convertisseurs numériques/analogiques de précision. Leur fonction est de convertir unnombre binaire de plusieurs chiffres (bits) en une tension ou un courant analogique d'amplitude proportionnelle au nombre reçu.

Plusieurs types de convertisseurs existent actuellement mais on s'intéresse ici a des convertisseurs que l'on appellera conver tisseu-rs à redistribution de charges, qui ont- pour principe de fonctionnement la sommation, à l'entrée d'une amplificateur opérationnel, de charges stockées par différentes capacités pondérées selon un code binaire et la redistribution de ces charges à travers la totalité de ces capacités mises en parallèle. Ces convertisseurs sont de fonctionnement simple et sont facilement intégrables dans une technologie MOS (MétalOxyde-Semiconducteur), mais leur précision est limitée par la précision des rapports des valeurs des différentes capacités.

Ces capacités sont intégrées sur le même substrat que l'ensemble du convertisseurs, mais il se trouve que les technologies de fabrication des circuits intégrés MOS ne permettent pas de produire avec un prix de revient modéré des capacités suffisamment précises (en valeur relative les unes par rapport aux autres) pour constituer des convertisseurs numériques analogiques ayant un nombre important de bits d'entrée (12 ou 16 par exemple).

C'est pourquoi un but de l'invention est de proposer un convertisseur numérique/analogique qui possède une fonction d'autocalibration, c'est-à-dire qui est capable de déterminer automatiquement et de prendre en compte les erreurs pouvant exister sur les vbaleurs relatives des capacités pour produire un résultat de conver sion aussi proche que possible de celui qu'on obtiendrait si la pondération binaire des capacités était parfaitement exacte.

En pratique, on désire avoir une précision de conversion égale à + 1/2 LSB (Least Significant Bit), c'est-à-dire une précision de + 1/2" pour un convertisseur de n bits d'entrée. Mais cela suppose que chaque capacité ait individuellement une précision relative égale à + l/2n+l.

Jusqu'à n=8 on y arrive avec des technologies actuellement mises en oeuvre dans l'indurstrie des circuits intégrés. Au dela on n'y arrive pas ou tout au moins pas avec des coûts de fabrication acceptables. Pourtant on a couramment besoin de convertisseurs de 12 bits ou plus ayant une précision de 1/2 LSB.

Un objet de la présente invention est donc de réaliser un convertisseur numérique/analogique fonctionnant sur le principe d'une redistribution de charges dans des capacités pondérées, ce convertisseur possédant une fonction d'autocalibration des capacités de poids le plus élevé.

Un autre objet de l'invention est de prévoir un convertisseur numérique/analogique à autocalibration dans lequel l'autocalibration peut se faire facilement et éventuellement automatiquement multiplexage avec les opérations de conversion numérique/ analogique.

La structure du convertisseur numérique/analogique selon l'invention comprend:
- un séquenceur général délivrant des signaux de synchronisation définissant des phases successives de différents cycles de calibration et de conversion effectués par le convertisseur,
- un amplificateur opérationnel ayant une entrée et une sortie,
- une pluralité de capacités pondérées selon un code binaire, ayant toutes une première armature commune reliée à l'entrée de l'amplificateur, les capacités comprenant n capacités de poids faible et m capacités de poids fort, les poids des capacités correspondant aux poids respectifs des chiffres binaires d'un nombre à convertir1
- des moyens de commutation commandés par le séquenceur, pour appliquer individuellement à une seconde armature de chaque capacité soit un potentiel qui est fonction du chiffre binaire ayant le même poids que la capacité considérée soit la sortie de l'ampli fiction;
Le convertisseur comprend en outre:
- un comparateur ayant une entrée reliée à l'entrée de l'amplificateur, pour comparer à zéro le potentiel présent sur cette entrée,
- un registre à approximations successives commandé par le comparateur et le séquenceur genéral, ce registre ayant p sorties,
- une capacité auxiliaire associée à chacune des m capacités de poids fort, les capacités auxiliaires ayant une première armature reliée à l'entrée de l'amplIficateur,
- un convertisseur numérique/analogique auxiliaire associé à chaque capacité auxiliaire, ce convertisseur ayant p entrées reliées au p sorties du registre d'approximation successives et une sortie fournissant une tension de calibration à la capacité auxiliaire associée,
- des moyens de commutation auxiliaires commandés par le séquenceur général, pour appliquer individuellement â une seconde armature de chacune des capacités auxiliaires soit un potentiel de référence soit la sortie du convertisseur auxiliaire respectif associé à cette capacité.

Ce qui est important dans la structure selon l'invention c'est donc la présence d'une capacité auxiliaire associée a chaque capacité à calibrer, d'un convertisseur- numérique/analogique auxiliaire également associé à chaque capacité à calibrer, et d'une boucle auxiliaire de comparaison par approximation successive permettant d'établir à l'entrée de chaque convertisseur auxiliaire un code numérique définissant l'erreur à corriger ; le convertisseur qui reçoit ce code engendre une tension qui est appliquée à la capacité auxiliaire ; cette tension compense L'erreur sur la valeur de la capacité à calibrer.

Ces éléments fondamentaux selon l'invention seront mieux explicités dans la suite de la description qui suit et qui est faite en référence aux dessins annexés dans lesquels:
- la figure I représente un convertisseur numériquelanalogique classique à redistribution de charges,
- la figure 2 représente un détail de réalisation de la figure 1,
- la figure 3 représente un autre détail de réalisation,
- la figure 4 représente le schéma général du convertisseur numérique/analogique selon l'invention,
- les figures 5A et 5B représentent la configuration du circuit dans deux phases d'un cycle de calibration,
- les figures 5C et 5D représentent la configuration du circuit dans deux phases d'un cycle de conversion,
- la figure 6 représente un détail de réalisation de la figure 4 (comparateur à autozéro).

- la figure 7 représente l'architecture générale du circuit.

La figure 1 représente le schéma simplifié d'un convertisseur numérique/analogique fonctionnant selon le principe d'une redistribution de charges dans une pluralité de capacités pondérées selon un code binaire.

L'exemple est décrit à propos d'un convertisseur à 12 bits, recevant un nombre A de 12 bits à convertir en une tension analogique. Compte tenu des possibilités technologiques, on prévoit ici que les quatre bits de poids faibles aO, al, a2, a3 sont convertis par un convertisseur dit "convertisseur d'interpolation1', fonctionnant non pas selon un principe de redistribution de charges dans des capacités mais selon un principe de conversion plus classique consistant à prélever une fraction de tension de référence sur une borne d'un réseau de résistances à 16 bornes; la borne utilisée est déterminée par un décodeur recevant les quatre bits de poids faible.

Dans ces conditions, seules huit capacités pondérées selon un code binaire sont prévues pour effectuer la conversion des huits bits de poids fors a4, aS, a6 ail du nombre A; à ces huits capacités on rajoute une capacité supplémentaire, qui a la meme valeur que la capacité de poids le plus faible et qui peut recevoir la sortie du convertisseur d'interpolation. On verra que cette capacité supplémentaire est nécessaire pour assurer la fonction d'autocalibration par conséquent, on peut noter que même pour un convertisseur qui serait réalisé uniquement à partir d'un réseau de capacités, sans réseau de résistances, il faut prévoir cette capacité supplémentaire de même valeur que la capacité de poids le plus faible.

Sur la figure 1, on a représenté un amplificateur opérationnel
AOP, c'est-à-dire un amplificateur à grand gain et à impédance d'entrée très élevée. S'il a deux entrées, I'une d'elles est connectée à un noeud de circuit M qui est porté à un potentiel de référence qu'on appellera "masse" ou "potentiel zéro" dans la suite de la descrip- tion ; c'est alors l'autre entrée qui sert véritablement d'entrée de l'amplificateur (noeud E sur le schéma de la figure 1). La masse M est aussi indiquée sur les figures par un triangle pointe en bas.

Les huit capacités permettant la conversion des bits de poids fort a4 à ail sont désignées dans la suite par les références C4 à Cl. Les capacités C4 à Cl sont pondérées selon un code binaire pur i, 2, 4, 8...

Autrement dit C. = 2Ci pour i = 4 à 10.

Mais la capacité supplémentaire, C3, a même valeur que C4.

Seules quelques capacités sont représentées sur la figure 1.

Les capacités ont toutes une première armature reliée au noeud E c'est-à-dire à l'entrée de l'amplificateur AOP. Ce noeud E peut être relié à la masse M ou laissé à un potentiel flottant selon qu'un interrupteur IO, connecté entre les noeuds E et M, est fermé ou ouvert.

La deuxième armature de chaque capacité Ci (i = 4 à 11) est reliée à un commutateur K. ou un groupe d'interrupteurs formant commutateur de manière que cette deuxième armature puisse, selon l'état du commutateur Ki, être reliée soit à la masse, soit à un autre potentiel de référence qu'on appellera Vref, soit encore à la sortie S de l'amplificateur AOP. Les commutateurs K. ont été représentés sous forme d'un contact à trois positions permettant d'accomplir cette fonction. Bien entendu, dans la pratique, la réalisation se fera sous forme de circuit intégré et les commutateurs seront réalisés à partir de plusieurs transistors à effet de champ (en technologie
MOS).

La deuxième armature de la capacité C3 est, elle aussi, reliée à un commutateur K3 et peut, selon l'état de ce commutateur être reliée soit à la masse, soit à la sortie d'un convertisseur d'interpolation CINT (fournissant une fraction du potentiel de référence
Vréf), soit encore à la sortie de l'amplificateur AOP. A la différence des autres capacités, la capacité C3 peut donc recevoir au lieu de
Vref une fraction de la tension Vref, cette fraction correspondant à la conversion des quatre bits de poids faible du nombre a convertir.

Ainsi, pour un nombre A dont les quatre derniers bits sont a3, a2, al, aO, la fraction de tension appliquée à la capacité C3 par le convertisseur d'interpolation CINT sera
Vref (aO + 2al + 4a2 + 8a3)/16 qu'on désignera ci-apres par VLSB et qui varie entre 0 et 15 Vref/16.

Les commutateurs représentés sur la figure 1 sont placés dans une position qui dépend de deux facteurs:
- le premier facteur est l'instant ou la phase du cycle de conversion; en effet la conversion numériquejanalogique s'effectue en plusieurs phases. Un séquenceur général SEQ établit des signaux d'horloge déterminant les différentes phase I
- le deuxième facteur est la valeur binaire du nombre à convertir; un circuit de commande de commutation CCOM reçoit les signaux du séquenceur général et les huit bits de poids fort du nombre binaire à convertir; ce circuit de commande de commutation CCOM commande les différents transistors de chacun des commutateurs.

Pratiquement, pour un schéma tel que celui de la figure 1, le cycle de conversion comprend deux phases.

Dans une première phase, qu'on peut appeler phase initiale de conversion, déterminée par un signal STVAL du séquenceur général, le commutateur K. relie la capacité C1 à la masse ou à Vref selon que le bit a. de rang-i du nombre A à convertir est égal à O ou 1.

L'interrupteur IO est fermé pendant cette phase et relie donc à la masse l'entrée de l'amplificateur AOP. Enfin, le commutateur K3 correspondant à la capacité supplémentaire C3 transmet à cette capacité la tension VLSB définie par le convertisseur d'interpolation
CINT.

La somme des charges des capacités C3 à Cli est
CllallVref + ClOalOVref + ... C4a4Vref + C3VLSB ou encore, puisque C. = 2C. pour i = 4 à 11
C4Vref (27hall + 2 alto +... 2a5 + a4) + C3 VLSB
D'autre part C4=C3 et VLSB = (23a3 + 22a2 + 2al + aO)
4
De sorte que la somme des charges stockées sur l'armature commune de toutes- les capacités est bien égale a A Vref C3/24, le nombre A étant précisément défini par ses douze bits.Cette valeur n'est bien entendu exacte que dans la mesure ou les rapports entre les différentes capacités sont exacts (pondération binaire exacte) et dans la mesure ou le convertisseur d'interpolation fournit une valeur
VLSB qui est exactement la fraction de Vref correspondant aux quatre bits de poids faible du nombre A. On reviendra sur ces conditions pour indiquer comment elles sont plus ou moins bien satisfaites avec la technologie employée.

Dans une deuxième phase de conversion, qu'on peut appeler phase finale de conversion, déterminée par un signal STOUT du séqueceur général, l'interrupteur IO est ouvert, après quoi tous les commutateurs K. sont mis dans la position où ils relient une capacité C. à la sortie S de l'amplificateur opérationnel.

Les charges se redistribuent dans les capacités en fonction de leur poids respectifs puisque toutes les capacités sont maintenant en parallèle et ont à leurs bornes la même tension qui est la tension
Vs de sortie de l'amplificateur. La somme des charges reste constante car l'entrée de l'amplificateur AOP présente une très haute impédance. La tension de sortie Vs s'établit automatiquement à- une valeur qui est le rapport entre la charge stockée et la somme des valeurs des capacités. Cette somme est justement égale a 28C4 compte tenu de la présence de la capacité supplémentaire C3.

A Vs = A Vref
D'ou' Vs = 212
2
Vs est la tension analogique de sortie du convertisseur; elle est bien proportionnelle au nombre A. Elle varie entre 0 et Vref avec une résolution de 11212; on voudrait que la précision soit de + 1/213 (soit + l/2LSB).

On a ainsi expliqué le principe de base d'une conversion numériquelanalogique qui, pour les huit bits de poids fort, se fait par redistribution des charges dans des capacités pondérées et qui, pour les quatre bits de poids inférieur, se fait par interpolation dans un réseau de résistances.

Pour la commodité de représentation des figures suivantes, on a subdivisé la figure 1 en plusieurs blocs qui sont respectivement le réseau de capacités (RESC), l'amplificateur (AMP), le circuit de commande de commutation (CCOM), et le convertisseur d'interpolation (CINT). Ces blocs se retrouveront sur les autres figures sans être à nouveau décrits en détail.

A titre d'exemple, la figure 2 représente une possibilité de réalisation d'un commutateur Ki et de la partie de circuit de commande de commutation qui le concerne: le commutateur comprend trois transistors Til, Ti2, Ti3 reliés à la capacité C. d'une part et reliés l'un a Vref, l'autre à la masse et la troisième à la sortie S de l'amplificateur. Le transistor Til est commandé par la sortie d'une porte ET et le transistor Ti2 par la sortie d'un inverseur placé en sortie de la porte ET. La porte ET reçoit sur une entrée le signal STVAL issu du séquenceur (ouverture de la porte pendant la phase initiale de conversion), et sur une autre entrée le bit ai. Le transistor Ti3 est commandé par le signal STOUT issu du séquenceur (phase finale).

Ce shéma de circuit de commande du commutateur (une porte
ET et un inverseur pour chaque commutateur) n'est donné qu'a titre d'exemple.

Est donné aussi à la figure 3, à titre d'exemple et sous forme de schéma de principe, la constitution d'un convertisseur d'interpolation à réseau de résistances: un décodeur "1 parmi 16" comporte quatre entrées recevant les bits a3, a2, al, aO et seize sorties reliées chacune à la commande d'un interrupteur respectif. Un seul interrupteur parmi les seize est fermé, les autres ouvert ; celui qui est fermé est déterminé par le nombre a3, a2, al, aO et il relie une des seize prises d'un diviseur à 16 résistances toutes de même valeur (R) à une ligne de sortie fournissant la tension VLSB. si a3,-a2, al, aO = x, où x est compris entre 0 et 15, l'interrupteur relie la xième prise du diviseur résistif à la ligne de sortie VLSB et la tension VLSB prend la valeur xVref si le diviseur est alimenté par Vref.

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Pour terminer la description dû schéma de convertisseur de la figure 1, on peut signaler qu'il est possible de prévoir une conversion à l'aide de références de potentiel symétriques +Vref et -Vref, fournissant une tension analogique entre +Vref et -Vref, ce qui entraîne quelques modifications du schéma de la figure 1 sans changement de fond: I'interrupteur IO reste relié a la masse qui devient un potentiel intermédiaire nul, mais les commutateur K3 à
Kil permettent de relier les capacités non à la masse mais à-Vref, ce qui entraine une réalisation plus complexe des commutateurs et de leur circuit de commande.

En pratique, avec les technologies courantes aboutissant a des coûts de fabrication acceptables, on peut réaliser des capacités dont les rapports sont précis à + 0,2 % environ. Cela signifie que les rapports capacités C3 à C7 ont des précisions telles que la conversion des bits aO à a7 du nombre A est précise à 1/2 LSB pres.

Mais il n'en va pas de même pour la capacité C8 et a fortiori pour les capacités plus importantes C9 à C11. En effet, une précision de + 0,2 % sur la capacité C8 aboutit à une précision globale de lLSB dans la conversion. De même, une précision de + 0,2 % sur la capacité C9 aboutit à une précision de 2 LSB etc... Un convertisseur de 12 bits ainsi réalisé aurait une précision globale de 8 LSB, ce qui est tout a fait insuffisant et ce qui rend d'ailleurs pratiquement inutile le convertisseur d'interpolation CINT.

C'est pourquoi la présente invention prévoit des circuits additionnels d'autocalibration ; ces circuits sont destinés a porter artificiellement la précision de la capacité C8 à au moins 0,1 SU, celle de la capacité C9 à au moins 0,05 %, celle de la capacité C10 a au moins 0,025 %, celle de la capacité Cl à au moins 0,012 %. Les capacités de poids faible C3 à C7 sont considérés a priori comme suffisamment précises.

Les circuits d'autocalibration selon l'invention sont représentés à la figure 4. Us sont adaptés à un circuit du type de celui de la figure 1 ou à un circuit de même type fonctionnant par redistribution de charges dans des capacités pondérées.

Par rapport à la figure 1, les éléments rajoutés sont:
- un comparateur COMP dont une entrée est à la masse et l'autre est reliée à l'entrée E de l'amplificateur. Ce comparateur doit avoir une tension de seuil aussi proche que possible de zéro; de préférence il est associé à un circuit "d'autozéro" dont on parlera plus loin.

- un registre à approximation successives RAS, qui est un registre de bascules qui sont initialement toutes dans un même état (qu'on peut appeler état zéro) et qui, selon une séquence déterminée par le séquenceur général SEQ, se placent chacune successivement dans l'état inverse et y restent ou reviennent dans le premier état selon le signal fourni par le comparateur. De tels registres sont bien connus.

La sortie du registre d'approximation successive est constituée par les sorties des bascules. Ces sorties ont un état bien déterminé à la fin d'une séquence d'approximations successives.

- pour chaque capacité à calibrer dans le réseau de capacités pondérées RESC, on prévoit:
.une capacité auxiliaire, C'11, C'10, C'9, C18 respectivement,
un commutateur auxiliaire In'11, K'10, K'9, K18 respectivement,
un convertisseur numérique/analogique auxiliaire CNAX11,
CNAX10, CNAX9, CNAX8,
un registre de mémorisation d'un code binaire à appliquer à l'entrée du convertisseur numérique/analogique auxiliaire ; respec- tivement MEM 11, MEM 10, MEM 9, MEM 8 (si ce registre n'est pas incorporé au convertisseur).

- enfin, outre ces éléments rajoutés il faut préciser que quelques détails du circuit de la figure 1 peuvent être changés, en particulier le fait que le commutateur K3 de la figure 1 doit avoir une position de commutation supplémentaire dans laquelle la capacité C3 est reliée à la tension Vref.

Dans l'exemple plus précisément décrit, on a indiqué que les quatre capacités de poids le plus fort nécessitaient une calibration; c'est la raison pour laquelle on a prévu quatre capacités auxiliaires correspondantes.

La capacité C'll doit permettre de corriger une erreur de + 0,2 % (due à la technologie) sur la capacité Cll, soit + 1/29 en fait, par sécurité, on s'arrangera pour pouvoir corriger une erreur de + 0,4 %, soit + 1/2 non on peut le faire avec une capacité C'll = Cll/28 soit une capacité C'11 égale à C4/2.

On comprendra à la lecture de la description du fonctionnement des circuits de calibration que l'erreur sur la capacité Cli est corrigée par l'application d'une tension analogique sur la capacité C'll, cette tension étant fournie par le convertisseur auxiliaire CNAXI I. Pour ramener l'erreur de 0,2 9ó à 0,012 % on comprendra qu'il faut que ce convertisseur ait une résolution de 5 bits. C'est la raison pour laquelle le convertisseur CNAXll est un convertisseur à 5 bits d'entrée.

De même, la capacité C'10 doit permettre de corriger une erreur de + 0,2 % due à la technologie ; par sécurité on prendra + 0,4 %; ; ceci pourrait être corrigé par une capacité C'lO égale à
C4/4. Un convertisseur auxiliaire de résolution 4 bits suffirait pour ramener la précision de + 0,2 % à + 0,02 9Ç ce qui est suffisant d'après ce qu'on a indiqué plus haut. En fait, on préfère, dans l'exemple décrit utiliser une capacité C'10 égale à C'll donc a C4/2, avec un convertisseur auxiliaire CNAX10 de 5 bits et non 4 bits.

De même, les autres capacités auxiliaires C'9 et C'8 sont choisies identiques aux deux premieres et sont associées a des convertisseurs à 5 bits, mais il faut souligner que ce n'est pas absolument nécessaire comme on vient de l'expliquer. Cela facilite le séquence ment, notamment celui du registre à approximation successives.

Les éléments du circuit de calibration selon l'invention sont montés comme suit
Les capacités auxiliaires lC'll à C'8) ont toutes une première armature reliée à l'entrée E de l'amplificateur AMP et une deuxième armature reliée à Itentrée du commutateur auxiliaire respectif (K'11 à K'8) qui a deux sorties dont l'une est reliée à la masse M et l'autre est reliée à la sortie du convertisseur auxiliaire respectif (CNAxl i à CNAX8). Les commutateurs auxiliaires sont commandés par un circuit de commutation COMX qui lui-même est contrôlé par le séquenceur général SEQ.

Les convertisseurs auxiliaires ont chacun cinq entrées binaires (convertisseur 5 bits) reliées aux cinq sorties du registre de memori- sation respectif (MEM il à MEM 8). Les registres de mémorisation ont chacun cinq entrées reliées à un bus de cinq sorties du registre d'approximation successives RAS qui est commun à tous les registres de mémorisation. Les registres de mémorisation sont commandés par le séquenceur général SEQ pour que l'état du bus de sortie du registre d'approximation successives soit transmis à travers les différents registres de mémorisation à des instants différents correspondant chacun à la calibration d'une capacité respective (C11 à C8) et pour que cet état soit mémorisé dans un registre de mémorisation bien défini à la fin de chaque phase de calibration.

FONCTIONNEMENT DU CIRCUIT
Bien entendu, l'ensemble du convertisseur numérique/ analogique de la figure 4 ne fonctionne avec précision qu'après une phase de calibration des quatre capacités de poids fort C8 à Cll.

Cette phase de calibration peut avoir lieu par exemple à la mise sous tension du circuit.

Dans l'exemple décrit ici on préfère effectuer une calibration avant chaque cycle de conversion numérique/analogique, pour rattrapper des dérives éventuelles des valeurs des capacités en cours de fonctionnement.

Cependant, comme la calibration prend un certain temps, on ne calibrera qu'une seule des quatre capacités entre deux cycles de conversion, puis une autre entre les cycles suivant etc..., les quatre capacités étant donc calibrées après quatre cycles successifs de conversion. Le séquenceur général établit les signaux périodiques appropriés pour intercaler une phase de calibration entre deux phases de conversion et pour définir à chaque fois celle des capacités qui doit être calibrée. îl est important de noter que la calibration doit se faire dans le sens des poids binaires croissants des capacités : C8 puis C9 puis C10 puis C11.

La configuration des signaux de séquencement étant liée à la réalisation pratique des différents circuits du schéma, elle est à la portée de l'homme de l'art dès lors qu'on aura donné ci-dessous les configurations du circuit dans les différentes phases du fonctionnement. De même, la réalisation elle-même du séquenceur général
SEQ et des circuits de commande de commutation CCOM et COMX est à la portée de l'homme de l'art après qu'on ait exposé les configurations du circuit aux différentes phases. Ces configurations sont représentées aux figures 5A, SB, 5C, 5D.

I. CYCLE DE CALIBRATION DE LA CAPACITE C8
La calibration consiste à comparer C8 à la somme des capacités C3 à C7 (il y a théoriquement une égalité entre ces quantités) et à établir sur la capacité C'8 une tension qui compense l'écart constaté.

Ce cycle comprend une phase initiale et une phase finale.

a) phase initiale de calibration de C8 : Figure 5A
Les capacités C8 à Cl sont toutes reliées à la masse par les commutateurs K8 à Kil. Mais les capacités C3 à C7 sont toutes reliées à Vref par les commutateurs K3 à K7. L'interrupteur IO est fermé par le séquenceur général. Les capacités auxiliaires C'8 à
C'll sont toutes reliées à la masse par les commutateurs K'8 à K'li.

La charge totale stockée sur l'armature commune des capacités est égale égale à Vref 1C3 + C4 + C5 + C6 + C7) soit 24 C4 Vref Si On se souvient que C3 = C4; cette valeur 24 C4 Vref est précise à + 1/29 près environ.

Le séquenceur ouvre l'interrupteur IO à la fin de cette phase initiale de calibration.

b) Phase finale de calibration de C8 Figure 5B
L'interrupteur IO est ouvert.

Toutes les capacités C3 à Cl du réseau RESC sont reliées à la masse par les interrupteurs K3 à Kll sauf la capacité en cours de calibration, à savoir C8, qui est reliée à Vref.

Les capacités auxiliaires sont reliées à la masse sauf C'8 qui est reliée par le commutateur correspondant K'8 à la sortie du convertisseur auxiliaire CNAX8.

Cette phase finale de calibration comporte un ensemble d'étapes, définies par le séquenceur général, pour établir par approximations successives une tension analogique appropriée VCOMP8 à la sortie du convertisseur auxiliaire CNAX 8. C'est cette tension de compensation VCOMP 8, qui sera gardée en mémoire après la phase de calibration et utilisée pendant les phases de conversion ultérieures pour compenser l'erreur de précision de la capacité C8.

Séquence d'approximations successives dans la phase finale de calibration
La tension VCOMP8 est établie en cinq étapes (pour des convertisseurs auxiliaires de cinq bits) permettant de rechercher quel niveau de tension VCOMP8 est nécessaire pour aboutir à un potentiel sensiblement nul au noeud E.

En effet, la charge stockée à la phase initiale étant 16 C4 Vref + 0,2 % environ.

Elle devrait être équilibrée par le potentiel Vref appliqué à C8 dans la configuration de la figure 5B puisque théoriquement C8 Vref devrait être égale à 16 C4 Vref.

Mais C8 Vref n'est égal à 16 C4 Vref qu'avec une précision qui est également de + 0,2 % environ (1/29).

Il y a donc en général un potentiel résiduel non nul à l'entrée
E. Le comparateur COMP détecte cet écart en vue d'établir la tension de compensation VCOMP8 nécessaire à la disparition de cet écart.

La tension de compensation peut être positive ou négative. Il faut donc prévoir que les convertisseurs auxiliaires CNAX8 à CNAX11 peuvent fournir des tensions positives ou négatives; Si ce n'était pas le cas on pourrait modifier la séquence de calibration et les séquences de conversion pour tenir compte des tensions de compensation qui seraient négatives: on rechercherait un équilibre avec une tension de compensation positive en inversant les potentiels Vref et 0 appliqués à certaines capacités pendant les phase de calibration ; puis, pendant les phases de conversion on appliquerait la tension de compensation dans une phase initiale de conversion au lieu de le faire dans une phase finale.

Initialement, le registre à approximations successives a ses cinq sorties dans un état initial 0 par exemple. Le séquenceur laisse passer ces sorties à travers le registre de mémorisation MEM8 (sans agir sur le contenu des autres registres de mémorisation) vers l'entrée du convertisseur auxiliaire CNAX8. Celui-ci fournit alors une tension nulle.

Selon l'écart entre C8 et la somme des capacités C3 à C7 le comparateur bascule dans un sens ou un autre. Le séquenceur fournit au registre d'approximations successives une impulsion d'incrémentation par laquelle celui-ci conserve un zéro ou établit un l sur sa sortie de poids fort (bit de signe) selon le sens de basculement du comparateur.

Par exemple si le sens de basculement implique la nécessité d'établir une tension de compensation VCOMP8 positive, un zéro est maintenu sur la sortie de poids fort ; si au contraire une tension de compensation négative s'impose, un "1" est établi. Le bit maintenu ou établi est alors maintenu par le registre-RAS et n'est plus modifié jusqu'à la fin de la recherche par approximation successive. Il constitue un bit de signe pour le convertisseur auxiliaire CNAX8.

Le séquenceur incrémente alors le registre à approximation successive, qui applique alors sur sa sortie de poids immédiatement inférieur un "1". Il en résulte une nouvelle tension analogique en sortie du convertisseur CNAX8. Le comparateur bascule à nouveau dans un sens ou dans l'autre. Si la tension analogique appliquée est trop négative le bit "1" est maintenu ; Si elle est trop positive il est remis a zéro; ce bit maintenu ou remis à zéro est alors conservé inchangé jusqu'à la fin de la recherche par approximation successives.

Ainsi de suite, par poids décroissants le registre RAS applique sur une sortie un bit 1 et ce bit est maintenu ou inversé selon qu'il faut augmenter ou diminuer la tension de sortie du convertisseur
CNAX8.

A la fin de cette recherche, la tension VCOMP8 en sortie du convertisseur est celle qui se rapproche- le plus de la valeur qui compense l'écart entre la valeur de C8 et la somme des capacités
C3 à C7. Le séquenceur enregistre dans le registre de mémorisation
MEM8 l'état des sorties du registre d'approximations successives
RAS de sorte que la tension VCOMP8 est définitivement établie, jusqu'à un nouveau cycle de calibration de C8, sur la sortie du convertisseur CNAX8.

c) Cycles de calibration des autres capacités
Le cycle de calibration de la capacité C9 est analogue à celui de la capacité C8: on va maintenant comparer C9 à la somme des capacités C3 à C8 mais entendant compte de la correction apportée par la capacité C'8; pour cela, à la phase initiale les capacités C3 à
C8 sont reliées à Vref et C'8 reçoit VCOMP8 ; les capacités C9 à Cli et C'9 à C'll sont reliées à la masse; à la phase finale de calibration, seule la capacité C9 est reliée à Vref ; la capacité C'9 est reliée à la sortie du convertisseur auxiliaire CNAX9, toutes les autres sont reliées à la masse, et on effectue une recherche par approximation successive pour établir sur C'9 une tension VCOMP9 qui annule sensiblement le potentiel sur l'entrée de l'amplificateur.

La calibration des autres capacités C10 et Cl est identique mais à chaque fois on tient compte des calibrations précédentes des capacités de poids inférieur, ce qui explique la nécessité de calibrer les capacités dans l'ordre de leurs poids croissahts.

H. CYCLES DE CONVERSION NUMERIQUE/ANALOGIQUE
Ces cycles sont analogues à ceux qui ont été décrits à la figure 1, avec les différences suivantes:
a) phase initiale de conversion : Figure SC
Le convertisseur reçoit le nombre A à convertir; pour les huit bits de poids faible aO à a7 il n'y a aucun changmenet par rapport à ce qui a été décrit à propos de la figure 1: C3 reçoit la tension
VLSB du convertisseur d'interpolation CINT (bits aO à a3); C4 à C7 sont reliées à Vref ou à la masse selon la valeur respective des bits a4 à a7. De même pour les bits de poids fort, C8 à Cli sont reliés à
Vref ou à la masse selon la valeur des bits a8 à all.

Mais, selon la valeur des bits a8 à all, les capacités auxiliaires
C'8 à C'li sont reliées soit à la masse (bit égal a zéro) soit à la sortie du convertisseur auxiliaire respectif CNAX8 à CNAX11 (bit égal à 1).

La figure 5C représente à titre d'exemple la configuration du circuit pour un nombre binaire d'entrée A = 101101110010
b) Phase finale de conversion: Figure 5D
Cette phase est rigoureusement identique à ce qui a été décrit à propos de la figure 1, mais de plus toutes les capacités auxiliaires sont reliées à la masse.

La redistribution de charges consiste-donc à répartir entre les capacités principales C3 à Ciel, toutes mises en parallèle entre la sortie et l'entrée de l'amplificateur, les charges stockées pendant la phase initiale d'une part sur celles des capacités prncipales qui étaient reliées à Vref et d'autre part sur les capacités auxiliaires correspondantes qui étaient reliées aux sorties des convertisseurs auxiliaires.

La figure 5D représente la configuration du circuit pour le nombre A = 101101110010.

Selon un aspect important de l'invention, comme les cycles de calibration sont de préférence alternés avec les cycles de conversion, et comme il est essentiel que le comparateur COMP ait une tension de seuil très proche de zéro, on prévoit que ce comparateur est un comparateur à autozéro et que la séquence alternée de cycles de calibration et de cycles de conversion commence par un cycle d'autozéro du comparateur. Ce cycle est décrit en référence à la figure 6 qui représente un exemple simple de comparateur approprié.

Le comparateur proprement dit, 60, est associé à trois interrupteurs 62, 64, 66 et une petite capacité 68 de stockage de la tension d'offset du comparateur; dans une phase initiale d'autozéro, un interrupteur 62 est fermé et relie l'entrée 70 du comparateur 60 àla sortie 72 de ce comparateur; en même temps un interrupteur 64 relie une première armature de la capacité 68 à la masse, L'autre étant reliée en permanence à l'entrée du comparateur. Dans cette phase initiale, la capacité 68 prend en mémoire la tension de décalage existant à l'entrée du comparateur. Dans une phase finale d'autozéro, les interrupteurs 62 et 64 sont ouverts ; un interrupteur 66 est fermé pour relier le noeud de sommation E à la première armature de la capacité 68. La tension de décalage à l'entrée du comparateur est ainsi virtuellement ramenée à zéro vue de l'entrée
E.

Selon un autre aspect important de l'invention, I'architecture du convertisseur numérique/analogique selon l'inventIon prend en compte le fait que le test du circuit est rendu beaucoup plus difficile du fait de la présence des circuits d'autocalibration.

C'est pourquoi on prévoit que la puce de circuit intégré sur laquelle on réalise le convertisseur comprend non seulement les éléments décrits en référence aux figures 1 à 6 mais aussi des bornes extérieures d'accès permettant d'une part d'introduire arti flciellement des données de calibration à l'entrée des convertisseurs auxiliaires et d'autre part de lire le nombre binaire appliqué à chacun de ces convertisseurs (par exemple par lecture du contenu des registres de mémorisation MEM8 à MEM11).

L'architecture générale de cette partie du circuit est représentée de manière simplifiée à la figure 7. On voit des entrées 80 de données à convertir (12 bits ou deux fois 12 bits si on veut avoir deux voies de conversion multiplexées); des entrées d'horloge et d'autres signaux d'autorisation de fonctionnement, de test etc...

(CLK); des entrées d'alimentation et de potentiels de référence (VCC, VEE, DGND, AGND, VREFN, VREFP); une sortie S de tension analogique; des entrées 82 d'adresse de calibration définissant des informations sur un convertisseur auxiliaire CNAX8 à CNAX11 que l'on veut tester ou charger avec des données de calibration imposées par l'extérieur; des entrées/sorties 84 de données de calibration servant d'une part à lire le contenu des registres de mémorisation MEM8 à MEM11 et d'autre part à écrire de l'extérieur un contenu imposé.

Comme on le voit sur la figure 7, le circuit intégré comprend, relié aux entrées/sorties 84 un circuit d'aiguillage 86 commandé par un décodeur d'adresses 88 (recevant les signaux issus des entrées 82).

Un bus de lecture 90 et un bus d'écriture 92 relient les registres de mémorisation des convertisseurs auxiliaires au circuit d'aiguillage.

De plus, le bus d'écriture 92 est relié aux sorties du registre d'approximations successives RAS par un ensemble 94 d'amplificateurs à trois états.

Claims (4)

REVENDICATIONS

1. Convertisseur numérique/analogique fonctionnant sur le principe d'une redistribution de charges dans des capacités pondérées, comprenant:

- un séquenceur général (SEQ) délivrant des signaux de synchronisation - définissant des phases successives de différents cycles de calibration et de conversion effectués par le convertisseur,

- un amplificateur opérationnel (AMP) ayant une entrée (E) et une sortie (S),

- une pluralité de capacités (C3 à Ciel) pondérées selon un code binaire, ayant toutes une premiére armature commune reliée à l'entrée (E) de l'amplificateur, les capacités comprenant n capacités de poids faibles (C3 à C7) et m capacités de poids fort (C8 à Cl 1), les poids des capacités correspondant aux poids respectifs des chiffres binaires d'un nombre à convertir,

- des moyens de commutation (CCOM, K3 à Kll) commandés par le séquenceur, pour appliquer individuellement à une seconde armature de chaque capacité soit un potentiel qui est fonction du chiffre binaire ayant le même poids que la capacité considérée soit la sortie de l'amplificateur, caractérisé en ce qutil est prévu en outre::

- un comparateur (COMP) ayant une entrée reliée à l'entrée de l'amplificateur, pour comparer à zéro le potentiel présent sur cette entrée,

- un registre à approximation successives (RAS) commandé par le comparateur et le séquenceur général, ce registre ayant p sorties,

- une capacité auxiliaire (C'8 à C'11) associée à chacune des m capacités de poids fort, les capacités auxiliaires ayant une première armature reliée à l'entrée de l'amplificateur,

- un convertisseur numérique/analogique auxiliaire (CNAX8 à CNAXll) associé à chaque capacité auxiliaire, ce convertisseur ayant p entrées reliées aux p sorties du registe d'approximatlon successives (RAS) et une sortie fournissant une tension de calibration (VCOMP8 à VCOMPll) à la capacité auxiliaire associée,

- des moyens de commutation auxiliaires (COMX) commandés par le séquenceur général, pour appliquer individuellement à une seconde armature de chacune des capacités auxiliaires soit un potentiel de référence soit la sortie du convertisseur auxiliaire respectif associé à cette capacité.

2. Convertisseur numérique/analogique selon la revendication 1, caractérisé en ce que le séquenceur général comporte des moyens pour définir plusieurs cycles de calibration successifs, chaque cycle de calibration correspondant à la recherche par approximation successive d'une tension à appliquer à une capacité auxiliaire déterminée par le convertisseur auxiliaire associé, la séquence des cycles successifs se faisant dans l'ordre des poids croissants des m capacités associées à ces capacités auxiliaires.

3. Convertisseur numérique/analogique selon la revendication 2, caractérisé en ce que chaque cycle de calibration défini par le séquenceur général comporte une phase initiale et une phase finale, et en ce que, pour le cycle de calibration correspondant à une capacité de poids donné:

a) dans la phase initiale la capacité de poids donné est reliée à un premier potentiel de référence, de même que les capacités de poids plus élevé; les capacités auxiliaires correspondant à cette capacité de poids donné et aux capacités de poids plus élevé sont reliées à une masse électrique ; les capacités de poids moins élevé sont reliées à un second potentiel de référence, et les capacités auxiliaires correspondantes sont reliées aux sorties des convertisseurs auxiliaires respectifs ; enfin l'entrée de l'amplificateur est reliée à la masse électrique.

b) dans la phase finale, les capacités pondérées sont reliées au premier potentiel de référence sauf la capacité de poids donné qui est reliée au second potentiel de référence ; les capacités auxiliaires sont reliées à la masse électrique sauf la capacité auxiliaire associée à la capacité de poids donné, qui est reliée à la sortie du convertisseur auxiliaire correspondant.

4. Convertisseur numériquelanalogique selon l'une quelconque

des revendications 1 à 3, caractérisé en ce que le convertisseur est

réalisé sur une pastille de circuit intégré comportant des entrées/

sorties d'accès aux entrées des convertisseurs auxiliaires pour

permettre le test du circuit.