FR2571910A1 - Procede et dispositif de codage et de decodage pour la transmission serie de donnees binaires avec suppression de composante continue - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 86
- 230000005540 biological transmission Effects 0.000 title claims abstract description 39
- 230000001629 suppression Effects 0.000 title abstract description 3
- 230000007704 transition Effects 0.000 claims abstract description 146
- 230000033764 rhythmic process Effects 0.000 claims description 13
- 238000012797 qualification Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 4
- 235000018734 Sambucus australis Nutrition 0.000 claims 1
- 244000180577 Sambucus australis Species 0.000 claims 1
- 230000002123 temporal effect Effects 0.000 claims 1
- 230000003287 optical effect Effects 0.000 abstract description 3
- 230000009028 cell transition Effects 0.000 abstract 2
- 230000001143 conditioned effect Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 25
- 230000001360 synchronised effect Effects 0.000 description 18
- 239000008186 active pharmaceutical agent Substances 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 230000003750 conditioning effect Effects 0.000 description 6
- MEZOEZSKPXUIJA-UHFFFAOYSA-N 3-fluoro-5-(2-pyridin-2-ylethynyl)benzonitrile Chemical group FC1=CC(C#N)=CC(C#CC=2N=CC=CC=2)=C1 MEZOEZSKPXUIJA-UHFFFAOYSA-N 0.000 description 4
- 206010011878 Deafness Diseases 0.000 description 4
- 101150087426 Gnal gene Proteins 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000003595 spectral effect Effects 0.000 description 4
- 101100476595 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SAC1 gene Proteins 0.000 description 3
- 101100475666 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rsd1 gene Proteins 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010200 validation analysis Methods 0.000 description 3
- WJXSIJUIBOTFHQ-LSCFUAHRSA-N (2r,3r,4s,5r)-2-[6-amino-2-[2-(4-fluorophenyl)ethoxy]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical group N=1C=2N([C@H]3[C@@H]([C@H](O)[C@@H](CO)O3)O)C=NC=2C(N)=NC=1OCCC1=CC=C(F)C=C1 WJXSIJUIBOTFHQ-LSCFUAHRSA-N 0.000 description 2
- 101100082379 Arabidopsis thaliana PAT1H1 gene Proteins 0.000 description 2
- 244000309466 calf Species 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013479 data entry Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 108091026890 Coding region Proteins 0.000 description 1
- 101001080825 Homo sapiens PH and SEC7 domain-containing protein 1 Proteins 0.000 description 1
- 101001080808 Homo sapiens PH and SEC7 domain-containing protein 2 Proteins 0.000 description 1
- 101000736367 Homo sapiens PH and SEC7 domain-containing protein 3 Proteins 0.000 description 1
- 102100027472 PH and SEC7 domain-containing protein 1 Human genes 0.000 description 1
- 102100027455 PH and SEC7 domain-containing protein 2 Human genes 0.000 description 1
- 102100036231 PH and SEC7 domain-containing protein 3 Human genes 0.000 description 1
- 244000062793 Sorghum vulgare Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- ZOMBKNNSYQHRCA-UHFFFAOYSA-J calcium sulfate hemihydrate Chemical compound O.[Ca+2].[Ca+2].[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O ZOMBKNNSYQHRCA-UHFFFAOYSA-J 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 235000019713 millet Nutrition 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
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Abstract
PROCEDE ET DISPOSITIF DE CODAGE ET DE TRANSMISSION SERIE DE DONNEES BINAIRES AVEC SUPPRESSION DE COMPOSANTE CONTINUE. LE PROCEDE DE CODAGE DE L'INVENTION EST DERIVE DES PROCEDES DE CODAGE DE MILLER ET DE MILLER DANS LESQUELS UN "1" LOGIQUE EST TRANSMIS SOUS FORME D'UNE TRANSITION EN MILIEU DE CELLULE DE BIT ET UN "0" LOGIQUE EST TRANSMIS SOUS FORME D'UNE TRANSITION EN DEBUT DE CELLULE DE BIT, CETTE TRANSITION ETANT SUPPRIMEE SI LE "0" LOGIQUE SUIT UN "1" LOGIQUE. EN VUE D'EVITER TOUTE COMPOSANTE CONTINUE DANS LE SIGNAL CODE TRANSMIS, L'INVENTION MODIFIE LE CODAGE D'UNE SEQUENCE DE "1" LOGIQUES, CETTE SEQUENCE COMPRENANT DEUX "1" LOGIQUES OU AU MOINS QUATRE "1" LOGIQUES, QUI SUIVENT UN "0" LOGIQUE CHARGE AU SENS DE MILLER. APPLICATION AU CAS OU LE SIGNAL TRANSMIS EST RECU DANS UN CANAL D'INFORMATION COMPORTANT UNE LIAISON ELECTRIQUE, OU OPTIQUE, OU UN ENREGISTREMENT SUR BANDE MAGNETIQUE.
Description
Procédé et dispositif de codage et de décodage pour
la transmission série de données binaires avec
suppression de composante continue
La présente invention concerne la transmission séquentielle de données sous forme binaire dans un canal d'information. Elle a plus particuLié- rement pour objet un procédé et un appareil pour la transmission de signaux autorythmés transmis sans composante continue. L'invention concerne le codage et le décodage des codes binaires particuliers.
la transmission série de données binaires avec
suppression de composante continue
La présente invention concerne la transmission séquentielle de données sous forme binaire dans un canal d'information. Elle a plus particuLié- rement pour objet un procédé et un appareil pour la transmission de signaux autorythmés transmis sans composante continue. L'invention concerne le codage et le décodage des codes binaires particuliers.
Dans le cas d'un signal électrique, on entend par composante continue nulle que la valeur moyenne de ce signal est pratiquement nulle, quelle que soit la suite binaire transmise, et dans le cas d'un signal optique que la valeur moyenne de ce signal reste pratiquement égale à la valeur moyenne entre son excursion minimale et son excursion maximale, quelle que soit La suite binaire transmise.
Les données ou informations sous forme binaire comportent des données unitaires ou éléments binaires ou bits, où L'information dans chaque bit se présente sous la forme de l'un ou de L'autre de deux états. Ces états sont souvent appelés "1" et "O" lo- giques. Dans le traitement de L'information sous forme binaire, il est nécessaire de reconnaître les états logiques respectifs pour chaque bit. Que ces bits soient enregistrés sur une bande ou autrement, ou encore qu'ils fassent L'objet d'une transmission, on peut considérer que chaque bit d'information se trouve confiné dans une cellule unitaire qui représente un intervalle de temps ou d'espace contenant
L'unité d'information respective.
L'unité d'information respective.
La présente invention trouve une application particulière aux canaux d'informations, tels que canaux d'enregistrement magnétiques, qui n'ont pas de réponse à la fréquence nulle, c'est-à-dire qui sont inadaptés à transmettre un courant continu. On a développé divers systèmes ou codes de données binaires pour L'enregistrement de données binaires. Certains codes réaLisent de façon avantageuse Leur propre rythme ou cadençage, c'est-à-dire que les intervalles des cellules unitaires peuvent être identifiés dans
les données binaires enregistrées sans la nécessité d'impulsions séparées de rythme.
les données binaires enregistrées sans la nécessité d'impulsions séparées de rythme.
Un système usuel de transmission ou code de données est celui utilisé dans Le système d'enregistrement et de reproduction décrit dans le brevet des
Etats-Unis n0 3 108 261 délivré Le 22 octobre 1963 au nom de MILLER. Dans le code MILLER, les "1" logiques sont indiqués par des transitions à mi-cellule et les "0" logiques par des transitions en début de cellule avec L'exception qu'une cellule contenant un "O" lo- gique suivant une cellule contenant un "1" logique n'a pas de transition en début de cellule. Une diffi culte provient de la dissymétrie de la forme d'onde engendrée par ces règles, étant donné que celle-ci introduit une composante continue dans le canal d'information.
Etats-Unis n0 3 108 261 délivré Le 22 octobre 1963 au nom de MILLER. Dans le code MILLER, les "1" logiques sont indiqués par des transitions à mi-cellule et les "0" logiques par des transitions en début de cellule avec L'exception qu'une cellule contenant un "O" lo- gique suivant une cellule contenant un "1" logique n'a pas de transition en début de cellule. Une diffi culte provient de la dissymétrie de la forme d'onde engendrée par ces règles, étant donné que celle-ci introduit une composante continue dans le canal d'information.
Un code basé sur le code binaire avec éLimination de La composante continue est décrit dans Le brevet des Etats-Unis n0 4 027 335 du 31 mai 1977, également au nom de MILLER, décrivant un codage exempt de composante continue pour système de transmission de données. Un tel code, parfois appelé
Miller-Miller, M2 ou Miller-carré, diffère du code de Miller en ce que les séquences de données binaires qui introduiraient une composante continue sont codées selon des règles spéciales.
Miller-Miller, M2 ou Miller-carré, diffère du code de Miller en ce que les séquences de données binaires qui introduiraient une composante continue sont codées selon des règles spéciales.
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Pour décrire la convention de codage en M il y a lieu de définir au préalable la notion de "charge" rapportée au zéro dans -un code de Mitler. Le signal étant supposé alterner entre des niveaux opposes, on désigne par charge unitaire, positive ou négative, la contribution apportée à une éventuel Le composante continue par le maintien du signaL au niveau positif ou au niveau négatif, pendant une durée égale à un intervalle de temps alloué à un bit. La composante continue est nulle sur un intervalle de temps donné, si la somme algébrique des "charges't est nulle sur cet intervalle.
Pour décrire la convention de codage en M il y a lieu de définir au préalable la notion de "charge" rapportée au zéro dans -un code de Mitler. Le signal étant supposé alterner entre des niveaux opposes, on désigne par charge unitaire, positive ou négative, la contribution apportée à une éventuel Le composante continue par le maintien du signaL au niveau positif ou au niveau négatif, pendant une durée égale à un intervalle de temps alloué à un bit. La composante continue est nulle sur un intervalle de temps donné, si la somme algébrique des "charges't est nulle sur cet intervalle.
Compte tenu des conventions de codage, tes "1" ne contribuent à aucune charge et chaque "O" contribue à une charge unitaire, positive ou négative.
La convention de codage M2 n'introduit qu'une seule exception à la convention de codage Militer. Cette exception consiste à supprimer, sous certaines conditions, la transition en milieu d'intervalle pour le codage d'un "1". Ainsi codé, Le "1" est dit "1 spécial".
Partant d'une charge nulle par hypothèse à une origine de temps qui coincide avec un début d'intervalle bit, tout "0" à partir de cette origine est dit "non chargé" ou "chargé", selon que la somme algébrique des charges comptées entre l'origine des temps et la fin de l'intervalle bit alloué au "O" considéré, est nulle ou non nulle. Ayant ainsi défini la notion de charge rapportée à un "O", nous pouvons maintenant expliciter la condition de codage du "1 spécial".
Le codage du "1 spécial" s'applique au dernier des "1" d'une suite de "1" comprise entre deux "0", si le "O" qui précède La suite de "1" est un "O" chargé et si le nombre des "1t' dans La suite est pair. Ainsi codé, le "1 spécial annule la charge du "D" qui le précède.
Le procédé de codage de L'invention est un perfectionnement du procédé de codage M2. Il produit un signal codé de largeur spectrale moins grande et moins riche en basses fréquences.
En effet, si on note T l'intervaLLe de temps alloué à un bit, Les intervalles de temps maximum et minimum entre deux transitions dans le système de codage PliLler2 sont respectivement de 3.T et 1.T.
Dans Le procédé de codage de L'invention, ces intervalLes de temps sont respectivement 2,5.T et 1. T. Or,
La Largeur de bande du canal d'information nécessaire pour transmettre un signaL, est proportionnelle au rapport de L'intervalle de temps maximal entre deux transitions à l'intervatle de temps minimal entre deux transitions. Ainsi, Le procédé de codage de
L'invention nécessite un canal de transmission dont la bande est moins Large que pour Le procédé de codage Mi lIer2.
La Largeur de bande du canal d'information nécessaire pour transmettre un signaL, est proportionnelle au rapport de L'intervalle de temps maximal entre deux transitions à l'intervatle de temps minimal entre deux transitions. Ainsi, Le procédé de codage de
L'invention nécessite un canal de transmission dont la bande est moins Large que pour Le procédé de codage Mi lIer2.
Par ailleurs. comme on Le verra dans La suite, Le procédé de codage de L'invention réalise, plus rapidement que Le procédé de codage Mi LIer2, une suppression de toute accumulation de charge. Le signal obtenu par Le procédé de codage de L'invention est donc moins riche en basses fréquences que te signal obtenu par Le procédé de codage Mi lIer2. Ceci est intéressant car Les canaux d'information, tels que certains enregistreurs à bandes magnétiques, transmettent une fréquence d'un signal d'autant pLus maL que cette fréquence est basse.
SeLon La présente invention, un flux d'entrée de données binaires à un taux de 1/T bit/s est codé en forme d'onde bin-aire ayant un intervalle minimal entre transitions de Tsecondes, un intervalle maximal entre transitions de- 2,5.Tsecondes, aucune composante continue, et une valeur maximale pour l'intégrale courante de la forme d'onde de 1,5.Tsecondes multiplié par la moitié de l'amplitude d'une transition.
De manière plus précise, l'invention a pour objet principal un procédé de transmission autoryth mée d'éléments binaires de données, par un canal de transmission, lesdits éléments binaires apparaissant pendant des intervalles de temps successifs définis sant des cellules temporelles, ledit procédé étant du genre de ceux dans lesquels des éléments binaires de données d'un premier état logique sont normalement transmis sous forme de transition de niveau intervea nant au début des cellules respectives, et les élé- ments binaires du second état logique sont normalement transmis sous forme de transition de niveau intervenant au milieu des cellules respectives, tandis que chaque transition au début d'une cellule suivant une transition au milieu de la cellule précédente est supprimée, ledit procédé étant caractérisé en ce qu'on détecte le départ d'une séquence d'éléments binaires du second état logique suivant un élément binaire "chargé" du premier état logique, séquence qui pourrait développer une composante continue dans le signal transmis en transmission normale, en ce qu'on fournit une première indication lorsque la séquence d'éléments binaires du second état logique comprend exactement deux éléments binaires, en ce qu'on fournit une seconde indication lorsque la séquence d'éléments binaires du second état logique comprend au moins quatre éléments binaires, en ce qu'en réponse à la première indication, on remplace les transitions de niveau en milieu de cellule des premier et second éléments binaires du second état logique par une transition de niveau en début de cellule du premier élément binaire du second état logi que et par une transition de niveau en début de cellule de L'élément binaire du premier état logique suivant la cellule du deuxième élément binaire du second état logique, en ce qu'en réponse à la seconde indication, on remplace les transitions de niveau en milieu de cellule des deuxième, troisième et quatrième éléments binaires du second état logique, de la séquence d'au moins quatre éléments binaires du second état logique par une transition à la frontière des cellules des troisième et quatrième éléments binaires du second état logique.
La transmission des données binaires selon
Le procédé de L'invention peut être réalisée par deux modes différents. Dans un premier mode, dit "a porteuse interrompue", le signal n'est présent sur le canal d'information que lorsque des données sont transmises. Entre deux transmissions de données, aucun signal ne se propage dans le canal d'information.
Le procédé de L'invention peut être réalisée par deux modes différents. Dans un premier mode, dit "a porteuse interrompue", le signal n'est présent sur le canal d'information que lorsque des données sont transmises. Entre deux transmissions de données, aucun signal ne se propage dans le canal d'information.
Dans le second mode de transmission, dit "å porteuse ininterrompue",un signal se propage continuellement dans le canal d'information. Lorsqu'il y a des données à transmettre, ce signal les transmet, et lorsqu'il n'y a pas de données à transmettre, ce signal transmet des codes de service ou des codes de remplissage.
L'invention a aussi pour objet la transmission de ces codes de service ou de remplissage.
L'invention a enfin pour objet un appareil de transmission comprenant des moyens pour coder des éléments binaires selon l'invention, et un appareil de réception pour décoder des éléments binaires émis selon le procédé de l'invention.
Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif, en référence aux dessins annexés dans lesquels :
- la figure 1 représente un certain nombre de formes d'onde de signaux binaires, y compris les formes engendrées selon la présente invention et celles obtenues selon différents procédés de codage selon l'art antérieur,
- la figure 2 représente des formes d'ondes obtenues selon la présente invention, par exception au procédé de codage Miller, en vue de supprimer toute composante continue,
- la figure 3a est une représentation comparative des formes d'ondes selon Le procédé de codage Miller et selon des procédés de codage dérivés, dont le procédé de codage selon l'invention, avec comparaison des intégrales des signaux transmis,
- la figure 3b est un diagramme des états ou moments du système de codage de L'invention, dans son application au codage de données binaires,
- la figure 3c est une autre interprétation du diagramme des moments du système de codage de l'invention dans lequel on indique de plus, les possibilités d'insertion de codes de service ou de remplissage,
- la figure 3d représente la courbe de densite spectrale d'énergie du système de codage de
L'invention, et de ceux de Miller et Miller2 donnés à titre de comparaison,
- la figure 4 représente un schéma d'un système de codage et de décodage selon l'invention,
- La figure 5 représente un mode de réalisation particulier du codeur 14 du système de la figure 4,
- la figure 6 représente un mode de réalisation particulier du décodeur 28 du système de la figure 4,
- les figures 7a et 7b représentent respectivement un circuit de génération des signaux d'hor loge utilisés par Le codeur et un chronogramme desdits signaux,
- La figure 8 représente un mode de réalisation de L'indicateur de type de données 44 du codeur,
- la figure 9 représente un mode de réalisation du convertisseur paraLLèLe-série 42 du codeur,
- Les figures 10a et 10b représentent respectivement un circuit de détection des séquences de bit devant être codées de manière particulière et un circuit de mémorisation de La charge, ces circuits constituant L'indicateur 46 du codeur,
- la figure 11 représente un mode de réalisation du moyen de codage 48 du codeur,
- Les figures la et 12b sont des chronogrammes des principaux signaux produits par les circuits du codeur,
- Les figures 13a et 13b représentent respectivement un mode de réalisation de L'horloge 34 rythmant le décodeur 28 et un chronogramme des signaux produits par cette horloge,
- la figure 14 représente un mode de réalisation du moyen de détection des transitions 50 du décodeur 28,
- La figure 15 représente L'état logique des signaux DR1 à DR10 correspondant à un certain profil du signal reçu RSD,
- la figure 16 représente un mode de réalisation du moyen 52 de décodage et de conversion sé rie-parallèle,
- Les figures 17a à 17c iLLustrent les profils du signal RSD reçu et l'état des signaux DR1 à
DR10 correspondant au décodage d'un "1" logique par le moyen 52 de La figure 16,
- Les figures 18a et 18b représenten-t un mode de réalisation du détecteur 54 d'erreur de phase et de type de données du décodeur,
- les figures 19a et 19b illustrent des profils du signal reçu RSD et l'état des signaux DR1 à DR10 correspondant, en relation avec le détecteur 54 des figures 18a et 18b,
- la figure 20 représente un mode de réalisation du générateur 56 de signaux annexes.
- la figure 1 représente un certain nombre de formes d'onde de signaux binaires, y compris les formes engendrées selon la présente invention et celles obtenues selon différents procédés de codage selon l'art antérieur,
- la figure 2 représente des formes d'ondes obtenues selon la présente invention, par exception au procédé de codage Miller, en vue de supprimer toute composante continue,
- la figure 3a est une représentation comparative des formes d'ondes selon Le procédé de codage Miller et selon des procédés de codage dérivés, dont le procédé de codage selon l'invention, avec comparaison des intégrales des signaux transmis,
- la figure 3b est un diagramme des états ou moments du système de codage de L'invention, dans son application au codage de données binaires,
- la figure 3c est une autre interprétation du diagramme des moments du système de codage de l'invention dans lequel on indique de plus, les possibilités d'insertion de codes de service ou de remplissage,
- la figure 3d représente la courbe de densite spectrale d'énergie du système de codage de
L'invention, et de ceux de Miller et Miller2 donnés à titre de comparaison,
- la figure 4 représente un schéma d'un système de codage et de décodage selon l'invention,
- La figure 5 représente un mode de réalisation particulier du codeur 14 du système de la figure 4,
- la figure 6 représente un mode de réalisation particulier du décodeur 28 du système de la figure 4,
- les figures 7a et 7b représentent respectivement un circuit de génération des signaux d'hor loge utilisés par Le codeur et un chronogramme desdits signaux,
- La figure 8 représente un mode de réalisation de L'indicateur de type de données 44 du codeur,
- la figure 9 représente un mode de réalisation du convertisseur paraLLèLe-série 42 du codeur,
- Les figures 10a et 10b représentent respectivement un circuit de détection des séquences de bit devant être codées de manière particulière et un circuit de mémorisation de La charge, ces circuits constituant L'indicateur 46 du codeur,
- la figure 11 représente un mode de réalisation du moyen de codage 48 du codeur,
- Les figures la et 12b sont des chronogrammes des principaux signaux produits par les circuits du codeur,
- Les figures 13a et 13b représentent respectivement un mode de réalisation de L'horloge 34 rythmant le décodeur 28 et un chronogramme des signaux produits par cette horloge,
- la figure 14 représente un mode de réalisation du moyen de détection des transitions 50 du décodeur 28,
- La figure 15 représente L'état logique des signaux DR1 à DR10 correspondant à un certain profil du signal reçu RSD,
- la figure 16 représente un mode de réalisation du moyen 52 de décodage et de conversion sé rie-parallèle,
- Les figures 17a à 17c iLLustrent les profils du signal RSD reçu et l'état des signaux DR1 à
DR10 correspondant au décodage d'un "1" logique par le moyen 52 de La figure 16,
- Les figures 18a et 18b représenten-t un mode de réalisation du détecteur 54 d'erreur de phase et de type de données du décodeur,
- les figures 19a et 19b illustrent des profils du signal reçu RSD et l'état des signaux DR1 à DR10 correspondant, en relation avec le détecteur 54 des figures 18a et 18b,
- la figure 20 représente un mode de réalisation du générateur 56 de signaux annexes.
En vue d'une explication de l'invention et de ses avantages, il convient de considérer d'abord divers systèmes antérieurs de codage de données binaires.
Sur la figure 1, on a représenté un certain nombre de formes d'ondes de signaux binaires que l'on pratique dans la transmission ou l'enregistrement d'information sous forme binaire. La forme seconde notée HF correspond å une forme de réalisation de la présente invention. Les formes d'ondes de la figure 1 sont divisées en cellules de bits où chaque cellule de bit contient un bit de donnée sous forme binaire, c'est-à-dire que dans chaque cellule, I information binaire est soit un état "1", soit un état "0". Les différents signaux S1 à S6 représentent différents codages de la séquence de données binaires représentée en haut de la figure.
Le signal S1 est une forme d'onde selon un système du type dit "retour à zéro" (RZ) où les "1" sont indiqués par des niveaux positifs et les "0" par des niveaux négatifs, le signal retournant à un niveau central nul entre les cellules. Un système plus couramment utilisé est celui du code "non retour à zéro" (NRZ) illustré par La forme d'onde S Le signal S2 représenté correspond à la forme d'onde sans retour entre les cellules. Dans çhaque cellule, le signal reste à un niveau haut sur la totalité de la cellule contenant un bit 1", passe au niveau bas lorsque la cellule contient un bit "0".
Ainsi, il ne se produit de transitions que lorsque des cellules successives se trouvent dans des états différents. Le signal pouvant ainsi rester dans un état ou dans L'autre état pendant des périodes de temps relativement Longues, des risques importants d'erreurs temporaires peuvent survenir lors du décodage de ce signal. C'est la raison pour laquelle, il est plus avantageux de faire appel à des codes autorythmés.
La forme d'onde S3 dénommée "niveau biphase" (Bi-#-L) est un cas particulier des codes dits de
Manchester. Dans ce type de code, L'état du bit est indiqué par la direction de la transition en milieu de La cellule. Une transition vers le haut à mi-cellule indique un "1" logique, tandis qu'une transition vers le bas à mi-cellule indique un O Logique. Le rythme propre du signal "niveau bi-phase" est obtenu par l'utilisation d'une transition à mi-cellule dans chaque cellule. Ce type de code a l'avantage d'être autorythmé ; cependant, l'addition d'un aussi grand nombre de transitions supplémentaires augmente dans une mesure importante la largeur de bande requise pour le canal de transmission.
Manchester. Dans ce type de code, L'état du bit est indiqué par la direction de la transition en milieu de La cellule. Une transition vers le haut à mi-cellule indique un "1" logique, tandis qu'une transition vers le bas à mi-cellule indique un O Logique. Le rythme propre du signal "niveau bi-phase" est obtenu par l'utilisation d'une transition à mi-cellule dans chaque cellule. Ce type de code a l'avantage d'être autorythmé ; cependant, l'addition d'un aussi grand nombre de transitions supplémentaires augmente dans une mesure importante la largeur de bande requise pour le canal de transmission.
Une forme d'onde selon le procédé de codage enseigné par le brevet Miller n0 3 108 261 est illustrée en 34. Dans ce code, les "1" logiques sont représentés par une transition de signal à un emplacement particulier dans les cellules des bits respectifs, situé par exemple au milieu de la cellule, et les "0" logiques sont représentés par une transition de signal à un emplacement particulier différent dans les cellules respectives, typiquement au début de chaque cellule de bit. Ce système MILLER implique la suppression de toute transition se produisant au début d'un intervalle de bit (ou cellule) qui suit un intervalle (ou cellule) comportant une transition en son centre.L'avantage du code Miller réside dans la faible largeur de la bande nécessaire au canal de transmission, par rapport notamment au code de
Manchester, et en ce qu'il est autorythmé. Il a cependant le désavantage d'avoir une composante continue, ce qui limite ses cas d'application.
Manchester, et en ce qu'il est autorythmé. Il a cependant le désavantage d'avoir une composante continue, ce qui limite ses cas d'application.
De nombreux codes, dérivés du code Mailler, ont été proposés pour remédier à ces inconvénients.
L'un des plus connus est le code Miller illustré par la forme d'onde 35. Le code de Miller introduit une exception au code Mi lIer én vue de supprimer toute composante continue. Cette exception consiste à supprimer la transition en milieu de la dernière d'une suite de cellules contenant une séquence paire de "1" logiques, dans le cas où le "0" logique précédant la séquence de "1" est chargé, au sens défini plus haut.
Ainsi, si l'on suppose que le premier zéro de la séquence de bits représentée en haut de la figure'l est chargé, la transition du deuxième "1" suivant ce "O" est supprimée.
D'autres systèmes de codage dérivés du codage de Miller ont été proposés. Nous reviendrons sur certains de ces systèmes de codage dans la suite (figure 3a en les comparant au système de codage selon l'invention.
Une forme d'onde selon le procédé de codage
HF de l'invention est illustrée par le signal S6
Selon l'invention, le codage d'une suite d'éléments binaires se fait selon le procédé de codage de Miller, celui-ci étant remplacé par un codage particulier pour les séquences suivantes : une séquence "0110" où le premier "0" est chargé au sens de Miller ; une séquence "0111...10" où le premier "O" est chargé au sens de Mi lIer et où le nombre de "1" entre Les deux "O" est au moins égal à quatre.On a noté par une croix X sur ta figure I les exceptions à la règle de Mailler dans la forme d'onde S6 Ces modifications, qui seront reprises en détail dans La figure 2, permettent d'une part, comme dans le code de Mi LIer2, d'éliminer toute composante continue dans le signal S6 et, d'autre part, de limiter les fréquences basses du signal S6 en annulant rapidement cette composante continue.
HF de l'invention est illustrée par le signal S6
Selon l'invention, le codage d'une suite d'éléments binaires se fait selon le procédé de codage de Miller, celui-ci étant remplacé par un codage particulier pour les séquences suivantes : une séquence "0110" où le premier "0" est chargé au sens de Miller ; une séquence "0111...10" où le premier "O" est chargé au sens de Mi lIer et où le nombre de "1" entre Les deux "O" est au moins égal à quatre.On a noté par une croix X sur ta figure I les exceptions à la règle de Mailler dans la forme d'onde S6 Ces modifications, qui seront reprises en détail dans La figure 2, permettent d'une part, comme dans le code de Mi LIer2, d'éliminer toute composante continue dans le signal S6 et, d'autre part, de limiter les fréquences basses du signal S6 en annulant rapidement cette composante continue.
Sur La figure 2, on a représenté des formes d'ondes correspondant au codage, selon l'invention, des cas particuliers étrangers à la règle de codage de niller.
Ces exceptions concernent certaines séquences de "1" suivant un "0" chargé au sens de Mi LIer. Les exceptions, au nombre de deux, sont : Le codage des séquences de deux "1" suivant un "0" chargé et suivi par un "O", et Le codage d'une séquence de quatre "1" ou plus suivant un "O" chargé.
La première exception représentée sur La figure 2a consiste à remplacer Les transitions apparaissant dans Le codage de Miller au milieu des ceL- lules des deux "1" de La séquence, par une transition en début de La celluLe contenant Le premier "1" et par une transition en début de La cellule contenant le "0" suivant la séquence des deux "1",
Dans la deuxième exception, représentée sur les figures 2b et 2c, on remplace Les transitions en milieu des cellules des "1" de rangs 2, 3 et 4 du codage -de Millier parue transition en début de la cellule contenant le quatrième "1" de la séquence.
Dans la deuxième exception, représentée sur les figures 2b et 2c, on remplace Les transitions en milieu des cellules des "1" de rangs 2, 3 et 4 du codage -de Millier parue transition en début de la cellule contenant le quatrième "1" de la séquence.
On a indiqué en-dessous de. chaque signal codant une séquence particulière, La charge, au sens de Miller, en fin de chacune des cellules. Par hypothèse, le premier "0" de chaque séquence est chargé.
Cette charge peut être égale à +1 ou -1. On a représenté le cas ou La charge du premier "O" de chaque séquence est égale à +1. Il apparat que la charge s'annule au plus tard deux cellules après la cellule contenant le "0" chargé. Le résultat serait identique si on avait supposé que la charge du premier "O" de chaque séquence était égale à -10
Le procédé de codage de l'invention a donc l'avantage que l'intégrale de la forme d'onde transmise, c'est-à-dire la valeur instantanée de la charge, est souvent nulle. Ce procédé de codage crée donc un signal peu dense en basses fréquences.
Le procédé de codage de l'invention a donc l'avantage que l'intégrale de la forme d'onde transmise, c'est-à-dire la valeur instantanée de la charge, est souvent nulle. Ce procédé de codage crée donc un signal peu dense en basses fréquences.
Ceci est L'un des points sur lesquels le procédé de codage de l'invention présente une amélioration par rapport aux autres procédés de codage connus dérivés du procédé de codage de Mi LIer Cet avantage va être mis en évidence en référence à La figure 3a sur laquelle on a représenté, pour une séquence de bits donnée, le signal transmis et Les intégrales correspondantes, suivant le code de Miller et suivant les codes dérivés, y compris le code de L'invention.
La forme d'onde notée 37 correspond à un codage de Miller de la séquence de bits représentée en haut de la figure. On a aussi représenté en-dessous du signal S7 son intégrale I7. Le troisième "O" de la séquence de bits se terminant à l'instant t2, est chargé négativement ; l'intégrale 17 du signal est en effet égale à cet instant à -T. Ensuite, l'intégrale I7 reste constamment négative et sa valeur moyenne décroît régulièrement. Il apparaît donc que l'intervalle de temps maximal, entre deux instants où l'intégra Le 17 est nulle, est infini.Ceci traduit l'existence d'une composante continue et peut être source d'erreurs pour certains systèmes de transmis Si on.
Le signal suivant S8 représente la forme d'onde obtenue par codage selon le procédé de
Miller2. Le signal 18 représente l'intégrale de ce 2 signal S8. On sait que le procédé de codage Miller élimine la composante continue du signal. Ceci se traduit par l'existence d'un intervalle de temps maximal fini séparant deux instants où le signal 18 est nul.
Miller2. Le signal 18 représente l'intégrale de ce 2 signal S8. On sait que le procédé de codage Miller élimine la composante continue du signal. Ceci se traduit par l'existence d'un intervalle de temps maximal fini séparant deux instants où le signal 18 est nul.
On a représenté en Sg la forme d'onde obtenue selon le procédé de codage de la demande de brevet français na 81 11624 au nom de CARASSO et al. et en 19 l'intégrale de ce signal 59. Ce système de codage consiste à modifier la règle de codage de Mi LIer d'une séquence de "1" contenant un nombre pair de "1" et suivant un "0" chargé, de la manière suivante : les transitions en milieu des cellules contenant le dernier "1" et l'avant-dernier "1" de la séquence sont remplacées par une transition en début de la celluLe contenant le dernier "1" de la séquence et le "0" final est codé sans transition en début de cellule. Ce procédé de codage élimine toute composante continue.Il a pour avantage, par rapport au procédé de codage de Mi lIer21 d'utiliser une bande passante moins large. En effet, dans ce système de codage, deux transitions du signal codé sont au plus séparées par 2,5.T, alors que dans le procédé de codage de
Miller2, cet intervalle maximal est de 3.T.
Miller2, cet intervalle maximal est de 3.T.
Le signal S10 représente le codage de la séquence de bits représentée en haut de la figure selon le procédé de codage, dû à D.M. TAUB, présenté dans IBM Technical Disclosure Bulletin - volume 21 - n01 - juin 1978 - pages 361-362. Le système de codage TAUB introduit deux exceptions à la règle de codage de Miller, dans les cas où des séquences paires de "1" suivent un "0" chargé. Si la séquence de "1" comporte exactement deux "1", leurs transitions médianes sont supprimées, une transition est créée au début de la seconde cellule "1" et il n'y a pas de transition au début de la cellule "0" finale. Si La séquence de "1" comporte un nombre pair et supérieur à 4, de "1", alors il n'y a aucune transition dans l'avant dernière et l'antépénultième cellules de cette séquence.Ceci introduit l'intervalle maximum de 3T entre deux transitions successives. En avançant ainsi la modification du codage de Miller par rapport aux procédés de codage précédent, le procédé de codage TAUB diminue les basses fréquences. Par contre,
L'intervalle de temps maximal entre deux transitions du signal S10 est de 3.T ; ce procédé de codage nécessite donc une bande passante aussi large que le système de codage Mi lIer2.
L'intervalle de temps maximal entre deux transitions du signal S10 est de 3.T ; ce procédé de codage nécessite donc une bande passante aussi large que le système de codage Mi lIer2.
On a enfin représenté sur la figure 3a, un signal S11 obtenu selon le procédé de codage de l'yin vention. Comme on t'a déjà mentionné, ce procédé de codage diffère du procédé de codage Millier en ce que le codage d'une séquence de "1" contenant deux "1" ou au moins quatre "1", et suivant un "Q" chargé, est modifié. Ces modifications ont été explicitées en référence à la figure 2. Notons simplement que dans La séquence de bits de la figure 3a, les "O" se terminant aux instants t1 et t4, ne sont pas chargés. Les séquences de "1" suivant ces "0" sont donc codées dans la forme d'onde S11 selon le procédé de codage de Miller. Les "O" se terminant aux instants t3 et t5 sont par contre chargés. Ils sont suivis par une séquence de deux "1". Le codage de ces "1" est donc conforme, selon L'invention, au codage représenté sur la figure 2a. La séquence de quatre "1" commençant à l'instant t2 est précédée d'un "0" chargé. Elle est donc codée selon le procédé de l'invention, conformé ment à la figure 2b.
L'un des avantages importants du procédé de codage de L'invention, par rapport aux autres procédés décrits, dérivés du procédé de codage Miller, réside dans Le peu de composantes basses fréquences contenues dans Le signal codé, qui sont fonction de l'intervaLle de temps maximal entre deux annulations de L'intégrale du signal codé. En effet, considérons une séquence de "1" contenant un nombre p pair de "1" et suivant un "O" chargé Cl'intégrale du signal est donc nuLLe au début de La cellule contenant le "O" chargé).
Selon Le procédé de codage Millet2, La charge est annulée à La fin du dernier "1", l'intervalle de temps maximal pour annuler la charge est donc de (p+1).T.
Selon Le procédé de codage de CARASSO, cette charge n'est annuLée qu a La fin de La cellule contenant Le "O" suivant La séquence de "1". L'intervalle maximal pour annuler La charge est donc de (p+2).T.
Selon Le procédé de codage TAUB, l'annulation de La charge intervient au début de La cellule contenant L'avant-dernier "1". L'intervalle de temps maximal pour annuler La charge est donc de (p-1).T.
Dans Le procédé de codage de L'invention, la modification du codage des "1" par rapport au codage de MilLer intervient dès le début de La séquence de "1". La charge est donc annulée au début ou au plus tard à la fin de la cellule contenant Le deuxième "1" de La séquence. L'intervalle maximal pour annuler la charge est donc de 3.T.
Ainsi, dans Le procédé de codage de L'in- vention, La charge s'annule après un intervalle de temps indépendant de La longueur de La séquence de "1".
On a représenté sur la figure 3b un diagramme des moments du procédé de codage selon l'invention, appliqué au codage exclusif de données binaires.
Ce diagramme comprend 22 moments références M1, M 2'# .,M111 M#, M2t...M11 qui représentent toutes les formes possibles du signal relatives à une cellule de bit, sa charge et L'état logique associé.
On trouvera indiqué dans le tableau I en annexe, pour chaque moment, la forme du signal relative à une cellule de bit, l'état logique associé et la probabilité d'occurrence de ce moment, dans l'hypothèse de l'équiprobabilité des états logiques "O" et '11t' dans
L'information binaire à coder.
L'information binaire à coder.
Les moments N5 et M6 Cou M# et M6) notent respectivement le premier "1" et le second ''1'l (notés
AI et A2 dans la colonne état logique) d'une séquence de deux "1" exactement suivant un "O" chargé. Les moments Mg, N10 et M11 (ou Mg, M#0, M#1) notent quant à eux respectivement le premier, le deuxième et le troisième "1" (notés B1, B2 et B3 dans la colonne état logique) d'une séquence d'au moins quatre "1@' suivant un "0" chargé.Ces "1" notés A1, A2, BI, B2,
B3 correspondent donc aux exceptions introduites par le procédé de L'invention dans le procédé de codage de Miller, pour supprimer toute composante continue dans le signal codé.
AI et A2 dans la colonne état logique) d'une séquence de deux "1" exactement suivant un "O" chargé. Les moments Mg, N10 et M11 (ou Mg, M#0, M#1) notent quant à eux respectivement le premier, le deuxième et le troisième "1" (notés B1, B2 et B3 dans la colonne état logique) d'une séquence d'au moins quatre "1@' suivant un "0" chargé.Ces "1" notés A1, A2, BI, B2,
B3 correspondent donc aux exceptions introduites par le procédé de L'invention dans le procédé de codage de Miller, pour supprimer toute composante continue dans le signal codé.
On a indiqué dans le tableau 2 en annexe, la probabilité de transition d'un moment vers un autre dans l'hypothèse de l'équiprobabilité des états logiques "O" et "1" dans l'information binaire à coder.
La figure 3c est une autre représentation du diagramme des moments du procédé de codage selon l'invention. ELle fait apparaître, de plus, les pos sibilités d'insertion de codes de service et de remplissage dans l'hypothèse, choisie à titre d'exemple, où ces codes ont une longueur de 8 cellules de bit dont un noyau commun de 6 cellules notées F, F1, F2,
F3, F4, F5 et deux cellules finales de qualification notées X, Y.
F3, F4, F5 et deux cellules finales de qualification notées X, Y.
Ici, au lieu d'associer à chaque moment une forme de signal, on indique la présence (ou l'absence) de transition au début de chacune des deux demicellules qui composent le moment. Cette notation est indépendante de la polarité initiale du signal. On notera que, des points de vue du codage des données binaires et de la charge électrique en ligne, le noyau d'un code de service est équivalent à un état "O" logique.
Le tableau 3 annexé à La présente description indique pour chacun des moments N1, N2,..., N13 de la figure 3c L'état logique de la cellule de bit, la présence (notée 1) ou l'absence (notée 0) de transition au début de chaque demi-cellule et la probabilité d'occurrence de ce moment.
Le tableau 4 en annexe indique les probabilités de transition d'un moment à un autre.
Le tableau 5 indique le codage d'un code de service selon L'invention. Le premier bit Fû est codé selon un des moments N1, N2,- N4 ou N5. L'état logique "0" ou "1" est codé dans les cellules X et Y selon le moment représentant Fg.
TABLEAU 5
<tb> |cellule <SEP> <SEP> de <SEP> bit <SEP> <SEP> F0i <SEP> F1 <SEP> F2 <SEP> F3 <SEP> F41 <SEP> F5Éĭ <SEP>
<tb> <SEP> Transitions <SEP> 01 <SEP> <SEP> 00 <SEP> 00 <SEP> 10 <SEP> O0 <SEP>
<tb>
La figure 3d représente les courbes de den site spectrale d'énergie (en terminologie anglosaxonne Power Spectral Density - P-SD) des systèmes de codage selon Miller (signal PSD1), selon Millet (signal PSD2) et selon L'invention (signal PSD3). La grandeur a en abscisse note la fréquence des transitions. Dans le dernier cas les valeurs de densité ont été calculées à partir du diagramme de la figure 3b, et selon les hypothèses choisies pour établir ce diagramme.
<tb> <SEP> Transitions <SEP> 01 <SEP> <SEP> 00 <SEP> 00 <SEP> 10 <SEP> O0 <SEP>
<tb>
La figure 3d représente les courbes de den site spectrale d'énergie (en terminologie anglosaxonne Power Spectral Density - P-SD) des systèmes de codage selon Miller (signal PSD1), selon Millet (signal PSD2) et selon L'invention (signal PSD3). La grandeur a en abscisse note la fréquence des transitions. Dans le dernier cas les valeurs de densité ont été calculées à partir du diagramme de la figure 3b, et selon les hypothèses choisies pour établir ce diagramme.
On note la supériorité du procédé de codage selon l'invention dans le domaine des basses fréquences et l'équivalence des trois systèmes dans le domaine des hautes fréquences.
On a représenté sur la figure 4 un schéma d'ensemble d'un système de codage d'un flux de données binaires se présentant de manière séquentielle, de transmission d un signal codé sur un canal d'information et de décodage des signaux reçus pour une utilisation ultérieure.
Une source de données 2 fournit des données sous forme binaire sur une voie 4, rythmées par des impulsions de rythme appliquées sur une voie 6 en provenance d'une horloge 8. L'horloge 8 produit des impulsions de rythme à une fréquence de 1/T, où T est la longueur d'une cellule bit. Cette horloge 8 peut comprendre une bascule D entrainee par des impulsions de rythme double appliquées sur une voie 10 à partir d'une horloge 12 qui engendre des impulsions de rythme double à une fréquence de 2/T. L'horloge 12 peut comporter un oscillateur d'un type connu quelconque.
Les impulsions de rythme et de rythme double doivent comporter un temps de montée rapide. Dans la mesure où les transitions représentatives des "1" et des 11011 se produisent à mi-cellule ou en bord de cellule, l'horloge 8 doit fournir deux signaux d'impulsions, l'un où le front montant des impulsions se produit en début de cellule et L'autre, en opposition de phase avec le premier, où le front montant des impulsions se produit en milieu de cellule. Le premier signal d'impulsions est appliqué par une voie 6 à la source de données 2 et au codeur 14, l'autre signal d'impulsion est délivré au codeur par une voie 16.
Le codeur 14 reçoit donc les données à partir de la source 2 sur La voie 4, ainsi que trois signaux d'impulsions, l'un de fréquence 2/T reçu de L'horloge 12 par La voie 11, Les deux autres de fréquence 11T, L'un en opposition de phase par rapport à
L'autre, reçus de L'horloge 8 par Les voies 7 et 16.
L'autre, reçus de L'horloge 8 par Les voies 7 et 16.
Le codeur 14 réalise un codage des données reçues de la voie 4 selon Le procédé de codage de L'invention
Les données codées sont appliquées par une voie 18 à un canal d'informations 20 qui peut comprendre une liaison électrique ou optique, ou un enregistrement à bande magnétique sur Lequel L'information est enregistrée pour être Lue par La suite. La sortie du canal d'information a lieu sur une voie 22. Les transitions dans le signal sont relevées dans le détecteur de rythmes 24 qui produit sur une voie 26 des signaux indicateurs de transition et sur Les voies 36 et 37
2 une horloge à fréquence 2 asservie en phase au signal
@ reçu sur La voie 22.
Les données codées sont appliquées par une voie 18 à un canal d'informations 20 qui peut comprendre une liaison électrique ou optique, ou un enregistrement à bande magnétique sur Lequel L'information est enregistrée pour être Lue par La suite. La sortie du canal d'information a lieu sur une voie 22. Les transitions dans le signal sont relevées dans le détecteur de rythmes 24 qui produit sur une voie 26 des signaux indicateurs de transition et sur Les voies 36 et 37
2 une horloge à fréquence 2 asservie en phase au signal
@ reçu sur La voie 22.
Le décodeur 28 reçoit ces signaux de transition et d'horloge et décode une information pour en restituer L'original ou une forme correspondante. il livre l'information décodée sur une voie 30 à un circuit 32 d'utilisation des données. Pour réaliser Le décodage de données, Le décodeur 28 a besoin d'un signal d'horloge à La fréquence T1 Ce signal est dé livré au décodeur 28 par une horloge 34 à travers une voie 38. Pour synchroniser cette horloge avec les si gnaux de données traitées par le décodeur, des signaux peuvent etre appliqués à l'horloge 34 par le détecteur de rythmes 24 à travers une voie 36 d'une part, et par le décodeur 28 à travers une voie 40 d'autre part.
Ainsi qu'on l'a mentionné plus haut, deux modes de transmission sont couramment utilisés : un premier mode dit "å porteuse interrompue" et un second mode dit "å porteuse ininterrompue". Les signaux véhiculés par les conducteurs de la voie 4 diffèrent selon le mode de transmission.
Dans un premier mode de transmission, la voie 4 ne véhicule que des données d'information à transmettre, le transfert de ces données de la source 2 au codeur 14 étant synchronisé par l'horloge 8.
Dans le second mode de transmission, Le codeur 14 effectue un codage de deux types de données : des données d'information et des codes de service. Ces deux types de données étant codés différemment, le codeur 14 doit pouvoir distinguer dans les données reçues de la voie 4, les données d'information et les codes de service. A cet effet, la voie 4 doit donc comprendre un ou plusieurs conducteurs v-éhiculant des signaux indiquant si les données émises par la source 2 sont des données d'information ou des codes de ser-~ vice.
Les structures du codeur 14 et du décodeur 28 du système de codage représenté sur la figure 4 sont donc différentes selon le mode de transmission utilisé. A titre d'exemple, on va décrire un mode préféré de réalisation du codeur 14 et un mode préfe- ré de réalisation du décodeur 28 apte à réaliser un codage selon le procédé de L'invention de données binaires transmises selon le second mode de transmission. On considèrera dans la suite que les données délivrées par la source 2 sont groupées par octets.
Par ailleurs, à titre d'exemple, on considèrera que les codes de service sont constitués d'un noyau de 6 bits, ce noyau étant identique pour tous les codes de service, et de deux bits de qualification choisis par l'utilisateur, c'est-à-dire délivrés par la source 2. On distinguera enfin, un code de service particulier appelé code de remplissage dont les deux bits de qualification sont prédéfinis par le codeur.
On a représenté sur la figure 5 un schéma d'un mode de réalisation particulier du codeur 14.
Pour la clarté du schéma, on a omis de représenter
Les signaux d'horloge reçus par le codeur par L'in- termédiaire des voies 7, 11 et 16.
Les signaux d'horloge reçus par le codeur par L'in- termédiaire des voies 7, 11 et 16.
Ce codeur 14 comprend un convertisseur pa rallèlewsérie 42, un indicateur de type de données 44, un indicateur d'exceptions 46 et un moyen de codage 48. Le convertisseur parallèle-série reçoit, de la voie 4, des octets de données TDO-, TD1,..., TD7 (en terminologie anglosaxonne Transmit Data) sous forme parallèle. L'indicateur 44 reçoit de cette même voie 4, un signal DAV (en terminologie anglosaxonne
Data Available) qui est actif lorsque l'octet reçu par le convertisseur parallèle-série 42 est un octet de données d'information, et un signal FPD (en terminologie anglosaxonne Flag Plus Data) qui est actif lorsque seuls les deux bits de qualification TD6 et
TD7 sont significatifs.
Data Available) qui est actif lorsque l'octet reçu par le convertisseur parallèle-série 42 est un octet de données d'information, et un signal FPD (en terminologie anglosaxonne Flag Plus Data) qui est actif lorsque seuls les deux bits de qualification TD6 et
TD7 sont significatifs.
Au vu de ces signaux, L'indicateur 44 délivre au convertisseur parallèle-série 42 un signal indiquant quels bits de L'octet de données reçu sont significatifs. Ceux-ci sont mis en série et appliqués, d'une part sur l'entrée du détecteur de séquence 46 et, d'autre part, sur L'une des entrées du moyen de codage 48.
L'indicateur d'exceptions 46 détermine si la séquence de bits reçus est susceptible d'entraîner une composante continue du signal transmis dans le canal d'information. Il délivre ainsi un signal sur une des entrées du moyen de codage 48 pour indiquer si les bits de données reçus par le moyen de codage 48 doivent être codés selon Le procédé de Miller ou selon une exception au procédé de codage de Tiller enseignée par l'invention.
De plus, pour réaliser le codage des données reçues, le moyen de codage 48 doit également savoir si celles-ci sont des données d'information ou des données de service. Cette information est délivrée par un signal issu de l'indicateur 44. Le moyen de codage 48 délivre sur la voie 13 un signal série
TSD (en terminologie anglosaxonne Transmit Serial
Data) correspondant aux données d'information et de service transmises par ta source 2.
TSD (en terminologie anglosaxonne Transmit Serial
Data) correspondant aux données d'information et de service transmises par ta source 2.
La figure 6 représente l'ensemble constitué par le détecteur de rythmes 24 et le décodeur 28.
Le signal RSD (en terminologie anglosaxonne Received
Serial Data) véhiculé par le canal de transmission 22 est reçu par le détecteur de rythmes 24. Un signal indicateur de transition, délivré par le détecteur de rythmes 24, est transmis par La voie 26 et est reçu par le décodeur 28.
Serial Data) véhiculé par le canal de transmission 22 est reçu par le détecteur de rythmes 24. Un signal indicateur de transition, délivré par le détecteur de rythmes 24, est transmis par La voie 26 et est reçu par le décodeur 28.
Comme sur la figure précédente, les signaux d'horloge délivrés au décodeur 28 par l'horloge 34 par l'intermédiaire de la voie 38 ont été omis pour la clarté du schéma.
Le décodeur 28 comprend un moyen d'analyse des transitions 50, un convertisseur série-parallèle 52, un détecteur d'erreur de phase et de type de données 54 et un générateur de signaux annexes d'exploi tation 56.
Le moyen d'analyse des transitions 50 reçoit Le signaL indicateur de transition et délivre un signal série correspondant au signal émis par la source 2 (figure 4). Le convertisseur série-parallèle 52 reçoit ce signal série et délivre en sortie des octets de données parallèles RDO, RD1,..., RD7 (en terminologie anglosaxonne Received Data).
Ainsi qu'on l'a déjà mentionné, la voie 40 reliant L'horloge 34 et le décodeur 28 (figure 4) transporte un signal indicateur d'une erreur de phase du signaL d'horloge. Ce signaL d'erreur de phase PE
Cen terminologie anglosaxonne Phase Error) est délivré par le détecteur 54 en fonction du signal série reçu de La voie 26 Ce détecteur 54 délivre également sur une des entrées du générateur 56, des signaux indicateurs du type de données, données d'information ou codes de service, véhiculées par La voie 26.
Cen terminologie anglosaxonne Phase Error) est délivré par le détecteur 54 en fonction du signal série reçu de La voie 26 Ce détecteur 54 délivre également sur une des entrées du générateur 56, des signaux indicateurs du type de données, données d'information ou codes de service, véhiculées par La voie 26.
Le générateur 56 reçoit par ailleurs direc tement Les signaux véhiculés par La voie 26 et délivre en sortie plusieurs signaux d'exploitation tels qu'un signal d'absence de signal SA Cen terminologie anglosaxonne SignaL Absence), un signal d'erreur d'intervalle entre eux transitions SE (en terminologie anglosaxonne Signal Error), un signal indicateur de réception de données DRC Cen terminologie anglosaxonne Data Received), un signal indicateur de réception d'un code de service FPDR (en terminologie anglosaxonne Flag PLus Data Received), ou autre.
On a représenté sur la figure 7a un schéma d'un circuit logique de génération des signaux d'horloge utilisés par le codeur 14. Sur ce schéma, comme sur tous Les schémas électriques suivants, on a uti
Lisé Les symboles graphiques pour schéma électrique définis dans La norme française NF C03-108 concernant les opérateurs logiques binaires. Ainsi, " & signi- fie "ET", " > /1 " signi fie "OU" et "=1" signifie "OU
EXCLUSIF". Par ailleurs, on a noté par le signe astérisque (t) l'inversion logique d'un signal.
Lisé Les symboles graphiques pour schéma électrique définis dans La norme française NF C03-108 concernant les opérateurs logiques binaires. Ainsi, " & signi- fie "ET", " > /1 " signi fie "OU" et "=1" signifie "OU
EXCLUSIF". Par ailleurs, on a noté par le signe astérisque (t) l'inversion logique d'un signal.
La figure 7b est un chronogramme indiquant les relations de temps existant entre les différents signaux d'horloge délivrés par le circuit de la figure 7a.
Le circuit de la figure 7a reçoit le signal d'horloge TC1 délivré par l'horloge 12 (figure 4) Ce signal est appliqué sur l'entrée de déclenchement d'une bascule 8a de type D constituant L'horloge 8.
Par rebouclage de la sortie inverse Qi de cette bascule 8a sur son entrée D, on obtient sur la sortie non inversée Q de cette bascule un signal d'horloge TC2 de période double de celle du signal d'horloge TC1. Le signal TC2 a donc une fréquence égale au débit des données binaires traitées par le codeur.
Le circuit de la figure 7a comprend autre part un compteur binaire 60 et un convertisseur binaire octal 62. Le compteur binaire 60 a une capacité de huit bits. Il compte les impulsions d'horloge TC2.
Il comporte trois cellules binaires de comptage désignées par 1, 2, 4 dont les sorties sont reliées respectivement aux trois entrées du convertisseur binaire octal 62. Celui-ci délivre des signaux TT1, TT2,
TT3, TT4, TT6, TT7 ainsi que TT2X, TT3* et Tu7*.
TT3, TT4, TT6, TT7 ainsi que TT2X, TT3* et Tu7*.
Les relations de temps entre les différents signaux produits par le circuit de la figure 7a apparaissent sur le chronogramme de la figure 7b. Le signal TC1 a une période égale à une demi-cellule de bit, le signal TC2 a une période égale à une cellule de bit et les signaux TT1, TT2, TT3, TT4, TT6 et TT7 sont au niveau haut pendant le temps d'une cellule bit, toutes les huit cellules bits, les créneaux de chacun de ces signaux étant décalés dans le temps, comme représenté sur la figure.
On va maintenant décrire en détail un mode de réalisation particulier de chacun des éléments du codeur 14 représenté sur la figure 5. La figure 8 est un schéma illustrant un mode de réalisation avantageux de l'indicateur 44 de type de données.
Il reçoit le signal DAV et le signal FPD.
Lorsque les données transmises par la source 2 sont des données d'informations, le signal DAV est au niveau haut et le signal FPD est au niveau bas. Lorsque la source 2 émet deux bits de qualification, pour définir un code de service, les signaux DAV et FPD sont au niveau haut. Enfin, lorsque la source 2 ne transmet aucune donnée, le signal DAV est au niveau bas. Cela signifie que le codeur doit émettre un octet de remplissage.
Le circuit de la figure 8 délivre un premier signal DL (en terminologie anglosaxonne Data
Loaded), d'acquittement du signal DAV, exploitable par exemple par la source 2. Il délivre par ailleurs à d'autres éléments du codeur un signal CD (en terminologie anglosaxonne Code Data) indicateur du codage d'une donnée, un signal DS (en terminologie anglosaxonne Data Sequence) indicateur d'une séquence de données et un signal FS (en terminologie anglosaxonne
Flag Sequence) indicateur d'une séquence de données de service.
Loaded), d'acquittement du signal DAV, exploitable par exemple par la source 2. Il délivre par ailleurs à d'autres éléments du codeur un signal CD (en terminologie anglosaxonne Code Data) indicateur du codage d'une donnée, un signal DS (en terminologie anglosaxonne Data Sequence) indicateur d'une séquence de données et un signal FS (en terminologie anglosaxonne
Flag Sequence) indicateur d'une séquence de données de service.
Le circuit de la figure 8 comprend : - une bascule 64 de type D recevant sur son entrée D
le signal DAV et sur son entrée d'horloge le signal
TC2. Cette bascule délivre un signal DAV1, - un conditionneur 66 recevant sur une de ses entrées
le signal DAV1 et sur son autre entrée le signal
d'horloge TT7 et délivrant un signal DAV7, un mélangeur 68 à deux entrées. L'une,, condition
née, effectue le conditionnement entre le signal DL
et le signal d'horloge TT3*. L'autre entrée reçoit
le signal DAV7.Ce mélangeur 68 délivre en sortie
un signal DLA, une bascule 70 de type D recevant sur son entrez D
le signal DLA et sur son entrée d'horloge le signal
TC2 et qui délivre le signal DL, un amplificateur-inverseur 72 inversant le signal
FPD, un mélangeur 74 à deux entrées conditionnées. Une
entrée effectue le conditionnement entre le signal
DS et le signal d'horloge TT7*, l'autre entrée#ef-
fectue le conditionnement entre le signal DAV7 et
le signal FPD* délivré par L'inverseur 72, une bascule 76 recevant sur son entrée Le signal
DSA délivré par le mélangeur 74 et recevant sur son
entrée d'horloge le signal TC2.Cette bascule déli
vre le signal DS, un mélangeur 82 à deux entrées conditionnées Une
entrée effectue le conditionnement entre le signal
DS3 délivré par une bascule 84 et le signal d'hor-
loge TT2*. L'autre entrée effectue le conditionne
ment entre le signal DS et Le signal d'horloge TT2.
le signal DAV et sur son entrée d'horloge le signal
TC2. Cette bascule délivre un signal DAV1, - un conditionneur 66 recevant sur une de ses entrées
le signal DAV1 et sur son autre entrée le signal
d'horloge TT7 et délivrant un signal DAV7, un mélangeur 68 à deux entrées. L'une,, condition
née, effectue le conditionnement entre le signal DL
et le signal d'horloge TT3*. L'autre entrée reçoit
le signal DAV7.Ce mélangeur 68 délivre en sortie
un signal DLA, une bascule 70 de type D recevant sur son entrez D
le signal DLA et sur son entrée d'horloge le signal
TC2 et qui délivre le signal DL, un amplificateur-inverseur 72 inversant le signal
FPD, un mélangeur 74 à deux entrées conditionnées. Une
entrée effectue le conditionnement entre le signal
DS et le signal d'horloge TT7*, l'autre entrée#ef-
fectue le conditionnement entre le signal DAV7 et
le signal FPD* délivré par L'inverseur 72, une bascule 76 recevant sur son entrée Le signal
DSA délivré par le mélangeur 74 et recevant sur son
entrée d'horloge le signal TC2.Cette bascule déli
vre le signal DS, un mélangeur 82 à deux entrées conditionnées Une
entrée effectue le conditionnement entre le signal
DS3 délivré par une bascule 84 et le signal d'hor-
loge TT2*. L'autre entrée effectue le conditionne
ment entre le signal DS et Le signal d'horloge TT2.
Ce mélangeur délivre un signal DS3A, une bascule 84 de type D recevant le signal DS3A
sur son entrée D et le signal TC2 sur son entrée
d'horloge et délivrant le signal DS3, un mélangeur 86 recevant en entrée le signal DS3,
le signal d'horloge TTî, le signal d'horloge TT2 et
le signal d'horloge TT3. Il délivre sur une sortie
le signal CD et sur une autre sortie le signal in
versé CD*, un mélangeur 78 à deux entrées conditionnées. Une
entrée effectue le conditionnement du signal FS,
délivré par une bascule 80, par le signal d'horloge
TT7*.L'autre entrée effectue le conditionnement
entre le signal DAV7* et le signal FPD, - une bascule 80 de type D recevant sur son entrée de
données D le signal FSA délivré par le mélangeur 78
et sur son entrée d'horloge Le signal TC2. Cette
bascuLe délivre le signal FS.
sur son entrée D et le signal TC2 sur son entrée
d'horloge et délivrant le signal DS3, un mélangeur 86 recevant en entrée le signal DS3,
le signal d'horloge TTî, le signal d'horloge TT2 et
le signal d'horloge TT3. Il délivre sur une sortie
le signal CD et sur une autre sortie le signal in
versé CD*, un mélangeur 78 à deux entrées conditionnées. Une
entrée effectue le conditionnement du signal FS,
délivré par une bascule 80, par le signal d'horloge
TT7*.L'autre entrée effectue le conditionnement
entre le signal DAV7* et le signal FPD, - une bascule 80 de type D recevant sur son entrée de
données D le signal FSA délivré par le mélangeur 78
et sur son entrée d'horloge Le signal TC2. Cette
bascuLe délivre le signal FS.
Ce circuit fonctionne de la façon suivante : Quand la source 2 a placé dans un registre du codeur, qui sera décrit en référence à la figure suivante, un octet de données d'information ou deux bits de qualification définissant un code de service, le signal DAV est actif. Ce signal est synchronisé sur
TC2 dans la bascule 64 qui délivre le signal DAV1. Ce signal DAV1 appliqué sur une entrée du conditionneur 66 ne traversera ce conditionneur que si la transmission du caractère précédent est terminée (signal
TT7). Si tel est Le cas, le conditionneur 66 délivre le signal DAV7 qui arrive d'une part sur une entrée du mélangeur 68 et d'autre part sur Les entrées des mélangeurs 74, 78. Le mélangeur 68 délivre un signal
DLA qui attaque L'entrée de la bascule 70. Cette bascule mémorise le signal DLA et fournit Le signal DL.
TC2 dans la bascule 64 qui délivre le signal DAV1. Ce signal DAV1 appliqué sur une entrée du conditionneur 66 ne traversera ce conditionneur que si la transmission du caractère précédent est terminée (signal
TT7). Si tel est Le cas, le conditionneur 66 délivre le signal DAV7 qui arrive d'une part sur une entrée du mélangeur 68 et d'autre part sur Les entrées des mélangeurs 74, 78. Le mélangeur 68 délivre un signal
DLA qui attaque L'entrée de la bascule 70. Cette bascule mémorise le signal DLA et fournit Le signal DL.
Le signal DL est réintroduit dans Le mélangeur 68 où il est conditionné par le signal TT3* : c'est-à-dire que Le signal DL retombe quand le signal TT3* passe au niveau actif Ce signaL DL est un signal d'acquittement qui permet au convertisseur parallèle-série de faire connaître au circuit amont que le caractère a été pris en compte.
L'ensemble constitué par le mélangeur 74 et
La bascule 76 a une structure proche de celle de l'ensemble constitué par le mélangeur 68 et la bascu
Le 70. La seule différence réside dans le fait que le mélangeur 74 a deux entrées conditionnées, alors que le mélangeur 68 a une entrée conditionnee et une entrée inconditionnée. L'ensemble constitué par le mé- langeur 74 et la bascule 76 permet de mémoriser le signal DS délivré par la bascule 76 jusqu'à la prise en compte du dernier bit d'un octet (signal TT7* passant au niveau haut). La valeur du signal DS mémorisé est également conditionnée par la valeur du signal
FPD. Si FPD est au niveau bas, DS est au niveau haut.
La bascule 76 a une structure proche de celle de l'ensemble constitué par le mélangeur 68 et la bascu
Le 70. La seule différence réside dans le fait que le mélangeur 74 a deux entrées conditionnées, alors que le mélangeur 68 a une entrée conditionnee et une entrée inconditionnée. L'ensemble constitué par le mé- langeur 74 et la bascule 76 permet de mémoriser le signal DS délivré par la bascule 76 jusqu'à la prise en compte du dernier bit d'un octet (signal TT7* passant au niveau haut). La valeur du signal DS mémorisé est également conditionnée par la valeur du signal
FPD. Si FPD est au niveau bas, DS est au niveau haut.
L'ensemble constitué par le mélangeur 78 et la bascule 80 a une structure identique à L'ensemble constitué par le mélangeur 74 et la bascule 76. La seule différence réside dans le fait que le signal
FPDR présent sur L'une des entrées conditionnée du mélangeur 74 est remplacé dans le mélangeur 78 par le signal FPD. Ainsi, le signal FS délivré par la bascule 80 est affirmé Lorsque le signal FPD est au niveau haut. Il est mémorisé jusqu'à ce que Le dernier bit d'un octet ait été pris e-n compte (signal TT79 passant au niveau bas).
FPDR présent sur L'une des entrées conditionnée du mélangeur 74 est remplacé dans le mélangeur 78 par le signal FPD. Ainsi, le signal FS délivré par la bascule 80 est affirmé Lorsque le signal FPD est au niveau haut. Il est mémorisé jusqu'à ce que Le dernier bit d'un octet ait été pris e-n compte (signal TT79 passant au niveau bas).
Le signal DS délivré par la bascule 76 est appliqué sur une entrée conditionnée du mélangeur 82
Ce mélangeur 82 délivre un signal DS3A sur l'entrée D d'une bascule 84. La structure de l'ensemble constitué par ce mélangeur 80 et la bascule 84 est i-dent i- que à la structure de l'ensemble constitué par le mélangeur 74 et La bascule 76. Cette structure permet de mémoriser le signal DS3 délivré par la bascule 84 jusqu'à ce que Le signal TT2 passe au niveau haut (signal TT2t passant au niveau bas).
Ce mélangeur 82 délivre un signal DS3A sur l'entrée D d'une bascule 84. La structure de l'ensemble constitué par ce mélangeur 80 et la bascule 84 est i-dent i- que à la structure de l'ensemble constitué par le mélangeur 74 et La bascule 76. Cette structure permet de mémoriser le signal DS3 délivré par la bascule 84 jusqu'à ce que Le signal TT2 passe au niveau haut (signal TT2t passant au niveau bas).
L'état des signaux CD, DS et FS délivrés par le circuit de la figure 8 détermine le type de données que le codeur transmet.
On a représenté sur la figure 9, un mode de réalisation du convertisseur paralléle-série 42 du codeur. Il comprend : un registre paralléle-série 86 comportant huit cel
Lu Les bistables de type D placées sous le contrôle
de la commande d'une tête de registre. Cette tête
de registre comporte une entrée de validation G1 du
chargement en parallèle des huit cellules, qui re
çoit le signal TT7. Quand ce signal est actif, il y
a chargement des huit cellules par les huit bits de
données DO à D7 qui ont été placés sur les bornes
TDO à TD7 par la source 2 de la figure 4. Ce regis
tre comporte aussi une entrée de validation du dé
calage en série des huit cellules ; cette entrée
reçoit le signal TC2.Le registre 86 délivre un
signal NRZA constitué des bits DO à D7 mis en sé
rie, un conditionneur 88 recevant le signal NRZA sur une
entrée. L'autre entrée de ce conditionneur 88 est
un mélangeur à deux entrées recevant sur une entrée
Le signal DS et sur L'autre entrée, le signal déli
vré par un conditionneur 90. Le conditionneur 88
délivre un signal NRZD appliqué sur L'entrée D
d'une bascule 921 un conditionneur 90 recevant sur une entrée le si
gnal FS et dont l'autre entrée est constituée par
un mélangeur à deux entrées, une des entrées rece
vant Le signal TT6 et l'autre entrée le signal TT7, cinq bascules de type D 921 922, 923, 924 et 925.
Lu Les bistables de type D placées sous le contrôle
de la commande d'une tête de registre. Cette tête
de registre comporte une entrée de validation G1 du
chargement en parallèle des huit cellules, qui re
çoit le signal TT7. Quand ce signal est actif, il y
a chargement des huit cellules par les huit bits de
données DO à D7 qui ont été placés sur les bornes
TDO à TD7 par la source 2 de la figure 4. Ce regis
tre comporte aussi une entrée de validation du dé
calage en série des huit cellules ; cette entrée
reçoit le signal TC2.Le registre 86 délivre un
signal NRZA constitué des bits DO à D7 mis en sé
rie, un conditionneur 88 recevant le signal NRZA sur une
entrée. L'autre entrée de ce conditionneur 88 est
un mélangeur à deux entrées recevant sur une entrée
Le signal DS et sur L'autre entrée, le signal déli
vré par un conditionneur 90. Le conditionneur 88
délivre un signal NRZD appliqué sur L'entrée D
d'une bascule 921 un conditionneur 90 recevant sur une entrée le si
gnal FS et dont l'autre entrée est constituée par
un mélangeur à deux entrées, une des entrées rece
vant Le signal TT6 et l'autre entrée le signal TT7, cinq bascules de type D 921 922, 923, 924 et 925.
Ces bascules sont en série, c'est-à-dire que La
sortie non inversée d'une bascule est reliée à
l'entrée de données D d'une autre bascule. Chacune
de ces bascules est synchronisée par le signal TC2.
sortie non inversée d'une bascule est reliée à
l'entrée de données D d'une autre bascule. Chacune
de ces bascules est synchronisée par le signal TC2.
Elles délivrent respectivement les signaux ERI,
ER2, ER3, ER4,ER5 (en terminologie anglosaxonne
Encoding Register) ainsi que leurs compLémentaires
logiques.
ER2, ER3, ER4,ER5 (en terminologie anglosaxonne
Encoding Register) ainsi que leurs compLémentaires
logiques.
Ce convertisseur paralLèle-série fonctionne de la façon suivante.
Lorsqu'un# octet traité par le codeur est transmis, le signaL TT7 passe au niveau haut. Ce signal attaque L'entrée G1 du registre 86, ce qui provoque le chargement en parallèle des bits de données de DO à D7 dans les huit cellules de son registre.
Cette phase terminée, le contenu de ces cellules va être transféré en série par les impulsions d'horloge
TC2 arrivant sur l'entrée de synchronisation du registre 86. Ce signal série est reçu sur L'une des entrées du conditionneur 88. Celui~ci laisse passer les huit bits de données si le signal DS est au niveau haut indiquant ainsi que les bits DO à D7 sont des bits de données. Il ne laisse passer que les bits
D6 à D7 si le signal FS, conditionné par Les signaux
TT6 et TT7, est au niveau haut indiquant ainsi que les bits D6 et D7 sont des bits de qualification. Les bits de données arrivant sur la première bascule 921 sont donc, soit des bits d'un octet de données d'in- formations, soit des bits de qualification d'un code de service.
TC2 arrivant sur l'entrée de synchronisation du registre 86. Ce signal série est reçu sur L'une des entrées du conditionneur 88. Celui~ci laisse passer les huit bits de données si le signal DS est au niveau haut indiquant ainsi que les bits DO à D7 sont des bits de données. Il ne laisse passer que les bits
D6 à D7 si le signal FS, conditionné par Les signaux
TT6 et TT7, est au niveau haut indiquant ainsi que les bits D6 et D7 sont des bits de qualification. Les bits de données arrivant sur la première bascule 921 sont donc, soit des bits d'un octet de données d'in- formations, soit des bits de qualification d'un code de service.
Ainsi qu'on l'a indique plus haut, notamment en référence à la figure 2, le procédé de codage de l'invention effectue un codage particuLier des séquences de "1" suivant un "O" charge, lorsque ces séquences comprennent deux ~ ' ou au moins quatre "1". Pour reconnaître ces séquences, le système de codage doit donc pouvoir analyser simultanément cinq bits successifs d'un courant de données binaires.
Ceux-ci sont précisément fournis par les bascules 921 à 925. Ces signaux ER1 à Ex5 et Leurs complémentaires logiques sont délivrés à L'indicateur d'exceptions 46 et au moyen de codage 48 (figure 4). Le codeur effectue le codage du signal ER3. Le registre associé à ce signal sera appelé ci-après espace de codage.
L'indicateur d'exceptions 46 comporte deux sous-ensembles : un premier ensemble représenté sur
La figure 10a apte à détecter Les séquences de bits devant être codées de manière particulière selon le procédé de L'invention pour éliminer toute composante continue. Le deuxième sous-ensemble représenté sur La figure 10b est un circuit de mémorisation de la charge, teLle qu'elle est définie dans Les procédés de codage de Mi lIer et de L'invention.
La figure 10a apte à détecter Les séquences de bits devant être codées de manière particulière selon le procédé de L'invention pour éliminer toute composante continue. Le deuxième sous-ensemble représenté sur La figure 10b est un circuit de mémorisation de la charge, teLle qu'elle est définie dans Les procédés de codage de Mi lIer et de L'invention.
Le premier sous-ensemble comprend : - un conditionneur 94 recevant en entrée Les signaux
ERIR, ER2, ER3, ER4* et CH (produit par le circuit
de La figure 10b) et délivrant un signal EAI, - un conditionneur 96 recevant en entrée les signaux
ER2*, ER3, ER4, ER5* et CH et délivrant un si
gnal EA2, - un conditionneur 98 recevant en entrée les signaux
ERI, ER2, ER3, ER4, ER5* et CH et délivrant un si
gnaL EB1, - une bascule 100 recevant sur son entrée de données
D Le signal EB1 et délivrant un signal EBZ, cette
bascule étant synchronisée par Le signal TC2, - une bascule 102 recevant sur son entrée de données
D Le signal EB2 et délivrant un signal EB3, cette
bascule étant synchronisée par le signal TC2
Le signal EA: passe au niveau haut Lorsque
Le registre de codage ER3 contient Le premier "1" d'une séquence de deux "1" suivant un "0" chargé. De même, Le signal EA2 passe au niveau haut lorsque le registre de codage ER3 contient Le deuxième "1" d'une séquence de "1" suivant Le "0" chargé. Le signal EB1 passe au niveau haut Lorsque Le registre de codage
ER3 contient le deuxième "1" d'une séquence d'au moins quatre "1" suivant un "0" chargé.Le signal
EB2, passe au niveau haut un temps de cellule bit après le signal EBI. IL indique aLors que Le registre de codage ER3 contient le troisième "1" d'une séquen- ce d'au moins quatre "1" suivant le "O" chargé. De même, le signal EB3 passe au niveau haut lorsque le registre de codage ER3 contient le quatrième "1" d'une séquence d'au moins quatre "1" suivant un "O" chargé. Notons que le signal EA2 obtenu par un conditionneur 96 aurait pu être engendré directement par le signal EA1 comme le signal EB2 l'est à partir du signal EB1.
ERIR, ER2, ER3, ER4* et CH (produit par le circuit
de La figure 10b) et délivrant un signal EAI, - un conditionneur 96 recevant en entrée les signaux
ER2*, ER3, ER4, ER5* et CH et délivrant un si
gnal EA2, - un conditionneur 98 recevant en entrée les signaux
ERI, ER2, ER3, ER4, ER5* et CH et délivrant un si
gnaL EB1, - une bascule 100 recevant sur son entrée de données
D Le signal EB1 et délivrant un signal EBZ, cette
bascule étant synchronisée par Le signal TC2, - une bascule 102 recevant sur son entrée de données
D Le signal EB2 et délivrant un signal EB3, cette
bascule étant synchronisée par le signal TC2
Le signal EA: passe au niveau haut Lorsque
Le registre de codage ER3 contient Le premier "1" d'une séquence de deux "1" suivant un "0" chargé. De même, Le signal EA2 passe au niveau haut lorsque le registre de codage ER3 contient Le deuxième "1" d'une séquence de "1" suivant Le "0" chargé. Le signal EB1 passe au niveau haut Lorsque Le registre de codage
ER3 contient le deuxième "1" d'une séquence d'au moins quatre "1" suivant un "0" chargé.Le signal
EB2, passe au niveau haut un temps de cellule bit après le signal EBI. IL indique aLors que Le registre de codage ER3 contient le troisième "1" d'une séquen- ce d'au moins quatre "1" suivant le "O" chargé. De même, le signal EB3 passe au niveau haut lorsque le registre de codage ER3 contient le quatrième "1" d'une séquence d'au moins quatre "1" suivant un "O" chargé. Notons que le signal EA2 obtenu par un conditionneur 96 aurait pu être engendré directement par le signal EA1 comme le signal EB2 l'est à partir du signal EB1.
Les conditionneurs 94, 96 et 98 reçoivent chacun sur une de leurs entrées le signal indicateur de charge CH. Ce signal est mis à jour par le circuit de la figure lob. Ce circuit comprend un mélangeur 104 dont une entrée reçoit le signal EB3 et dont l'autre entrée est constituée par un conditionneur à deux entrées recevant les signaux ER3 et CD. Le mélangeur 104 délivre un signal CHT. Ce signal est applique sur une entrée d'une porte OU exclusif 106 recevant sur son autre entrée le signal CH délivré par une bascule 108. Le signal CHA délivré par la porte OU exclusif 106 est appliqué sur l'entrée D de données de la bascule 108 dont le signal de sortie CH est synchronisé par le signal TC2.
Le codage d'un "1" dans le registre de codage ER3 peut dépendre de l'état chargé ou non chargé du dernier "0" qui le précède. Le signal CH porte l'indication de l'état chargé (CH=1) ou non chargé (CH=O) de ce dernier "0" précédent.
L'ensemble constitué par la porte OU exclusif 106 et la bascule 108 constitue un moyen de mémorisation de la valeur de la charge CH. Lorsque le signal CHT est au niveau bas, la porte OU exclusif 106 se comporte comme un amplificateur. Lorsque ce signal est au niveau haut, cette porte se comporte comme un inverseur.
Ainsi, la charge CH bascule de "O" à "1" ou de "1" à "O" lorsque CHT est au niveau haut, c'est-à- dire Lorsque L'espace de codage ER3 contient un "O" de données. CH est par ailleurs mis à "0" par le signal EB3. En effet, le signal EB3 est au niveau haut lorsque l'espace de codage ER3 contient le quatrime "1" d'une séquence de "1" suivant un "0" chargé ; selon le procédé de l'invention, la charge est nulle après ce "1".
Le moyen de codage 48 dont un mode de réalisation particulier est représenté sur la figure 11 effectue le codage du bit contenu dans l'espace de codage ER3 en fonction des signaux fournis par le sous-ensemble de L'indicateur d'exceptions 46 représente sur la figure 10a et en fonction de l'état du signal CD indiquant si le bit contenu dans le registre ER3 est un bit d'un octet de données ou un bit d'un octet de service.
Ce codeur comprend : - un mélangeur 110 à quatre entrées conditionnées dé
livrant un signal STE (en terminologie anglosaxonne
Signal Transition Enable) indicateur de transi
tion. La première entrée de ce mélangeur 110 reçoit
le signal délivré par un mélangeur 112 conditionné
par le signal TC2*, la deuxième entrée conditionnée
du mélangeur 110 reçoit un signal TEZ (en termino
logie anglosaxonne Transition enable for encoding
Zero) délivré par une bascule 116, Le signal ER3t,
le signal CD et le signal TC29 ; la troisième en
trée conditionnée du mélangeur 110 reçoit le signal
CDi conditionné par les signaux TT7 et TC2*, la
quatrième entrée du mélangeur 110 reçoit un signal
MT1 (en terminologie anglosaxonne Mid-interval
Transition) délivré par une bascule 122 condition
née par le signal TC2, un mélangeur 112 recevant le signal EA1 et le si
gnal EB3 et dont la sortie est reliée à la première
entrée du mélangeur 110, un mélangeur 114 recevant en entrée le signal ER3*,
le signal EA2 et le signal EB3 délivrant un signal
TEZA sur Entrée de données D de la bascule 116, une bascule 116 recevant le signal TEZA délivré par
le mélangeur 114 délivrant un signal TEZ synchroni
sé par le signal TC2, un mélangeur 118 recevant en entrée le signal EA1,
le signal EA2, le signal EBI, le signal EB2 et le
signal EB3 et délivrant sur une sortie inversée un
signal 1SP*, indicateur d'un codage spécial, un mélangeur 120 à deux entrées conditionnées,
L'une des entrées recevant le signal CDf condition
né par le signal TT4 et l'autre recevant le signal
ER3 conditionné par le signal 1SP*.Ce mélangeur
120 délivre un signal NT -indicateur d'une transi
tion en milieu de cellule de bits, une bascule 122 recevant sur son entrée de données
D le signal MT délivrant un signal MT1 appliqué sur
une entrée conditionnée du mélangeur 110, ce signal
MT1 étant synchronisé par le signal TC2*, une porte OU exclusif 124 recevant sur une entrée
le signal STE indicateur de transition et sur une
autre entrée un signal délivré par une bascule 126,
ladite porte 124 délivrant un signal appliqué sur
l'entrée de données D de ladite bascule 126, une bascule 126 recevant le signal délivré par la
porte OU exclusif 124 et délivrant un signal TSD
(en terminologie anglosaxonne Transmit Serial
Data) synchronisé par le signal TC1 ledit signal
TSD constituant le signal série transmis dans le
canal d'information.
livrant un signal STE (en terminologie anglosaxonne
Signal Transition Enable) indicateur de transi
tion. La première entrée de ce mélangeur 110 reçoit
le signal délivré par un mélangeur 112 conditionné
par le signal TC2*, la deuxième entrée conditionnée
du mélangeur 110 reçoit un signal TEZ (en termino
logie anglosaxonne Transition enable for encoding
Zero) délivré par une bascule 116, Le signal ER3t,
le signal CD et le signal TC29 ; la troisième en
trée conditionnée du mélangeur 110 reçoit le signal
CDi conditionné par les signaux TT7 et TC2*, la
quatrième entrée du mélangeur 110 reçoit un signal
MT1 (en terminologie anglosaxonne Mid-interval
Transition) délivré par une bascule 122 condition
née par le signal TC2, un mélangeur 112 recevant le signal EA1 et le si
gnal EB3 et dont la sortie est reliée à la première
entrée du mélangeur 110, un mélangeur 114 recevant en entrée le signal ER3*,
le signal EA2 et le signal EB3 délivrant un signal
TEZA sur Entrée de données D de la bascule 116, une bascule 116 recevant le signal TEZA délivré par
le mélangeur 114 délivrant un signal TEZ synchroni
sé par le signal TC2, un mélangeur 118 recevant en entrée le signal EA1,
le signal EA2, le signal EBI, le signal EB2 et le
signal EB3 et délivrant sur une sortie inversée un
signal 1SP*, indicateur d'un codage spécial, un mélangeur 120 à deux entrées conditionnées,
L'une des entrées recevant le signal CDf condition
né par le signal TT4 et l'autre recevant le signal
ER3 conditionné par le signal 1SP*.Ce mélangeur
120 délivre un signal NT -indicateur d'une transi
tion en milieu de cellule de bits, une bascule 122 recevant sur son entrée de données
D le signal MT délivrant un signal MT1 appliqué sur
une entrée conditionnée du mélangeur 110, ce signal
MT1 étant synchronisé par le signal TC2*, une porte OU exclusif 124 recevant sur une entrée
le signal STE indicateur de transition et sur une
autre entrée un signal délivré par une bascule 126,
ladite porte 124 délivrant un signal appliqué sur
l'entrée de données D de ladite bascule 126, une bascule 126 recevant le signal délivré par la
porte OU exclusif 124 et délivrant un signal TSD
(en terminologie anglosaxonne Transmit Serial
Data) synchronisé par le signal TC1 ledit signal
TSD constituant le signal série transmis dans le
canal d'information.
Le moyen de codage fonctionne de la façon suivante :
La porte OU exclusif 124 et la bascule 126 ont une structure anaLogue à L'ensemble représenté sur ta figure lob, constituée de La porte OU exclusif 106 et de la bascule 108. On comprend donc que lorsque le signal STE est au niveau bas, le signal TSD est à un niveau constant et que Le signal TSD bascule d'un état Logique dans un autre lorsque le signal STE passe au niveau haut. Le signaL STE indique donc Les transitions du signal TSD transmis. Ces transitions sont de deux types : des transitions en début de cel
LuLes de bits et des transitions en milieu de cellules de bits.Les signaux appliqués sur les trois premières entrées du mélangeur 110, et qui sont conditionnés par le signal TC2*, indiquent la présence ou
L'absence de transitions en début de cellule de bit, alors que La quatrième entrée du mélangeur 110 reçoit un signaL MT1 conditionné par Le signal TC2, indicateur d'une transition en milieu de ceLLule de bit.
La porte OU exclusif 124 et la bascule 126 ont une structure anaLogue à L'ensemble représenté sur ta figure lob, constituée de La porte OU exclusif 106 et de la bascule 108. On comprend donc que lorsque le signal STE est au niveau bas, le signal TSD est à un niveau constant et que Le signal TSD bascule d'un état Logique dans un autre lorsque le signal STE passe au niveau haut. Le signaL STE indique donc Les transitions du signal TSD transmis. Ces transitions sont de deux types : des transitions en début de cel
LuLes de bits et des transitions en milieu de cellules de bits.Les signaux appliqués sur les trois premières entrées du mélangeur 110, et qui sont conditionnés par le signal TC2*, indiquent la présence ou
L'absence de transitions en début de cellule de bit, alors que La quatrième entrée du mélangeur 110 reçoit un signaL MT1 conditionné par Le signal TC2, indicateur d'une transition en milieu de ceLLule de bit.
La première entrée reçoit un signal au niveau haut lorsque Le bit de L'espace de codage est un "1" d'une séquence de codage suivant un #O# chargé, ladite séquence ayant deux "1" (signal EA1 affirmé) ou au moins quatre "1" (signal E83 affirmé).Une transition en début d'intervalle de ceLlule de bit intervient également lorsque Les quatre signaux en entrée de la deuxième entrée conditionnée du mélangeur 110 sont au niveau haut, c'est-à-dire lorsque le bit de L'espace de codage est un bit de données ou de qualification (signal CD au niveau haut), lorsque ce bit est un "0" (signal ER3t au niveau haut) et Lorsque ce "O" est consécutif à un autre "O" (signal ER3* en entrée du mélangeur 114 et retardé d'une cellule bit par la bascule 116), si c'est un "O" suivant une séquence de deux "1" (signal EA2) ou si c'est un "O" suivant une séquence de quatre "1" (signal EB3). Une transition en début de cellule de bit intervient également au temps TT7 lorsque le bit de la cellule de codage est un bit de service.
Le signal MT1 appliqué sur la quatrième entrée conditionnée du mélangeur 110 indique une transition en milieu d'intervalle. Ce signal de transition est activé dans le cas où le bit de L'espace de codage est un "1" normal, c'est-à-dire codé selon le procédé de codage de Mi lIer par une transition en milieu intervalle Cette condition est réalisée lorsque les deux signaux ER3 et 1SPi constituant les deux entrées d'une entrée conditionnée du mélangeur 120 sont au niveau haut. Une transition en milieu d'in- tervalle est également réalisée lorsque le bit de l'espace de codage est un bit de service.Le signal
MT délivré par le mélangeur 120 est décale par rapport au signal TEZ, d'un demiotemps de bit par synchronisation sur le signal TC29
Le moyen de codage 48 représenté sur la figure 11 émet donc dans le canal d'information 18 (figure 5) le signal TSD codant l'information délivrée par la source 2 (figure 4) conformément au procédé de codage.
MT délivré par le mélangeur 120 est décale par rapport au signal TEZ, d'un demiotemps de bit par synchronisation sur le signal TC29
Le moyen de codage 48 représenté sur la figure 11 émet donc dans le canal d'information 18 (figure 5) le signal TSD codant l'information délivrée par la source 2 (figure 4) conformément au procédé de codage.
On a représenté sur les figures 12a et 12b des chronogrammes des principaux signaux produits par les circuits du codeur.
Sur la figure 12a, on a représenté les signaux d'horloge TC1, RC1 et TTO à TT7. Le signal NRZA indique les octets à coder. Ces octets commencent au temps TTO et se terminent au temps TT7.
Le premier octet est un octet de données (FPD au niveau bas au temps TT7 précédant l'émission de cet octet). On remarque de plus que le signal DS est au niveau haut et le signal FS est au niveau bas.
Le deuxième octet est un code de service.
Le noyau de six bits est représenté en tireté sur le signal NRZA. Les bits de qualification (au temps TT6 et TT7) spécifient Le code de service transmis. Sur ce deuxième octet, le signal FPD est au niveau haut au temps TT7 précédant cet octet, le signal FS est au niveau haut et le signal DS est au niveau bas.
Le noyau de six bits est représenté en tireté sur le signal NRZA. Les bits de qualification (au temps TT6 et TT7) spécifient Le code de service transmis. Sur ce deuxième octet, le signal FPD est au niveau haut au temps TT7 précédant cet octet, le signal FS est au niveau haut et le signal DS est au niveau bas.
Le troisième octet est un code de remplissage ou espace. IL est représenté en trait tireté sur le signal NRZA. On note que le signal DAV7 reste au niveau bas au temps TT7 précédant l'émission de cet octet. De même, les signaux FS, DS et FPD restent au niveau bas.
Le signal NRZ se déduit du signal NRZA par transmission d'un niveau bas Lorsque le signal NRZA est en trait tireté.
La figure 12b illustre comment le signal
NRZ est transformé par codage en signal transmis TSD.
NRZ est transformé par codage en signal transmis TSD.
Par décalages successifs d'une cellule de bit, on déduit les signaux ER1, ER2, ER3, ER4 et ERS du signal NRZ. Par combinaison de ceux-ci, on construit les signaux EA1, EA2, EB1, EB2 et EB3 qui sont au niveau haut si un codage particulier d'un "1" logique est à réaliser.
Le signal transmis TSD est ensuite élaboré.
On a représenté au-dessous de ce signal l'élément logique codé. Le premier octet transmis, noté "donnée" et commençant au premier temps TT4, débute par un "1" (noté 1A2) qui est le deuxième "1" d'une séquence de deux "1" suivant un "0" chargé. (Le premier "1" de la séquence est noté 1Ai). Les bits notés 1B1, 1B2 et 1B3 notent respectivement le deuxième, le troisième et le quatrième "1" d'une séquence d'au moins quatre "1" suivant un "O" chargé.
Le deuxième octet transmis comprend un noyau de six bits suivi de deux bits de qualification "1" et "O".
Le troisième octet transmis, qui est un octet de remplissage, comporte le même noyau que le deuxième octet, ce noyau étant suivi de deux "0".
On va maintenant décrire en détail un mode particulier de réalisation du décodeur 28.
Pour réaliser le décodage du signal RSD reçu, le décodeur utilise deux signaux d'horloge RG1 et RC2, respectivement de même fréquence que TC1 et TC2.
Le signal RC1 est produit par le détecteur de rythmes 24 (figure 4) recevant le signal RSD. Ce signal d'horloge RC1 est transmis, par la voie 36, à
L'horloge 34 qui construit le signal d'horloge RC2 par division par deux de la fréquence de RCl, et par
la voie 37 au décodeur 28.
L'horloge 34 qui construit le signal d'horloge RC2 par division par deux de la fréquence de RCl, et par
la voie 37 au décodeur 28.
On a représenté sur la figure 13a un mode de réalisation de cette horloge 34. Le signal RC2, et
le signal complémentaire RC2* sont transmis par les conducteurs 38a et 3ob de La voie 38 au décodeur 28.
le signal complémentaire RC2* sont transmis par les conducteurs 38a et 3ob de La voie 38 au décodeur 28.
Le décodeur 28 est apte à commander à l'horloge 34, par un signal PEA (en terminologie anglosaxonne Phase
Error) transmis sur la voie 40, un déphasage de 900 du signal RC2 de manière à synchroniser les fronts montants de ce signal sur les débuts de cellules de bits du signal de données reçu par le décodeur 28.
Error) transmis sur la voie 40, un déphasage de 900 du signal RC2 de manière à synchroniser les fronts montants de ce signal sur les débuts de cellules de bits du signal de données reçu par le décodeur 28.
L'horloge 34 comprend : - une porte OU exclusif 132 recevant sur une entrée
Le signal PEA et sur une autre entrée le signal
d'horloge RC2t délivré par une bascule 134, - une bascule 134 de type D recevant sur son entrée
le signal délivré par la porte 132, ce signal étant
synchronisé par le signal d'horloge RC1. Le signal
délivré par la sortie non inverseuse de cette bas
cule est le signal d'horloge RC2. Il est transmis
au décodeur 28 par le conducteur 38a. Le signal
RC29 délivré par La sortie inverseuse est appliqué
sur une entrée de la porte 132.
Le signal PEA et sur une autre entrée le signal
d'horloge RC2t délivré par une bascule 134, - une bascule 134 de type D recevant sur son entrée
le signal délivré par la porte 132, ce signal étant
synchronisé par le signal d'horloge RC1. Le signal
délivré par la sortie non inverseuse de cette bas
cule est le signal d'horloge RC2. Il est transmis
au décodeur 28 par le conducteur 38a. Le signal
RC29 délivré par La sortie inverseuse est appliqué
sur une entrée de la porte 132.
Le chronogramme de la figure 13b illustre
Les relations de temps existant entre le signal d'horloge RC1, Le signaL d'erreur de phase PEA et le signal d'horloge RC2. Tant que le front montant du signal d'horloge RC2 est synchrone avec le début d'une cellule de bit, Le signal d'erreur de phase PEA est au niveau bas. Lorsque Le décodeur 28 détecte une erreur de phase, le signal PEA passe au niveau haut.
Les relations de temps existant entre le signal d'horloge RC1, Le signaL d'erreur de phase PEA et le signal d'horloge RC2. Tant que le front montant du signal d'horloge RC2 est synchrone avec le début d'une cellule de bit, Le signal d'erreur de phase PEA est au niveau bas. Lorsque Le décodeur 28 détecte une erreur de phase, le signal PEA passe au niveau haut.
Comme on le verra dans la suite, le signal PEA est conditionné par Le signal RCZR. IL reste donc au niveau haut pendant la demi--periode positive -de-RC22.
Ceci annule une transition du signal RC2A et par suite du signaL d'horloge RC2 qui est ainsi déphasé de 900.
On a représenté sur la figure 14 un mode de réalisation du moyen d'anaLyse des transitions 50. La fonction de ce circuit est de reconnaître les transitions en début de cellule ou en milieu de cellule de bit contenues dans Le signaL de données série reçu
RSD (en terminologie anglosaxonne Received Serial
Data).
RSD (en terminologie anglosaxonne Received Serial
Data).
Ce moyen d'analyse des transitions comprend : - deux bascules 138 et 140 de type D, mises en série,
la bascule 138 recevant Le signal RSD et délivrant
un signal RSD1, La bascule 140 recevant Le signal
RSD1 et délivrant un signal RSD2. Les signaux de
sortie de chacune de ces deux bascules sont syn
chronisés par le signal d'horloge RC1, reçu du dé
tecteur de rythmes 24 par La voie 37 (figure 4), - une porte OU exclusif 142 recevant en entrée les
signaux RSD1 et RSD2 et délivrant un signal indica
teur de transition ST (en terminologie anglosaxonne
SignaL Transition), un premier ensemble constitué d'un mélangeur 146 à
deux entrées conditionnées et d'une bascule 148 de
type D. Le signal de sortie ST1 du mélangeur est
appliqué sur l'entrée de données D de la bascule
148.Une première entrée de ce mélangeur 146 reçoit
le signal ST conditionné par le signal d'horloge
RC2 ; l'autre entrée reçoit le signal ST2 délivré
par la sortie non inversée de la bascule 148, ce
signal étant conditionné par le signal d'horloge
Ru2*. La structure d'un tel ensemble a déjà été
expliquée, notamment, en référence aux éléments 82
et 84 de la figure 8. Rappelons que le signal ST1
passe au niveau haut sur un front montant du signal
RC2 si le signal ST est au niveau haut et que le
signal ST1 redescend au niveau bas sur le premier
front montant suivant du signal RC2*. Le signal ST2
se déduit du signal ST1 par un retard de synchroni
sation sur le signal d'horloge RC.
la bascule 138 recevant Le signal RSD et délivrant
un signal RSD1, La bascule 140 recevant Le signal
RSD1 et délivrant un signal RSD2. Les signaux de
sortie de chacune de ces deux bascules sont syn
chronisés par le signal d'horloge RC1, reçu du dé
tecteur de rythmes 24 par La voie 37 (figure 4), - une porte OU exclusif 142 recevant en entrée les
signaux RSD1 et RSD2 et délivrant un signal indica
teur de transition ST (en terminologie anglosaxonne
SignaL Transition), un premier ensemble constitué d'un mélangeur 146 à
deux entrées conditionnées et d'une bascule 148 de
type D. Le signal de sortie ST1 du mélangeur est
appliqué sur l'entrée de données D de la bascule
148.Une première entrée de ce mélangeur 146 reçoit
le signal ST conditionné par le signal d'horloge
RC2 ; l'autre entrée reçoit le signal ST2 délivré
par la sortie non inversée de la bascule 148, ce
signal étant conditionné par le signal d'horloge
Ru2*. La structure d'un tel ensemble a déjà été
expliquée, notamment, en référence aux éléments 82
et 84 de la figure 8. Rappelons que le signal ST1
passe au niveau haut sur un front montant du signal
RC2 si le signal ST est au niveau haut et que le
signal ST1 redescend au niveau bas sur le premier
front montant suivant du signal RC2*. Le signal ST2
se déduit du signal ST1 par un retard de synchroni
sation sur le signal d'horloge RC.
un ensemble constitué par un mélangeur 150 et une
bascule 152 du type D. Cet ensemble, de même struc
ture que l'ensemble précédent, diffère seulement
par l'échange des signaux d'horloge RC2 et RG22 par
rapport audit ensemble précédent. Le passage au ni
veau haut du signal ST3 est donc synchronisé sur un
front montant du signal RC29 et le passage au ni
veau bas dudit signal ST3 est synchronisé sur un
front montant du signal RC2. Les signaux STI et ST3
et par conséquent les signaux ST2 et ST4 sont dé
phasés entre eux d'une demi-période du signal RC2.
bascule 152 du type D. Cet ensemble, de même struc
ture que l'ensemble précédent, diffère seulement
par l'échange des signaux d'horloge RC2 et RG22 par
rapport audit ensemble précédent. Le passage au ni
veau haut du signal ST3 est donc synchronisé sur un
front montant du signal RC29 et le passage au ni
veau bas dudit signal ST3 est synchronisé sur un
front montant du signal RC2. Les signaux STI et ST3
et par conséquent les signaux ST2 et ST4 sont dé
phasés entre eux d'une demi-période du signal RC2.
une bascule 154 de type D recevant le signal ST4 et
délivrant un signal ST5. Cette bascule est synchro
nisée par le signal d'horloge Ru2*. L'action de
cette bascule est de remettre en phase les signaux
ST2 et ST5.
délivrant un signal ST5. Cette bascule est synchro
nisée par le signal d'horloge Ru2*. L'action de
cette bascule est de remettre en phase les signaux
ST2 et ST5.
Les signaux ST2 et ST5 notent donc respec tivement la présence (signal au niveau haut) ou l'absence (signal au niveau bas) d'une transition en début d'une cellule de bit ou d'une transition en milieu de la même cellule de bit.
Le moyen d'analyse des transitions de la figure 14 comprend en outre dix bascules de type D notées 1561, 1562,... 15610. Ces bascules forment deux groupes de cinq bascules en série, un premier groupe recevant en entrée le signal ST2, le deuxième groupe recevant en entrée le signal ST5. Chacune de ces bascules est synchronisée par le signal d'horloge
RC2. Les dix signaux délivrés par ces cellules DRî,DR2,... DR10 (en terminologie anglosaxonne Data
Received) notent respectivement la présence ou l'absence de transitions en début ou en milieu des cellules d'un ensemble de cinq cellules de bits consécutives.
RC2. Les dix signaux délivrés par ces cellules DRî,DR2,... DR10 (en terminologie anglosaxonne Data
Received) notent respectivement la présence ou l'absence de transitions en début ou en milieu des cellules d'un ensemble de cinq cellules de bits consécutives.
Ceci est expliqué par le schéma de la figure 15. Sur cette figure, on a représenté le signal d'horloge RC1, le signal RC2 synchronisé avec le signal d'horloge RC1, et un signal de données série reçu RSD synchronisé par le signal RC2, c'est-à-dire que le début d'une cellule de bits coïncide avec le front montant de RC2. L'état de chacun des signaux
DR1, DR2,... DR10 est symbolisé par le contenu de registres portant les mêmes noms que lesdits signaux.
DR1, DR2,... DR10 est symbolisé par le contenu de registres portant les mêmes noms que lesdits signaux.
Un contenu de registre à "1" indique une transition du signal RSD.
La connaissance de l'état de chacun des signaux DRI à DR10 permet de réaliser le décodage du signal RSD.
La figure 16 représente un mode de réalisation d'un moyen de décodage et de conversion sérieparallèle 52. Il comprend : - des conditionneurs 158, 160, 162, 164 et 166 rece
vant chacun en entrée des signaux indicateurs de
transition pris parmi DR1 à DR10 ou leurs complé
dentaires, et délivrant respectivement un signal
DA1, DA2, DB1, DD2 et DB3, - un mélangeur 168 recevant en entrée le signal DR3
et les signaux délivrés par les conditionneurs. Il
délivre un signal série RNRZ Cen terminologie an
glosaxonne Received NRZ), - un registre série 170 ayant une tête de commande et
sept cellules de registre de type D.La tête de
commande comprend une entrée de synchronisation re
cevant le signal d'horloge RC2, - un registre de sortie 172 ayant une tête de comman
de et huit cellules de reg'istre. La tête de comman
de comporte deux entrées Une entrée G1 d'autorisa-
tion de chargement en parallèle qui reçoit un si
gnal RT7 et une entrée de synchronisation qui
reçoit le signal horloge RC2 Les huit cellules
sont respectivement chargées avec les bits DO, D1,
D2, D3, D4, D5 et D6 délivrés par le registre série
170 et de la sortie RNRZ du mélangeur 168.
vant chacun en entrée des signaux indicateurs de
transition pris parmi DR1 à DR10 ou leurs complé
dentaires, et délivrant respectivement un signal
DA1, DA2, DB1, DD2 et DB3, - un mélangeur 168 recevant en entrée le signal DR3
et les signaux délivrés par les conditionneurs. Il
délivre un signal série RNRZ Cen terminologie an
glosaxonne Received NRZ), - un registre série 170 ayant une tête de commande et
sept cellules de registre de type D.La tête de
commande comprend une entrée de synchronisation re
cevant le signal d'horloge RC2, - un registre de sortie 172 ayant une tête de comman
de et huit cellules de reg'istre. La tête de comman
de comporte deux entrées Une entrée G1 d'autorisa-
tion de chargement en parallèle qui reçoit un si
gnal RT7 et une entrée de synchronisation qui
reçoit le signal horloge RC2 Les huit cellules
sont respectivement chargées avec les bits DO, D1,
D2, D3, D4, D5 et D6 délivrés par le registre série
170 et de la sortie RNRZ du mélangeur 168.
Sur la figure 16, chaque bit du signal RNRZ est mémorisé dans le registre 170. Ce registre série 170 sert à présenter sous forme parallèle le signal série RSD décodé. A chaque impulsion de l'horloge
RC2, les différents bits contenus dans le registre 170 sont décalés. Quand ce registre contient sept bits, le signal RT7 transfère le contenu du registre série 170 dans le registre de sortie 172
Les figures 17a à 17c illustrent les différents états possibles des registres DRI à DR10 conduisant à un état haut du signal RNRZ délivré par le mélangeur 168. Ce signal RNRZ doit être au niveau haut lorsque le contenu de la cellule de bits décodée est un "1", normal ou spécial.
RC2, les différents bits contenus dans le registre 170 sont décalés. Quand ce registre contient sept bits, le signal RT7 transfère le contenu du registre série 170 dans le registre de sortie 172
Les figures 17a à 17c illustrent les différents états possibles des registres DRI à DR10 conduisant à un état haut du signal RNRZ délivré par le mélangeur 168. Ce signal RNRZ doit être au niveau haut lorsque le contenu de la cellule de bits décodée est un "1", normal ou spécial.
Le contenu de La cellule de bits décodée est un "1" normal Si Le signal DR3 est au niveau haut (figure 17a).
Le contenu de La cellule de bits décodée est Le premier "1" d'une séquence de deux "1" suivant un "0" chargé, si Les signaux DR1, DR2 sont au niveau bas et Le signal DR4 est au niveau haut !(figure 17b).
Le deuxième "1" d'une séquence de deux "1" suivant un "0" chargé se reconnaît à ce que les signaux DR3 et
DR4 sont au niveau bas et Le signal DR6 est au niveau haut (figure 17b). Ces deux cas correspondent respectivement à des signaux DA1 et DA2 (figure 16) au niveau haut.
DR4 sont au niveau bas et Le signal DR6 est au niveau haut (figure 17b). Ces deux cas correspondent respectivement à des signaux DA1 et DA2 (figure 16) au niveau haut.
On peut de même reconnaître les "1" d'une séquence d'au moins quatre "1" suivant un "0" chargé
Le premier "1" d'une teLLe séquence présente une transition en miLieu de ceLLuLe. On Le reconnaît en constatant que Le signaL DR3 est au niveau bas (figure 17a). Le deuxième "1" d'une telLe séquence se reconnaît à L'état bas des signaux DR1, DR2 et DR3 et à l'état haut du signaL DR5 (figure 17c). Le troisième "1" d'une teLLe séquence se reconnaît à L'état bas des signaux DR3, DR4 et DR5 et à l'état haut du signal DR7 (figure 17c) et Le quatrième "1" d'une séquence se reconnait à L'état bas des signaux DR5, DR6 et DR7 et à t'état haut du signal DR9 (figure 17c).
Le premier "1" d'une teLLe séquence présente une transition en miLieu de ceLLuLe. On Le reconnaît en constatant que Le signaL DR3 est au niveau bas (figure 17a). Le deuxième "1" d'une telLe séquence se reconnaît à L'état bas des signaux DR1, DR2 et DR3 et à l'état haut du signaL DR5 (figure 17c). Le troisième "1" d'une teLLe séquence se reconnaît à L'état bas des signaux DR3, DR4 et DR5 et à l'état haut du signal DR7 (figure 17c) et Le quatrième "1" d'une séquence se reconnait à L'état bas des signaux DR5, DR6 et DR7 et à t'état haut du signal DR9 (figure 17c).
Pour être compLet, Le décodeur doit-pouvoir distinguer entre Les octets de données d'information et Les octets de codes de service. De plus, comme on L'a mentionné pLus haut, La détection ne peut se faire que si Le signaL d'horLoge RC2 déduit du signal.
d'horloge RC1 a une phase correcte.
La figure 18 iLLustre un mode de réalisation d'un détecteur d'erreur de phase et de type de données permettant de réaliser ces fonctions.
Ce circuit comprend des moyens pour reconnaître un code de service et des moyens pour reconnaître une erreur de phase sur le signal dlhorlo- ge RC2.
Le moyen de reconnaissance d'une erreur de phase comprend - un conditionneur 174 recevant en entrée les signaux
Du2*, DR3*, DR4* et DR6 et délivrant un signal PEE
ten terminologie anglosaxonne Phase Error Enable), - un conditionneur 176 recevant en entrée les signaux
Du8*, DR92 et DR10* et délivrant sur une sortie
inverseuse un signal PEDi (en terminologie anglo
saxonne Phase Error Disable), - un conditionneur 178 recevant en entrée les signaux
PEE et PEDa et le signal d'horloge RC29 et déli
vrant un signal d'erreur de phase PEA.Ce signal
est délivré par le codeur 28 (voir figure 13a) à
l'horloge 34 pour synchroniser Le signal d'horloge
RC2 avec le début d'une cellule de bit.
Du2*, DR3*, DR4* et DR6 et délivrant un signal PEE
ten terminologie anglosaxonne Phase Error Enable), - un conditionneur 176 recevant en entrée les signaux
Du8*, DR92 et DR10* et délivrant sur une sortie
inverseuse un signal PEDi (en terminologie anglo
saxonne Phase Error Disable), - un conditionneur 178 recevant en entrée les signaux
PEE et PEDa et le signal d'horloge RC29 et déli
vrant un signal d'erreur de phase PEA.Ce signal
est délivré par le codeur 28 (voir figure 13a) à
l'horloge 34 pour synchroniser Le signal d'horloge
RC2 avec le début d'une cellule de bit.
Le moyen de détection d'un code de service est constitué d'un conditionneur 180 recevant en entrée les signaux DRI t, Du2*, DR4, DR6i, DR7* et DR9 et délivrant un signal FLAG qui est du niveau haut si le noyau d'un code de service a été reconnu.
Les figures 19a et 19b représentent les profils du signal série affirmant les signaux PEE,
PED et FLAG du circuit des figures 17a et 17b.
PED et FLAG du circuit des figures 17a et 17b.
Sur la figure 19a, CB note une cellule de bit. Le profil représenté ne correspond à aucun profil de signal série conforme au procédé de codage de
L'invention. Les signaux PEE et PEDa sont donc affirmés.
L'invention. Les signaux PEE et PEDa sont donc affirmés.
De même, sur La figure 19b, le profil représenté comporte une transition en milieu de cellule de bit, notée CB, et une transition en début d'une cellule de bits, ces deux transitions étant distantes de cinq demi-cellules de bits. Ce profil est conforme au profil d'un noyau de code de service. Le signal
FLAG est donc affirmé.
FLAG est donc affirmé.
On a représenté sur la figure 20 un mode de réalisation du générateur 56 de signaux annexes. Les signaux sont délivrés sur la voie 30 par le décodeur 28 (voir figure 4) pour être exploites avec Les signaux de données par le circuit 32.
Le générateur 56 comprend un premier ensemble de détection d'erreur de signal. Cet ensemble est constitué d'un mélangeur 182 à deux entrées, chacune conditionnée, une entrée recevant les signaux DR2 et
DR3, l'autre entrée recevant les signaux DR3 et DR4.
DR3, l'autre entrée recevant les signaux DR3 et DR4.
Le signal délivré par ce mélangeur est appliqué sur l'entrée de données D d'une bascule 184. Celle-ci, horlogée par RC2, délivre un signal d'erreur de signal SE. Ce signal est au niveau haut si le décodeur détecte une transition dans deux demi-cellules de bits consécutives. En effet, dans le procédé de codage de l'invention, deux transitions ne peuvent avoir lieu dans deux demi-cellules de bits consécutives.
Le générateur 56 comprend un deuxième ensemble de détection d'absence de signal. Cet ensemble est constitué d'un conditionneur 186 recevant en entrée les signaux DRît, DR2*, DR3*, DR4* et DR5* et délivrant un signal SAA.Le signal est reçu dans une bascule 188 de type D, horlogée par RC2, qui délivre un signal SA d'absence de signal. Le signal SA est affirmé lorsque le décodeur ne détecte aucune transition dans un signal d'une longueur de cinq demi-cellules de bits consécutives.
Le générateur 56 comprend enfin un troisième ensemble délivrant des signaux de reconnaissance du type de données décodées. Cet ensemble comprend un compteur binaire 190 ayant une tête de commande
et trois cellules binaires de comptage 1, 2, 4. La
tête de commande a trois entrées. Une première en
trée P qui commande le chargement en parallèle dans
les cellules binaires de comptage des signaux pla
cés à l'entrée desdites cellules. Cette entrée P
reçoit le signal FLAG émis par le circuit de la
figure 17b. Cette commande L'emporte sur toutes Les
autres commandes de la tête de commande. La deuxiè
me entrée, notée +1 est une entrée de validation de
comptage.Cette entrée est forcée au niveau haut,
ce qui autorise le contenu du compteur à progresser
de une unité à chaque front actif du signal d'hor
loge RC2. Ce signal d'horl-oge est reçu sur La troi-
sième entrée de la tête de commande. Les étages de
comptage 4, 2, 1 reçoivent respectivement un signal
logique de niveau haut, un signal Logique de niveau
haut et un signal logique de niveau bas, un convertisseur bina-ire-octaL 192 recevant sur
trois entrées les signaux délivrés par les celLules
binaires du compteur binaire 190 et délivrant un
premier signal RT4* et un second signal RT7. Le
signal RT4X est au niveau haut sauf lorsque le con
tenu binaire du compteur binaire 190 est égal à 4
et le signal RT7 est au niveau bas sauf lorsque le
contenu binaire du compteur binaire 190 est égaL
à 7, un mélangeur 194 à deux entrées, dont L'une condi
tionnée. L'entrée conditionnée reçoit le signal
RT49 et un signal MF délivré par une bascule 196,
l'autre entrée reçoit le signal FLAG.Ce mélangeur
délivre un signal MFA, une bascule 196 de type D recevant sur son entrée
de données le signal MFA. Cette bascule horlogée
par le signal RC2 délivre un signal MF et son com
plument logique MF*, - un conditionneur 198 recevant en entrée les signaux
MF et CT4* et délivrant un signal FPDR (en termino
logie anglosaxonne FLag PLus Data Received) indi
quant lorsqu'il est au niveau haut, que l'octet dé
codé représente un code de service, - un conditionneur 200 recevant en entrée les signaux
SAR dé Livrés par la bascuLe 188, MFt et CT4t et
délivrant un signaL DRC (en terminoLogie angLo
saxonne Data Received) indiquant Lorsqu'iL est au
niveau haut, que L'octet décodé représente un octet
de données d'information, - un mélangeur 202 à deux entrées, toutes deux condi
tionnées. Une entrée reçoit un signaL FPE délivré
par une bascuLe 204 et Le signaL FLAG* délivré par
le conditionneur 180 (figure 17b), L'autre entrée
reçoit Les signaux RT4* et FLAG. Ce mélangeur déli
vre un signal FPEA, - une bascule 204 de type D recevant sur son entrée
de données Le signal FPEA et sur son entrée d'hor
Loge Le signal RC2. ELLe délivre un signaL FPEB
indiquant Lorsqu'iL est au niveau haut, que L'octet
décodé représente un code de service et que L'hor
loge RC2 n'est pas en phase avec le début d'une
celLule de bits, - un conditionneur 206 recevant en entrée les signaux
FPEB et CT4* et déLivrant un signal FPE (en termi
nologie angLosaxonne FLag Plus Error).
et trois cellules binaires de comptage 1, 2, 4. La
tête de commande a trois entrées. Une première en
trée P qui commande le chargement en parallèle dans
les cellules binaires de comptage des signaux pla
cés à l'entrée desdites cellules. Cette entrée P
reçoit le signal FLAG émis par le circuit de la
figure 17b. Cette commande L'emporte sur toutes Les
autres commandes de la tête de commande. La deuxiè
me entrée, notée +1 est une entrée de validation de
comptage.Cette entrée est forcée au niveau haut,
ce qui autorise le contenu du compteur à progresser
de une unité à chaque front actif du signal d'hor
loge RC2. Ce signal d'horl-oge est reçu sur La troi-
sième entrée de la tête de commande. Les étages de
comptage 4, 2, 1 reçoivent respectivement un signal
logique de niveau haut, un signal Logique de niveau
haut et un signal logique de niveau bas, un convertisseur bina-ire-octaL 192 recevant sur
trois entrées les signaux délivrés par les celLules
binaires du compteur binaire 190 et délivrant un
premier signal RT4* et un second signal RT7. Le
signal RT4X est au niveau haut sauf lorsque le con
tenu binaire du compteur binaire 190 est égal à 4
et le signal RT7 est au niveau bas sauf lorsque le
contenu binaire du compteur binaire 190 est égaL
à 7, un mélangeur 194 à deux entrées, dont L'une condi
tionnée. L'entrée conditionnée reçoit le signal
RT49 et un signal MF délivré par une bascule 196,
l'autre entrée reçoit le signal FLAG.Ce mélangeur
délivre un signal MFA, une bascule 196 de type D recevant sur son entrée
de données le signal MFA. Cette bascule horlogée
par le signal RC2 délivre un signal MF et son com
plument logique MF*, - un conditionneur 198 recevant en entrée les signaux
MF et CT4* et délivrant un signal FPDR (en termino
logie anglosaxonne FLag PLus Data Received) indi
quant lorsqu'il est au niveau haut, que l'octet dé
codé représente un code de service, - un conditionneur 200 recevant en entrée les signaux
SAR dé Livrés par la bascuLe 188, MFt et CT4t et
délivrant un signaL DRC (en terminoLogie angLo
saxonne Data Received) indiquant Lorsqu'iL est au
niveau haut, que L'octet décodé représente un octet
de données d'information, - un mélangeur 202 à deux entrées, toutes deux condi
tionnées. Une entrée reçoit un signaL FPE délivré
par une bascuLe 204 et Le signaL FLAG* délivré par
le conditionneur 180 (figure 17b), L'autre entrée
reçoit Les signaux RT4* et FLAG. Ce mélangeur déli
vre un signal FPEA, - une bascule 204 de type D recevant sur son entrée
de données Le signal FPEA et sur son entrée d'hor
Loge Le signal RC2. ELLe délivre un signaL FPEB
indiquant Lorsqu'iL est au niveau haut, que L'octet
décodé représente un code de service et que L'hor
loge RC2 n'est pas en phase avec le début d'une
celLule de bits, - un conditionneur 206 recevant en entrée les signaux
FPEB et CT4* et déLivrant un signal FPE (en termi
nologie angLosaxonne FLag Plus Error).
Cet ensembLe de reconnaissance du type des données décodées fonctionne de la façon suivante.
Lorsque le signaL FLAG est au niveau haut, c'est-å-dire lorsque le noyau d'un code de service a été reconnu, Le compteur binaire 190 est activé, ce qui active Les signaux CT4*, RT4* et RT7.
L'ensemble constitué par le mélangeur 194 et La bascule 196 mémorise alors le signal FLAG en affirmant le signal MF Cen terminologie anglosaxonne Memorized Flag). Ce signal MF repasse au niveau bas lorsque les signaux RT4* et FLAG retombent au niveau bas.
Selon que le signal MF est affirmé ou non, le signal FPDR est au niveau haut ou au niveau bas et symétriquement le signal DRC est au niveau bas ou au niveau haut.
L'ensemble constitué par le mélangeur 202 et la bascule 204 constitue un moyen de mémorisation du signal FPEB. Ce signal passe au niveau haut lorsque le signal FLAG, conditionné par le signal RT49 passe au niveau haut. Il retombe au niveau bas lorsque le signal FLAGA passe au niveau bas. Ce signal
FPEB conditionné par le signal Cl4*, constitue le signal FPE.
FPEB conditionné par le signal Cl4*, constitue le signal FPE.
TABLEAU 1
<tb> Moment <SEP> Etat <SEP> logique <SEP> Signal <SEP> dans <SEP> Probabilité
<tb> <SEP> la <SEP> ceLLuLe <SEP> d'occurrence
<tb> <SEP> de <SEP> bit
<tb> M1 <SEP> 0 <SEP> O <SEP> <SEP> O <SEP> <SEP> 15/124
<tb> M2 <SEP> 1 <SEP> ç <SEP> <SEP> 16/124
<tb> M3 <SEP> O <SEP> 1 <SEP> 1 <SEP> 16/124
<tb> M4 <SEP> | <SEP> 1 <SEP> ## <SEP> <SEP> 6/124
<tb> M5 <SEP> 1 <SEP> (AI) <SEP> <SEP> O <SEP> O <SEP> 2/124
<tb> M6 <SEP> 1 <SEP> (A2) <SEP> Il <SEP> <SEP> 2/124
<tb> M7 <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M8 <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M9 <SEP> 1 <SEP> (BI > <SEP> <SEP> Il <SEP> <SEP> 1/124
<tb> M10 <SEP> 1 <SEP> (B2) <SEP> 1 <SEP> 1 <SEP> 1/124
<tb> M11 <SEP> 1 <SEP> (B3) <SEP> O <SEP> O <SEP> 1/124
<tb> M# <SEP> 0 <SEP> <SEP> 1 <SEP> 1 <SEP> 15/124
<tb> M# <SEP> 1 <SEP> E <SEP> ## <SEP> 16/124
<tb> M3 <SEP> <SEP> 0 <SEP> O <SEP> O <SEP> -16/124
<tb> M# <SEP> 1 <SEP> <SEP> 1 <SEP> ## <SEP> <SEP> 6/124
<tb> M# <SEP> <SEP> 1 <SEP> (A2) <SEP> O <SEP> O <SEP> 2/124
<tb> M# <SEP> <SEP> I <SEP> <SEP> o <SEP> <SEP> 1/124
<tb> M8 <SEP> <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M9 <SEP> 1 <SEP> (B1) <SEP> O <SEP> 0 <SEP> 1/124
<tb> M#0 <SEP> <SEP> 1 <SEP> (B2) <SEP> O <SEP> 0 <SEP> 1/124
<tb> M#1 <SEP> <SEP> 1 <SEP> (B3) <SEP> Il <SEP> <SEP> 1/124
<tb>
TABLEAU 2
<tb> <SEP> la <SEP> ceLLuLe <SEP> d'occurrence
<tb> <SEP> de <SEP> bit
<tb> M1 <SEP> 0 <SEP> O <SEP> <SEP> O <SEP> <SEP> 15/124
<tb> M2 <SEP> 1 <SEP> ç <SEP> <SEP> 16/124
<tb> M3 <SEP> O <SEP> 1 <SEP> 1 <SEP> 16/124
<tb> M4 <SEP> | <SEP> 1 <SEP> ## <SEP> <SEP> 6/124
<tb> M5 <SEP> 1 <SEP> (AI) <SEP> <SEP> O <SEP> O <SEP> 2/124
<tb> M6 <SEP> 1 <SEP> (A2) <SEP> Il <SEP> <SEP> 2/124
<tb> M7 <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M8 <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M9 <SEP> 1 <SEP> (BI > <SEP> <SEP> Il <SEP> <SEP> 1/124
<tb> M10 <SEP> 1 <SEP> (B2) <SEP> 1 <SEP> 1 <SEP> 1/124
<tb> M11 <SEP> 1 <SEP> (B3) <SEP> O <SEP> O <SEP> 1/124
<tb> M# <SEP> 0 <SEP> <SEP> 1 <SEP> 1 <SEP> 15/124
<tb> M# <SEP> 1 <SEP> E <SEP> ## <SEP> 16/124
<tb> M3 <SEP> <SEP> 0 <SEP> O <SEP> O <SEP> -16/124
<tb> M# <SEP> 1 <SEP> <SEP> 1 <SEP> ## <SEP> <SEP> 6/124
<tb> M# <SEP> <SEP> 1 <SEP> (A2) <SEP> O <SEP> O <SEP> 2/124
<tb> M# <SEP> <SEP> I <SEP> <SEP> o <SEP> <SEP> 1/124
<tb> M8 <SEP> <SEP> 1 <SEP> ## <SEP> <SEP> 1/124
<tb> M9 <SEP> 1 <SEP> (B1) <SEP> O <SEP> 0 <SEP> 1/124
<tb> M#0 <SEP> <SEP> 1 <SEP> (B2) <SEP> O <SEP> 0 <SEP> 1/124
<tb> M#1 <SEP> <SEP> 1 <SEP> (B3) <SEP> Il <SEP> <SEP> 1/124
<tb>
TABLEAU 2
<tb> <SEP> Moment <SEP> origine <SEP> Moment <SEP> final <SEP> Probabilité
<tb> <SEP> M1 <SEP> <SEP> M2 <SEP> 1/2
<tb> <SEP> M3 <SEP> 1/2
<tb> <SEP> M2 <SEP> M3 <SEP> 1/2
<tb> <SEP> M# <SEP> <SEP> 1/2
<tb> <SEP> M3 <SEP> M1 <SEP> 1/2
<tb> <SEP> M4 <SEP> 3/8
<tb> <SEP> M5 <SEP> 1/8 <SEP>
<tb> <SEP> M4 <SEP> M1 <SEP> 2/3
<tb> <SEP> M4 <SEP> M1 <SEP> 1/6
<tb> <SEP> M# <SEP> <SEP> 1/6
<tb> <SEP> M5 <SEP> M# <SEP> <SEP> 1
<tb> <SEP> 5 <SEP> N11
<tb> <SEP> M7 <SEP> M8 <SEP> 1 <SEP>
<tb> <SEP> M8 <SEP> <SEP> M1 <SEP> 1
<tb> <SEP> M9 <SEP> M10 <SEP> 1
<tb> <SEP> M10 <SEP> M11 <SEP> 1
<tb> M11 <SEP> M2 <SEP> 1/2
<tb> <SEP> M3 <SEP> 1/2
<tb> <SEP> M# <SEP> M# <SEP> 1/2
<tb> <SEP> M# <SEP> 1/2
<tb> <SEP> M# <SEP> M# <SEP> 1/2
<tb> <SEP> M# <SEP> 3/8
<tb> <SEP> M# <SEP> 1/8
<tb> <SEP> M# <SEP> M# <SEP> 2/3
<tb> <SEP> M9 <SEP> 1/6
<tb> <SEP> M5 <SEP> <SEP> M6 <SEP> 1
<tb> <SEP> M6 <SEP> M1
<tb> <SEP> M7 <SEP> <SEP> M# <SEP> <SEP> 1 <SEP>
<tb> <SEP> Ma <SEP> M1 <SEP> 1
<tb> <SEP> M# <SEP> <SEP> M#0 <SEP> <SEP> 1
<tb> <SEP> M#0 <SEP> <SEP> M#1 <SEP> 1 <SEP>
<tb> <SEP> M#1 <SEP> <SEP> M2
<tb> <SEP> M3 <SEP> 1/2
<tb>
TABLEAU 3
<tb> <SEP> M1 <SEP> <SEP> M2 <SEP> 1/2
<tb> <SEP> M3 <SEP> 1/2
<tb> <SEP> M2 <SEP> M3 <SEP> 1/2
<tb> <SEP> M# <SEP> <SEP> 1/2
<tb> <SEP> M3 <SEP> M1 <SEP> 1/2
<tb> <SEP> M4 <SEP> 3/8
<tb> <SEP> M5 <SEP> 1/8 <SEP>
<tb> <SEP> M4 <SEP> M1 <SEP> 2/3
<tb> <SEP> M4 <SEP> M1 <SEP> 1/6
<tb> <SEP> M# <SEP> <SEP> 1/6
<tb> <SEP> M5 <SEP> M# <SEP> <SEP> 1
<tb> <SEP> 5 <SEP> N11
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<tb> <SEP> M8 <SEP> <SEP> M1 <SEP> 1
<tb> <SEP> M9 <SEP> M10 <SEP> 1
<tb> <SEP> M10 <SEP> M11 <SEP> 1
<tb> M11 <SEP> M2 <SEP> 1/2
<tb> <SEP> M3 <SEP> 1/2
<tb> <SEP> M# <SEP> M# <SEP> 1/2
<tb> <SEP> M# <SEP> 1/2
<tb> <SEP> M# <SEP> M# <SEP> 1/2
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<tb> <SEP> M# <SEP> M# <SEP> 2/3
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<tb> <SEP> M5 <SEP> <SEP> M6 <SEP> 1
<tb> <SEP> M6 <SEP> M1
<tb> <SEP> M7 <SEP> <SEP> M# <SEP> <SEP> 1 <SEP>
<tb> <SEP> Ma <SEP> M1 <SEP> 1
<tb> <SEP> M# <SEP> <SEP> M#0 <SEP> <SEP> 1
<tb> <SEP> M#0 <SEP> <SEP> M#1 <SEP> 1 <SEP>
<tb> <SEP> M#1 <SEP> <SEP> M2
<tb> <SEP> M3 <SEP> 1/2
<tb>
TABLEAU 3
<tb> Moment <SEP> état <SEP> Logique <SEP> Transition <SEP> Probabilité
<tb> <SEP> d'occurrence <SEP>
<tb> N1 <SEP> 0 <SEP> <SEP> ou <SEP> F0 <SEP> 0 <SEP> <SEP> 0 <SEP> 5/62
<tb> N2 <SEP> 0 <SEP> ou <SEP> F0 <SEP> <SEP> 1 <SEP> 0 <SEP> 10/62
<tb> N3 <SEP> 1 <SEP> <SEP> 0 <SEP> 1 <SEP> 16/62
<tb> N4 <SEP> 0 <SEP> ou <SEP> F0 <SEP> 0 <SEP> 0 <SEP> 8/62 <SEP>
<tb> N5 <SEP> 0 <SEP> ou <SEP> F0 <SEP> <SEP> 1 <SEP> 0 <SEP> 8/62 <SEP>
<tb> N6 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 6/62
<tb> N7 <SEP> I <SEP> (A1) <SEP> 1 <SEP> 0 <SEP> 2/62
<tb> Na <SEP> 1 <SEP> (A2) <SEP> O <SEP> 0 <SEP> 2/62 <SEP>
<tb> N9 <SEP> <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1/62
<tb> N10 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1/62
<tb> N11 <SEP> 1 <SEP> (B1) <SEP> 0 <SEP> 0 <SEP> 1/62
<tb> N12 <SEP> 1 <SEP> (B2) <SEP> 0 <SEP> 0 <SEP> 1/62
<tb> N13 <SEP> 1 <SEP> (B3) <SEP> 1 <SEP> 0 <SEP> 1/62 <SEP>
<tb>
TABLEAU 4
<tb> <SEP> d'occurrence <SEP>
<tb> N1 <SEP> 0 <SEP> <SEP> ou <SEP> F0 <SEP> 0 <SEP> <SEP> 0 <SEP> 5/62
<tb> N2 <SEP> 0 <SEP> ou <SEP> F0 <SEP> <SEP> 1 <SEP> 0 <SEP> 10/62
<tb> N3 <SEP> 1 <SEP> <SEP> 0 <SEP> 1 <SEP> 16/62
<tb> N4 <SEP> 0 <SEP> ou <SEP> F0 <SEP> 0 <SEP> 0 <SEP> 8/62 <SEP>
<tb> N5 <SEP> 0 <SEP> ou <SEP> F0 <SEP> <SEP> 1 <SEP> 0 <SEP> 8/62 <SEP>
<tb> N6 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 6/62
<tb> N7 <SEP> I <SEP> (A1) <SEP> 1 <SEP> 0 <SEP> 2/62
<tb> Na <SEP> 1 <SEP> (A2) <SEP> O <SEP> 0 <SEP> 2/62 <SEP>
<tb> N9 <SEP> <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1/62
<tb> N10 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1/62
<tb> N11 <SEP> 1 <SEP> (B1) <SEP> 0 <SEP> 0 <SEP> 1/62
<tb> N12 <SEP> 1 <SEP> (B2) <SEP> 0 <SEP> 0 <SEP> 1/62
<tb> N13 <SEP> 1 <SEP> (B3) <SEP> 1 <SEP> 0 <SEP> 1/62 <SEP>
<tb>
TABLEAU 4
<tb> Moment <SEP> origine <SEP> Moment <SEP> final <SEP> ProbabiLité
<tb> N1 <SEP> N5 <SEP> <SEP> 1/2
<tb> <SEP> N5 <SEP> 1/2
<tb> N2 <SEP> <SEP> N3 <SEP> 1/2 <SEP>
<tb> <SEP> N5 <SEP> 1/2 <SEP>
<tb> N3 <SEP> N3 <SEP> <SEP> 1/2
<tb> N4 <SEP> N2 <SEP> 1/2
<tb> <SEP> 4 <SEP> N2 <SEP> 3/8
<tb> <SEP> N67 <SEP> 1/8 <SEP>
<tb> N5 <SEP> N2 <SEP> <SEP> 1/2
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<tb> <SEP> N7 <SEP> 1/8
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<tb> N10 <SEP> N1
<tb> N11 <SEP> N12 <SEP> <SEP> 1
<tb> N12 <SEP> N13 <SEP> 1
<tb> N <SEP> I <SEP> N35 <SEP> 1/2
<tb> <SEP> 13 <SEP> N3 <SEP> 1/2
<tb> <SEP> N5
<tb>
<tb> N1 <SEP> N5 <SEP> <SEP> 1/2
<tb> <SEP> N5 <SEP> 1/2
<tb> N2 <SEP> <SEP> N3 <SEP> 1/2 <SEP>
<tb> <SEP> N5 <SEP> 1/2 <SEP>
<tb> N3 <SEP> N3 <SEP> <SEP> 1/2
<tb> N4 <SEP> N2 <SEP> 1/2
<tb> <SEP> 4 <SEP> N2 <SEP> 3/8
<tb> <SEP> N67 <SEP> 1/8 <SEP>
<tb> N5 <SEP> N2 <SEP> <SEP> 1/2
<tb> <SEP> N5 <SEP> N2 <SEP> 3/8
<tb> <SEP> N7 <SEP> 1/8
<tb> <SEP> N9
<tb> N10 <SEP> N1
<tb> N11 <SEP> N12 <SEP> <SEP> 1
<tb> N12 <SEP> N13 <SEP> 1
<tb> N <SEP> I <SEP> N35 <SEP> 1/2
<tb> <SEP> 13 <SEP> N3 <SEP> 1/2
<tb> <SEP> N5
<tb>
Claims (13)
1. Procédé de transmission séquentielle et autorythmée d'éléments binaires de données par un canal de transmission, lesdits éléments binaires apparaissant pendant des intervalles de temps successifs définissant des cellules temporelles, ledit procédé étant du genre de ceux dans Lesquels des éléments binaires de données d'un premier état logique sont normalement transmis sous forme de transition de niveau intervenant au début des cellules respectives, et des éléments binaires du second état logique sont normalement transmis sous forme de transition de niveau intervenant au milieu des cellules respectives, tandis que chaque transition au début d'une cellule suivant une transition au milieu de la cellule précédente est supprimée, ledit procédé étant caractérisé en ce qu'on détecte le départ d'une séquence d'éléments binaires du second état logique suivant un élé- ment binaire "chargé" du premier état logique, séquence qui pourrait développer une composante continue dans le signal transmis en transmission normale, en ce qu'on fournit une première indication si la séquence d'éléments binaires du second état logique comprend exactement deux éléments binaires, en ce qu'on fournit une seconde indication si la séquence d'éléments binaires du second état logique comprend au moins quatre éléments binaires, en ce qu'en réponse à la première indication, on remplace les transitions de niveau en milieu de cellule des premier et second éléments binaires du second état logique par une transition de niveau en début de cellule du premier élément binaire du second état logique et par une transition de niveau en début de cellule de l'élément binaire du premier état logique suivant la cellule du deuxième élément binaire du second état logique, en ce qu'en réponse à la seconde indication on remplace les transitions de niveau en milieu de cellule des deuxième, troisième et quatrième éléments binaires du second état logique de la séquence d'au moins quatre éléments binaires du second état logique, par une transition à la frontière des cellules des troisième et quatrième éléments binaires du second état logique.
2. Procédé selon la revendication 1, dans lequel les données à transmettre sont regroupées en paquets de n éléments binaires, deux paquets de données successifs étant séparés par un nombre positif ou nul de paquets de service -de plusieurs types, chaque paquet de service comprenant n éléments binaires, ledit procédé étant caractérisé en ce que chaque type de paquet de service comprend - un noyau d'au moins p éléments binaires, ledit
noyau étant transmis dans P cellules successives
d'un canal de transmission sous forme de transi
tions de niveau au début ou au milieu de certaines
desdites cellules, lesdites transitions étant tel
les que le contenu desdites cellules est différent
du contenu d'une succession de cellules représen
tant une séquence quelconque de p éléments binaires
de données, - ledit noyau étant suivi de n-p éléments binaires de
qualification transmis selon le procédé de trans
mission d'éléments binaires de données.
3. Procédé selon la revendication 2, carac térisé en ce que le nombre d'éléments binaires p du noyau est au moins égal à 6.
4. Procédé selon la revendication 3, où chaque cellule est constituée de deux demi-celLules, les transitions de niveaux intervenant à la frontière entre deux demi-cellules successives, ledit procédé étant caractérisé en ce que Les transitions de niveau transmettant Le noyau d'un paquet de service sont telles que deux transitions successives sont au plus distantes de cinq demi-cellules.
5. Procédé selon L'une quelconque des revendications 3 et 4, caractérisé en ce que le noyau est transmis sous forme d'une transition de niveau en milieu de la deuxième cellule et d'une transition de niveau au début de la cinquième cellule.
6. Procédé selon La revendication 5, ca ractérisé en ce que la première cellule transmettant le noyau a une transition de niveau en début de cellule Si et seulement si La cellule précédant Ladite première cellule du canal de transmission n'a pas de transition de niveau en milieu de celluLe.
7. Appareil de transmission séquentielle et autorythmée d'éLéments binaires de données, par un canal de transmission, lesdits éléments binaires apparaissant pendant des intervalles de temps successifs définissant des celLules temporelles, ledit procédé étant du genre de ceux dans lesquels des éLéments binaires de données d'un premier état logique sont normalement transmis sous forme de transition de niveau intervenant au début des cellules respectives, et Les éléments binaires du second état logique sont normalement transmis sous forme de transition de niveau intervenant au milieu des cellules respectives, tandis que chaque transition au début d'une cellule suivant une transition au milieu de la cellule précédente est supprimée, ledit appareil étant caractérisé en ce qu'il comprend un premier moyen < 46) pour détecter le départ d'une séquence d'éléments binaires du second état logique suivant un élément binaire "chargé" du premier état logique; séquence qui pourrait développer une composante continue dans le si gnal transmis en transmission normale, en ce qu'il comprend un deuxième moyen qui, lorsque la séquence d'éléments binaires du second état logique comprend exactement deux éléments binaires, remplace les transitions de niveau en milieu de cellule des premier et second éléments binaires du second état logique par une transition de niveau de début de cellule du premier élément binaire du second état logique et par une transition de niveau en début de cellule de l'élément binaire du premier état logique suivant la cellule du deuxième élément binaire du second état logique, en ce qu'il comprend un troisième moyen qui, lorsque la séquence d'éléments binaires du second état logique comprend au moins quatre éléments binaires, remplace les transitions de niveau en milieu de cellule des deuxième, troisième et quatrième éléments binaires du second état logique de la séquence d'au moins quatre éléments binaires du second état logique, par une transition à la frontière des cellules des troisième et quatrième éléments binaires du second état logique.
8. Appareil selon la revendication 7, pour transmettre des données sous forme de paquets de n éléments binaires, caractérisé en ce qu'il comprend en outre un moyen pour transmettre des paquets de service en l'absence de paquets de données à transmettre, lesdits paquets de service contenant n élé- ments binaires, chacun desdits paquets de service comprenant un noyau de p éléments binaires et n-p éléments binaires de qualification, ledit moyen étant apte à transmettre lesdits paquets de service en réalisant des transitions de niveau au début ou au milieu des cellules transmettant le noyau, ces transitions étant telles que le contenu desdites cellules est différent du contenu d'une succession de cellules représentant une séquence quelconque de p éléments binaires de données.
9. Appareil selon la revendication 8, caractérisé en ce que le nombre d'éléments binaires p du noyau est au moins égal à 6.
10. Appareil selon la revendication 9, ca ractérisé en ce qu'il comprend un moyen pour transmettre le noyau sous forme d'une transition de niveau en milieu de la deuxième cellule et d'une transition de niveau au début de la cinquième cellule.
11. Appareil selon la revendication 10, caractérisé en ce que le moyen de transmission du noyau est apte à réaliser une transition de niveau au début de la première cellule transmettant le noyau lorsque la cellule précédant ladite première cellule n'a pas de transition de niveau en milieu de cellule.
12. Appareil de réception séquentielle d'éléments binaires de don#rPees transmis selon te-pro- cédé suivant l'une quelconque des revendications 1 à 6, comprenant un moyen décodeur (28) sensible aux transitions de signal transmises pour indiquer les états logiques des données binaires transmises, ce moyen décodeur comprenant un moyen de détection de rythmes (26) sensible aux transitions de signal transmises créant des signaux de rythmes identifiant les intervalles de cellule, un moyen d'analyse des transitions (50) sensible auxdites transitions de signal transmises et auxdits signaux de rythmes, produisant des signaux d'identification de transitions identifiant les transitions reçues selon qu'elles se produisent en début ou au milieu des cellules respectives, et un convertisseur série-parallèle (52) sensible auxdits signaux identificateurs de transition, l'appareil étant caractérisé en ce que ledit convertisseur série-parallèle est apte à identifier une cellule comme étant dans le second état logique en cas de réalisation de l'une quelconque des conditions : - d'une transition de niveau au milieu de ladite cel
lule, - d'une absence de transition de niveau en cas d'ab
sence de transition de niveau dans la cellule pré
cédente ou dans le cellule suivante, - d'une transition de niveau au début de la cellule
en cas d'absence de transition de niveau dans la
cellule précédente.
13. Appareil selon la revendication 12, caractérisé en ce qu'il comprend en outre -u-n -détecteur (54) d'erreur de phase et de type de données, ledit détecteur étant apte à : - reconnaître une erreur de phase dans le signal dé
livré par le détecteur de rythmes (26), - reconnaître le profil du noyau d'un code de service
avec ou sans erreur de phase.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8415838A FR2571910B1 (fr) | 1984-10-16 | 1984-10-16 | Procede et dispositif de codage et de decodage pour la transmission serie de donnees binaires avec suppression de composante continue |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8415838A FR2571910B1 (fr) | 1984-10-16 | 1984-10-16 | Procede et dispositif de codage et de decodage pour la transmission serie de donnees binaires avec suppression de composante continue |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2571910A1 true FR2571910A1 (fr) | 1986-04-18 |
| FR2571910B1 FR2571910B1 (fr) | 1987-01-09 |
Family
ID=9308694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8415838A Expired FR2571910B1 (fr) | 1984-10-16 | 1984-10-16 | Procede et dispositif de codage et de decodage pour la transmission serie de donnees binaires avec suppression de composante continue |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2571910B1 (fr) |
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1984
- 1984-10-16 FR FR8415838A patent/FR2571910B1/fr not_active Expired
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Non-Patent Citations (1)
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|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2571910B1 (fr) | 1987-01-09 |
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|---|---|---|---|
| ST | Notification of lapse | ||
| ST | Notification of lapse |